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特許6067710ＲＦＭＥＭＳのアイソレーション、直列及びシャントＤＶＣ、及び小型のＭＥＭＳ
(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6067710
(24)【登録日】2017年1月6日
(45)【発行日】2017年1月25日
(54)【発明の名称】ＲＦＭＥＭＳのアイソレーション、直列及びシャントＤＶＣ、及び小型のＭＥＭＳ
(51)【国際特許分類】
B81B 3/00 20060101AFI20170116BHJP
H01H 59/00 20060101ALI20170116BHJP
【ＦＩ】
B81B3/00
H01H59/00
【請求項の数】17
【全頁数】20
(21)【出願番号】特願2014-528664(P2014-528664)
(86)(22)【出願日】2012年8月31日
(65)【公表番号】特表2014-525668(P2014-525668A)
(43)【公表日】2014年9月29日
(86)【国際出願番号】US2012053481
(87)【国際公開番号】WO2013033613
(87)【国際公開日】20130307
【審査請求日】2015年6月9日
(31)【優先権主張番号】61/530,677
(32)【優先日】2011年9月2日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】511112445
【氏名又は名称】キャベンディッシュ・キネティックス・インコーポレイテッド
【氏名又は名称原語表記】ＣＡＶＥＮＤＩＳＨ ＫＩＮＥＴＩＣＳ， ＩＮＣ．
(74)【代理人】
【識別番号】100101454
【弁理士】
【氏名又は名称】山田 卓二
(74)【代理人】
【識別番号】100081422
【弁理士】
【氏名又は名称】田中 光雄
(74)【代理人】
【識別番号】100125874
【弁理士】
【氏名又は名称】川端 純市
(72)【発明者】
【氏名】ロベルト・ガッディ
(72)【発明者】
【氏名】リチャード・エル・ナイプ
(72)【発明者】
【氏名】ロベルトゥス・ペトルス・ファン・カンペン
(72)【発明者】
【氏名】アナルツ・ウナムノ
【審査官】
塩治 雅也
(56)【参考文献】
【文献】
特開２００８−２７８１４７（ＪＰ，Ａ）
【文献】
特開２０１１−０９６７２６（ＪＰ，Ａ）
【文献】
特開２０１１−０６６１５６（ＪＰ，Ａ）
【文献】
特開平１０−１４９９５１（ＪＰ，Ａ）
【文献】
国際公開第２０１０／０５４２４４（ＷＯ，Ａ２）
【文献】
特開２０１１−１０１２２７（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｂ８１Ｂ １／００− ７／０４
Ｂ８１Ｃ １／００−９９／００
Ｈ０１Ｈ ５９／００
Ｈ０１Ｇ ５／１６
(57)【特許請求の範囲】
【請求項1】
基板と、
上記基板上に配置された１つ以上のセルと、
各セルに配置された１つ以上のＭＥＭＳデバイスと、
上記基板及び上記１つ以上のセルの間に配置された１つ以上の抵抗とを備える半導体デバイスであって、
各セルはプルダウン電極及びプルアップ電極のうちの１つ以上をさらに備え、
上記プルダウン電極及び上記プルアップ電極のうちの１つ以上に、上記１つ以上の抵抗が電気的に接続され、
上記半導体デバイスは、各セル内に配置されたＲＦ電極をさらに備え、
各ＭＥＭＳデバイスは、上記ＲＦ電極から第１の距離にわたって離隔した第１の位置と、上記ＲＦ電極から上記第１の距離とは異なる第２の距離にわたって離隔した第２の位置とから移動可能なスイッチング素子を備え、
上記１つ以上の抵抗は、上記１つ以上のＭＥＭＳデバイスを上記基板から電気的に隔離する半導体デバイス。
上記基板上に配置された１つ以上のセルと、
各セルに配置された１つ以上のＭＥＭＳデバイスと、
上記基板及び上記１つ以上のセルの間に配置された１つ以上の抵抗とを備える半導体デバイスであって、
各セルはプルダウン電極及びプルアップ電極のうちの１つ以上をさらに備え、
上記プルダウン電極及び上記プルアップ電極のうちの１つ以上に、上記１つ以上の抵抗が電気的に接続され、
上記半導体デバイスは、各セル内に配置されたＲＦ電極をさらに備え、
各ＭＥＭＳデバイスは、上記ＲＦ電極から第１の距離にわたって離隔した第１の位置と、上記ＲＦ電極から上記第１の距離とは異なる第２の距離にわたって離隔した第２の位置とから移動可能なスイッチング素子を備え、
上記１つ以上の抵抗は、上記１つ以上のＭＥＭＳデバイスを上記基板から電気的に隔離する半導体デバイス。
【請求項2】
少なくとも１個のセルの上記ＲＦ電極は、セルの中心から上記セルのエッジに向かって次第に細くなる形状を有する請求項１記載の半導体デバイス。
【請求項3】
各セルはプルダウン電極及びプルアップ電極を備え、
上記プルダウン電極に第１の抵抗が接続され、上記プルアップ電極に第２の抵抗が接続される請求項１記載の半導体デバイス。
上記プルダウン電極に第１の抵抗が接続され、上記プルアップ電極に第２の抵抗が接続される請求項１記載の半導体デバイス。
【請求項4】
各セルはＲＦ電極を備える請求項１記載の半導体デバイス。
【請求項5】
基板と、
上記基板上に配置された１つ以上のセルと、
各セルに配置された１つ以上のＭＥＭＳデバイスと、
上記基板及び上記１つ以上のセルの間に配置された１つ以上の抵抗とを備える半導体デバイスであって、
各セルはプルダウン電極及びプルアップ電極を備え、
上記プルダウン電極に第１の抵抗が接続され、上記プルアップ電極に第２の抵抗が接続され
各セルはＲＦ電極を備え、
第１のセルは、第１のサイズを有する第１のＲＦ電極を備え、
第２のセルは、上記第１のサイズとは異なる第２のサイズを有する第２のＲＦ電極を備える半導体デバイス。
上記基板上に配置された１つ以上のセルと、
各セルに配置された１つ以上のＭＥＭＳデバイスと、
上記基板及び上記１つ以上のセルの間に配置された１つ以上の抵抗とを備える半導体デバイスであって、
各セルはプルダウン電極及びプルアップ電極を備え、
上記プルダウン電極に第１の抵抗が接続され、上記プルアップ電極に第２の抵抗が接続され
各セルはＲＦ電極を備え、
第１のセルは、第１のサイズを有する第１のＲＦ電極を備え、
第２のセルは、上記第１のサイズとは異なる第２のサイズを有する第２のＲＦ電極を備える半導体デバイス。
【請求項6】
上記第１のセルは、第１の個数のＭＥＭＳデバイスを有し、上記第２のセルは、上記第１の個数のＭＥＭＳデバイスとは異なる第２の個数のＭＥＭＳデバイスを有する請求項５記載の半導体デバイス。
【請求項7】
基板と、
上記基板上に配置された１つ以上のセルと、
各セルに配置された１つ以上のＭＥＭＳデバイスと、
上記基板及び上記１つ以上のセルの間に配置された１つ以上の抵抗とを備える半導体デバイスであって、
第１のセルは、第１のサイズを有する第１のＲＦ電極を備え、
第２のセルは、上記第１のサイズとは異なる第２のサイズを有する第２のＲＦ電極を備える半導体デバイス。
上記基板上に配置された１つ以上のセルと、
各セルに配置された１つ以上のＭＥＭＳデバイスと、
上記基板及び上記１つ以上のセルの間に配置された１つ以上の抵抗とを備える半導体デバイスであって、
第１のセルは、第１のサイズを有する第１のＲＦ電極を備え、
第２のセルは、上記第１のサイズとは異なる第２のサイズを有する第２のＲＦ電極を備える半導体デバイス。
【請求項8】
上記第１のセルは、第１の個数のＭＥＭＳデバイスを有し、上記第２のセルは、上記第１の個数のＭＥＭＳデバイスとは異なる第２の個数のＭＥＭＳデバイスを有する請求項７記載の半導体デバイス。
【請求項9】
上記半導体デバイスは、各セル内に配置されたＲＦ電極をさらに備え、
各ＭＥＭＳデバイスは、上記ＲＦ電極から第１の距離にわたって離隔した第１の位置と、上記ＲＦ電極から上記第１の距離とは異なる第２の距離にわたって離隔した第２の位置とから移動可能なスイッチング素子を備える請求項７記載の半導体デバイス。
各ＭＥＭＳデバイスは、上記ＲＦ電極から第１の距離にわたって離隔した第１の位置と、上記ＲＦ電極から上記第１の距離とは異なる第２の距離にわたって離隔した第２の位置とから移動可能なスイッチング素子を備える請求項７記載の半導体デバイス。
【請求項10】
少なくとも１個のセルの上記ＲＦ電極は、セルの中心から上記セルのエッジに向かって次第に細くなる形状を有する請求項９記載の半導体デバイス。
【請求項11】
基板と、
上記基板上に配置された１つ以上のセルと、
各セルに配置された１つ以上のＭＥＭＳデバイスと、
上記基板及び上記１つ以上のセルの間に配置された１つ以上の抵抗とを備える半導体デバイスであって、
上記半導体デバイスは、各セル内に配置されたＲＦ電極をさらに備え、
各ＭＥＭＳデバイスは、上記ＲＦ電極から第１の距離にわたって離隔した第１の位置と、上記ＲＦ電極から上記第１の距離とは異なる第２の距離にわたって離隔した第２の位置とから移動可能なスイッチング素子を備え、
少なくとも１個のセルの上記ＲＦ電極は、２つ以上の異なるＭＥＭＳデバイスに対応する２つ以上の異なる幅を有する半導体デバイス。
上記基板上に配置された１つ以上のセルと、
各セルに配置された１つ以上のＭＥＭＳデバイスと、
上記基板及び上記１つ以上のセルの間に配置された１つ以上の抵抗とを備える半導体デバイスであって、
上記半導体デバイスは、各セル内に配置されたＲＦ電極をさらに備え、
各ＭＥＭＳデバイスは、上記ＲＦ電極から第１の距離にわたって離隔した第１の位置と、上記ＲＦ電極から上記第１の距離とは異なる第２の距離にわたって離隔した第２の位置とから移動可能なスイッチング素子を備え、
少なくとも１個のセルの上記ＲＦ電極は、２つ以上の異なるＭＥＭＳデバイスに対応する２つ以上の異なる幅を有する半導体デバイス。
【請求項12】
上記１つ以上の抵抗はポリ抵抗を備える請求項１記載の半導体デバイス。
【請求項13】
上記基板及び上記１つ以上のセルの間に配置された１つ以上の金属化層をさらに備える請求項１記載の半導体デバイス。
【請求項14】
半導体デバイスを動作させる方法において、上記方法は、
ＣＭＯＳ構造物上に配置された複数のセルを制御することを含み、
各セルは、複数のＭＥＭＳデバイスをそこに有し、ＲＦ電極を有し、
上記複数のセルのうちの第１のセルは、第１の幅及び第１の容量を有する第１のＲＦ電極を有し、
上記複数のセルのうちの第２のセルは、上記第１の幅とは異なる第２の幅及び上記第１の容量とは異なる第２の容量を有する第２のＲＦ電極を有し、
制御することは、
上記半導体デバイスの合計容量を増加させるように上記第１のセル内に存在するスイッチを動かすことと、
上記半導体デバイスの合計容量を増加させるように上記第２のセル内に存在するスイッチを動かすことと、
上記半導体デバイスの合計容量を減少させるように上記第２のセル内に存在するスイッチを動かすことと、
上記半導体デバイスの合計容量を減少させるように上記第１のセル内に存在するスイッチを動かすこととを順次に行う方法。
ＣＭＯＳ構造物上に配置された複数のセルを制御することを含み、
各セルは、複数のＭＥＭＳデバイスをそこに有し、ＲＦ電極を有し、
上記複数のセルのうちの第１のセルは、第１の幅及び第１の容量を有する第１のＲＦ電極を有し、
上記複数のセルのうちの第２のセルは、上記第１の幅とは異なる第２の幅及び上記第１の容量とは異なる第２の容量を有する第２のＲＦ電極を有し、
制御することは、
上記半導体デバイスの合計容量を増加させるように上記第１のセル内に存在するスイッチを動かすことと、
上記半導体デバイスの合計容量を増加させるように上記第２のセル内に存在するスイッチを動かすことと、
上記半導体デバイスの合計容量を減少させるように上記第２のセル内に存在するスイッチを動かすことと、
上記半導体デバイスの合計容量を減少させるように上記第１のセル内に存在するスイッチを動かすこととを順次に行う方法。
【請求項15】
半導体デバイスを較正する方法において、
上記方法は、上記半導体デバイスの複数の第１のセルに第１のビット値を割り当てることを含み、
各セルは、複数のＭＥＭＳデバイス及び１つのＲＦ電極を有し、
上記方法は、上記半導体デバイスの１つ以上の第２のセルに第２のビット値を割り当てることを含み、
上記第２のビット値は上記第１のビット値とは異なり、上記１つ以上の第２のセルのそれぞれは、上記複数の第１のセルより小さなサイズを有する方法。
上記方法は、上記半導体デバイスの複数の第１のセルに第１のビット値を割り当てることを含み、
各セルは、複数のＭＥＭＳデバイス及び１つのＲＦ電極を有し、
上記方法は、上記半導体デバイスの１つ以上の第２のセルに第２のビット値を割り当てることを含み、
上記第２のビット値は上記第１のビット値とは異なり、上記１つ以上の第２のセルのそれぞれは、上記複数の第１のセルより小さなサイズを有する方法。
【請求項16】
上記複数の第１のセルのうちの少なくとも１つのセルにおけるＭＥＭＳデバイスを移動させることをさらに含む請求項１５記載の方法。
【請求項17】
上記方法は、
上記半導体デバイスの合計容量値を検出することと、
上記複数の第１のセルのうちの少なくとも１つのセルにおける上記ＭＥＭＳデバイスを移動させることとを含み、
上記移動は予め定義された周波数に基づいて行われる請求項１５記載の方法。
上記半導体デバイスの合計容量値を検出することと、
上記複数の第１のセルのうちの少なくとも１つのセルにおける上記ＭＥＭＳデバイスを移動させることとを含み、
上記移動は予め定義された周波数に基づいて行われる請求項１５記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、概して、基板及び駆動回路からＲＦ微小電気機械システム（ＭＥＭＳ）デバイスを隔離するためのアーキテクチャ、直列及びシャントディジタル可変キャパシタ（ＤＶＣ）ダイアーキテクチャ、及び高周波通信用のより小型のＭＥＭＳアレーに関する。
【背景技術】
【0002】
可変キャパシタは、アンテナ及びＲＦフィルタのようなＲＦ回路の性能を最適化するために使用可能である。これらのデバイスを製造するために標準的な相補型金属酸化膜半導体（ＣＭＯＳ）のバッチプロセスを用いることは、これらのデバイスの大量生産及び低コストを保証する可能性がある。しかしながら、シリコン上に受動ＲＦデバイスを統合することは、損失のあるシリコン基板及びモノリシックなＣＭＯＳ能動回路に高周波信号を結合することに起因したいくつかの課題をもたらす。これは、これらのキャパシタの実効Ｑ値を低下させる電気的損失及び磁気的損失の両方をもたらす可能性があり、雑音／スプリアスの妨害を生じさせ、これらはすべて、システム全体の性能に悪影響を与える。
【発明の概要】
【発明が解決しようとする課題】
【0003】
従って、同一のチップ上でＣＭＯＳ回路に統合された可変キャパシタのための技術が必要とされている。
【課題を解決するための手段】
【0004】
本発明は、概して、基板及び駆動回路からＲＦ ＭＥＭＳデバイスを隔離するためのアーキテクチャ、直列及びシャントＤＶＣダイアーキテクチャ、及び高周波通信用のより小型のＭＥＭＳアレーに関する。半導体デバイスは、複数のＭＥＭＳデバイスをそこに備えた１個以上のセルを有する。ＭＥＭＳデバイスは、プルアップ電極及びプルダウン電極のいずれかに電気的なバイアスを印加して、ＲＦ電極から第１の距離にわたって離れた第１の位置と、ＲＦ電極から第１の距離とは異なる第２の距離にわたって離れた第２の位置との間で、ＭＥＭＳデバイスのスイッチング素子を動かすことによって動作する。基板からＭＥＭＳデバイスを隔離するために、プルアップ電極及び／又はプルオフ電極が抵抗に接続されてもよい。
【0005】
１つの実施形態において、半導体デバイスは、基板と、
上記基板上に配置された１つ以上のセルと、
各セルに配置された１つ以上のＭＥＭＳデバイスと、
上記基板及び上記１つ以上のセルの間に配置された１つ以上の抵抗器を含む。
【図面の簡単な説明】
【0006】
【図1】１つの実施形態に係るＭＥＭＳ可変キャパシタデバイスの断面図である。
【図2】Ｃｍａｘ状態のＭＥＭＳ可変キャパシタの断面図である。
【図3】Ｃｍｉｎ状態のＭＥＭＳ可変キャパシタの断面図である。
【図4】可変ＭＥＭＳキャパシタの等価回路モデルを示す。
【図5】可変キャパシタデバイスの周波数に対するＱ値を、Ｃｍａｘ状態（実線）及びＣｍｉｎ状態（破線）で示す。
【図6】基板への損失を含む可変ＭＥＭＳキャパシタの等価回路モデルを示す。
【図7】接地シールドを有する可変キャパシタＭＥＭＳデバイスの断面図を示す。
【図8】接地シールドを有する可変キャパシタデバイスの等価回路モデルを示す。
【図9】Ｃｍｉｎにおいて可変キャパシタのＱ値として示したシリコン損失の影響を示す。
【図10】Ｃｍａｘにおいて可変キャパシタのＱ値として示したシリコン損失の影響を示す。
【図11】１つの実施形態に係るＳＯＩ上の可能な実装を示す。
【図12】ＣＭＯＳドライバを含む可変キャパシタデバイスの等価回路モデルを示す。
【図13】ＣＭＯＳドライバ及びアイソレーション抵抗を含む可変キャパシタデバイスの等価回路モデルを示す。
【図14】接地シールドの下にアイソレーションポリ抵抗を有するＭＥＭＳ可変キャパシタの断面図を示す。
【図15】１つの実施形態に係る複数のＭＥＭＳデバイスを含んでいるセルの実例である。
【図16】背中合わせのセルアーキテクチャに基づいた直列可変キャパシタの概略図である。
【図17】減少した個数のバンプパッドを用いる、背中合わせの直列容量の概略図である。
【図18】背中合わせのアーキテクチャに基づいた、より大きなサイズの直列容量の概略図である。
【図19】１つの実施形態に係るより大きな規模のアーキテクチャの概略図である。
【図20】シャントＤＶＣの概略図である。
【図21】別の実施形態に係るシャントＤＶＣの概略図である。
【図22】８つのＭＥＭＳデバイスを備えるセルの概略図である。
【図23】８つのＭＥＭＳデバイスを備えるセルの概略図である。
【図24】１つの実施形態に係るＤＶＣの概略図である。
【図25】別の実施形態に係るＤＶＣの概略図である。
【図26】他の実施形態に係るＭＥＭＳデバイスを有するセルの概略図である。
【図27】他の実施形態に係るＭＥＭＳデバイスを有するセルの概略図である。
【図28】別の実施形態に係るＤＶＣの概略図である。
【図29】別の実施形態に係るＤＶＣの概略図である。
【発明を実施するための形態】
【0007】
本発明の前述の特徴が詳細に理解可能になるように、上で簡単に概要を述べた本発明について、実施形態を参照してより具体的に説明する。実施形態のうちの一部を添付の図面に図示する。しかしながら、添付の図面は、本発明の典型的な実施形態のみを示すものであり、従って、その範囲を限定するように考えるべきではなく、本発明は他の同様に有効な実施形態を包含する可能性があるということに注意する。
【0008】
理解の簡単化のために、可能な場合には、複数の図面にわたって共通の同じ構成要素を示すために、同じ参照番号が使用されている。ある実施形態で開示した構成要素は、特に言及していなくても他の実施形態でも有益に利用可能であることを意図している。
【0009】
本発明は、同一のチップ上でＣＭＯＳ回路に統合された、ＭＥＭＳ ＲＦ可変キャパシタデバイスを包含させる方法を提供する。ＣＭＯＳ制御回路及びシリコン基板からＲＦスイッチを隔離して良好なＲＦ性能を保証するために特別な対策がとられている。
【0010】
本発明は、概して、基板及び駆動回路からＲＦ ＭＥＭＳデバイスを隔離するためのアーキテクチャ、直列及びシャントＤＶＣダイアーキテクチャ、及び高周波通信用のより小型のＭＥＭＳアレーに関する。半導体デバイスは、複数のＭＥＭＳデバイスをそこに備えた１個以上のセルを有する。ＭＥＭＳデバイスは、プルアップ電極及びプルダウン電極のいずれかに電気的なバイアスを印加して、ＲＦ電極から第１の距離にわたって離れた第１の位置と、ＲＦ電極から第１の距離とは異なる第２の距離にわたって離れた第２の位置との間で、ＭＥＭＳデバイスのスイッチング素子を動かすことによって動作する。基板からＭＥＭＳデバイスを隔離するために、プルアップ電極及び／又はプルオフ電極が抵抗に接続されてもよい。
【0011】
図１に、ＭＥＭＳ可変キャパシタデバイスの断面を示す。それは可動プレートから構成され、このプレートは接地（ＧＮＤ）に接続され、また、このプレートは封止されたキャビティで包囲される。それは、ＲＦ電極と可動プレート（ＧＮＤ）との間に、プレート位置によって変動する所定の容量を有する。デバイスはプルダウン（ＰＤ）制御電極を有し、これは、静電力によりプレートを引き下げるために用いられ（図２を参照）、結果として、ＲＦ電極とＧＮＤとの間の容量をＣｍａｘに増加させる。また、デバイスはプルアップ（ＰＵ）電極を有し、これは、プレートをキャビティの天井に引き上げるために用いられ（図３を参照）、結果として、ＲＦ電極とＧＮＤとの間の容量をＣｍｉｎに減少させる。
【0012】
概して限られた目標周波数帯域幅内においてのみ正確な、極度に単純化したモデルアプローチでは、ＲＦ及びＧＮＤの間の可変キャパシタは、図４に示すような直列ＲＬＣネットワークによって表すことができる。可変キャパシタＣは固有のデバイスを表す。インダクタＬはスイッチへアクセスインダクタンスを表し、抵抗Ｒはスイッチにおける損失を表す。
【0013】
アクセスインダクタンスは典型的には高い周波数においてのみ所定の役割を果たし、関心対象の周波数帯におけるその影響を、スイッチトポロジーの注意深い設計によって最小化することができる。Ｒで表されるスイッチの損失は、スイッチのＱ値（quality factor）、すなわち、Ｑ＝１／ωＲＣに帰着する。Ｒのそのような定義は、等価直列抵抗（ＥＳＲ）としても知られている。典型的なＱの所望値は、１００より大きい。図５は、可変キャパシタデバイスの典型的な周波数に対するＱ値の応答を、Ｃｍａｘ状態（破線）及びＣｍｉｎ状態（実線）で示す。Ｃｍａｘ状態にあるときのキャパシタ値がＣｍｉｎ状態にあるときよりも高いので、Ｃｍａｘ状態にあるときのＱ値は、典型的には、Ｃｍｉｎ状態にあるときよりも低い。これは、デバイス状態がＣｍｉｎからＣｍａｘに変化するときにＥＳＲ（Ｒ）が完全に一定にはならないという事実に反する。
【0014】
標準的なＣＭＯＳシリコン基板上にＭＥＭＳスイッチを統合するとき、シリコン基板へのＲＦ電極の追加的な結合が生じる。図６は、Ｃｐ及びＲｓｕｂによって示された基板への並列経路を備えた等価回路モデルを示す。この並列経路によって生じた追加的な損失は、スイッチの実効Ｑを非常に低い数に低下させる可能性がある。これはアンテナ又はＲＦフィルタの性能に、強い悪影響を与え、回避されるべきである。
【0015】
Ｑの低下を回避するために、ＭＥＭＳ可変キャパシタデバイスは、図７に概略的に示すように、ＭＥＭＳデバイスの下に接地シールドを追加することで基板からシールドされるべきである。接地シールドは、チップの第１の金属化層（Ｍ１）において実装される。ＭＥＭＳ ＲＦ電極層Ｍｎとの間に大きな距離を設けるために、追加の金属化層Ｍ２…Ｍｎ−１が存在する。さらに、追加の金属化層Ｍ２…Ｍｎ−１と、それらの間の狭い間隔を有する接続ビアとを用いて、キャパシタの両面で「壁」を実装することができ、実際に、基板及びモノリシックなＣＭＯＳ能動回路の両方から横方向でも隔離することができるシールドボックスを生成する。
【0016】
図８に、接地シールドを備えたＭＥＭＳ可変容量スイッチの等価回路を示す。ＧＮＤへのＲＦ電極の寄生容量は、可変容量と並列であり、従って、合計の容量値の合計をわずかに増加させるが、それはＱを低値に低下させることはない。
【0017】
接地シールドは任意の金属化レベルＭ１…Ｍｎ１において実装することができ、これにより、必要であれば、ＭＥＭＳ可変キャパシタデバイスの下に、金属経路を備えた何らかの能動回路を直接的に配置することができる。しかしながら、合計容量の増加を最小化するために、接地シールド及びＤＶＣデバイスの間に大きな距離を設けることが望ましい可能性がある。典型的には、この距離の値は５μｍから２０μｍまでの範囲にわたる。従って、ＭＥＭＳデバイスの下の接地シールドを用いることは、必要なＲＦ性能を保持しながら、制御回路を含む同じシリコンチップ上に可変キャパシタをモノリシックに統合することを可能にする。
【0018】
接地シールドの例示的な実装をＥＤＡシミュレーションツールにより解析し、その結果を図９及び図１０に示す。キャパシタがその最低値にあるとき、シリコン損失の影響が最大になる。図６の簡単な等価モデルを参照すると、固有のキャパシタは、その最小値にあるとき、そのインピーダンスが最大になり、従って、大部分のＲＦ電流を基板の並列経路に流れさせることになる。一方、キャパシタがその最高値の状態にあるとき、大部分のＲＦ電流は固有のキャパシタ自体に流れ、シリコン損失の相対的な影響はより小さくなる。両方の場合で、接地シールドを導入することは、Ｑ値を、基板の損失をもたない理想的な高抵抗率シリコン基準の場合まで、ほとんど完全に回復する。
【0019】
ＭＥＭＳスイッチを代替技術基板上に統合することは、接地シールドを実装する必要なしに、十分に低い損失（高いＱ値）を提供することができる。これは、非常に小さな最小容量及び／又は高いチューニング比が要求される場合に利点を有する。そのような代替基板は、高抵抗率基板を有するシリコン・オン・インシュレータ（ＳＯＩ）、シリコン・オン・サファイア（ＳＯＳ）、シリコン・オン・ナッシング（ＳＯＮ）、又は等価物を含む。図１１において、可能な実装がＳＯＩに示されている。活性シリコン層は、活性シリコンの（互い違いの、あるいは整列した）柱を隔離するために、ディープトレンチ隔離パターンを含む。これは、ＭＥＭＳから活性シリコンへの容量結合に起因した損失を削減する方法であり、隔離トレンチは、活性シリコン内の電流経路を破壊し、全体損失を最小化し、完全な容量範囲全体にわたってＱを保持する。従って、ＭＥＭＳデバイスの下の活性ＳＯＩ層においてディープトレンチ隔離パターンを用いることで、要求されるＲＦ性能を保持しながら、制御回路を含む同じＳＯＩシリコンチップ上に可変キャパシタをモノリシックに統合することを可能にする。
【0020】
ＭＥＭＳ ＲＦデバイス及びＣＭＯＳ制御回路の相互の統合を可能にすることの別の態様は、ＭＥＭＳ ＲＦデバイスを制御回路から減結合する方法である。図１２に、制御電極ＰＤ及びＰＵ及びＣＭＯＳドライバ回路を含むＭＥＭＳ可変キャパシタデバイスの概要を示す、より詳細な回路を示す。ＭＥＭＳ可変キャパシタデバイス（ＲＦ、ＰＵ、ＰＤ、可動プレート）の様々なノードは、図１における同じ名前の電極に対応する。
【0021】
ＣＭＯＳドライバ回路は、可動プレートを引き上げるか引き下ろしてノードＲＦからＧＮＤへの等価容量を変化させるために、ＭＥＭＳデバイスのＰＵ及びＰＤノードに適正な電圧を印加する。ＲＦ電極からＰＤ及びＰＵ電極（Ｃｒｆ＿ｐｄ及びＣｒｆ＿ｐｕを介する）までの寄生容量結合に起因して、ＲＦ電力の一部が、ＰＵ及びＰＤノードに実際に現れる。
【0022】
ＰｕｌｌＤｏｗｎ及びＰｕｌｌＵｐノードにおけるＣＭＯＳドライバの出力インピーダンスは、ＣＭＯＳがシリコンのバルクに位置するので、ＲＦ周波数で理想的な低オームのインピーダンスにはならない。従って、ＭＥＭＳデバイスのＰＤ及びＰＵノードに現れるＲＦ電力は、損失のあるシリコン、すなわちデバイスの実効Ｑに悪影響を与えるシリコンにおいて失われる。同時に、ＰｕｌｌＤｏｗｎ及びＰｕｌｌＵｐノードにおけるＣＭＯＳの出力で発生した雑音は、ＰＤ及びＰＵのノードに直接に接続され、さらにＲＦノードに接続され、このことは、ＲＦ回路の雑音性能に悪影響を与える。
【0023】
これらの悪影響を回避するために、ＭＥＭＳ ＰＤ及びＰＵ電極を、図１３に示すように、高抵抗値ポリ抵抗Ｒｐｕ及びＲｐｄを用いてドライバ回路のＣＭＯＳ駆動ノードＰｕｌｌＤｏｗｎ及びＰｕｌｌＵｐから隔離することができる。これらのアイソレーション抵抗と、ＭＥＭＳデバイスキャパシタＣｐｄ、Ｃｒｆ、ＣＰＵ、Ｃｒｆ＿ｐｄ、及びＣｒｆ＿ｐｕとは、ＣＭＯＳ駆動ノードＰｕｌｌＤｏｗｎ及びＰｕｌｌＵｐからＰＤ及びＰＵノード上のＲＦ信号を隔離するためのフィルタを実装する。ＭＥＭＳ可変キャパシタデバイスのノードＰＤ及びＰＵに現れるＲＦ電力は、ここで、キャパシタＣｐｄ及びＣＰＵを介して可動プレートに接続され、次にＲＦＧＮＤに流れる。デバイスのＱへの悪影響はない。
【0024】
これらのアイソレーション抵抗Ｒｐｄ及びＲｐｕの値は、アプリケーションの意図したＲＦ帯域に依存し、また、容量サイズに依存する。０．７ＧＨｚから３．５ＧＨｚにわたる標準的な通信帯域では、典型的な値は１００ｋΩから１０ＭΩまでの範囲にわたる。最近利用可能な多くのＣＭＯＳプロセスにおける高抵抗率の非サリサイドのポリ抵抗として１〜２ｋΩ／ｓｑｕａｒｅの標準的な利用可能な面抵抗を用いて、これらの抵抗範囲は容易に実装することができる。アイソレーション抵抗自体は、図１４に示すように、ＭＥＭＳ可変キャパシタデバイスの直下の接地シールドの下に設けることができる。
【0025】
直列及びシャントのＤＶＣダイアーキテクチャに関して、高周波通信で用いられるディジタル制御された可変キャパシタを実装するための既存の解決策にかかるいくつかの欠点は、以下のように取り組まれる：ディジタル可変キャパシタのフットプリントに接続しているアプリケーション回路のＲＦ基板上の銅ラインによって追加された小さな直列抵抗及びインダクタンスを有すること；同じ基礎ＭＥＭＳ技術から、シャント及び直列の両方の構成の可変キャパシタを実装すること；及び、異なるサイズ容量が共用の制御ＣＭＯＳ部を備えてモジュール式で実装されることを可能にする可撓性のアーキテクチャを有すること。
【0026】
図１は、２値を有するキャパシタを実装する単一のＭＥＭＳデバイスの概略的な断面を示す。容量は、ＲＦ電極及び可動プレート（Ｂ電極）の間で測定される。プルダウン（ＰＤ）及びプルアップ（ＰＵ）電極は、デバイスの容量値を定義する静電動作をもたらす。
【0027】
図２及び図３は、ＰＤ電極へ電圧を印加した後の最大容量状態（図１６）及びＰＵ電極へ電圧を印加した後の最小容量状態（図３）でＭＥＭＳデバイスを示す。ＭＥＭＳデバイスのサイズは、その最大容量によって定義される。ＲＦ電極の幅がＭＥＭＳデバイスのサイズに正比例し、従って、より広いＲＦ電極はより大きなＭＥＭＳデバイスのサイズをもたらすということは明らかである。ＭＥＭＳデバイスのサイズの典型的な値は、２〜２０ｆＦの範囲にある。
【0028】
図１５は、８つのＭＥＭＳデバイスからなるセルの上面図を示す。ＭＥＭＳデバイスの可動プレートの上面図を単に箱として示すが、実際の設計は、本開示の範囲でない特徴を有する。隣接したＭＥＭＳデバイスは、分離していてもよく、連結されていてもよい。この実装において、ＭＥＭＳデバイスに垂直に延在するＲＦ電極はセル全体にわたって一定の幅を有するので、ＭＥＭＳデバイスはすべて同じサイズである。このセルは、Ｃｍｉｎ＿ｃｅｌｌ＝Ｃｍｉｎ＿ｍｅｍｓ×Ｎｍｅｍｓ、及び、Ｃｍａｘ＿ｃｅｌｌ＝Ｃｍａｘ＿ｍｅｍｓ×Ｎｍｅｍｓ、によって与えられる合計容量範囲を有する。非常に小さなサイズを有するＭＥＭＳデバイスを提供することによって、セルは、ＭＥＭＳデバイスの容量と等しい分解能で特定の容量値（最小値又は最大値のいずれか）を目標とするように設計することができる。このことは、ＣＭＯＳ制御回路とともに適切なセルのグループ化を用いて改善された性能のための機能を実装することができるので、ディジタル可変キャパシタの設計において非常に価値のある特徴である。
【0029】
１つの実装では、接地へのシャントとして接続されることを意図した可変キャパシタがある。この実装は、単一のＲＦピン及び１つのＲＦ接地（ＲＦＧＮＤ）及びさらに制御ＩＯ及び供給ピンを備える、単一ポートデバイスに帰着する。ディジタル可変キャパシタを形成するセルのアーキテクチャは、以下のことに起因する余分な寄生成分を最小化することを目的としている：（１）バンプパッドにセルを接続するために用いられるライン金属のＣＭＯＳバックエンドにおける相互接続レベル；（２）フリップチップアセンブリのためのダイのフットプリントにアプリケーション回路を接続する銅トレース。以下の実装において、そのような寄生成分を最小化するために、かつ、最適性能をもたらすために、構成要素のセルのパッド配置及び接続方式の両方がどのように組み合わされるかについて説明する。
【0030】
図１６は、背中合わせのセルアーキテクチャに基づいた直列可変キャパシタの実装の概略説明である。ピンＲＦ１及びＲＦ２の間の合計容量は、直列中の２つの２倍のサイズの容量を直列で実装ですることで作成される。中心ノードは、すべてのセルのＭＥＭＳデバイスの可動プレートへの接続（Ｂ電極）である。この中心ノードは、意図したアプリケーション周波数（ＲＦ）において電気的にフローティングの状態にある。ＭＥＭＳデバイスの静電動作を適切に実行させるために、この中心ノードはＤＣ接地される。アプリケーションの意図したＲＦ帯域に依存し、かつ、合計キャパシタサイズに依存する、適切に設計された値の抵抗が、この中心の「フローティング状態」の電極を接地にＤＣ接続するために使用される。０．７ＧＨｚから３．５ＧＨｚにわたる標準的な通信帯域では、そのような抵抗値はｋΩからＭΩまでの範囲にある。
【0031】
図１７は、減少した個数のバンプパッドを用いる、背中合わせの直列容量の代替実施形態である。図１７では、基板レベルの接地面への良好なアクセスを提供するために直列キャパシタの両側に配置されたＲＦ接地接続パッドも示す。
【0032】
図１８に、先の背中合わせのアーキテクチャに基づいた、より大きなサイズの直列容量を示す。領域占有を最大化するために、かつ、与えられたＭＥＭＳデバイスサイズにつき最大の容量サイズを達成するために、異なるサイズセルが用いられる。複数のセルサイズと、ディジタル制御のビットへのセル割り当てとを組み合わせたことにより、ディジタル可変キャパシタの容量範囲全体にわたって一定のステップサイズを達成することができる。これは３ビットの制御割り当ての説明である：ビット０：１×３５セル＝３５個のＭＥＭＳデバイス＝１×ＬＳＢ；
ビット１：１×６９セル＝６９個のＭＥＭＳスイッチ＝２×ＬＳＢ；
ビット２：２×６９セル＝１３８個のＭＥＭＳデバイス＝４×ＬＳＢ；
ビット３：４×５２セル＋１ｘ６９セル＝２７７個のＭＥＭＳデバイス＝８ｘＬＳＢ。
これは、複数のセルに適切にグループ化された小さなサイズのＭＥＭＳ容量性スイッチを使用することが、目標のサイズを有し、優れたＲＦ性能を備えたディジタル可変キャパシタを生成する際の、どれほど重要かつ新規なステップであるかということを示す。
【0033】
図１９に、同じダイ上で統合された複数のユニットに基づく、より大きな合計容量の実装を実証するために、拡張されたアーキテクチャを示す。この特定の例では、３つの単一ユニットのディジタル容量を並列に配置にすることよって、３倍大きな容量を生成する。ＣＭＯＳ制御回路は、３つのユニットすべての間で共用され、２値コード化された方法で必要な容量値対制御状態の生成を担当する。ＣＭＯＳ制御回路は、図示していないが、同じダイ上にモノリシックに統合されていることを意図している。
【0034】
図２０に、シャントディジタル可変キャパシタの実装を示す。アーキテクチャは、ＲＦＧＮＤピンのために４つのバンプパッドを採用することでＣＭＯＳバックエンド相互接続からの直列インダクタンスを最小化することを目的とする。デバイスは、バンプパッドに達する基板レベル銅ラインからの余分な直列インダクタンス及び抵抗を最小化するために、ダイのエッジに可能な限り近接して配置される。ダイの上面（図示せず）は、モノリシックに統合されたＣＭＯＳ制御回路及びバンプパッドを有していることを意図している。
【0035】
図２１に、シャントディジタル可変キャパシタの代替アーキテクチャを示す。ここでは、２つの接地バンプパッドだけが実装され、ＧＮＤ−ＲＦ−ＧＮＤ接点のための直線上の３つのバンプを生成する。利点は、ダイエッジに非常に近接したすべてのバンプパッドを配置し、基板レベル銅ラインの余分な直列インダクタンス及び抵抗をさらに最小化する能力である。全体の領域占有も削減され、ダイサイズ及びコストの点で利益をもたらす。
【0036】
高周波通信のためのＤＶＣアレーに関して、本発明は、高周波通信で用いられるディジタル制御された可変キャパシタを提供するための既存の解決策におけるいくつかの欠点を目標としている。ここに、今日現在において産業上で既知の問題のリストがある：アプリケーション固有の容量範囲（最小及び最大の容量）及びステップサイズ（２つの連続する容量値間の間隔）は、既存の解決策から得るのが困難であること；結果として、アプリケーション回路設計は最適化されたものではなく、容量範囲及びステップサイズに対して調節する必要がある；大電力の取り扱いと、供給された電力に応じて容量値を変化させる能力とを既存の技術で達成するのは、なお困難である；及び、ソリッドステート技術及び微小電気機械システムに典型的なプロセスの変動は、結果として、可変キャパシタの指定された容量値の広い公差区間を生じさせ、これにより、アプリケーション回路全体の設計が最適化されたものではなくなる。
【0037】
既存の１つの解決策は、統合されたスイッチによりアプリケーション回路に接続されたり切断されたりする、限られた個数の固定キャパシタに基づく。別の既存の実装は微小電気機械（ＭＥＭＳ）デバイスに基づき、これは通常、共通の基板上にすべて統合された限られた個数のＭＥＭＳデバイスを含み、これは、ＣＭＯＳ回路によって制御された可変キャパシタを実装する。
【0038】
ここに開示された１つの実施形態は、２値可変キャパシタをそれぞれ実装する多数の小型ＭＥＭＳデバイスに基づくディジタル可変キャパシタの実装を報告する。そのようなＭＥＭＳデバイスの個数は、目標となるディジタル可変キャパシタの全体仕様に依存して、１００から数千までの範囲にわたる。これらの小型ＭＥＭＳデバイスは所定個数のセルにグループ化され、このグループ化は、目標の仕様に従って異なる方法で行うことができる。各セル内では、ＭＥＭＳスイッチは、同じサイズ及び異なるサイズのいずれであってもよく、これにより、特定の性能パラメータを目標とすることも可能になる。制御信号の経路は、異なるセルに代替の方法で設けられてもよく、ステップサイズを定義すること、また、プロセスの変動を補償するためのツールを提供することを可能にする。
【0039】
無線周波通信用のディジタル可変キャパシタにかかる重要な１つの仕様は、デバイスが２つの容量値間でなお切り換え可能であるときの、供給される最大のＲＦ電力である。このパラメータは、ホットスイッチ電圧（ＶＨＳ）として定量化される。これは、状態を変化させるディジタル可変キャパシタ能力をなお保持しながら、ＲＦ電極に印加可能な最大のＤＣ又はＲＭＳ等価交流電圧に等しい。
【0040】
ＭＥＭＳデバイスが最大容量から最小容量に変化できるようにするために、懸架されたブリッジの機械的な復原力は、ＲＦ電極におけるＲＭＳ電圧によって生じた静電力より大きくなければならない。ＲＦ電極が広いほど、この力は、与えられたＲＦ電力に対して大きくなる。従って、ＭＥＭＳデバイスのサイズ及びホットスイッチ電圧の間にトレードオフがあり、大きな装置はより小さなＶＨＳを有する。
【0041】
図２２は、所定スケールを有するＲＦ電極のアプローチを用いたセルを示す。ＭＥＭＳデバイスは、懸架された可動プレートのすべてが互いに連結されるように、ともにリンクされることを意図している。この解決策の利点は、１セル当たりの大きな合計容量を保持しながら、ホットスイッチ電圧を増大させることにある。狭いＲＦライン部に対応するより小型のサイズを有するＭＥＭＳデバイスは、中心の（より大きな）デバイスを下に保持するのに十分なだけＲＦ ＲＭＳ電圧が大きい場合であっても、下がった位置から解放され始める。エッジ装置が解放されるとき、それらは、それらが解放するのを支援する近接デバイスに対する余分な復原力を生成する。デバイスの行全体はエッジから中心に開かれ、結果的に、一定のＭＥＭＳデバイスサイズ（図１５）に基づく等価な解決策と比較して、より大きな実効ホットスイッチ性能をもたらす。図２２において、ＲＦ電極は、異なるＭＥＭＳデバイスに対応する、次第に細くなる形状を有する複数の幅を有する。
【0042】
図２３に示すような次第に細くなる形状を有するＲＦ電極を有することによって、同様のアプローチを実装することができる。アプリケーション回路基板への接続を提供する１つ以上のパッドのまわりにおいて所定個数のセルをグループ化することで、完全なディジタル可変キャパシタが実装される。そのような構成を行うことによって、ディジタルキャパシタのための必要なステップサイズ分解能を達成するために、セルの個数及びサイズがＣＭＯＳ制御と一緒に設計される。
【0043】
図２４に、そのような構成の一例を示す。この実装において、１５個の等サイズのセル（番号１〜１５を有する）及び１個の半分のサイズのセル（番号０を有する）がある。半分のサイズのセルは、実装可能な最小の容量変化、言い換えると最下位ビット（ＬＳＢ）サイズを定義した。残りの１５個のセルは、２つの連続する制御状態間のステップサイズを常に等しくするために、ＣＭＯＳによって制御することができる。このグループ化の１つの実施形態は、制御下のビット数と同数のセルグループを生成するために２のべき乗のスケーリングを行ってセルがグループ化される、２値の重みづけられたアプローチである。２値の重みづけられたグループ化の１つの実装は、与えられたビットに静的に割り当てられた与えられたセルを有する。例えば：ビット０：セル０；ビット１：セル１；ビット２：セル２及び３；ビット３：セル４、５、６、及び７；ビット４：セル８、９、１０、１１、１２、１３、１４、及び１５。２値の重みづけられたグループ化の別の実装は、使用条件に依存して、寿命を向上させるためにビットにセルを動的に割り当てる。
【0044】
図２５において、より小さなＬＳＢサイズを達成するための異なる構成が設計されている。ここで、最小の容量変更が、完全なセルサイズの１／８であるセルによって与えられる。この実装により、ずっと高い分解能を有するディジタル可変キャパシタが得られる。制御の１つの実装は、以下のように割り当てられた７ビットを与える：ビット０：セル０；ビット１：セル１；ビット２：セル２；ビット３：セル３；ビット４：セル４及び５；ビット５：セル６、７、８、及び９；ビット６：セル１０、１１、１２、１３、１４、１５、１６、及び１７。
【0045】
これらの小さなセルの別の代替使用は、プロセスの変動の補償、及び校正である。１つの実装において、以前に議論されたディジタル可変キャパシタは、５ビットの分解能である。これは以下の割り当てで実装される：ビット０：セル２；ビット１：セル３；ビット２：セル４及び５；ビット３：セル６、７、８、及び９；ビット４：セル１０、１１、１２、１３、１４、１５、１６、及び１７。残りの、より小さなサイズを有するセル０及び１は、予め定義された状態に設定可能であり、又は、それらの予め定義された状態は、ＣＭＯＳ制御へプログラムされることが可能であり、これにより、ディジタルキャパシタの最小容量及び最大容量は、プロセスの変動に起因して技術機能を超えている特定の要件を満たす。
【0046】
非常に小さな分解能については、ＬＳＢセルは比較的少ない個数のＭＥＭＳデバイスに帰着する可能性がある。これは、歩留まりに悪影響を有する可能性がある。図２６及び図２７において、セルサイズのスケーリングを行う別の方法を示す。図２６は、与えられたサイズＣｍｅｍｓのＮ個のＭＥＭＳデバイスからなる。図２７は、ＲＦ電極の幅が半分であることに起因して半分のサイズである２ｘＮ個のＭＥＭＳデバイスからなる。この重要な柔軟性は、高分解能のディジタル可変キャパシタの解決策において、全体的な歩留まりを改善する。
【0047】
別のレベルの柔軟性は、異なるサイズのＭＥＭＳデバイスからなる異なるビットを備えたディジタル可変キャパシタを設計することにある。図２８に可能な実装を示す。１つの実装において、このアプローチは、ＲＦ電極に最大ＲＭＳ電圧が印加された条件下で、ディジタルキャパシタのホットスイッチ機能を改善するために使用可能である。例示的な実装として、ディジタルキャパシタは、ソースを負荷に接続する伝送線路にわたるシャント構成において接続されている。この条件において、ソースからの任意の所与の利用可能な電力については、容量値が小さいとき、ＲＦ電極におけるＲＭＳ電圧はより大きくなる。従って、より悪い場合のホットスイッチシナリオでは、最小のビット（ＬＳＢ、ＬＳＢ−１又はＬＳＢ−２）の解放を、他の全ビットがすでに最小容量の状態にあるときに行わなければならない。より小さなＭＥＭＳデバイスからなるセルを用いてそれらのビットを実装することによって、必要であれば、ホットスイッチ機能は改善される。
【0048】
同様の概念の別の実装は、ホットスイッチ要件に対処する際に巧妙さを付加するためにＣＭＯＳに依存する。ＭＥＭＳ設計は、アレー全体にわたって不変であり、歩どまりに関するプロセスパラメータを最適化するための安定した目標を与える。ＭＥＭＳ領域内のＲＦ電極のサイズは、脚部／懸架の設計に結び付けられた復原力とともに、異なるセルのために修正される。各セルは、潜在的に、異なる最大のホットスイッチングＲＦ ＲＭＳ電圧を目標とすることができる。制御方式は、予期された、より悪い場合の、ＲＦキャパシタプレートにわたるＲＭＳ電圧に反比例する合計容量の値に従って、正しいセルのグループのホットスイッチングの処理を行う。ファーストインファーストアウト（ＦＩＦＯ）制御方式が例示アプローチであり、ここでは、高電圧セルが、合計容量を増大させなければならない場合に高い容量に切り替えられる最初のセルであり、かつ、合計容量を低下させなければならない場合に低い容量に切り替えられる最後のセルである。
【0049】
図２９に、与えられたＭＥＭＳデバイス設計に対して領域使用量を最大化しかつ大きな最大容量を生成するために、柔軟なセルサイズ設計を利用するディジタルキャパシタ実装の概略図を示す。ここで、接続（バンプ）パッド間のピッチは、製品要件によって定義されるものであり、増大させることができない。セルサイズは、２つのバンプ間に拘束されたセル、例えばセル番号４、５、６、７、８、９、１０、及び１１などでは、より小さくなる。しかし、他のセル、例えばセル０、１、２、３、１２、１３、１４、及び１５は、合計容量サイズを増加するために、バンプパッドのいずれかの横に延在することができる。必要であればわずかに異なるＭＥＭＳデバイスサイズをさらに用いて、適切にセルサイズを設計することにより、また、ビット及びＣＭＯＳ設計においてセルをグループ化することで制御方法を実施することによって、一様なステップサイズのディジタルキャパシタを保証する。
【0050】
セルサイズ設計の柔軟性を利用する別の方法は、標準的な一様に等しい感覚を有する値を越えた、特別なステップサイズの方法を実施するためのものである。一例では、細かいステップサイズとともに、粗いステップサイズを有している。これは、一部のセルに必要な大きなステップを提供させながら、より小さなサイズのセルに細かいステップサイズを提供させることによって、容易に実装することができる。ＣＭＯＳで適切に設計されたコード化方式は、所望の粗い値に迅速に「ジャンプ」させるか、又は、その値のまわりで容量を微調整させる。
【0051】
以上、本発明の実施形態について説明したが、本発明の基本的な範囲から離れることなく、本発明の他の実施形態及び別の実施形態を実施することもできる。本発明の範囲は、添付の特許請求の範囲によって決まる。