(58)【調査した分野】(Int.Cl.,DB名)
前記ゲート領域は少なくとも上側部分と下側部分とを含み、前記上側部分は前記下側部分の上方に配置され、前記下側部分は前記上側部分の最大ドープ濃度よりも高い最大ドープ濃度を有する、請求項1に記載の分離された接合型電界効果トランジスタ。
前記ソース領域は少なくとも上側部分と下側部分とを含み、前記上側部分は前記下側部分の直接の上方に配置され、前記下側部分は前記上側部分の最大ドープ濃度よりも高い最大ドープ濃度を有する、請求項1に記載の分離された接合型電界効果トランジスタ。
前記ドレイン領域は少なくとも上側部分と下側部分とを含み、前記上側部分は前記下側部分の直接の上方に配置され、前記下側部分は前記上側部分の最大ドープ濃度よりも高い最大ドープ濃度を有する、請求項1に記載の分離された接合型電界効果トランジスタ。
前記第一導電型の基板コンタクト領域をさらに備え、前記基板コンタクト領域は前記分離されたポケットの外部の前記基板の前記表面に配置され、前記基板コンタクト領域は前記基板のドープ濃度よりも高いドープ濃度を有する、請求項1に記載の分離された接合型電界効果トランジスタ。
【発明を実施するための形態】
【0023】
発明の詳細な説明
先行技術のプロセスに関連する上述した制限を無くすために、本明細書中に開示されるデバイスは、LOCOSの代わりとして、浅い、中間の、または深いトレンチ分離された
領域(いわゆるSTIまたはDTI)を使用して分離される。これらの誘電体の充填されたトレンチは、高エネルギーのチェーンイオン注入を用いて結合され、フロア分離を形成し、かつ側壁分離の電圧能力を高める。
【0024】
側壁の分離および高エネルギー注入されたフロア分離のためのSTIまたはDTIの新規な組合せは、種々の形式において、長期間の高温拡散または費用のかかるエピタキシャル堆積の必要なくデバイスを高密度で集積し分離するための、方法の発明および装置の発明の両方を表わす。このように製造された分離構造は、三つの範疇または「タイプ」に分類できるが、これらは本明細書中において以下の通り定義される。
・タイプIの分離:深い高エネルギーイオン注入されたフロア分離と、誘電体の充填されたトレンチ側壁分離であって、側壁分離に関連しない浅いトレンチに対する選択肢を有するものと、の組合せ。
・タイプIIの分離:深い高エネルギーイオン注入されたフロア分離と、トレンチの底部に形成された追加的な分離注入部を有する、誘電体の充填されたトレンチ側壁分離と、の組合せ。
・タイプIIIの分離:深い高エネルギーイオン注入されたフロア分離と、側壁分離に必ずしも関連しない誘電体の充填されたトレンチを有する、チェーン注入部が形成された接合側壁分離と、の組合せ。
【0025】
本明細書中に開示される本発明の方法は、完全に分離されたBCDプロセスにおけるバイポーラデバイス、CMOSデバイスおよびDMOSデバイスの、タイプIIの分離構造を組み入れる製造および構成を詳しく述べる。
【0026】
「集積回路の絶縁構造およびその製造に係るモジュール化方法」という名称の出願第11/444,102号は、本明細書中に引用により援用されるが、タイプI、IIおよびIIIのトレンチ分離構造の詳細な製造を開示する。
【0027】
タイプIIのエピレス分離
タイプIIのエピレス分離構造は、
図1Aのデバイス分離構造1に示されるが、P型基板2内に形成され誘電体の充填されたトレンチ4A〜4Dを有するN型フロア分離領域3A,3Bと、トレンチ4A〜4Dの底部に形成された側壁N型ドープ分離(NI)領域5A〜5Dと、を備える。随意のP型領域7は、基板2内に、フロア分離領域3A,3Bよりも浅いもしくは深い深さに、または等しい深さに、形成される。結果としてP型ポケット6A,6Bおよび6Dが形成されるが、これらは、各々のポケットの底部における接合分離と各々のポケットの側壁を取り囲む誘電体の充填されたトレンチとの組合せによって、P型基板2から電気的に分離される。
【0028】
本発明の好ましい実施の形態では、フロア分離領域3A,3Bは、高エネルギーのリンを注入し注入後に最小限の高温プロセスを行なうことにより、形成される。そのような深いN型層は、本明細書中では、深いN型領域(deep N-type region)の頭字語である「DN」と呼称される。
【0029】
基板2がその上に成長するエピタキシャル層を有さないために、DNフロア分離領域3A,3Bは、従来のエピタキシャルプロセスにおいて高温プロセスを使用して形成される埋込層と、外観は類似するものの、同一ではない。従来の埋込層のピーク濃度および全体の縦方向寸法は、エピタキシャル成長前、成長中および成長後の高温製造において不可避的に発生する実質的な拡散によって影響される。温度のわずかな変化がドーパント分布の大変動の原因となり、拡散性の温度に対する指数関数的な依存という結果をもたらすために、拡散プロセスおよびエピタキシャルプロセスにおける変動に関する問題が発生する。
【0030】
対照的に、本発明に係る注入されたDN領域は、注入エネルギー(または多数の注入の場合には複数の注入エネルギー)によってのみ影響される。結果として分布は「注入されたまま」になり、熱的プロセスに関連する変動を受けない。関連する意味において、DN領域の形成は好ましくは、1メガ電子ボルト(1MeV、百万電子ボルト)から3MeV超の範囲の、プロセスにおける最も高いエネルギー注入を備えてもよい。実用的に言えば、1.5MeV〜3.0MeVのエネルギーによって、一重または二重イオン化されたドーパントを使用して手頃な時間内で深い注入を達成することが可能となる。高い電荷状態を有する三重イオン化されたドーパント種はより深く注入され得るが、対応してビーム電流は低くなる。その結果注入がより遅くなり、変動がより大きくなる。DN領域のためのリンの打込みドーズ量は7×10
11cm
−2から1×10
14cm
−2の範囲で変動してもよいが、典型的には、5×10
12cm
−2から5×10
13cm
−2の範囲のドーズ量を備える。
【0031】
深いP型領域(Deep P-type region)7は、頭字語「DP」を有するが、好ましい実施の形態において、高エネルギーのホウ素の注入を用いて、任意の深さ、ただし概してDN領域と同一の深さまたはDN領域よりも浅い深さにおいて、形成されてもよい。ホウ素はリンよりも体積の小さい元素であるので、任意の所定の深さにホウ素を注入するためには、リンよりも小さい、たとえば0.8MeV〜1.5MeVのエネルギーを必要とする。DP領域のためのホウ素の打込みドーズ量は7×10
11cm
−2から1×10
14cm
−2の範囲であってもよいが、典型的には、1×10
12cm
−2から7×10
12cm
−2の範囲のドーズ量を備えてもよい。
【0032】
側壁NI領域5A〜5Dの形成は、トレンチに任意の誘電体材料が充填される前の、トレンチ4A〜4Dの底部への中〜高エネルギーのイオン注入を使用して、成し遂げられる。これらNI領域はDN領域と重なって、トレンチの下方およびDN領域の上方の領域における側壁の分離を完全なものとし、より浅いトレンチが側壁の分離を行なうために使用されることを可能にする。より浅いトレンチは、製造が容易、すなわち容易にエッチングでき、また容易に充填される。
【0033】
デバイス分離構造1において、三つの分離ポケット6A,6Bおよび6Dは、二つのDNフロア分離領域6A,6Bを使用して形成される。ポケット6Cは、ポケット6A,6Bおよび6Dから分離されているが、基板2に電気的に接続されている。DNフロア分離領域3A,3Bは電気的に浮いている、または基板2と同一の電位に接続されるが、これらには好ましくは、基板2よりも正の電位にバイアスが印加され、そのため基板および分離されたポケットとともに逆方向バイアスされたPN接合を形成する。DN領域の各々に存在する逆方向バイアスは、同一であっても異なってもよく、固定された電位であっても時間とともに変動してもよい。たとえば、ポケット6A,6Bは、フロア分離領域3Aおよびトレンチ4A,4Cによって基板から分離され、トレンチ4Bによって互いに分離されているが、5ボルトの電気回路を含んでもよい。ポケット6Dは、フロア分離領域3Bおよびトレンチ4Dによって基板から分離されているが、12ボルトの電気回路を含み、同一のP型基板2を共有する5ボルトの電気回路と関係なく動作してもよい。
【0034】
分離領域の内部において、分離されたP型ポケットの各々は、ポケットの下にあるDNフロア分離領域のバイアス電位と等しい、またはより負の電位にバイアスされた、デバイスを含んでもよい。たとえば、DNフロア分離領域が5ボルトにバイアスされていれば、分離されたポケット内のデバイスは、最大5ボルトまで、かつ、分離されたデバイスの接合ブレークダウン(breakdown)が許容できる限り、潜在的にはP型基板2自身の電位よ
りも負にまでさえ、動作してもよい。分離されたポケットは同様に、分離の形成前および/または後に導入された追加のP型またはN型ドープ領域を含んでもよい。
【0035】
タイプIIの分離では、側壁分離を形成するために使用される各々かつ全てのトレンチは、トレンチの底部において、注入された側壁NI領域を含む。個々のP型ポケット内および/または基板内のデバイス間に従来のSTIを形成するために、トレンチのいくつかはNI領域の注入中にマスクされてもよい。たとえば、
図1Aにおいて、STIトレンチ8A,8Bは、側壁分離トレンチのために使用されるのと同一のプロセス工程を使用してエッチングされ、充填され、また平坦化され、これによりプロセスの複雑さを最小化してもよい。
【0036】
代替的には、側壁分離トレンチを形成するために使用されるのと異なるマスキング工程およびエッチング工程を使用して、より浅いトレンチがエッチングされてもよい。これらのより浅いトレンチは、側壁分離トレンチを充填しまた平坦化するために使用されるのと同一のプロセス工程を用いて、充填され平坦化されて、これによりプロセスの複雑さを低減してもよい。より浅いトレンチは、容易にエッチングおよび再充填されるので、側壁分離トレンチよりも小さなマスク寸法を有し、これによりプロセスのトランジスタ実装密度を向上する。
【0037】
深い側壁分離トレンチと浅いトレンチとの組合せが、
図1Bの断面10に示される。深い誘電体の充填されたトレンチ13A,13B,13Cは、側壁NI領域14A,14B,14CとDNフロア分離領域12とに結合され、P型ポケット15A,15BをP型基板11から分離するために使用される。浅い誘電体の充填されたトレンチ16A〜16Eは、CMOSおよび他のデバイス間での(従来のSTIのように)部分的な分離を容易に行なうために、分離されたポケット15A内および/または基板11内に含まれる。深いトレンチ13A〜13Cと異なり、これらの浅いトレンチ16A〜16Eは、トレンチの底部に注入部を含まない。
【0038】
エピレス分離を有するBCDプロセス
図2A,
図2Bは、高温プロセスまたはエピタキシーを必要とせず完全に分離された種々のバイポーラデバイス、CMOSデバイスおよびDMOSデバイスの製造に関する、モジュール化されたプロセスアーキテクチャ30,40を示す。
【0039】
原則的には、開示された技術が使用された電気的分離を達成するために高温を必要としないので、側壁NI領域、誘電体の充填されたトレンチ、およびDNフロア分離領域の形成は、集積デバイスの電気的分離に悪影響を及ぼすことなく、任意の順序で行なわれてもよい。しかしながら、実用的には、好ましい製造順序がいくつかある。それらはウェハの加工を簡略化するからである。トレンチ分離構造の形成に関するプロセスの詳細は、上述の出願第11/298,075号において、詳細に述べられる。
【0040】
この集積プロセスにおいて、デバイスは、チェーン注入部または高エネルギー注入部を備えるマスクされた注入部の組合せによって規定される。実質的に注入されたままの最終的なドーパント分布を得るために、拡散からの最小限のドーパントの再分布および高温プロセスのみが可能である。注入されたままのドーパント分布は、それらがデバイス特性を設定するために独自に最適化されているので、通常の単調減少する拡散ガウス分布の濃度とは異なる。
【0041】
分離構造を形成する順序に一層大きい柔軟性を与えることに加え、開示された低温のプロセスアーキテクチャは、デバイス性能に与える影響を最小としてデバイス形成順序を再構成することを可能にする。たとえば、バイポーラベース注入は、MOSゲート形成工程に先立っても後に続いてもよい。セルフアラインされたMOSトランジスタの特性を維持するために、LDD注入はゲート形成の後に続くが側壁スペーサ形成に先立たなければならない。一方、N+およびP+ソースおよびドレイン注入は側壁形成に続いて行なわれな
ければならない。
【0042】
好ましい実施の形態では、
図2Aのモジュール化された集積プロセス順30は、次の工程に関する。
・側壁の分離およびSTIの形成
・相補型ウェルおよび深い注入の形成
・相補型バイポーラベースの形成
・デュアルゲートの形成
プロセスフロー30に示す工程に続いて、
図2Bのモジュール化された集積プロセス順40が、次の工程とともに続く。
・DMOSボディの形成
・浅いドリフトおよび側壁スペーサの形成
・ソースおよびドレイン注入部の形成
・ポリシリコンエミッタの形成
・コンタクトの形成
・多層相互接続の形成
・バンプメタル再分布層の形成
・パッシベーション
・アンダーバンプメタルおよびバンプの形成
本プロセスの重要な特徴は、そのモジュール性、または所望の組のデバイスを実行するために必要とされるプロセスのみを実行する能力である。そのため、上に列記され
図2A,2Bに示す工程の多くは、随意である。
図2Aのモジュール化されたプロセスアーキテクチャ30を再度参照して、相補型ウェルの形成は、一連のマスクおよび注入部の形成を備え、その後高温拡散および最小限のドーパントの分離は行なわれない。たとえば、予め注入された酸化物は、注入の前にたとえば850℃〜900℃の低温において熱的に成長し、数百オングストロームの厚みに達し、表面濃度を最小化し得る。一つの予め注入された酸化物が、酸化物の除去および再成長の必要なく、複数のウェル注入に使用されてもよい。一つ以上のP型およびN型ウェルが、異なる電圧デバイスの製造を容易に行なうために、異なる領域で形成されてもよい。
【0043】
たとえば、第一のP型ウェルは、ホウ素チェーン注入(chain implant)を使用して形
成され、少なくとも頂部PW1と埋め込まれたもしくは深い部分PW1B、またはエネルギーおよびドーズ量の変動する注入部を備える任意の数の領域を含み得る、非単調または非ガウシアンドープ濃度分布を形成する。深い部分PW1Bは、上方のウェル部PW1よりも、よりドーズ量の大きい注入部およびより高い濃度を備えてもよい。
【0044】
第二のP型ウェルはまた、ホウ素チェーン注入を使用して形成され、少なくとも頂部PW2と埋め込まれたもしくは深い部分PW2B、またはエネルギーおよびドーズ量の変動する注入部を備える任意の数の領域を含み得る、非単調または非ガウシアンドープ濃度分布を形成する。深い部分PW1Bはまた、上方のウェル部PW1よりも、よりドーズ量の大きい注入部およびより高い濃度を備えてもよい。第一のP型ウェルおよび第二のP型ウェルの濃度およびドープ分布は非類似であり、異なる作動電圧が要求されるデバイスのために最適化され得る。たとえば、第一のP型ウェルは1.5V、2.5Vまたは3.3VのNMOSトランジスタを構成するために最適化されてもよく、一方では、第二のP型ウェルは5V、12Vまたは20VのNMOSトランジスタを製造するために最適化されてもよい。
【0045】
類似の方式により、第一のN型ウェルは、リンチェーン注入を使用して形成され、少なくとも頂部NW1と埋め込まれたもしくは深い部分NW1B、またはエネルギーおよびドーズ量の変動する注入部を備える任意の数の領域を含み得る、非単調または非ガウシアン
ドープ濃度分布を形成する。深い部分NW1Bは、上方のウェル部NW1よりも、ドーズ量の大きい注入部およびより高い濃度を備えてもよい。
【0046】
同様に、第二のN型ウェルはまた、リンチェーン注入を使用して形成され、少なくとも頂部NW2と埋め込まれたもしくは深い部分NW2B、またはエネルギーおよびドーズ量の変動する注入部を備える任意の数の領域を含み得る、非単調または非ガウシアンドープ濃度分布を形成する。深い部分NW1Bはまた、上方のウェル部NW1よりも、よりドーズ量の大きい注入部およびより高い濃度を備えてもよい。第一のN型ウェルおよび第二のN型ウェルの濃度およびドープ分布は非類似であり、異なる作動電圧が要求されるデバイスのために最適化され得る。たとえば、第一のN型ウェルは1.5V、2.5Vまたは3.3VのPMOSトランジスタを構成するために最適化されてもよく、一方では、第二のN型ウェルは5V、12Vまたは20VのPMOSトランジスタを製造するために最適化されてもよい。
【0047】
好ましい実施の形態では、上述されたP型ウェルは、DNフロア分離層よりも深くない深さに注入される。すなわち、DN注入エネルギーよりも少ない最大注入エネルギーを有する、チェーン注入部を備える。したがって、DNフロア分離領域の上方に在するP型ウェルは、DN層を実質的に逆ドープすべきではない。または、DN層の分離効率を実質的に減少するべきではない。
【0048】
他の深い注入の選択肢は、高電圧の深いドリフト領域の形成である。最も深いN型ウェル注入部のエネルギーに達する、または超えさえもする、エネルギーによってマスクされ注入されたため、N型ドリフト領域(ND)は、その全体の注入ドーズ量Q
NDが高電圧トランジスタを構成するために最適となるように、調整される。高電圧ドリフトの注入された電荷の総計は、1×10
12cm
−2〜5×10
12cm
−2の範囲であるべきである。
【0049】
本発明の一実施の形態では、浅いトレンチ分離は相補型ウェルの形成後に形成され、
図2Aの流れ番号31に続く。この順で、ウェルドープ分布および接合深さは、浅いトレンチ分離(STI)領域の存在によって影響されない。浅いトレンチ分離の語は、本技術分野において慣用されているが、不適当な名称であることに留意されたい。浅いトレンチ分離は、MOS電界効果トランジスタを互いに空間をあけ、不要な表面反転およびこれらトランジスタ間の漏洩を防止するという点において、LOCOSフィールド酸化膜に類似している。そこで、表面のトランジスタの作用を抑制する、すなわち、寄生電界しきい電圧を、決してターンオン(turn on)しないように、供給電圧よりも上げるという意味にお
いて、STIはある種の「分離」を提供する。しかし、本明細書中に開示されるタイプIIのトレンチ分離は、デバイスを完全に分離することができ、P型基板ポテンシャルより高く浮くことを可能とするが、STIはこのようなことはできない。特に、深く注入されたフロア分離領域DNに接続するにはSTIは浅すぎ、それゆえにSTIは、タイプIIの分離が形成する方法において、浮いているポケットを形成しない。
【0050】
好ましい実施の形態では、浅いトレンチは、タイプIIの分離構造を形成する深いトレンチよりも、より浅い深さとより狭い幅とを有する。このように、浅いトレンチは、ダイ領域とトランジスタの実装密度とに悪影響をより与えずに、デバイス間に挿入されてもよい。たとえば、一実施の形態では、深いトレンチは1.6ミクロンの深さと0.4ミクロンの幅とを有し、すなわちアスペクト比は4であってもよい。一方、浅いトレンチは0.2〜0.5ミクロンの深さとほんの0.2ミクロンの幅とを有し、すなわちアスペクト比はわずか1〜2.5であってもよい。アスペクト比のより低いトレンチは、特にローディング効果(loading effects)がプラズマエッチングまたは反応性イオンエッチングの速
度および均一性に影響を与える高密度において、アスペクト比の高いトレンチよりもエッ
チングおよび再充填が容易である。この範囲の浅い側の限界値において、STI深さは、N+およびP+注入部を重なりまたは接触から電気的に分離するために十分であるが、より深いバイポーラベース注入部の横方向長さを制限するほどには十分深くない。たとえば、NPNバイポーラトランジスタにおいて、STIは、N+エミッタとP+ベースコンタクト注入部との間に挿入されてもよいが、PBベース注入部のN+コレクタ注入部への横方向の重なりを防止するには不十分であり、そのことがデバイスのベース−コレクタ間のブレークダウン定格(breakdown rating)に影響を与える。逆に、STI深さが一定の範囲の高い側の限界値にありベース注入部よりも深いように選択されるのであれば、P+コンタクトからのPBベースの接続を断つために、N+エミッタとP+ベースコンタクトとの間に挿入することはできない。
【0051】
LOCOSフィールド酸化膜分離に対する浅いトレンチ分離の重要な利点の一つは、バーズビーク、すなわち、MOSトランジスタの動作に複雑かつ不適当に干渉し、究極的にはトランジスタの実装密度を制限する、傾斜した酸化物領域の消失である。0.4ミクロンより小さい幅を有するLOCOSフィールド酸化膜領域では、両側からのバーズビークの侵食は、過度のバーズビーク長さ、酸化物の厚み減少、電気的性能の低下、および高い応力をもたらす。浅いトレンチ分離のより垂直な形状は、特に0.3ミクロン未満の寸法において、LOCOSよりも優れる。
【0052】
本発明の他の実施の形態では、浅いトレンチ分離は、ウェルの形成以前に導入され、側壁分離工程と統合されてもよい。一実施では、浅いトレンチは、NI側壁注入部がSTIトレンチへ入り込むのを防止するための追加のマスクを用いて、側壁分離トレンチを形成するために使用されるのと同一の工程を使用して、エッチングされ充填されてもよい。他の実施では、STIトレンチと側壁分離トレンチとを製造するために別々のマスキング工程およびエッチング工程が使用されてもよいが、再充填および平坦化工程のいくつかまたは全部を共有してもよい。ウェル形成前に浅いトレンチ分離を導入することにより、浅いトレンチ内に存在する酸化物はウェルドーパント分布に影響を与え、ウェルの埋め込まれたまたは深く注入された部分、すなわちNW1BおよびPW1Bが、シリコン表面にさらに近接して配置されるように、シリコンの接合深さを低減してもよい。いくつかの実施例では、これらの深く注入された部分が実際にシリコン表面に接触してもよく、もしトランジスタのブレークダウン電圧を悪化させることなくSTI下の電位のしきい値を高めるのであれば、これは有利となり得る。逆に、ウェルの深く注入された部分の濃度があまりに高ければ、トランジスタのブレークダウンが損なわれ、オフ状態(off-state)でのリー
ク電流が増加する。
【0053】
本発明のさらに他の実施の形態では、
図2Aに示すフロー32のように、浅いトレンチ分離領域は完全に除外され、これらのプロセス工程は省略される。
【0054】
側壁分離、ウェル形成および浅いトレンチ分離の後に、
図2Aに示すプロセスフロー33,34に従って、相補型ベース領域が形成されてもよい。注入部は、NPNバイポーラトランジスタのPBベース領域を形成するために、フォトリソグラフィにより規定され注入される。同様に、PNPバイポーラトランジスタのNBベース領域を形成するために、注入部がフォトリソグラフィにより規定され注入される。
【0055】
ベース注入部は、単一の注入部またはチェーン注入部を備えてもよい。一実施の形態では、深く低濃度の部分と浅く高濃度の部分とを備えてもよい。浅い部分はベース抵抗を低減するために使用されてもよく、一方、深い部分は、デバイスの電流ゲインβおよびアーリー電圧(Early voltage)V
Aを設定する。バイポーラトランジスタは、ポリシリコン
エミッタまたは注入されたエミッタのいずれかを使用して形成されてもよい。注入されたエミッタのベース領域は、ポリシリコンエミッタのベース領域よりも深くてもよい。
【0056】
相補型ベース形成後に、シングル、デュアルまたはトリプルゲート酸化膜が形成される。デュアルゲート酸化膜のプロセスにおいて、第一の酸化膜が低温、たとえば850℃〜900℃において、所定の厚さx
ox1にまで成長される。酸化膜はその後、より薄いゲート酸化膜が望まれる領域において、マスクされ、概してフッ化水素酸中のエッチングにより除去される。エッチング中に誘電体の充填されたトレンチから重要な酸化膜が除去されないように、エッチング工程中に被覆する、またはエッチング時間を限定することによって、注意が払われなければならない。代替的には、R.K.ウィリアムズらによる「半導体集積回路基板の絶縁構造およびその製造方法」という名称の、本明細書中に引用により援用される出願第11/298,075号に開示されるような、覆われたトレンチを、トレンチの酸化物の腐食を軽減するために使用してもよい。
【0057】
選択された活性領域からゲート酸化膜が除去された後に、ウェハ全体に再度酸化膜が、二度目の酸化の時点では酸化物が存在しなかった領域において第二の厚みx
ox(thin)にまで、形成される。第二のゲート酸化以前に酸化膜が残存していた領域では、二度の連続する酸化膜形成の結果、開始時の厚みx
ox1から新たな厚みx
ox(thick)にまで、酸化膜が成長する。厚い酸化膜は概して、特に厚みのより大きいゲート酸化膜において、二つの酸化膜の厚みの線形結合よりも薄い。すなわち、x
ox(thick)<(x
ox1+x
ox(thin))となる。これは、酸化膜が厚くなるにつれて、線形的な成長率からより漸近的な放物線の成長率へと速度が落ちるためである。たとえば、厚い酸化膜が薄い酸化膜よりもわずかにのみ厚いのであれば、酸化膜の厚みの線形的な合計がよい概算となる。厚い酸化膜が薄い酸化膜よりも数倍厚いのであれば、第二の酸化は最終的な厚さにほとんど影響を与えないかもしれない。
【0058】
概して、より厚い酸化膜は、より高いゲート電圧を支持するために使用される。100オングストロームを超える厚さに対して、定常状態でのゲート電圧の最大値は約4MV/cmに限られる。しかし、極めて薄いゲートは、より高い電界、たとえば6〜8MV/cmを、破裂することなく支持できる。(一つには、量子の機械的なトンネル効果によって「リーク(leak)」するためである。)この低い最大電圧定格にもかかわらず、より電圧しきい値の低いトランジスタを得るため、および深いサブミクロントランジスタにおける不要な短チャネル効果(short channel effects)を抑制するために、より薄いゲート酸
化膜が望まれる。6Vのデバイスに対して150オングストロームのゲート、および12Vのデバイスに対して300オングストロームのゲートが、実施例に含まれてもよい。
【0059】
シングル、デュアルまたはトリプルゲート酸化膜の形成後に、ゲートポリシリコンが堆積される。このポリシリコン層は、その場ドープ(堆積中のドープ)されてもよく、または、ドープされずに堆積され、その後、ある領域においてP型ドープされ、他の領域においてN型ドープされてもよい。プラチナ、チタンまたはタングステンのような高融点金属がその後堆積されてもよく、その金属およびポリシリコンを反応させるために随意に低温に加熱され低抵抗シリサイドが形成されてもよい。ゲートはその後、フォトリソグラフィによりマスクされエッチングされる。
【0060】
代替的なプロセスフローでは、第一に厚いゲートが成長され、後にマスクされエッチングされるその場ドープされたポリシリコン層で覆われる。不必要な厚いゲート酸化膜はその後除去される。薄いゲート酸化膜がその後成長され、ドープされていない第二のポリシリコン層で覆われ、その後マスクされドープされて、P型およびN型の両方のポリシリコン領域を形成する。高融点金属がその後第二のポリシリコン層上に堆積され、反応されてシリサイドを形成してもよい。第二のポリシリコン層はマスクされエッチングされて、低電圧ゲートを形成する。この代替的なプロセスフローにおいては、高電圧で厚いゲートのデバイスはシリサイドを有さず、その結果最大スイッチング速度がより低くなる。このプ
ロセスフローの利点の一つは、第一および第二のポリシリコン層の間に、ポリ−ポリ間(poly-to-poly)キャパシタを形成できることである。
【0061】
代替的なプロセスフローでは、
図2Aに示す経路35,36に従って、ゲート酸化工程の後にベース注入部が導入される。これは、ゲート酸化工程がベースドーパント分布に影響を与えないという利点を有する。高周波数の動作のためにベースが必ず非常に浅いポリシリコンエミッタバイポーラトランジスタの形成に対して、特に有利である。このフローの他の利点は、バイポーラトランジスタのエミッタ領域を規定するためにパターン化されたポリシリコン層が使用されてもよいことであり、エミッタ領域のより優れた寸法制御が可能となる。
【0062】
ゲートの形成およびベースの形成が完了した後に、プロセスは
図2Bのプロセスフロー
図40に示されるように続く。プロセスフロー41に従って、傾角注入を使用して、専用のDMOSボディがマスクを経由して導入されてもよい。Nチャネル横方向DMOSの製造のためには、1×10
13cm
−2〜9×10
13cm
−2の範囲のホウ素注入が45°の角度で導入され、MOSゲートの下方のシリコンを貫通する。種々の方位のMOSゲートに対する注入の均一性を与えるために、ウェハはイオン注入中に機械的に回転されるべきである。
【0063】
代替的なフロー42は、Pボディ形成を省略する。
浅いドリフトまたは低濃度ドープドレイン(Lightly-doped Drain、LDD)注入部は
、マスクされ注入されて、続いてたとえばより低濃度ドープされた12V〜20Vのドリフト領域、および、より高濃度ドープされた1.5V、3Vまたは5Vのドリフト注入部を含む。これらの浅い注入後に、伝統的な方法を使用して、たとえば厚い酸化膜を堆積し異方性エッチングを使用してエッチングすることにより、側壁スペーサ酸化膜が形成される。
【0064】
高濃度ドープされたN+およびP+注入部は、マスクされ、たとえば約5×10
15cm
−2のドーズ量のヒ素および約2×10
15cm
−2のドーズ量の二フッ化ホウ素(BF
2)をそれぞれ使用して注入される。随意の注入部が、ESD性能を向上するために導入されてもよい。たとえば、1×10
15cm
−2のドーズ量のリンが使用されてもよい。
【0065】
レベル間誘電体(Interlevel Dielectric、ILD)層は、一層以上の酸化物、窒化ケ
イ素、またはその他の好適な誘電体材料の堆積などの、従来のプロセスにより形成される。高周波数ポリシリコンエミッタバイポーラトランジスタが所望される場合には、プロセスはフロー43に続き、ポリシリコンエミッタ窓が開かれポリシリコンが堆積される。ポリシリコンは、その場ドープされてもよく、または、ドープされずに堆積され、その後、マスクされイオン注入されて、P型およびN型ポリシリコンエミッタを形成してもよい。そのような高周波数バイポーラトランジスタが必要でないのであれば、代わりにフロー44を使用してポリシリコンエミッタ工程を省略してもよい。
【0066】
ウェハは、注入されたドーパントを活性化するために、急速熱アニール(rapid-thermal-anneal、RTA)プロセスを使用してアニールされる。ゲートの酸化プロセスとは別に、この工程は、プロセスにおけるサーマルバジェットの最も重要な部分を備える。この特性は、最も分離されたICプロセスが分離およびウェル形成に関連して実質的な高温プロセスを有するという点において、独特なものである。
【0067】
コンタクトマスクおよびエッチング、バリヤメタル、コンタクトプラグ、またはビア堆積とエッチバック、金属堆積、金属マスクおよびエッチングを含む、標準のプロセス技術
を使用して、多層の相互接続が形成される。第一の金属層が第二のILD層で覆われ、そのプロセスが繰り返されて金属相互接続の追加のレベルを形成してもよい。金属の厚さはエッチングされる線幅の最小値に依存するが、より高い電流密度を取り扱うために、低いレベルは典型的には0.3〜0.8ミクロンの範囲であってもよく、一方、高いレベルは典型的には最大3ミクロンの厚みであってもよい。
【0068】
酸化物や窒化ケイ素などの一層以上のパッシベーション層がその後堆積され、マスクされ、エッチングされてボンドパッド開口を規定してもよい。
【0069】
随意の上部金属層は、バンプアセンブリのためのチップに亘って、典型的には通常のグリッドアレイにおいて、パッド位置を均一に再分配するために使用されてもよい。この金属層は、再分配層(RDL)を形成する。この場合、パッシベーション層はバンプ位置においてエッチングされ、オーミックコンタクト層としてのチタンと、続いてバリヤとしてのニッケルと、最後にハンダ付け可能な金属としての銀と、を備える三層の金属のサンドイッチ構造のような、適切なバンプ材料が堆積される。銀ハンダバンプはその後ウェハ上にメッキされ、完成したウェハがダイシングに供される状態となる。
【0070】
低電圧デバイス
図3Aは、共通のP型基板61内に製造された二つの分離されたCMOSデバイス、すなわちCMOS1とCMOS2との断面60を示す。CMOS1は、フロア分離領域62A、誘電体の充填されたトレンチ70およびNI領域65によって基板61から分離された、第一の分離領域内に形成される。この分離領域の内部で、第一のN型ウェル66が、第一のPMOS60Aを含むボディまたはウェル領域を形成するために使用される。N型ウェル66はまた、フロア分離領域62Aに重なることによって直接的に、またはNI領域65にコンタクトし重なることによって間接的に、フロア分離領域62Aにコンタクトするために使用される。好ましい実施の形態では、N型ウェル66のドープ分布は非単調であり、少なくとも頂部NW1と深い部分NW1Bとを備え、N型ウェル66はエネルギーおよびドーズ量の異なるリンチェーン注入を使用して形成される。N型ウェル66の底部がフロア分離領域62Aに重ならない場合、介在するP型領域64Aが結果として生じる。P型領域64Aは浮いており、CMOS1に実質的な電気的影響を及ぼさない。
【0071】
第一のP型ウェル67は、第一のNMOS60Bを含むボディまたはウェル領域を形成するために使用される。好ましい実施の形態では、P型ウェル67のドープ分布は非単調であり、少なくとも頂部PW1と深い部分PW1Bとを備え、P型ウェル67はエネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成される。P型ウェル67がフロア分離領域62Aに重ならないのであれば、介在するP型領域64Bが結果として生じる。領域64BもP型であるので、P型ウェル67の電位と電気的に短絡されている。好ましい実施の形態では、N型ウェル66とP型ウェル67とはそれらを分離するトレンチ70に接触してもよく、これにより、ラッチアップ(latch-up)、すなわちある種の不必要な寄生サイリスタの電気伝導に対する、分離されたCMOSデバイスの感受性を低減する。
【0072】
N型ウェル66内において、PMOS60AはP+ソースドレイン80と、側壁スペーサ85と、低濃度ドープドレイン(LDD)94と、シリサイド層71を有するポリシリコンゲート72Aとを備える。ゲート72Aは、第一のゲート酸化膜層73の上に配置されており、x
ox1の厚みを有する。P型ウェル67内において、NMOS60BはN+ソースドレイン81と、側壁スペーサ87と、LDD88と、シリサイド層71を有するポリシリコンゲート72Bとを備える。ゲート72Bは、第一のゲート酸化膜層73の上に配置されており、x
ox1の厚みを有し、CMOS1を構成するPMOS60AとNMOS60Bとの両方に対する最高の全体性能と電圧能力とのために最適化されている。
【0073】
第二のCMOSの対であるCMOS2は、フロア分離領域62B、トレンチ70およびNI領域65によって基板61から分離された、第二の分離領域内に形成される。この第二の分離領域の内部で、第二のN型ウェル68が第二のPMOS60Cのボディまたはウェル領域を形成するために使用されるが、第二のPMOS60Cは好ましくは、第一のPMOS60Aと異なるブレークダウン電圧または電気伝導特性を有する。N型ウェル68はまた、直接的にまたは間接的に、フロア分離領域62Bにコンタクトするために使用される。好ましい実施の形態では、N型ウェル68のドープ分布は非単調であり、第一のN型ウェル66のドープ分布と異なり、少なくとも頂部NW2と深い部分NW2Bとを備え、エネルギーおよびドーズ量の異なるリンチェーン注入を使用して形成される。N型ウェル68の底部がフロア分離領域62Bに重ならない場合、介在するP型領域64Cが結果として生じる。P型領域64Cは浮いており、CMOS2に実質的な電気的影響を及ぼさない。
【0074】
第二のP型ウェル69は、第二のNMOS60Dを製造するために使用されるが、好ましくはNMOS60Bに製造されたものと異なる特性を有する。好ましい実施の形態では、P型ウェル69のドープ分布は非単調であり、第一のP型ウェル67のドープ分布と異なり、少なくとも頂部PW1と深い部分PW1Bとを備え、P型ウェル69はエネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成される。P型ウェル69がフロア分離領域62Bに重ならないのであれば、介在するP型領域64Dが結果として生じる。領域64DもP型であるので、P型ウェル69の電位と電気的に短絡されている。好ましい実施の形態では、N型ウェル68とP型ウェル69とはそれらを分離するトレンチ70に接触してもよく、これによりラッチアップに対する感受性を低減する。
【0075】
N型ウェル68内において、PMOS60CはP+ソースドレイン90と、側壁スペーサ85と、LDD86と、シリサイド層71を有するポリシリコンゲート72Cとを備える。ゲート72Cは、第二のゲート酸化膜層74の上に配置されており、x
ox2の厚みを有するが、厚みx
ox2は好ましくは第一のゲート酸化膜層73の厚みx
ox1と異なる。P型ウェル69内において、NMOS60DはN+ソースドレイン91と、側壁スペーサ87と、LDD91と、シリサイド層71を有するポリシリコンゲート72Dとを備える。シリサイド化されたゲート72Dは、第二のゲート酸化膜層74の上に配置されており、x
ox2の厚みを有し、CMOS2を構成するPMOS60CとNMOS60Dとの両方に対する最高の全体性能と電圧能力とのために最適化されている。
【0076】
好ましい実施の形態では、CMOS2はCMOS1よりも電圧の高いデバイスを備える。この場合、第二のゲート酸化膜74は第一の酸化膜層73よりも厚く、第二のN型ウェル68と第二のP型ウェル69とは、第一のN型ウェル66および第一のP型ウェル67よりも、より低い表面濃度とより大きい深さとを有する。ゲート72A,72B,72Cおよび72Dのポリシリコン材料は、PMOS60A,60CおよびNMOS60B,60Dの両方のためのN型ドープを備えてもよい。または代替的には、PMOS60Aのゲート72Aと、随意にPMOS60Cのゲート72Cとは、P型ドープポリシリコンを備えてもよい。
【0077】
任意の数のCMOSデバイスは、共通のフロア分離領域の上において、または他のフロア分離領域の電位と異なる電位に電気的にバイアスされた専用のフロア分離領域内において、CMOSデバイスの間にトレンチ70を導入することにより集積されてもよい。追加のウェル注入部およびゲート酸化膜を含むことにより、任意の数の完全に分離されたCMOSデバイスが集積され、異なる電圧およびデバイス密度における動作のために最適化されてもよい。
【0078】
図3Bは、P型基板101内に製造された、低電圧NPNバイポーラトランジスタ100A,100Bを示す。バイポーラデバイス100A,100Bは、
図3Aに示すCMOSトランジスタ60A〜60Dと、同一の基板、分離、ウェル注入部、浅い注入部および相互接続を使用して、モノリシックにかつ同時に製造されてもよい。
【0079】
NPN100Aは専用のPBベース注入部を使用し、一方NPN100Bはベースとして使用可能なCMOSP型ウェルの一つを利用する。NPN100Aにおいて、DNフロア分離領域102A、NI領域105Aおよび第一のN型ウェル106Aは、電気的にコレクタを形成し、NI領域105Aを介して互いに短絡される。介在するP型領域104Aは、非常に小さくてもよく、N型ウェル106Aの深い部分NW1Bの底部がDNフロア分離領域102Aに重なるのであれば存在すらしなくてもよい。好ましい実施の形態では、第一のN型ウェル106Aは、深い領域NW1Bよりも濃度の小さい表面部NW1を有する、非単調なドープ分布を含む。より濃度の低い部分NW1は、PBベース93へ広がるデプレッション(depletion)を低減し、これによりNPN100Aのアーリー電圧
を増加する。一方、深い部分NW1Bは、DNフロア分離領域102Aに結合し、コレクタ抵抗を低減するのに役立ち、コレクタの飽和電圧を低減する。好ましい実施の形態では、第一のN型ウェル106Aのドープ分布は、エネルギーおよびドーズ量の異なるリンチェーン注入を使用して形成される。
【0080】
上側のコレクタコンタクトは、N+領域91Aを介して容易に行なわれる。ベース93へのコンタクトは、P+領域92Aを介して達成される。N+領域91Bはエミッタに使える。デバイス分離は、NPNトランジスタ全体を取り囲み下にあるNI領域105Aを有する誘電体の充填されたトレンチ92を含む。コンタクトは、ILD層110に形成されたコンタクト窓を通る金属層95およびP+領域92AとN+領域91A,91Bとに接触するバリヤメタル層94を介して、達成される。
【0081】
NPNトランジスタ100Bにおいて、DNフロア分離領域102BとNI領域105Bとは、電気的にコレクタを形成し、N型ウェル106BおよびN+領域91Dを介して表面からコンタクトされる。P型ウェル107は、トランジスタ100Bのベースを形成する。好ましい実施の形態では、P型ウェル107のドープ分布は非単調であり、少なくとも頂部PW1と深い部分PW1Bとを備え、エネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成される。第一のP型ウェル107の深い部分PW1Bは頂部PW1よりも高い濃度を有してもよい。P型領域104BがP型ウェル107の下方に存在してもよい。
【0082】
上側のベース(P型ウェル107)へのコンタクトは、浅いP+領域92Bを介してなされる。N+領域91Cは、NPNトランジスタのエミッタとして機能する。デバイス分離は、NPNトランジスタ全体を取り囲むトレンチ90とNI領域105Bとを含む。コンタクトは、ILD層110に形成されたコンタクト窓を通る金属層95およびP+領域92BとN+領域91C,91Dとに接触するバリヤメタル層94によって、形成される。深く注入されたDP領域103は、パンチスルー(punch-through)によるリークを抑
制するために、DNフロア分離領域102A,102B間に形成されてもよい。
【0083】
P型ウェル107は、上述されたNMOSデバイス60B,60Dのいくつかのために最適化されたウェルと同一の、ドープ分布PW1と表面下の領域PW1Bとを備えてもよい。NMOSトランジスタ60B,60Dと同一のP型ウェルに依存することにより、NPN100Bは、電流ゲイン、ブレークダウン電圧および周波数応答に悪影響を与えるのと引き換えに、その性能において妥協され得る。逆に、専用のPベース注入部を有するNPN100Aの性能は、妥協の必要を最小限にして独自に最適化され得る。
【0084】
図3Cは、P型基板131内に製造された、低電圧PNPバイポーラトランジスタ130A,130Bの断面図を示す。バイポーラトランジスタ130A,130Bは、
図3Aに示すCMOSトランジスタ60A〜60Dおよび
図3Bに示すNPNバイポーラトランジスタ100A,100Bと、同一の基板、分離構造、ウェル注入部、浅い注入部および相互接続を使用して、モノリシックにかつ同時に製造されてもよい。
【0085】
図3Cにおいて、PNP130Aは専用のNBベース注入部を使用し、一方PNP130BはN型ウェルをベースとして利用する。NPN130Aにおいて、P型ウェル136Aはコレクタを形成する。好ましい実施の形態では、P型ウェル136Aは、少なくとも頂部PW1と深い領域PW1Bとを備え、好ましくはエネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成される、非単調なドープ分布を有する。より濃度の低い頂部PW1は、NBベース139へ広がるデプレッションを低減し、これによりPNP130Aのアーリー電圧V
Aを増加する。一方、深い部分PW1Bは、コレクタ抵抗を低減し、トランジスタの飽和が発生する箇所におけるコレクタ電圧を低減する。代替的には、P型ウェル136Aのドープ分布と異なるドープ分布を有するP型ウェルが、P型ウェル136Aの代わりに使われてもよい。
【0086】
コレクタ(P型ウェル136A)への電気的コンタクトは、P+領域137Aを介して容易に行なわれる。ベース139へのコンタクトは、浅いN+領域140Aを介して達成される。P+領域137Dはエミッタを形成する。分離構造は、フロア分離領域132Aと、PNP130A全体を取り囲み下にあるNI領域135Aを有する誘電体の充填されたトレンチ144とを含む。コンタクトは、ILD層134に形成されたコンタクト窓を通る金属層141およびP+領域137A,137DとN+領域140Aとに接触するバリヤメタル層140とによって、達成される。
【0087】
PNP130Bにおいて、DNフロア分離領域132BとNI領域135Bとトレンチ144とは、電気的にコレクタ(P型領域134B)を基板131から分離する。コレクタは、P+領域137Bおよび随意のP型ウェル136Bを介して表面にコンタクトする。N型ウェル138は、PNP130Bのベースを形成する。好ましい実施の形態では、N型ウェル138のドープ分布は非単調であり、少なくとも頂部NW1と深い部分NW1Bとを備え、好ましくはエネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成される。P型ウェル136Bはまた、示されたように非単調のドープ分布を輸して形成され、少なくとも頂部PW1と深い部分PW1Bとを備え、好ましくはエネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成されてもよい。P型領域134Bの一部分は、N型ウェル138の下方に存在してもよいが、無視できるほどに薄く、デバイスの挙動に最小の影響を与えるものであってもよい。
【0088】
上側のベース(N型ウェル138)へのコンタクトは、浅いN+領域140Bを介して達成される。P+領域137Cは、エミッタを形成する。分離構造は、フロア分離領域132Bと、PNP130Bを取り囲み下にあるNI領域135Bを有するトレンチ144とを含む。コンタクトは、ILD層134に形成されたコンタクト窓を通る金属層141およびP+領域137B,137CとN+領域140Bとに接触するバリヤメタル層140によって、達成される。深く注入されたDP領域133は、パンチスルーによるリークを抑制するために、DNフロア分離領域132A,132B間に存在してもよい。
【0089】
PNP130Bは第一のN型ウェル138を利用するが、N型ウェル138は、サブミクロンPMOS60Aまたは60Cを集積するために最適化されたN型ウェルと同一の、ドープ分布NW1と表面下の領域NW1Bとを備えてもよい。結果として、第一のN型ウェル138の垂直のドーパント分布は、PMOS60Aにおけるウェル66またはPMOS60Cにおけるウェル68の垂直のドーパント分布に、実質的に類似である。PMOS
60Aまたは60Cと同一のN型ウェルに依存することにより、PNP130Bの性能は妥協され得る。逆に、PNP130Aは、専用のN型ベース注入部139を含むが、他の集積されたデバイスの性能を妥協することなく独自に最適化され得る。
【0090】
PNP130Bのコレクタは、NMOS60Bまたは60Dを集積するために最適化されたP型ウェルと同一のプロセス工程において形成され得る、ウェル136Bを備える。この場合、ウェル136Bの各々は、NMOS60Bのウェル67またはNMOS60Dのウェル69の垂直のドーパント分布と実質的に類似の、垂直のドーパント分布を有する。
【0091】
したがって、上述されたモジュール式のプロセスは、広範な種類の、最小限の高温プロセスを有する、完全に分離された低電圧CMOSおよび相補型バイポーラ(すなわちNPNとPNPとの両方)トランジスタを、集積することができる。PMOS60A,60Cのそれぞれにおける第一および第二のN型ウェルや、MMOS60B,60Dのそれぞれにおける第一および第二のP型ウェルのような層は、最大の柔軟性のために再使用される。しかし、好ましい実施の形態では、CMOSの性能および信頼性のために最適化される。一方、バイポーラデバイスは、専用のベース注入部が含まれなければ、概して最適化されない。
【0092】
高電圧デバイス
図4A〜4Cは、上述されたモジュール式のBCDプロセスにおいて構成され得る、いくつかの分離されていないおよび分離された高電圧Nチャネルトランジスタを示す。これらのデバイスは、表面電界を緩和し、デバイスのアヴァランシェ・ブレークダウン(avalanche breakdown)電圧能力を高めるために、深く注入されたN型ドリフト領域NDを使
用して形成される。深いND層は、12Vのドリフト領域を形成するために使用される浅いポストポリシリコンLDD領域と違い、ゲートにセルフアラインされない。深い接合は、最適化されたとき、浅いセルフアラインされたドリフト領域よりも、より低い表面電界と低減されたホットキャリア効果との能力を提供する。
【0093】
図4Aは、開示されたモジュール式のプロセスに従って製造され、最小限の高温プロセスを有する、分離されていないNチャネル横方向DMOS160の断面図を示す。このデバイスは、長さL
D1のN型ドリフト領域166を有するN+ドレイン領域167Aと、ゲート酸化膜層175の上にあるシリサイド化されたゲート177と、N+ソースコンタクト167BおよびP+ボディコンタクト169Aと、を備える。P型ウェル164Aはゲート177の下側へ延び、LDMOSボディを形成する。P型ウェル164Aは、少なくとも一つの頂部PW1および深い部分PW1B、またはエネルギーおよびドーズ量の変動する注入部を備える任意の数の領域を含む、非単調のドープ分布を備えてもよい。深い部分PW1Bは、頂部PW1よりもドーズ量の多い注入部と高い濃度とを備えてもよく、これにより表面電界と表面付近の衝突電離とを低減する。深く注入されたDP領域162Aが、シリコン表面からさらに遠く離れた最も高い電界を移動することによりデバイスの耐久性を高めるために、含まれてもよい。好ましい実施の形態では、N型ドリフト領域166は、P型ウェル164Aから離れ、間隔を空けられる。ゲート177の下方のチャネル部分の下部にのみP型ウェル164Aを配置することにより、デバイスは二つのチャネル濃度を有する。P型ウェル164Aの高濃度は、デバイスのしきい値を設定し、パンチスルーを妨げる。一方、濃度の低い基板部分は、デバイスのブレークダウンおよび衝突電離特性を支配する。
【0094】
側壁スペーサ176と低濃度ドープされたソースエクステンション(source extension)168とは、CMOS製造の結果物であって、DMOS160の適切な動作のために有益に必要ではない。集積されたCMOSを有さないデバイスの製造により、これらの特徴
を完全に排除できる。しかしながら、ソースエクステンション168は深いドリフトND166と比較して相対的に高濃度にドープされるために、DMOS160の動作に及ぼすソースエクステンション168の影響は無視し得る。
【0095】
好ましい実施の形態では、N+ドレイン167Aは、DMOSデバイスの中心にあり、ゲート177、P型ウェル164Aおよびソース167Bにより取り囲まれてもよい。このドレイン中心のデバイスはまた、下にあるNI側壁領域170と深いN型領域163とを有する誘電体の充填されたトレンチ171により囲まれ、N型ウェル165およびN+領域167Cを介して基板161上部にあり、電気的に正の電位にバイアスされた、囲繞リングを形成してもよい。N型領域167C,165,170および163は、有利には、ドレイン167AがP型基板161に対し相対的に順方向バイアスされる場合に基板に注入された電子を集め、これにより、基板161に集積された他のデバイスにこれらの電子が干渉するのを防止する。
【0096】
深いP型領域162AとP型ウェル164Aとは、少数キャリア(電子)の再結合を増加することにより、P型基板161での不要な寄生バイポーラの電気伝導を抑制する。領域162Aでの電子の再結合の結果生じる基板の正孔電流は、P型ウェル164Aを通って流れ、またP+領域169B、P型ウェル164BおよびDP層162Bを備える随意の外側グランドリングを通って流れてもよい。分離の欠乏にもかかわらず、分離されていない横方向DMOS160は、バイポーラの電気伝導を三つの方法で、すなわち、DP領域162Aにおける少数キャリアの再結合、深いN型領域163における少数キャリアの収集、およびP+基板コンタクト169A,169Bによる低インピーダンスの「接地」で抑制する。
【0097】
図4Bは、P型基板201Aおよび分離されたP型ポケット201Bに製造された、完全に分離されたNチャネル横方向DMOS200を示す。DMOS200は、N+ドレイン領域209Aと、長さL
D1のN型ドリフト領域208と、ゲート216と、ゲート酸化膜層214と、N+ソース領域209Bと、P型ウェル206にコンタクトするP型領域210Aと、を有するが、これらはDMOS200のボディ領域を構成する。P型ウェル206は、少なくとも一つの頂部PW1および深い部分PW1B、または、エネルギーおよびドーズ量の変動する注入部を備える任意の数の領域を含んでもよい。深い部分PW1Bは、上側部分PW1よりもドーズ量の多い注入部と高い濃度とを備えてもよい。
【0098】
側壁スペーサ215と低濃度ドープされたソースエクステンション218とは、CMOS製造の結果物であって、DMOS200の適切な動作のために有益に必要ではない。相対的に高いドープ濃度のために、高電圧DMOS200の動作に及ぼすソースエクステンション218の影響は無視し得る。
【0099】
P型領域201Bと、その内部に製造されたDMOS200とは、高エネルギーで注入されたフロア分離領域202、誘電体の充填されたトレンチ205およびNI領域204によって形成された分離構造によって、基板201Aから分離されており、高温拡散またはエピタキシーを必要としない。フロア分離領域202は、N+注入部209C、N型ウェル207およびNI領域204を介して、ILD層211を通って延びる金属層212および随意のバリヤメタル層213により形成されたISO電極に、電気的にコンタクトされる。図示されるように、トレンチ205がN型ウェル207の内側縁に配置されてもよく、または、N型ウェル207がトレンチ分離の内側縁および外側縁の両方に囲まれてもよい。下にあるDP層203を有するP+基板接続領域210Bと、随意のP型ウェル(図示せず)とが、DMOS200を囲んでもよい。
【0100】
フロア分離領域202の電位はISO電極により設定され、ドレイン領域209A、P
型ウェル206、基板201A、またはその他の一定のまたは変動する電位と同一であってもよい。フロア分離領域202とN型ドリフト領域208との最大の許容可能な電圧差は、介在するP型領域201Bのパンチスルーにより制限される。一方、フロア分離領域202とP型ウェル206との最大電圧差は、これら二つの領域間のアヴァランシェ・ブレークダウン電圧により設定される。フロア分離領域202がドレイン領域209Aと同一の電位に接続されるのであれば、このパンチスルーブレークダウンは回避され得る。しかしながら、フロア分離領域202が基板201Aと同一の電位に接続されるのであれば、P型ウェル206は基板201Aよりも負の電位にバイアスされ得る。
【0101】
図4CはLDMOS230の断面図を示すが、LDMOS230では、ドレインよりもむしろP型ボディがデバイスの中心に配置され、ゲートとドレインとはボディを囲む。P+領域238A、P型ウェル237およびN+ソース領域239Aは、ゲート243およびゲート酸化膜層241によって囲まれるが、長さL
D1のN型ドリフト領域236AおよびN+ドレイン領域239Bによってさらに囲まれる。P型ウェル237は、少なくとも頂部PW1および深い部分PW1B、またはエネルギーおよびドーズ量の変動する注入部を備える任意の数の領域を含んでもよい。深い部分PW1Bは、上側部分PW1よりもドーズ量の多い注入部と高い濃度とを備えてもよい。
【0102】
LDMOS230の能動部分230Aは、誘電体の充填されたトレンチ235、フロア分離領域232およびNI領域234により基板231Aから分離された、P型ポケット231Bの内部に製造される。ドリフト領域236AはNI層234に重なり、これによりフロア分離領域232をドレイン領域239Bと同一の電位へバイアスする。代替的には、ドレイン領域239Bをフロア分離領域232と連結するために、随意のN型ウェル(図示せず)が含まれてもよい。
【0103】
デバイスの耐久性を高めるために、N+ソース接続領域239AとP+ボディ接続領域238Aとは、ILD層240に形成された開口を介して延びる金属層244および随意のバリヤメタル層245とによる金属によって、電気的に短絡されてもよい。
【0104】
側壁スペーサ242と低濃度ドープされたソースエクステンション246とは、CMOS製造の結果物であって、LDMOS230の適切な動作のために有益に必要ではない。相対的に高いドープ濃度のために、LDMOS230に及ぼすソースエクステンション246の影響は無視し得る。
【0105】
図4Cに示す好ましい実施の形態では、非能動領域230BはN型エッジ終端領域236BとN+領域239Cとを含み、ドレイン領域239Bと同一の電位にバイアスされ、分離されたDMOS230の外周を囲み、これにより基板231Aに関するブロック電圧を拡張する。LDMOS230の全体はまた、P+グランドコンタクト領域238Bおよび/または深く注入されたP型領域DP233により囲まれてもよい。他の実施の形態では、デバイスの外側縁はトレンチ235により終端してもよい。
【0106】
図5は、Pチャネルの完全に分離された横方向DMOS260の断面図を示す。P型基板261Aと分離されたP型ポケット261Bとに製造されたDMOS260は、中央P+ドレイン領域269Aと、長さL
D1の随意に注入された深いドリフトPD268と、ゲート278と、ゲート酸化膜層269Aと、P+ソース領域269Bと、ボディ領域を備えるN型ウェル267にコンタクトするN+注入部270Aと、を備える。N型ウェル267は、頂部NW1および埋め込まれたもしくは深い部分NW1B、または、エネルギーおよびドーズ量の変動する注入部を備える任意の数の領域を含んでもよい。深い部分NW1Bは、上側の部分NW1よりもドーズ量の多い注入部と高い濃度とを備えてもよい。
【0107】
代替的には、N型ウェル267の代わりに、少なくとも頂部NW2および深い部分NW2B、または、エネルギーおよびドーズ量の変動する注入部を備える任意の数の領域を備える、チェーン注入部を備えるN型ウェルが使用されてもよい。深い部分NW2Bは、上側の部分NW2よりもドーズ量の多い注入部と高い濃度とを備えてもよいが、深い部分NW2BはN型ウェル267の深い部分NW1Bよりも低濃度にドープされてもよい。
【0108】
代替的には、深いドリフト268は、ゲート形成前に注入されるが、
図3Aに示すCMOS2において使用されるLDD86などの、プロセスにおいて後に注入される浅いP型ドリフト領域により置き換えられてもよい。ポリシリコンゲート形成後に注入が行なわれるならば、浅いドリフト領域はゲートにセルフアラインされ、ドリフト領域とLDMOS260のボディ領域としてふるまうN型ウェル267との重なりの危険性をさらに低減する。他の実施の形態では、深いドリフトPD268はゲート278の下側へ延びず、ゲート278の縁部からいくらか離れて停止し、深いドリフトPD268およびゲート278との間に存在するP型ポケット261Bの一部を有する。P型ポケット261B内により低濃度にドープされた材料は、PD領域268がない場合には、たとえ高い抵抗においても、LDMOS260にオン状態の電流を流す。
【0109】
側壁スペーサ275と低濃度ドープされたソースエクステンション271とは、CMOS製造の結果物であって、LDMOS260の適切な動作のために有益に必要ではない。相対的に高いドープ濃度のために、高電圧LDMOS260の動作に及ぼすソースエクステンション271の影響は無視し得る。
【0110】
P型領域261Bと、その内部に製造されたLDMOS260とは、高エネルギーで注入されたDNフロア分離領域262と、誘電体の充填されたトレンチ265と、トレンチ265をフロア分離領域262に接続するNI領域264と、を備える分離構造によって、基板261Aから分離されており、高温拡散またはエピタキシーを必要としない。DNフロア分離領域262は、N+注入部270A、N型ウェル267およびNI領域264を介して、電気的にコンタクトされる。デバイスへの電気的コンタクトは、ILD層272にエッチングされたコンタクト窓を介して、金属層274および随意のバリヤメタル層273により行なわれる。
【0111】
図示されるように、トレンチ265は、N型ウェル267の外側縁に配置されているが、長さL
D3の追加のND高電圧終端領域266により囲まれ、N+領域270Bによりコンタクトされ、好ましくはN型ウェル267に短絡されてもよい。随意の下にあるDP層263および/または随意のP型ウェル(図示せず)を有するP+基板コンタクト領域269Cもまた、LDMOS260を囲んでもよい。
【0112】
DNフロア分離領域262とボディ領域、すなわちN型ウェル267とは、好ましくは、「B/ISO」電極によって正高電圧電源レールV
DDに連結され、またソース接続「S」に接続されることが多い。ソースSとボディB/ISOピンとは、たとえばソース抵抗を検出する電流が必要ならば、分離したままでもよい。
【0113】
タイプIIの分離されたBCDプロセスにおける集積されたダイオード
多くのパワーアプリケーション(power application)において、整流器としての用途
のために、または、スイッチングコンバータ(switching converters)におけるブレイクビフォーメイク(break-before-make)間隔の間にインダクタ電流を再循環するために、
分離された高電圧ダイオードが必要とされる。
図6Aは、DNカソード302と、P型ウェル305内に囲まれたP+領域309A,309Bを備えるセグメント化されたアノードとを備える、そのような分離されたダイオード300の一つを示す。本発明の一実施の形態では、P型ウェル305のドープ分布は非単調であり、少なくとも頂部PW1と深い
部分PW1Bとを備え、エネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成される。
【0114】
ダイオード300は、DN層302、N型ウェル307およびNI領域304により基板301Aから分離されている。N型ウェル307に接続された長さL
D1の内部ドリフト領域ND306Aは、分離されたダイオード300のアヴァランシェ・ブレークダウンを改善するために使用される。ダイオード300への電気的コンタクトは、ILD層315にエッチングされたコンタクト窓を介して、金属層313および随意のバリヤメタル層312により行なわれる。
【0115】
DN層302、NI層304、N型ウェル307および分離されたDNドリフト領域306Aの結合は、電極「K/ISO」によって、基板301Aと等しいまたは基板301を上回る電位にバイアスされる。寄生N+エミッタ領域308A,308Bに沿うP+領域309A,309B(アノード)は、互いに短絡され、かつ、カソードに対して順方向バイアスされてもよくP型ウェル305のブレークダウン電圧に達するまでDNフロア分離領域302へ逆方向バイアスされてもよい、アノード接続「A」へ短絡される。飽和した寄生NPNバイポーラを本質的に形成することにより、N+領域308A,308Bは、基板301Aへリークする不要な正孔電流の量を低減するのに役立つ。
【0116】
図示されるように、誘電体が充填されN型ウェル307の外側縁に配置されたトレンチ310は、デバイスの外側縁を備えてもよく、またそうでなければ、長さL
D3の追加の高電圧終端領域306Bにより囲まれ、N+領域308Cによりコンタクトされ、金属層313を介してウェル307に電気的に短絡されてもよい。随意の下にあるDP層303および/または随意のP型ウェル(図示せず)を有するP+基板接続309Cが、デバイスを囲んでもよい。ダイオード300は、
図6Aの左端に示される中心線に対して対称であってもよく、この場合、NI側壁領域304と誘電体の充填されたトレンチ310とは、環状であり、横方向にP型ウェル305を囲んでもよい。(注記:本明細書中に使用されるように、「環状」の語は、環状の領域または機構の形状が円形、多角形またはその他の形状であろうとも、他の領域または機構を横方向に取り囲む、任意の領域または他の機構を示すことが意図される。)
他の分離されたダイオード330が
図6Bに示される。ダイオード330は、DNカソード領域332と、P型ウェル336A,336B内に囲まれたP+領域339A,339Bを備えるセグメント化されたアノードとを備える。一実施の形態では、P型ウェル336A,336Bのドープ分布は非単調であり、少なくとも頂部PW1と深い部分PW1Bとを備え、好ましくはエネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成される。
【0117】
DN層332、N型ウェル337A,337B、N+領域340A,340B、NI領域334A,334B,334C,334C、および誘電体の充填されたトレンチ335A,335B,335C,335Dは、カソード、および、多数のP型アノード領域339A,339Bおよびウェル336A,336Bを囲み基板331Aから分離する、ダイオード330の分離構造を形成する。
図6Bに示されるアノード領域の数は、例示的な目的のために簡略化されたデバイスを表す。つまり、デバイスをより大電流用に拡大するために、さらに多くのアノード領域が含まれてもよい。デバイスへの電気的コンタクトは、ILD層341にエッチングされたコンタクト窓を介して、金属層342および随意のバリヤメタル層343により行なわれる。
【0118】
P型ウェル336A,336BおよびN型ウェル337A,337BがDNカソード領域332に重なるために十分深くない場合、分離されたP型ポケット331B,331C,331D,331Eが結果として生じ得るが、ダイオード330の性能への影響は最小
限である。特に、P型ポケット331B,331DはそれぞれP型ウェル336A,336Bに電気的に短絡される。一方、ポケット331C,331Eは、全方向においてN型材料によって、すなわち、上方のN型ウェル337A,337B,側方のNI領域334A,334B,334C,334Dおよび下方のDNカソード領域332によって囲まれ、電気的に浮いている。
【0119】
分離されたダイオード330の内部ブレークダウン電圧は、NI領域334およびDNカソード領域332に関連して、P型ウェル336A,336Bのアヴァランシェ・ブレークダウン電圧によって決定される。周囲の基板331A、および、P+領域339Cと随意のDP層333とを備えるグランドリングへの、DNカソード領域332の外部ブレークダウンは、ダイオード330の外側エッジ終端により決定される。そのような終端の一つの例示である、長さL
D3の外側NDドリフト領域338は、表面電界を低減することによりデバイスのブレークダウンを高めるために使用される。
【0120】
タイプIIの分離されたBCDプロセスにおけるJFET
「常時オフ」のデバイスである従来のエンハンスメント・モードMOSFETとは異なり、JFETは、ソース電位にバイアスされたゲートを有していてもドレイン電流を流す。すなわち、JFETは、V
GS=0において電気伝導する。他のトランジスタがまだ動作していないとき、スタートアップ回路のための電流源を形成する場合に、そのようなデバイスが便利である。
【0121】
図7Aは、P+ドレイン領域359Aと、P型チャネル領域351Bと、N型ウェル356AおよびN+領域360Aを備えるトップゲートと、DNフロア分離領域352を備えるボトムゲートと、P型ウェル357およびP+領域359Cを備えるソースと、を含む、分離された高電圧PチャネルJFET350を示す。一実施の形態では、N型ウェル356Aのドープ分布は非単調であり、少なくとも頂部NW1と深い部分NW1Bとを備え、好ましくはエネルギーおよびドーズ量の異なるリンチェーン注入を使用して形成される。
【0122】
JFET350は、DNフロア分離領域352、NI領域354および取り囲む誘電体の充填されたトレンチ355により、基板351Aから分離される。NI領域354および誘電体の充填されたトレンチ355は環状であってもよく、フロア分離領域352、NI領域354および誘電体の充填されたトレンチ355は一体で基板351Aの分離されたポケットを取り囲んでもよい。ボトムゲート、すなわちDNフロア分離領域352は、N型ウェル356BおよびN+領域360を介して、「ISO」電位へ電気的にバイアスされている。ボトムゲートのバイアスは、トップゲート「G」に比例して電位を変動してもよく、一定の電位にバイアスされてもよい。
【0123】
分離されたJFET350の外側縁はトレンチ355により規定されてもよいが、一方、デバイスはまた、N型ウェル356B、N+領域360B、および/または長さL
D2の低濃度にドープされたND領域358Bを備える、高電圧終端により囲まれてもよい。この外側終端が最大電位を決定し、JFET350は取り囲むP型基板351Aを上回ってバイアスされてもよい。分離されたJFET350の内部ブレークダウンは、低濃度にドープされた領域358Aの長さL
D1と、P+領域359A、P領域351BおよびDNフロア分離領域352を備えるPIN接合のブレークダウン電圧と、によって主として決定される。ダイオード350の全体が、随意の下にあるDP領域353および/またはP型ウェル(図示せず)を有するP+基板リング359Bによって終端されてもよい。デバイスへの電気的コンタクトは、ILD層361にエッチングされたコンタクト窓を介して、金属層362および随意のバリヤメタル層363により行なわれる。
【0124】
図7Bは、取り囲んでいるP型ウェル376Aを有するP+ドレイン領域377Aと、P型チャネル領域371Bと、N型ウェル375AおよびN+領域378Aを備えるトップゲートと、DNフロア分離領域372を備えるボトムゲートと、P型ウェル376BおよびP+領域377Bを備えるソースと、を含む、他の分離されたPチャネルJFET370を示す。一実施の形態では、N型ウェル375Aのドープ分布は非単調であり、少なくとも頂部NW1と深い部分NW1Bとを備え、好ましくはエネルギーおよびドーズ量の異なるリンチェーン注入を使用して形成される。
【0125】
JFET370は、DNフロア分離領域372、NI領域374および取り囲む誘電体の充填されたトレンチ385により、基板371Aから分離される。NI領域374および誘電体の充填されたトレンチ385は環状であってもよく、フロア分離領域372、NI領域374および誘電体の充填されたトレンチ385は一体で基板371Aの分離されたポケットを取り囲んでもよい。ボトムゲート、すなわちDNフロア分離領域372は、N型ウェル375BおよびN+領域378Bを介して、「ISO」電位へ電気的にバイアスされている。ボトムゲートのバイアスは、トップゲート「G」に比例して電位を変動してもよく、一定の電位にバイアスされてもよい。
【0126】
分離されたJFET370の外側縁はトレンチ385により規定されてもよいが、一方、デバイスはまた、N型ウェル375B、N+領域378B、および長さL
D3の低濃度にドープされたND領域379を備える、高電圧終端により囲まれてもよい。この外側終端が最大電位を決定し、JFET370は取り囲むP型基板371Aを上回ってバイアスされてもよい。分離されたJFET370の内部ブレークダウンは、P+領域377A、P型ウェル376A、P領域371BおよびDNフロア分離領域372を備える接合のアヴァランシェ電圧によって、理想的に決定される。ダイオード370の全体が、随意の下にあるDP領域373および/またはP型ウェル(図示せず)を有するP+基板リング377Cによって終端されてもよい。デバイスへの電気的コンタクトは、ILD層379にエッチングされたコンタクト窓を介して、金属層380および随意のバリヤメタル層381により行なわれる。
【0127】
タイプIIの分離されたBCDプロセスにおけるポリシリコンエミッタバイポーラトランジスタ
拡散エミッタを有するバイポーラトランジスタは、その最大周波数において、ベース領域とエミッタ領域との両方に亘るキャリア移動によって制限される。そのようなデバイスの高周波能力を改善するための従来技術の方法は、ベース領域を有するダイレクトコンタクトにおいて拡散エミッタとポリシリコンとを置き換えることである(たとえば、ミヒャエル・ライシュ(Michael Reisch)著、「ハイフリークエンシー・バイポーラ・トランジスタ(High-frequency Bipolar Transistors)」、シュプリンガー(Springer)、2003年を参照)。極度に浅いポリシリコンエミッタ用のベース深さを調整することにより、数十ギガヘルツの周波数が得られる。
【0128】
そのようなポリシリコンエミッタバイポーラトランジスタは、上述された最小限の数の追加的なプロセス工程を有するモジュール化された低温の注入されたままのBCDプロセスに合うように適応され、高められた分離能力、非単調のウェルドープ分布、ウェルとフロア分離領域と側壁分離領域とBCD集積内の他のデバイスが有するベースコンタクト注入部とに対する共通の注入部の共有化、および、周辺の基板電位を上回る高電圧において製造プロセスを変更することなく任意の単個のバイポーラデバイスまたは一群のバイポーラデバイスおよびCMOSデバイスを分離するおよび「浮かせる」ための能力によって、利益を得られる。
【0129】
高速NPNトランジスタのみを集積する多くの従来のBiCMOSプロセスおよびBC
Dプロセスと異なり、上述のモジュール化されたプロセスは、高周波の相補型(すなわち、NPNおよびPNP)バイポーラデバイスを集積する能力を有する。さらに、好ましい実施の形態では、そのようなバイポーラトランジスタのドープ分布は、デジタルスイッチング速度を増加するよりもむしろ、デバイスの「アナログ」性能を高めるために、注文に合わせて製造される。最適化されたアナログ特性は、コレクタ電流の広い範囲を超えて相当に一定な電流ゲインβと、高いアーリー電圧V
Aと、多大な相互コンダクタンスg
mと、高いゲインバンド幅の製品と、を得ることを含む。
【0130】
図8は、NPNポリシリコンエミッタバイポーラトランジスタ400Bと、PNPポリシリコンエミッタバイポーラトランジスタ400Aとを図示する。NPN400Bは、N型ポリシリコンエミッタ415と、N型ウェル407Bに形成され、誘電体の充填されたトレンチ405C,405D、NI領域404C,404Dおよび注入されたDNフロア分離領域402Bを備える分離構造によって共通のP型基板401から分離された、P型ベースPB411と、を含む。DNフロア分離領域402Bは、重なるNI領域404C,404Dを介してN型ウェル407Bに電気的に接続されている。基板401の表面にコンタクトするポリシリコンエミッタ415の面積は、ポリシリコンエミッタのマスクによって決定される。
【0131】
好ましい実施の形態では、N型ウェル407Bは、深く埋め込まれたNW1B部分よりも低いドープ濃度を有する表面部分NW1を有する、非単調のドープ分布を含む。表面部分NW1の低いドープ濃度は、PBベース411に広がるデプレッションを低減し、これによりアーリー電圧V
Aを増加させる。一方、深い部分NW1Bは、DNフロア分離領域402Bに結合され、コレクタ抵抗を低減するのに役立ち、トランジスタの飽和を改善する。好ましい実施の形態では、N型ウェル407Bのドープ分布は、エネルギーおよびドーズ量の異なるリンチェーン注入を使用して形成される。N型ウェル407BとDNフロア分離領域402Bとの間に図示されるP型フローティング層403Bは、非常に小さくてもよく、N型ウェル407Bの底部がDNフロア分離領域402Bと重なるのであれば、存在すらしなくてもよい。
【0132】
上側のコレクタコンタクトは、N+領域408Cを介して容易に行なわれる。ベースへのコンタクトは、P+領域409Bを介して達成される。N型ポリシリコンエミッタ415はエミッタを形成する。分離構造は、NPN400B全体を取り囲み下にあるNI分離領域404C,404Dを有し誘電体の充填されたトレンチ405C,405Dを含む。NPN400Bとのコンタクトは、ILD層420に形成されたコンタクト窓を通って延びる金属層417および随意のバリヤメタル層416によって、達成される。
【0133】
PNP400Aは、P型ポリシリコンエミッタ412と、P型ウェル406に形成されたNBベース注入部410とを含む。上側のコレクタコンタクトは、P+領域409Aを介して容易に行なわれる。ベースへのコンタクトは、N+領域408Aを介して達成される。コンタクトは、ILD層420に形成されたコンタクト窓を通って延びる金属層414および随意のバリヤメタル層413を介して、達成される。
【0134】
DNフロア分離領域402A、NI領域404A,404Bおよび誘電体の充填されたトレンチ405A,405Bは、P型ポケット403AおよびP型ウェル406を基板401から分離する。DNフロア分離領域402Aは、N型分離コンタクトウェル407AとN+領域408Bとを介して、バイアスされる。
【0135】
好ましい実施の形態では、P型ウェル406は、非単調のドープ分布を含み、少なくとも頂部PW1と深い部分PW1Bとを備え、好ましくはエネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成される。P型ポケット403Aは、非常に薄くても
よく、P型ウェル406の底部がDNフロア領域402Aと重なるのであれば、存在すらしなくてもよい。頂部PW1の低いドープ濃度は、NBベース410に広がるデプレッションを低減し、これによりアーリー電圧V
Aを増加させる。一方、深い部分PW1Bは、コレクタ抵抗を低減し、トランジスタの飽和を改善する。
【0136】
バイポーラデバイスNPN400AとPNP400Bとは、
図3Aに示すCMOSトランジスタ60A〜60Dと、同一の基板、分離、ウェル注入部、浅い注入部および相互接続を使用して、モノリシックにかつ同時に製造されてもよい。
【0137】
タイプIIの分離されたBCDプロセスの設計検討
タイプIIのトレンチ分離において分離されたデバイスの電圧能力は、注入された領域の相対的な接合深さによって決定される。他のトレンチ分離の構成と異なり、分離されたデバイスの最大ブレークダウン電圧は、トレンチ深さによって決定されず、深く注入されたDNフロア分離領域の深さおよび注入エネルギーによって決定される。
【0138】
図9Aに示すように、タイプIIの分離の電圧能力は、典型的には、他のトレンチ分離構成を超える。トレンチ434が充填される前にトレンチ434の底部に注入されたNI分離領域433がDNフロア分離領域432の上表部とトレンチ434の底部との間の隙間を埋め、深いトレンチのエッチングおよび充填の必要性を除くためである。
【0139】
分離されたデバイスの最大電圧能力は、P+領域435、P型ポケット431BおよびDNフロア分離領域432によって形成された接合の、一次元的なアヴァランシェ・ブレークダウンによって制限される。P型ポケット431Bのドープ濃度に依存して、アヴァランシェ・ブレークダウンのメカニズムは、PN接合の電子雪崩またはPINのリーチスルーブレークダウンであり得る。分離されたP型ポケット431Bのドーピングが十分な濃度でないならば、DNフロア分離領域432とP型ポケット431Bとの間に電気的な逆方向バイアス下で形成されたPN接合のデプレッション領域は、デプレッション領域がP+領域435に到達する前に電子雪崩を起こす。これは数学的には、x
D(BV)<x
netと表すことができる。ここで、x
D(BV)は、電圧BVでのアヴァランシェ・ブ
レークダウンの発生時におけるP型ポケット431B内に広がるデプレッションの幅である。また、x
netは、P+領域435とDNフロア分離領域432との間の「正味の厚
み」である。そのような例において、ブレークダウン電圧は主として、DNフロア分離領域432のドープ濃度と、基板431Aのドープ濃度と同一値である分離されたP型ポケット431Bのドープ濃度と、によって決定される。
【0140】
代替的には、P型ポケット431Bが低濃度にドープされるならば、デプレッション領域はP型領域431Bに「到達(reach through)」する。すなわち、x
D(BV)>x
netである。完全にデプレッションされた低濃度ドープされたP型ポケット431Bは
、PINダイオードの真性領域に類似する挙動をする。結果として、ブレークダウン電圧は、低濃度ドープされた領域431Bの厚みx
netに線形的に比例する。これは数学的
には、BV≒E
crit・x
net+BV
0として概算できる。ここで、E
critは、
濃度に依存して20〜35V/μmで変動するシリコンの臨界アヴァランシェ電場である。BV
0は、真性層がゼロの厚みを有する、すなわちx
net=0であるときの、PN接
合のブレークダウンを概算する線形近似パラメータである。
【0141】
上述された低温プロセスにおいて、注入されたままのドープ分布は最大ブレークダウンを正確に定め、高温拡散に由来する変動性を回避する。一定のリンのドーズ量に対し、DN注入部の深さおよびそれに従うブレークダウン電圧BVは、注入エネルギーに線形的に比例する。2〜2.5MeVの注入に対して、ブレークダウン電圧は、P型ポケット431Bの約1ミクロンの正味厚さに対応する、20〜35ボルトで変動する。この挙動は厚
い層および高い電圧に対して線形的に拡大するが、今日商業的に利用可能なイオン注入機の最大エネルギーによって、このブレークダウン電圧は数十ボルトに制限される。
【0142】
図9Bに示すように、誘電体の充填されたトレンチ444とトレンチ底部のNI領域443との結合された深さは、P型ポケット441Bの基板441Aからの分離を完全にするため、NI注入部443がDNフロア分離領域442に重なるように、十分に大きくなければならない。これらのファクターが定められて、N型ウェル445の深さは、いくつかの検討により制限される。N型ウェル445は、浅すぎに注入されれば、NI領域443に重ならない、すなわちΔx
1>0であって、DNフロア分離領域は望ましくなく電気的に浮いたままとされ、不要な寄生現象および過渡現象が発生しやすい。Δx
1>0であれば、その場合必ずΔx
2>0となり、浮いているP型ポケット441BがN型ウェル445をDNフロア分離領域442から分離し、N型ウェル445の抵抗はDNフロア分離領域442の存在によって低減されない。高濃度ドープされたDNフロア分離領域442の重なりがなければ、N型ウェル445の低い抵抗率を得ることは専らN型ウェル445の非単調のドープ分布に依存するが、N型ウェル445は濃度において上側の部分NW1よりも高い下側の部分NW1Bを有するチェーン注入されたウェルを備える。ウェルの低い抵抗率を得ることは、不要でありかつ潜在的なサイリスタ効果を損なうCMOSの寄生ラッチアップを防止するために、有益である。しかし、しきい値電圧およびブレークダウン電圧の検討により、N型ウェル445の表面濃度の最大値は制限される。
【0143】
図9Cにおいて、N型ウェル455は、ウェル455の底部が誘電体の充填されたトレンチ454の下側の深さにまで垂直に延び、NI領域453と重なる、すなわち、前の定義を使用すればΔx
1<0であるように、N型ウェル445よりも大きい深さに注入される。このドープ分布は
図9Bの構造のドープ分布に対して好ましいが、浮いているP型ポケット451Bは、フロア分離領域452の存在がN型ウェル455の抵抗率を低減しないように、N型ウェル455をDNフロア分離領域452の上表面から分離する、すなわちΔx
2>0である。
【0144】
図9Dはさらなる改善を示す。この場合、N型ウェル465の底部は、誘電体の充填されたトレンチ464よりも深く注入され、実質的にNI領域463に重なる。介在するP型ポケット461Bの厚みが非常に小さい、すなわち極限においてΔx
2→0であるならば、N型ウェル465は非常に小さい電圧でDNフロア分離領域462に「パンチスルー」し、N型ウェル465の抵抗率は有益に低減される。
【0145】
本発明の好ましい実施の形態では、
図9Eに示すように、N型ウェル475はDNフロア分離領域472とNI領域473との両方に重なり、誘電体の充填されたトレンチ474の垂直方向(深さ)全体に沿って基板481Aの表面からN型ウェル475の深い部分NW1Bへ延びる、低濃度ドープされた頂部NW1を有する。DNフロア分離領域470に重なるウェル475の深い部分NW1Bの結合により、N型ウェル475の抵抗率を実質的に低減し、U型ウェル475内部に形成されたCMOSデバイス(図示せず)のしきい値に悪影響を及ぼさず、また電圧能力を下げることなく、ラッチアップおよびスナップバックブレークダウンを向上する。
【0146】
図9Fは、
図9Eに示すのと類似の分離構造を示すが、この場合、N型ウェル485の最も浅い注入、すなわち、N型ウェル485の頂部NW1を形成する注入が深すぎて、NW1部分の上への深さΔx
3の不要なP型層481Cの形成を防止できない。この問題を回避するために、N型ウェル485への最も浅いリン注入の注入エネルギーを低減でき、または、ウェルの注入のチェーンに追加的な低エネルギーの注入を追加できる。
【0147】
結論として、タイプIIのトレンチ分離は、トレンチの底部と高エネルギー注入された
DNフロア分離領域の上表面との間に重なり隙間を埋める、介在するNI層を導入することにより、深いトレンチ側壁の分離の必要を回避し、より深くより高エネルギーのフロア分離を可能とする。より深いフロア分離は、任意の分離されたN型ウェルの形成に、追加的な設計検討を科す。N型ウェルは好ましくは、不要な浮いているP型領域の形成を回避するために、DNフロア分離領域に重なるまたはほぼ重なる深い部分を含むべきである。または、浮いているP型領域は、DNフロア分離領域とN型ウェルとが互いに「パンチスルー」し重なっている注入された領域と電気的に類似する挙動をするように、可能な限り(垂直方向に)薄く保たれるべきである。
【0148】
タイプIIのトレンチ分離における分離されたN型ウェルの形成のための上述された基準は、基板の表面下の深さxに対するドープ濃度N(x)を図示している
図10に示す、一次元ドーパント分布を解析することにより、さらに理解され得る。深さxは、基板表面に対する深さをx=0として示した。たとえば、
図10Aは、P+領域435(ドーパント分布503により表される)と、P型の分離されたポケット431B(ドーパント分布502により表される)と、DNフロア分離領域432(ドーパント分布504により表される)と、P型基板431A(ドーパント分布501により表される)と、を有する、
図9Aの10A−10A断面における構造に対応する、一次元的なドーパント分布を示す。正味分離深さx
netは、浅いP+領域435とDNフロア分離領域504との間の分
離として示される。図示されるように、ドーパント分布は、基板表面に対して垂直に、トレンチ434に対して平行に規定される。この特有の分布は、NIトレンチ注入部の存在しない、トレンチから十分離れて計測される。
【0149】
図10Bは、NI領域433が存在するが浅いP+領域435がない、トレンチ434に近接する
図9Aの10B−10B断面におけるドーパント分布を示す。トレンチ(ドーパント分布512により表される)に沿う分離されたP型ポケット431Bは、P型基板431A(ドーパント分布511により表される)に形成され、DNフロア分離領域432(ドーパント分布513により表される)に重なるNI領域433(ドーパント分布514により表される)の上に存在する。NI領域433(分布514)の最大濃度は、実のところ、トレンチ底部において形成される。しかし、注入中のはね飛び(ricochets)
による横方向の散らばり(straggle)が、注入部を横方向に、トレンチ自身よりもわずかに大きな幅にまで広げる。
【0150】
図10Cは、N型ウェル445がNI領域443またはDNフロア分離領域442に重ならない、
図9Bに示す分離構造のトレンチ444に近接する10C−10C断面におけるドーパント分布を示す。図示されるように、P型基板441A(ドーパント分布521で表される)に形成されたDNフロア分離領域4422(ドーパント分布525で表される)は、NI領域443(ドーパント分布526で表される)に重なる。N型ウェル445は、上側部分NW1(ドーパント分布524で表される)と、深い部分NW1B(ドーパント分布523で表される)とを備える。上側部分NW1と深い部分NW1Bとのドーパント分布の結合は、N型ウェル445の全体のドーパント分布が非単調であることを示す。
図10Cに示されるように、深い部分NW1Bにおける最大ドープ濃度は、上側部分NW1における最大ドープ濃度よりも大きい。介在するP型ポケット441B(ドーパント分布522で表される)は、深い部分NW1B(分布523)の底部を、距離Δx
1分NI領域443(分布526)から分離する。
図10Cにまた示されるように、断面において深い部分NW1B(分布523)とDNフロア分離領域442(分布525)との間のNI領域443が存在しない隙間は、Δx
1よりも大きな間隔を空ける距離Δx
2を有する。
【0151】
図10Dは、N型ウェル455がNI領域453にちょうど接触するがDNフロア分離領域452に重ならない、
図9Cに示す分離構造のトレンチ454に近接する10D−1
0D断面におけるドーパント分布を示す。図示されるように、P型基板451A(ドーパント分布531で表される)に形成されたDNフロア分離領域452(ドーパント分布532で表される)は、NI領域453(ドーパント分布533で表される)に重なる。N型ウェル455は、上側部分NW1(ドーパント分布535で表される)と、深い部分NW1B(ドーパント分布534で表される)とを備える。P型領域は、深い部分NW1B(分布534)の底部を、NI領域453(分布533)から分離しない。すなわち、Δx
1≦0である。NI領域453が存在しない断面において、深い部分NW1B(分布534)とDNフロア分離領域452(分布532)との間には、基板451Aと同一の濃度を有するP型ポケット451B(図示せず)の介在する部分を備える、Δx
2の隙間がある。
【0152】
図10Eは、N型ウェル465がNI領域463に実質的に重なるがDNフロア分離領域462に重ならない、
図9Dに示す分離構造のトレンチ464に近接する10E−10E断面におけるドーパント分布を示す。図示されるように、P型基板461A(ドーパント分布541で表される)に形成されたDNフロア分離領域462(ドーパント分布542で表される)は、NI領域463(ドーパント分布543で表される)に重なる。NI領域463(分布543)は、深い部分NW1B(ドーパント分布544で表される)と、上側部分NW1(ドーパント分布545で表される)とを備える、N型ウェル465に重なる。P型ポケット461Bのどの部分も、深い部分NW1B(分布544)の底部をNI領域463(分布543)から分離しない。すなわち、Δx
1<0である。NI領域463が存在しない断面において、深い部分NW1B(分布544)とDNフロア分離領域462(分布542)との間には、基板461Aと同一の濃度を有するP型ポケット461B(図示せず)の薄い介在する部分を備える、Δx
2の隙間がある。このようなドープ分布は、N型ウェル465の深い部分NW1BとDNフロア分離領域462とが、低いバイアス条件でP型ポケット461Bの薄い部分をパンチスルーすることを可能にし、Nウェル465の深い部分NW1BをDNフロア分離領域462へ本質的に短絡する。
【0153】
図10Fは、N型ウェル475がNI領域473とDNフロア分離領域472との両方に重なる、
図9Eに示す好ましい分離構造のトレンチ474に近接する10F−10F断面におけるドーパント分布を示す。図示されるように、P型基板471(ドーパント分布551で表される)に形成されたDNフロア分離領域472(ドーパント分布552で表される)は、NI領域473(ドーパント分布555で表される)と、深い部分NW1B(ドーパント分布553で表される)および上側部分NW1(ドーパント分布554で表される)を備えるN型ウェル475と、に重なる。どのP型領域も、深い部分NW1B(分布553)の底部をNI領域473(分布555)から分離しない。すなわち、Δx
1<<0である。さらに、NI領域473が存在しない断面において、深い部分NW1B(分布553)とDNフロア分離領域472(分布552)との間には、隙間または介在するP型領域は存在しない。すなわち、Δx
2<0である。この形状において、良好なCMOSラッチアップの抑制およびスナップバックブレークダウンの防止のための、N型ウェル475の低い抵抗率を形成するために、すべてのN領域は一体に電気的に短絡され、さらに、低いしきい値のCMOSおよび高いベータのバイポーラトランジスタのために必要とされる低い表面濃度を維持する。高温プロセスを用いずに形成された、タイプIIのトレンチ分離されたウェル構造の全体は、大径のシリコンウェハに適合する。後に続く浅いトレンチ分離とともに使用されてもよい。
【0154】
図9Eの好ましい分離構造においてトレンチ747に近接しない、他のドーパント分布11A−11Aが
図11Aに示され、NI領域473はなく、上側部分NW1(ドーパント分布564で表される)と、深くより高濃度な部分NW1B(ドーパント分布563で表される)とを備えるN型ウェル475が、やはりDNフロア分離領域472(ドーパント分布562で表される)に重なり、基板471(ドーパント分布561で表される)に
非単調のドープを有する連続したN型領域を形成することを、明らかにする。
【0155】
図11Bは、
図9Fの構造において示された問題点を示す。ここでは、N型ウェル485(ドーパント分布573で表される)の上側部分NW1が深すぎ、表面のP型層481C(ドーパント分布574で表される)を不用意に形成する。しかし、上側部分NW1(分布573)のエネルギーおよび深さは深い部分NW1B(ドーパント分布572で表される)に重なり、深い部分NW1Bは好ましくはDNフロア分離領域(ドーパント分布571で表される)に重なり、連続したN型領域を形成する。上側部分NW1(分布573)に低いエネルギーで注入することにより、上側部分NW1がN型ウェル485の深い部分NW1B(分布572)に重なるのを防止し、デバイスの動作、性能および信頼性に悪影響を与える。そして、上側部分NW1(分布573)が深すぎると、実態のないP型表面層481C(分布574)が形成され、注入が浅すぎると、深いウェル部分NW1B(分布572)への低抵抗な重なりが代わりに犠牲とされる。
【0156】
この望ましくない二律背反の解決策は、多数のドーパント(たとえばリン)注入を行ない、
図11Cに示す頂部NW1を形成することである。図示されるように、上側部分NW1は、深い部分NW1B(ドーパント分布583で表される)に重なり三つの注入N型ウェルを形成する、二つの重なった注入部(ドーパント分布585,584で表される)を備える。このウェルはさらにDNフロア分離領域(ドーパント分布582で表される)に重なる。これら全ては、P型基板(ドーパント分布581で表される)に形成される。三つの注入部のウェルが図示されているが、濃度がより高く深さの増大した、ドーズ量およびエネルギーの変動する任意の数の注入部が、とても長いのでN型注入部が適切に重なる、その他の非ガウス型非単調ドープ分布を形成するために使用されてもよい。
【0157】
タイプIIの分離構造に関する分離されたN型ウェル領域の相対深さの検討は、P型ウェルを形成するとき、分離されたポケットが既にP型であるために、複雑な因子ではない。P型ウェルのドーパント分布にかかわらず、浮いているP型層は形成されないので、主な考慮点は、P型ウェルをあまりにも深く形成するために、DNフロア分離領域を逆ドープする、または、P型ウェルとDNフロア分離領域との間のブレークダウン電圧が最大電源電圧における動作を支持するために不十分であることを、回避することである。
【0158】
P型ウェルを低いドーパント濃度に維持することは、P型ウェルとN型フロア分離領域との間のブレークダウン電圧を増大するが、特定のNMOS特性を妥協するかもしれない。この二律背反を改善するために、DN層よりも浅い深さに導入されるがP型ウェルの底部と重なる別の深いP型注入部が、ウェルの抵抗率を低くしスナップバックを抑制するために、必要に応じて使用されてもよい。
【0159】
この余分のP型注入部はまた、分離されたポケット間の間隔を減少することを含む、他の目的に役立ってもよい。
図12Aは、P型基板601内に高エネルギー注入を使用して形成され、マスク層604Bと、随意にマスク層604Bを使用してパターニングされた酸化膜層605とによって規定された、本明細書中では「DP」領域と称される、深いP型領域603を示す。可能な製造フローの一つでは、酸化膜層605は基板601上に成長され、その後マスクされエッチングされる。基板601は、予め注入された薄い酸化膜層606を製造するために、酸化される。深いN型注入部がその後、DNフロア分離領域602を形成するために導入され、続いて、フォトレジスト604Bまたはその他の任意の厚いマスク材料を用いて、注入されたDP領域603の位置が規定される。
【0160】
DP深く注入された領域614の使用が、
図12Bに示される。二つの分離されたP型ポケット611B,611Cは、タイプIIのトレンチ分離によって周囲のP型基板611Aから分離される。分離されたポケット611Bは、同心の誘電体の充填されたトレン
チ615A、トレンチ底部のNI領域613AおよびDNフロア分離領域612Aによって囲まれる。分離されたポケット611Cは、同心の誘電体の充填されたトレンチ615B、トレンチ底部のNI領域613BおよびDNフロア分離領域612Bによって囲まれる。図示されるように、パンチスルーブレークダウンの危険性を低減するために、NI領域613A,613Bの間にDP領域614が配置される。DNフロア分離領域612A,612Bは、DNフロア分離領域613A,613B間の横方向の分離がNI領域613A,613B間の横方向の分離よりも大きいように、NI領域613A,613Bの縁から引き戻される。このようにして、分離された領域がより緊密に実装され、チップ寸法を低減することができる。
【0161】
他のタイプIIの分離されたBCDプロセス
分離されたポケット間の間隔の低減を可能とすることとは別に、DP注入部は、低電圧および高電圧のNMOS形成において、有効なP型ウェルの抵抗率を下げるために使用されてもよい。たとえば、
図13Aでは、一対の相補的な低濃度ドープドレイン(LDD)MOSFETトランジスタが形成され、トレンチ分離によって分離される。
【0162】
図13Aの分離されたPMOS630Aは、N型ウェル636、N+ウェルコンタクト領域639A、P+ソース領域640A、P−ソースエクステンション641A、P−ドレインエクステンション641B、および、P+ドレイン領域640Bを備える。
図13Aの分離されたNMOS630Bは、P型ウェル637、P+ウェルコンタクト領域640C、N+ソース領域639B、N−ソースエクステンション642A、N−ドレインエクステンション642B、および、N+ドレイン領域639Cを備える。NMOS630BとPMOS630Aとの両方は、MOSFETチャネルを形成するために、ゲート646と側壁スペーサ643とを有するゲート酸化膜層644を使用する。NMOS630BとPMOS630Aとの領域へのコンタクトは、ILD層647にエッチングされたコンタクト窓を通って、そのコンタクト窓内に存在する金属層649および随意のバリヤメタル層648によって、形成される。
【0163】
N型ウェル636とP型ウェル637とは、少なくとも表面領域NW2,PW2と深い部分NW2B,PW2Bとをそれぞれ有する、非単調ドープ分布を備える。ウェルは、DN層632に重なるNI領域633A,633Cと誘電体の充填されたトレンチ635A,635Cとを備えるトレンチ分離によって、基板631Aから分離される。NI領域633Bに結合されたトレンチ635Bは、PMOS630AとNMOS630Bとを互いに分離する。
【0164】
N型ウェル636の底部NW2Bは、DNフロア分離領域632に重なってもよく、フロア分離領域632とN型ウェル636との間に介在する薄いP型ポケット631Bを残してもよい。一実施の形態では、P型ウェル637は、N型ウェル636およびトレンチ635A〜635Cよりも浅い。この場合、低濃度ドープされたP型ポケット631Cが、P型ウェル637の底部とDNフロア分離領域632の上表面との間に存在する。ウェル637とポケット631Cとは両方ともP型シリコンを備えるので、電気的に浮いたままに残された領域はない。P型ウェル637の下方へのDP領域634Aの導入により、この結合されたP型領域の抵抗率が低減され、特に図示された高電圧LDDNMOSにおいて、CMOSのラッチアップとNMOSのスナップバックとに対する構造の抵抗を向上させる。
図13Aに示す分離された領域と他の分離された領域(図示せず)との間にDP領域634Bを形成するために、同一の高エネルギーホウ素注入が使用されてもよい。
【0165】
DP領域の他の利点は、種々のPNPトランジスタの電気的な性能を向上することである。
図13Bでは、注入されたDP領域を使用する二種類のPNPデバイスが図示される。
【0166】
PNP650Aでは、エミッタとしてのP+領域660BとN型ベース661へのコンタクトを容易に行なうためのN+領域662Aとを含むP型ウェル656Aの内部に、N型ベース661が形成される。コレクタとしてふるまうP型ウェル656Aは、P+領域660A,660Cを介してコンタクトされる。PNP650Aは、誘電体の充填されたトレンチ655と、NI領域659A,659Bと、DNフロア分離領域652Aとを備えるタイプIIの分離構造によって、P型基板651Aから分離される。N型ウェル(図示せず)は、NI領域659A,659Bの一部に重なり、DNフロア分離652Aを電気的にバイアスするために使用される。
【0167】
一実施の形態では、P型ウェル656AはDNフロア分離領域652Aに重ならない。そのような例では、P型ウェル656Aの底部とDNフロア分離領域652Aの上表面との間に、低濃度ドープされたP型ポケット651Bが存在する。Pウェル656Aとポケット651Bとは両方ともP型ドーパントを備えるので、電気的に浮いたままに残された領域はない。しかしながら、P型ウェル656Aの下方にDP領域653Aを導入することにより、結合されたP型領域の抵抗率が低減され、これによりPNP650Aのコレクタ抵抗が低減される。
【0168】
PNP650Bでは、N型ウェル670はベース領域を形成し、エミッタとしてのP+領域660Eとベース領域へのコンタクトを容易に行なうためのN+領域662B,662Cとを含む。コレクタとしてふるまうP型ポケット651Cは、P型ウェル656B,656Cをさらに含み、P+領域660D,660Fを介してコンタクトされる。PNP650Bは、誘電体の充填されたトレンチ656と、NI領域659C,659Dと、DNフロア分離領域652Bとを備えるタイプIIの分離構造によって、P型基板651Aから分離される。NI領域659C,659Dは、たとえば
図13Bの平面の外部において、Nウェルによってコンタクトされる。
【0169】
PNP650Bに係る好ましい実施の形態では、P型ポケット651CがNウェル670の底部とDNフロア分離領域652Bの上表面との間に存在するように、N型ウェル670はDNフロア分離領域652Bに重ならない。P型ポケット651Cが十分に薄ければ、N型ウェル670は、DNフロア分離領域652Bへパンチスルーし、N型ウェル670をDNフロア分離領域652Bに電気的に短絡し得る。N型ウェル670の下方にDP領域653Bを導入することにより、パンチスルーを抑制し、ベース(N型ウェル670)と分離領域(DNフロア分離領域652BおよびNI領域659C,659D)との間の分離を改善する。加えて、DP領域653Bは、分離構造により囲まれたP型領域の抵抗率を低減し、これによりPNP650Bのコレクタ抵抗を低減する。
【0170】
DNフロア分離領域652Bよりも浅い深さでのDP領域653Bの注入エネルギーを最適化することにより、DP領域653Bは、
図3Bおよび
図3Cに示されるデバイスのような、NPNおよびPNPバイポーラデバイスの両方の性能を向上でき、CMOSのラッチアップとNMOSのスナップバックブレークダウンとに対する傾向を低減でき、分離されたウェル間の間隔を低減できる。
【0171】
タイプIIの分離されたBCDプロセスにおける分離されていないBiCMOS
本発明のプロセスは完全に分離されたデバイスの集積を可能にするが、そのモジュール性のために、設計者は、完全な分離が必要でない時にNI注入部およびDN注入部を省略することができる。そのようにするとき、完全に分離されたBCDデバイス集積は、NPNバイポーラトランジスタを有するCMOSへ、すなわち、より少ないマスクとより低いコストとを有するBiCMOSプロセスへと復帰する。このアーキテクチャのモジュール性はさらに、CMOSが分離されていても分離されていなくても、CMOSの電気的特性
は不変のままであることを意味する。NPNの電気的特性は、DN層が分離された形のコレクタ抵抗を低減することを除いて、不変のままである。NPNは、周辺のP型基板への逆方向バイアスされた接合を本質的に形成するN型ウェルの内部において形成されるので、ちょうどPMOSデバイスのように「自己分離」する。
【0172】
図14A〜14Eは、従来の浅いトレンチ分離(shallow trench isolation、STI)を用いて形成された、いくつかのNMOSトランジスタを示す。上述したように、DN領域およびNI領域の完全な分離がないために、これらのNMOSデバイスのボディ領域として使えるP型ウェルは、P型基板に短絡される。これらの非分離型のデバイスは、NI注入部およびDN注入部を特定のデバイス例から取り除き、これにより同一の集積回路において分離されたデバイスと分離されていないデバイスとを混ぜることにより、または、これらのプロセス工程を省略することにより、形成されてもよい。
【0173】
図14Aは、対称的にドリフトされたNMOS700、すなわち、ドリフトされたソースとドリフトされたドレインとを有するデバイスの、断面図を示す。NMOS700は、P型ウェル701と、P+コンタクト領域703と、N+ソース領域704AおよびN+ドレイン領域704Bと、ゲート酸化膜層706と、ポリシリコンゲート708と、ゲートシリサイド709と、側壁スペーサ707とを備える。NMOS700は、長さL
S1およびL
D1をそれぞれ有し、オン状態において電流を流す、N−ソース領域705BおよびN−ドレイン領域705Cと、N+接合の表面ブレークダウンを防止するが電流は流さない、長さL
S2,L
D2のパッシブN−ドリフト終端705A,705Dと、を含む
。ドリフト領域の長さL
S1,L
D1は、パッシブ終端の長さL
S2,L
D2とは独立して最適化されてもよい。いくつかの実施の形態において、ドリフト領域はまた、そのドープ分布もまた独立して最適化されるように、パッシブ終端と異なるプロセス工程により形成されてもよい。
【0174】
P型ウェル701は、好ましくは上側部分PW2と深い部分PW2Bとを備え、深い部分PW2Bが上側部分PW1よりも高いドーパント濃度を有する。
【0175】
NMOS700は、その周辺部において、誘電体の充填されたトレンチ702によって仕切られる。ILD層710を介したNMOS700へのコンタクトは、バリヤメタル層711と、ドレインコンタクト712、ソースコンタクト809およびウェルコンタクト810を含み、相互接続する金属層と、によって、容易に行なわれる。
【0176】
図14Bは、非対称的にドリフトされたNMOS720、すなわち、ドリフトされたドレインを有するが、短く側壁スペーサにより規定されドリフトされたソースのみを有するデバイスの、断面図を示す。NMOS720は、P型ウェル721と、P+コンタクト領域723と、N+ソース領域724AおよびN+ドレイン領域724Bと、ゲート酸化膜層726と、ポリシリコンゲート728と、ゲートシリサイド729と、側壁スペーサ727とを備える。NMOS720はまた、側壁スペーサ727により規定された、従来のLDDCMOSプロセスの結果物である、ソースエクステンション725Aを含む。長さL
D1の、マスクによって規定されたドレインエクステンション725Bは、オン状態において電流を流す。一方、長さL
D2のパッシブN−ドリフト終端725Cは、N+ドレイン接合の表面ブレークダウンを防止するが、電流は流さない。ソースエクステンション725、ドレインエクステンション726およびドリフト終端725Cの長さ、ドープ濃度およびドープ分布は、独立して最適化されてもよい。
【0177】
図14Cは、非対称的にドリフトされたNMOS740の断面図を示す。NMOS740は、P型ウェル741と、P+コンタクト領域743と、N+ソース領域744AおよびN+ドレイン領域744Bと、ゲート酸化膜層746と、ポリシリコンゲート748と
、ゲートシリサイド749と、側壁スペーサ747とを備える。このデバイスは、側壁スペーサ747により規定された、従来のLDDCMOSプロセスの結果物である、ソースエクステンション745Aを含む。長さL
D1を有する、マスクによって規定されたドレインエクステンション745Bは、オン状態において電流を流す。
図14Aおよび14Bのデバイスと異なり、ドレイン744Bとトレンチ742との間にN−ドリフト領域は存在しない。NMOS740の他の特徴は、上述したNMOS720の特徴と同様である。
【0178】
図14Dは、マスクによって規定されたドリフト長さを有さず完全にセルフアラインされた、対称のLDDNMOS760の断面図である。上述したNMOS740と異なり、ソースエクステンション765Aとドレインエクステンション765Bとは、側壁スペーサ767の長さによって決定された長さを有する。NMOS760の他の特徴は、上述したNMOS740の特徴と同様である。
【0179】
図14Eは、非対称的にドリフトされたNMOS780を示す。NMOS720と異なり、NMOS780のドレイン領域784Bは、ゲート788とソース領域784A,784Cとによって、完全に同心に囲まれている。NMOS780は、P型ウェル781と、P+コンタクト領域783と、輪状のN+ソース領域784A,784Cと、中心のN+ドレイン領域784Bと、ゲート酸化膜層786と、輪状のポリシリコンゲート788と、ゲートシリサイド789と、側壁スペーサ787とを備える。NMOS780はまた、側壁スペーサ787によって規定されたソースエクステンション785A,785Dと、マスクによって規定された径方向長さL
D1のN−ドレインエクステンション785B,785Cと、を含む。N−ドレインエクステンション785B,785Cは、輪状形状または環状形状において、N+ドレイン領域784Bの全側面を完全に取り囲む。この実施の形態において、N+ソース784Cとトレンチ782との間には低濃度ドープされた領域は存在しない。NMOS780の他の特徴は、NMOS720の特徴と同様である。
【0180】
図15A〜15Eは、
図14A〜14Eにおいて断面視された、分離されていないNMOSトランジスタの平面図を示す。
図15Aは、
図14Aに示すNMOS700の平面図である。NMOS700は、P+コンタクト領域703およびウェルコンタクト810と、N+ソース領域704Aおよびソースコンタクト809と、N+ドレイン領域704Bおよびドレインコンタクト712と、ゲートコンタクト803を有するポリシリコンゲート708と、を取り囲む、輪の形状のトレンチ702を有する。図示されるように、N+ソース領域704Aは、マスクによって規定されN+およびポリシリコンゲートマスクの相対位置により決定された距離L
S1分ゲートから間隔を空けられ、トレンチ702の縁から距離L
S2分の間隔を空けられる。N+ソース領域704はまた、L
S2に隙間806の幅を加えた距離分、P+コンタクト領域703から離れて間隔を空けられる。N+ドレイン領域704Bは、マスクによって規定されN+およびポリシリコンゲートマスクの相対位置により決定された距離L
D1分ゲート708から間隔を空けられ、トレンチ702から距離L
S2分の間隔を空けられる。
図14Aは、
図15Aに示す14A−14A断面において選び取られる。
【0181】
図15Bは、
図14Bに示すNMOS720の平面図である。NMOS720は、P+コンタクト領域721およびウェルコンタクト830と、N+ソース領域724Aおよびソースコンタクト829と、N+ドレイン領域724Bおよびドレインコンタクト732と、ゲートコンタクト823を有するポリシリコンゲート728と、を取り囲む、輪の形状のトレンチ722を有する。図示されるように、N+ソース領域724Aは、ゲート728に当接する。(側壁スペーサ727によって形成されるソースエクステンション725Aは、
図15Bには図示されない。)ソース領域724Aは、隙間826分P+コンタクト領域721から離れて間隔を空けられる。N+ドレイン領域724Bは、マスクによって規定されN+およびポリシリコンゲートマスクの相対位置により決定された距離L
D
1分ゲート728から間隔を空けられ、トレンチ722から距離L
S2分の間隔を空けられる。
図14Bは、
図15Bに示す14B−14B断面において選び取られる。
【0182】
図15Cは、
図14Cに示すNMOS740の平面図である。NMOS740は、P+コンタクト領域743およびウェルコンタクト850と、N+ソース領域744Aおよびソースコンタクト849と、N+ドレイン領域744Bおよびドレインコンタクト752と、ゲートコンタクト843を有するポリシリコンゲート746と、を取り囲む、輪の形状のトレンチ742を有する。図示されるように、N+ソース領域744Aは、ゲート746に当接する。(側壁スペーサ748によって形成されるソースエクステンション745Aは、
図15Cには図示されない。)ソース領域744Aは、隙間846の幅分P+コンタクト領域743から離れて間隔を空けられる。N+ドレイン領域744Bは、マスクによって規定されN+およびポリシリコンゲートマスクの相対位置により決定された距離L
D1分ゲート746から間隔を空けられ、そのほかの三面においてトレンチ742に当接する。
図14Cは、
図15Cに示す14C−14C断面において選び取られる。
【0183】
図15Dは、
図14Dに示すNMOS760の平面図である。NMOS760は、P+コンタクト領域763およびウェルコンタクト870と、N+ソース領域764Aおよびソースコンタクト869と、N+ドレイン領域764Bおよびドレインコンタクト868と、ゲートコンタクト863を有するポリシリコンゲート768と、を取り囲む、輪の形状のトレンチ762を有する。図示されるように、N+ソース領域764Aは、ゲート768に当接する。(側壁スペーサによって形成されるソースエクステンション765Aは、
図15Dには図示されない。)ソース領域764Aは、隙間866分P+コンタクト領域763から離れて間隔を空けられる。N+ドレイン領域764Bは、ゲート768に当接する。(側壁スペーサ767によって形成されるドレインエクステンション765Bは、
図15Dには図示されない。)N+ドレイン領域764Bはまた、そのほかの三面においてトレンチ762に当接する。
図14Dは、
図15Dに示す14D−14D断面において選び取られる。
【0184】
図15Eは、
図14Eに示すNMOS780の平面図である。NMOS780は、P+コンタクト領域783およびウェルコンタクト890と、輪状のN+ソース領域784A,784Cおよびソースコンタクト792と、囲まれたN+ドレイン領域784Bおよびドレインコンタクト888と、ポリシリコンゲートコンタクト883を有する輪882の形状のポリシリコンゲート788と、を取り囲む、輪の形状のトレンチ782を有する。図示されるように、N+ソース領域784A,784Cは、ゲートリング882を取り囲み当接する。(側壁スペーサによって形成されるソースエクステンション785A,785Cは、
図15Eには図示されない。)ソース領域784Aは、隙間886分P+コンタクト領域783から離れて間隔を空けられる。N+ドレイン領域784Bは、ゲート788により囲まれ、マスクによって規定されN+およびポリシリコンゲートマスクの相対位置により決定された距離L
D1分ゲート788から間隔を空けられる。
図14Eは、
図15Eに示す14E−14E断面において選び取られる。
【0185】
タイプVの分離されたBCDプロセス
本発明に係る他の好ましい実施の形態は、絶縁側壁と、シリコンの表面からトレンチの底部にまで延び、トレンチの底部においてトレンチの底部の下方にあるNI領域と電気的にコンタクトする導電性中心部と、を深いトレンチに組み入れる。絶縁側壁は、二酸化ケイ素、窒化ケイ素、酸窒化膜もしくはサンドイッチ構造、または任意のその他の非導電性誘電体を備えてもよい。側壁の厚みは、トレンチの幅に依存して、100オングストロームから300オングストロームの範囲であってもよい。導電性材料は、好ましくはその場ドープされたポリシリコンであるが、代替的には、高温または高融点金属などのその他の導電性材料を備えてもよい。
【0186】
上述されたタイプIIの分離と比較して、タイプVの分離の分離トレンチ内に埋め込まれた導電性材料を追加することは、いくつかの利点を提供する。第一に、基板の上面からNI領域およびDN領域までの垂直方向の抵抗が著しく低減される。さらに、基板の上面からNI領域およびDN領域への電気的コンタクトは分離トレンチを介して行なわれ、NI領域およびDN領域を基板表面へ接続するためのN型ウェルを不要にする。これにより、垂直方向のDNコンタクトのために必要な表面積が低減され、チップの全面積の許容できない増加を伴うことなく、より多くのコンタクトが使用されることを可能にする。
【0187】
図16Aは、浮いているCMOS900A,900Bと、タイプVの分離を使用して分離され、共通のP型基板901に製造された、準垂直なNチャネルDMOS900Cと、の断面図を示す。PMOS900AとNMOS900Bとは、深く注入されたDNフロア分離領域902Aと、誘電体層906およびトレンチ導電層907を備えるトレンチ924Aと、トレンチ924Aの底部に配置されたNI領域904と、を備える、タイプVの分離構造によって囲まれる。この分離構造の内部において、N型ウェル909Aは、PMOS900Aのボディ領域を形成するために使用される。N型ウェル909Aはまた、DN領域902Aに重なることにより直接的に、またはNI領域904にコンタクトし重なることにより間接的に、DNフロア分離領域902Aにコンタクトするために使用される。しかし、Nウェル909AとNI904との間のコンタクトは、タイプVの分離では不要である。なぜなら、NI層とDN層とは、トレンチ導電領域907を介してコンタクトされるからである。好ましい実施の形態では、N型ウェル909Aのドープ分布は、非単調であり、少なくとも頂部NW1と深い部分NW1Bとを備え、好ましくはエネルギーおよびドーズ量が異なるリンチェーン注入を使用して形成される。N型ウェル909Aの底部がDN領域902Aに重ならない場合には、介在するP型層905Aが結果として生じる。P型層905Aは浮いており、CMOS900A,900Bの動作に実質的な電気的影響を及ぼさない。
【0188】
DNフロア分離902Aによって仕切られた分離領域の内部においてまた、P型ウェル908は、NMOS900Bのボディ領域を形成するために使用される。好ましい実施の形態では、P型ウェル908のドープ分布は、非単調であり、少なくとも頂部PW1と深い部分PW1Bとを備え、好ましくはエネルギーおよびドーズ量が異なるホウ素チェーン注入を使用して形成される。P型ウェル908の底部がDN分離領域層902Aに重ならない場合には、介在するP型層905Bが結果として生じる。層905Bはまた、P型であるので、P型ウェル908の電位に電気的に短絡される。
【0189】
N型ウェル909AとP型ウェル908とは、介在するトレンチ分離を有さずに、互いに近接して配置されてもよい。しかし、好ましい実施の形態では、N型ウェル909AとP型ウェル908とは誘電体の充填されたトレンチ923によって分離され、このことがラッチアップに対する感受性を著しく低減する。誘電体のみの充填されたトレンチ923を使用することにより、トレンチ924Aのような誘電体と導電体との充填されたトレンチが使用される場合よりも、PMOS900AとNMOS900Bとの間の間隔を小さくできる。他の実施の形態では、Nウェル909AとPウェル908との間に介在するトレンチは、トレンチ924Aに類似して、内部に導電層を有して形成されてもよく、これによってより多くの空間が必要とされるが、DNフロア分離領域902Aへの追加のコンタクトが設けられる。
【0190】
N型ウェル909Aの内部において、PMOS900Aは、P+ソース領域911AおよびP+ドレイン領域911Bと、側壁スペーサ915および下にあるLDD912と、シリサイド917を有し、厚みx
ox1を有する第一のゲート酸化膜層916の上に配置されたポリシリコンゲート918と、を備える。P型ウェル908の内部において、NM
OS900Bは、N+ソース領域910AおよびN+ドレイン領域910Cと、側壁スペーサ915および下にあるLDD913Aと、シリサイド917を有し、また第一のゲート酸化膜層916の上に配置されたポリシリコンゲート918と、を備える。ゲート酸化膜層916の厚みx
ox1は、PMOS900AとNMOS900Bとの両方に対して、最高の全体の性能および電圧能力のために最適化されてもよい。ゲート918を形成するために使用されるポリシリコン層は、NMOS900BとPMOS900Aとの両方に対して、N型ドープを備えてもよい。または代替的には、PMOS900AはP型ドープされたポリシリコンを備えてもよい。
【0191】
CMOSデバイス900A,900Bへの電気的接続は、ILD層919を貫通してエッチングされたコンタクト開口を介して、金属層921およびバリヤメタル層922を用いて容易に行なわれる。DNフロア領域902Aへのコンタクトは、ISO電極、トレンチ導電層907およびNI領域904によって行なわれる。
【0192】
準垂直なNチャネルトランジスタ900Cは、DNフロア分離領域902Bと、NI領域904と、誘電体層906および導電体907を含むトレンチ924Bと、を備えるタイプVの分離されたポケットを含む。Nドリフト(ND)領域925は、P+コンタクト領域911D,911Eを介してコンタクトされたP型ボディ領域914から延びる。N+ソース領域910D,910Eは好ましくは、図示されるように、P+コンタクト領域911D,911Eに短絡される。ポリシリコン層と随意のシリサイド層921とを備えるゲート920は、ゲート酸化膜層922の上に載置される。ソースエクステンション領域913Bは、酸化物側壁スペーサ915の結果物であるが、トランジスタ900C用のゲート形成工程がPMOS900AおよびNMOS900B用のゲート形成工程と共有されないのであれば、省略されてもよい。オン状態において、チャネル領域は、ゲート酸化膜層922の下方のボディ領域914に亘って形成される。Nドリフト領域925は、埋め込まれたドレインとして使えるDNフロア分離領域902Bへ、チャネル領域を接続する。トレンチ924Bの導電層は、ドレイン電極926とNI領域904との間の、および、NI領域904を介してDNフロア分離領域902Bへの、電気的接続を設ける。
【0193】
トランジスタ900Cの断面図は、二つのソース領域910D,910Eと共通のドレイン(DNフロア分離領域902B)を共有する二つのボディ領域914とを有する、単一のセルを図示する。実際のトランジスタは、多数セルデバイスまたは多数ストライプデバイスにおいて、多数のセルまたはストライプを備えてもよい。
【0194】
図16Bは、P型基板941に製造され、タイプVの分離を使用して分離された、三つのバイポーラトランジスタの断面図を示す。三つのバイポーラトランジスタと、その構成要素であるタイプVの分離構造、ウェル、注入部、浅い注入部および相互接続は、同一の基板内に、モノリシックにかつ同時に製造されてもよい。
【0195】
NPN940Aは専用のPBベース注入部948を使用し、一方、NPN940BはベースとしてP型ウェル947Aを利用する。P型ウェル947Aは、NMOS900AにおけるPウェル908と同一のプロセス工程において製造される。NPN940Aでは、DNフロア分離領域942Aと、NI領域960Aと、第一のN型ウェル946とは、NI領域960Aとトレンチ960内の導電部945とを介して互いに短絡された、コレクタを電気的に形成する。トレンチ誘電体層944は、導電部945を基板941から分離する。
【0196】
図16Bは、N型ウェル946とDNフロア分離領域942Aとの間の、介在するP型フローティング層961Aを示す。P型フローティング層は好ましくは、N型ウェル946の底部をDNフロア分離領域942Aに重ねることにより、省略されてもよい。好まし
い実施の形態では、N型ウェル946は、非単調のドープ分布を含み、深い埋め込まれたNW1B部分よりも低いドープ濃度を有する表面部分NW1を有する。表面部分NW1はPBベース948に広がるデプレッションを低減し、これによりNPN940Aのアーリー電圧VAを増加させる。一方、N型ウェル946の深い部分NW1Bは、DN層942Aと結合し、コレクタ抵抗を低減するのに役立つ。N型ウェル946がDN領域942Aに重ならなければ、コレクタ抵抗はさらに高い。好ましい実施の形態では、第一のN型ウェル946のドープ分布は、エネルギーおよびドーズ量の異なるリンチェーン注入を使用して形成される。上側のコレクタコンタクトは、トレンチ960の導電部945を介して容易に行なわれる。ベースへのコンタクトは、浅いP+コンタクト領域951Aを介して達成される。N+領域950Aはエミッタを形成する。タイプVのデバイス分離は、誘電体層944と、下にあるNI領域960Aにコンタクトする導電部945と、を有するトレンチ960、およびDNフロア分離領域942Aを含むが、これもまた(誘電体層944を除いて)コレクタの一部である。
【0197】
NP940Aのエミッタ、ベースおよびコレクタへのコンタクトは、ILD層952に形成されたコンタクト窓を通って延びる金属層954およびバリヤメタル層953を介して、達成される。浅いトレンチがPBベース注入部948よりも深くないのであれば、N+領域950A(エミッタ)をP+領域951Aから分離するために、浅いトレンチ分離(図示せず)が使用されてもよい。ポリシリコンエミッタ(図示せず)がエミッタとしてのN+領域950Aの代わりとされてもよい。
【0198】
Pウェル947AがNPNのベースとしてのPBベース注入部948に代替し、ベース(Pウェル947A)とDNフロア分離領域942Bとの間に含まれるN型ウェル946に匹敵するNウェルがない点を除いて、NPN940Bは上述したNPN940Aと類似である。
【0199】
P型ウェル947Aは、サブミクロンNMOS、たとえばNMOS900BにおけるP型ウェル908(
図16A)を集積するために最適化されたPウェルと同一のドープ分布を備えてもよい。この手法を使用することで、電流ゲイン、ブレークダウン電圧および周波数応答への悪影響と引き換えに、NPN940Aと比較してNPN940Bの性能は妥協され得る。逆に、それ自身の専用のP型ベース注入部948を有することで、NPN940Aの性能は最小限の妥協を必要とし独立して最適化され得る。
【0200】
PNP940Cはまた、専用のNBベース949を使用して、P型基板941に製造される。P+領域951CはPNP940Cのエミッタを形成する。P型ウェル947Bはコレクタを形成し、好ましくはエネルギーおよびドーズ量の異なるホウ素チェーン注入を使用して形成された、頂部PW1と深い部分PW1Bとを少なくとも備える、非単調のドープ分布を好ましくは有する。P型ウェル947BとDNフロア分離領域942Cとの間に介在するP型層961Cは、有利には、コレクタとタイプVの分離構造との間の高いブレークダウン電圧を提供してもよい。しかしながら、P型層961Cは、非常に薄くてもよく、P型ウェル947Bの深い部分PW1Bの底部がDNフロア分離領域942Cと重なるのであれば、存在すらしなくてもよい。好ましい実施の形態では、コレクタおよび分離は、同一の電位を有するように、金属化層により一体に接続される。Pウェル947Bの頂部NW1はPBベース949に広がるデプレッションを低減し、これによりPNP940Cのアーリー電圧を増加させる。一方、P型ウェル947Bの深い部分NW1Bは、コレクタ抵抗を低減するのに役立つ。
【0201】
ポリシリコンエミッタ(図示せず)がPNP940CのエミッタとしてのP+領域951Cの代わりとされてもよい。
【0202】
コレクタへの上側のコンタクトは、P+コンタクト領域951Dを介して容易に行なわれる。DNフロア分離領域942Cへのコンタクトは、トレンチ導電部945Cによって設けられる。また、ベースへのコンタクトは、N+コンタクト領域950Cを介して達成される。P+領域951Cはエミッタを形成する。タイプVの分離構造は、導電部945と誘電体層944とを含むトレンチ960と、下にあるNI領域960Cと、DN分離領域942Cとを含み、これらは一体でPNP940Cの全体を取り囲む。PNP940Cのエミッタ、ベースおよびコレクタへのコンタクトは、ILD層952に形成されたコンタクト窓を通って延びる金属層954およびバリヤメタル層953を介して、達成される。
【0203】
深く注入されたDP領域943A,943Bが、リークを抑制しより小さな間隔を空けることを可能とするために、DNフロア分離領域942A,942B,942Cの間に存在してもよい。
【0204】
結合された発明
本発明の特定の実施の形態が開示されたが、これらの実施の形態は例示のみであって、限定的なものではないことを理解されたい。本発明の広い原理に従った多くの追加のまたは代替する実施の形態が、当業者には明白であろう。
【0205】
たとえば、任意のデバイスに使用されるN型ウェルは、分離トレンチから離れて空間を空けられてもよく、分離トレンチのいずれかの側に当接してもよく、両側のトレンチによって囲まれてもよい。開示されたタイプIIの分離に携わる任意のデバイスは、タイプVの分離に適応されてもよい。N型ウェルとP型ウェルとは、介在するトレンチを含んでもよく、互いに当接してもよい。分離されたデバイスと分離されていないデバイスとが同一の集積回路において混在してもよい。デバイスは、タイプIIまたはタイプVの分離を実行するための比較的深いトレンチを使用してもよいが、特にデジタル回路に使用される高密度CMOS領域において、浅いトレンチ分離を組み入れてもよい。側壁スペーサによって規定されたドリフト(LDD)領域に携わる任意のCMOSトランジスタは、マスクによって規定されたドリフト領域を含むように変更されてもよい。