特許 6068918 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6068918

(24)【登録日】2017年1月6日

(45)【発行日】2017年1月25日

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/28 20060101AFI20170116BHJP

   H01L 29/417 20060101ALI20170116BHJP

   H01L 29/12 20060101ALI20170116BHJP

   H01L 29/78 20060101ALI20170116BHJP

   H01L 21/336 20060101ALI20170116BHJP

   H01L 21/768 20060101ALI20170116BHJP

   H01L 23/522 20060101ALI20170116BHJP

【ＦＩ】

   H01L21/28 301R

   H01L29/50 M

   H01L29/78 652T

   H01L29/78 652M

   H01L29/78 658F

   H01L21/28 301B

   H01L21/90 D

【請求項の数】6

【全頁数】13

(21)【出願番号】特願2012-227653(P2012-227653)

(22)【出願日】2012年10月15日

(65)【公開番号】特開2014-82246(P2014-82246A)

(43)【公開日】2014年5月8日

【審査請求日】2015年5月27日

(73)【特許権者】

【識別番号】000002130

【氏名又は名称】住友電気工業株式会社

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】藤本 和徳

(72)【発明者】

【氏名】堀井 拓

(72)【発明者】

【氏名】木村 真二

(72)【発明者】

【氏名】木本 美津男

【審査官】 佐藤 靖史

(56)【参考文献】

【文献】 国際公開第２０１０／１１６５７５（ＷＯ，Ａ１）

【文献】 特開２０１０−２７２７８５（ＪＰ，Ａ）

【文献】 国際公開第２０１１／０４３１１６（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２１／９０

Ｈ０１Ｌ ２９／５０

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

炭化珪素からなる基板と、
前記基板の表面上に形成され、ＳｉＯ_２を含む絶縁膜と、
Ａｌを含まないバッファ膜と、
Ａｌを含む電極とを備え、
前記基板は導電領域を有し、
前記絶縁膜を貫通し、前記基板の表面を露出させるコンタクトホールが前記導電領域上に複数形成されており、
前記バッファ膜は、前記コンタクトホールの側壁面上において底面から上方に向けて延在し、
前記電極は、前記コンタクトホールの前記底面内で前記導電領域と接触するように形成され、かつ前記絶縁膜上に前記バッファ膜を介して形成されており、
前記バッファ膜は、隣り合う複数の前記コンタクトホールに挟まれた前記絶縁膜の部分を覆うように、複数の前記コンタクトホールのうちの１つの前記底面から前記絶縁膜の上面上をわたって複数の前記コンタクトホールのうちの他の一つの前記底面にまで延在しており、
前記絶縁膜上に形成される前記電極は、前記バッファ膜の全面を覆うように形成されており、
前記電極および前記絶縁膜を覆うように形成され、前記電極を介して前記導電領域と電気的に接続される配線をさらに備えた、半導体装置。

【請求項2】

炭化珪素からなる基板と、
前記基板の表面上に形成され、ＳｉＯ_２を含む絶縁膜と、
Ａｌを含まないバッファ膜と、
Ａｌを含む電極とを備え、
前記基板は導電領域を有し、
前記絶縁膜を貫通し、前記基板の表面を露出させるコンタクトホールが前記導電領域上に形成されており、
前記バッファ膜は、前記コンタクトホールの側壁面上において底面から上方に向けて延在し、
前記電極は、前記コンタクトホールの前記底面内で前記導電領域と接触するように形成され、かつ前記絶縁膜上に前記バッファ膜を介して形成されており、
前記バッファ膜において、前記コンタクトホールの前記底面と反対側に位置する端部は前記側壁面上に形成されており、
前記絶縁膜上に位置する前記電極の端部は、前記バッファ膜の前記端部より前記コンタクトホールの前記底面側に形成されている、半導体装置。

【請求項3】

前記バッファ膜はＴｉＮからなっている、請求項１または請求項２に記載の半導体装置。

【請求項4】

前記電極はＴｉＡｌＳｉからなっている、請求項１〜３のいずれか１項に記載の半導体装置。

【請求項5】

前記バッファ膜は、０．０２５μｍ以上０．１５μｍ以下の厚みを有している、請求項１〜４のいずれか１項に記載の半導体装置。

【請求項6】

炭化珪素からなる基板を準備する工程と、
前記基板の表面上にＳｉＯ_２を含む絶縁膜を形成する工程と、
前記絶縁膜を貫通し、前記基板の前記表面を露出させるコンタクトホールを複数形成する工程と、
隣り合う複数の前記コンタクトホールに挟まれた前記絶縁膜の部分を覆うように、複数の前記コンタクトホールのうちの１つの前記底面から前記絶縁膜の上面上をわたって複数の前記コンタクトホールのうちの他の一つの前記底面にまで延在するようにＡｌを含まないバッファ膜を形成する工程と、
Ａｌを含む電極を、前記コンタクトホールを形成することにより露出した前記基板の前記表面上に接触し、かつ前記バッファ膜の全面を覆うように前記バッファ膜を介して前記絶縁膜上に形成する工程と、
前記電極および前記絶縁膜を覆うように、前記電極を介して前記導電領域と電気的に接続される配線を形成する工程とを備える、半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関し、特に、アルミニウムを含む電極と層間絶縁膜との反応を抑制することにより、特性の安定した半導体装置およびその製造方法に関する。

【背景技術】

【0002】

大電力を扱うことができる半導体装置を構成する基板材料として、炭化珪素（ＳｉＣ）の採用が進められている。ＳｉＣを半導体装置の材料として採用した場合に、ｎ型領域やｐ型領域と接触抵抗の低いオーミック接合を形成することができる電極材料として、アルミニウム（Ａｌ）を含む材料が検討されている。

【0003】

このとき、ＳｉＣからなる基板を備える半導体装置においては、Ａｌを含む電極をｎ型領域とｐ型領域とオーミック接触させるためには、電極をそれぞれの領域上に形成したのち、例えば、１０００℃程度の高温で合金化処理を行う必要がある。

【0004】

また、例えば、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）において、このようなＡｌを含むソース電極と、ゲート電極、ゲート絶縁膜および層間絶縁膜との位置関係等について検討されている（たとえば、特許文献１および２参照）。 別の例としては、ＭＯＳＦＥＴにおいて、ソース電極は、活性領域が形成された基板の表面上に接触するとともに、当該表面上においてゲート電極を取り囲むように形成された二酸化珪素（ＳｉＯ₂）からなる層間絶縁膜の側壁面に接触して形成される場合がある。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】米国特許６８３３５６２号明細書

【特許文献2】特開２０００−０１２８４６号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかしながら、Ａｌを含むソース電極とＳｉＯ₂からなる層間絶縁膜とが接触する場合には、一般に、５００℃程度以上の温度で加熱処理されると、合金化されたＡｌによりＳｉＯ₂がＳｉに還元される。すると、層間絶縁膜の絶縁性や容量安定性などの電気特性が劣化することがある。

【0007】

本発明は上記のような課題を解決するためになされたのものである。本発明の主たる目的は、ＡｌとＳｉＯ₂との反応を抑制することができる構成を有する半導体装置およびその製造方法を提供することにある。

【課題を解決するための手段】

【0008】

本発明の半導体装置は、炭化珪素からなる基板と、基板の表面上に形成された絶縁膜と、Ａｌを含まないバッファ膜と、Ａｌを含む電極とを備えている。基板は導電領域を有している。上記半導体装置には、絶縁膜を貫通し、基板の表面を露出させるコンタクトホールが導電領域上に形成されている。バッファ膜は、コンタクトホールの側壁面上において底面から上方に向けて延在している。電極は、コンタクトホールの底面内で導電領域と接触するように形成され、かつ絶縁膜上にバッファ膜を介して形成されている。

【0009】

これにより、Ａｌを含む電極は、Ａｌを含まないバッファ膜を介してＳｉＯ₂を含む絶縁膜上に形成されているため、電極に含まれるＡｌと絶縁膜に含まれるＳｉＯ₂との反応を抑制することができる。

【0010】

ここで、Ａｌを含まないバッファ膜とは、Ａｌを実質的に含まないバッファ膜を意味する。すなわち、当該バッファ膜は、意図的にＡｌが添加されないバッファ膜を意味し、たとえば不可避不純物としてのＡｌが混入したバッファ膜も含む。

【0011】

上記バッファ膜は、側壁面から絶縁膜の上面上に延在してもよい。このとき、絶縁膜上に位置するバッファ膜の端部は上面上に形成されていてもよい。また、絶縁膜上に位置する電極の端部は、バッファ膜の上記端部よりコンタクトホール側に形成されていてもよい。これにより、電極に含まれるＡｌと絶縁膜に含まれるＳｉＯ₂との反応を抑制することができる。

【0012】

上記半導体装置では、コンタクトホールが複数形成されていてもよい。このとき、バッファ膜は、隣り合う複数のコンタクトホールに挟まれた絶縁膜の部分を覆うように、複数のコンタクトホールのうちの１つの底面から絶縁膜の上面上をわたって複数のコンタクトホールのうちの他の一つの底面にまで延在していてもよい。これにより、隣り合う複数のコンタクトホールに挟まれた絶縁膜の部分において、電極に含まれるＡｌと絶縁膜に含まれるＳｉＯ₂との反応を抑制することができる。

【0013】

上記半導体装置において、絶縁膜上に形成される電極は、バッファ膜の全面を覆うように形成されていてもよい。また、上記半導体装置において、絶縁膜上に形成される電極は、バッファ膜の一部を覆うように形成されていてもよい。このように、バッファ膜が絶縁膜を覆うように延在しているとき、電極のパターン形状によらず、ＡｌとＳｉＯ₂との反応を抑制することができる。

【発明の効果】

【0014】

本発明によれば、電極に含まれるアルミニウムと絶縁膜に含まれる二酸化珪素との反応を抑制することができる半導体装置およびその製造方法を提供することができる。

【図面の簡単な説明】

【0015】

【図1】本実施の形態１に係る半導体装置の概略断面図である。

【図2】本実施の形態２に係る半導体装置の部分断面図である。

【図3】図２の変形例を示す図である。

【図4】本実施の形態３に係る半導体装置の部分断面図である。

【図5】本実施の形態１に係る半導体装置の製造方法を示すフローチャートである。

【図6】本実施の形態１に係る半導体装置の製造方法における、オーミック電極形成工程を示すフローチャートである。

【発明を実施するための形態】

【0016】

以下、図面を参照して、本発明の実施の形態について説明する。なお、以下の図面において、同一または相当する部分には同一の参照番号を付し、その説明は繰り返さない。

【0017】

（実施の形態１）
まず、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１の構造について説明する。図１を参照して、ＭＯＳＦＥＴ１は、炭化珪素からなる基板１０と、ゲート絶縁膜２０と、ゲート電極３０と、層間絶縁膜４０と、バッファ膜５１と、ソース電極５２と、ソース配線６０と、ドレイン電極７０とを備えている。基板１０は、ベース基板１１と、半導体層（導電領域）１２とを含み、また半導体層１２には、ドリフト領域１３と、ボディ領域１４と、ソース領域１５と、コンタクト領域１６とが形成されている。また、ＭＯＳＦＥＴ１には、ゲート絶縁膜２０と層間絶縁膜４０とを貫通し、基板１０の主表面１０Ａを露出させるコンタクトホール８０がゲート電極３０から離れて形成されている。

【0018】

ベース基板１１は、たとえばＮ（窒素）等のｎ型不純物を含むことにより導電型がｎ型（第１導電型）となっている。ドリフト領域１３は、ベース基板１１の主表面１１Ａ上に形成されたエピタキシャル成長層である。ドリフト領域１３は、ベース基板１１と同様に、たとえばＮ（窒素）等のｎ型不純物を含むことにより導電型がｎ型となっており、その濃度はベース基板１１よりも低くなっている。

【0019】

ボディ領域１４は、基板１０の主表面１０Ａを含み、半導体層１２内に互いに分離して形成されている。ボディ領域１４は、たとえばＡｌ（アルミニウム）やＢ（硼素）などのｐ型不純物を含むことにより、導電型がｐ型（第２導電型）となっている。

【0020】

ソース領域１５は、主表面１０Ａを含み、ボディ領域１４に取り囲まれるように各々のボディ領域１４内に形成されている。ソース領域１５は、たとえばＰ（リン）などのｎ型不純物を含むことにより、ベース基板１１およびドリフト領域１３と同様に導電型がｎ型となっている。また、ソース領域１５に含まれるｎ型不純物の濃度は、ドリフト領域１３に含まれるｎ型不純物の濃度よりも高くなっている。

【0021】

コンタクト領域１６は、ソース領域１５と同様に、主表面１０Ａを含みつつボディ領域１４に取り囲まれ、かつソース領域１５に隣接するように各々のボディ領域１４内に形成されている。コンタクト領域１６は、ボディ領域１４と同様に、たとえばＡｌ（アルミニウム）やＢ（硼素）などのｐ型不純物を含むことにより導電型がｐ型となっており、その濃度は、ボディ領域１４よりも高くなっている。

【0022】

ゲート絶縁膜２０は、ＳｉＯ₂（二酸化珪素）を含み、主表面１０Ａ上に接触しつつ、一方のソース領域１５の上面から他方のソース領域１５の上面にまで延在するように形成されている。

【0023】

ゲート電極３０は、ゲート絶縁膜２０上に接触しつつ、一方のソース領域１５上から他方のソース領域１５上にまで延在するように形成されている。ゲート電極３０は、たとえば不純物が添加されたポリシリコンなどの導電体からなっている。

【0024】

層間絶縁膜４０は、ＳｉＯ₂（二酸化珪素）を含み、ゲート絶縁膜２０上においてゲート電極３０を取り囲むように形成されている。

【0025】

コンタクトホール８０は、側壁面８０Ａと底面８０Ｂとを有し、層間絶縁膜４０およびゲート絶縁膜２０を貫通して形成されている。また、図１に示すように、コンタクトホール８０の側壁面８０Ａは層間絶縁膜４０およびゲート絶縁膜２０により構成され、また、底面８０Ｂはソース領域１５およびコンタクト領域１６の上面となっている。

【0026】

バッファ膜５１は、コンタクトホール８０内の側壁面８０Ａ上において底面８０Ｂから上方に向けて延在し、さらに側壁面８０Ａから層間絶縁膜４０の上面４０Ａ上に延在している。このとき、バッファ膜５１は、側壁面８０Ａおよび上面４０Ａと接触するように形成されている。また、層間絶縁膜４０上に位置するバッファ膜の端部５１Ａは、上面４０Ａ上に形成されている。バッファ膜５１は、ＡｌおよびＳｉＯ₂を含まない膜であって、たとえば窒化チタン（ＴｉＮ）、チタンタングステン（ＴｉＷ）、窒化タンタル（ＴａＮ）などからなる膜であってもよい。

【0027】

ソース電極５２は、バッファ膜５１、およびコンタクトホール８０を形成することにより露出した基板１０の主表面１０Ａ上に接触するように形成されている。また、ソース電極５２は、バッファ膜５１を介して層間絶縁膜４０およびゲート絶縁膜２０上に形成されている。つまり、コンタクトホールの８０の側壁面８０Ａ上および層間絶縁膜４０の上面４０Ａ上において、ソース電極５２は層間絶縁膜４０およびゲート絶縁膜２０と接触しない。ソース電極５２の端部５２Ａは、バッファ膜５１の端部５１Ａよりもコンタクトホール側に形成されている。ソース電極５２は、Ａｌを含む膜であって、たとえばＴｉＡｌＳｉ合金からなっていてもよい。

【0028】

ドレイン電極７０は、ベース基板１１の主表面１１Ａとは反対側の主表面１１Ｂ上に形成されている。ドレイン電極７０は、ソース電極５２と同様に、たとえばＴｉＡｌＳｉ合金からなっており、ベース基板１１に対して電気的に接続されている。

【0029】

ソース配線６０は、ソース電極５２および層間絶縁膜４０を覆うように形成されている。ソース配線６０は、たとえばＡｌ（アルミニウム）等の金属からなっており、ソース電極５２を介してソース領域１５と電気的に接続されている。

【0030】

次に、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１の動作について説明する。図１を参照して、ゲート電極３０に印加された電圧が閾値電圧未満の状態、すなわちオフ状態では、ソース電極５２とドレイン電極７０との間に電圧が印加されても、ボディ領域１４とドリフト領域１３との間に形成されるｐｎ接合が逆バイアスとなり、非導通状態となる。一方、ゲート電極３０に閾値電圧以上の電圧が印加されると、ボディ領域１４に反転層が形成される。その結果、ソース領域１５とドリフト領域１３とが電気的に接続され、ソース電極５２とドレイン電極７０との間に電流が流れる。以上のようにして、ＭＯＳＦＥＴ１は動作する。

【0031】

以上のように、本実施の形態に係るＭＯＳＦＥＴ１では、ソース電極５２は、層間絶縁膜４０およびゲート絶縁膜２０を貫通するコンタクトホール８０の側壁面８０Ａ上、ならびに層間絶縁膜４０の上面４０Ａ上に、バッファ膜を介して形成されている。このため、ソース電極５２と層間絶縁膜４０とは接触しないため、ソース電極５２に含まれるＡｌと層間絶縁膜４０を構成するＳｉＯ₂との反応を抑制することができる。

【0032】

また、本実施の形態における層間絶縁膜４０の上面４０Ａ上では、ソース電極５２の端部５２Ａは、バッファ膜５１の端部５１Ａよりもコンタクトホール８０側に形成されている。このため、ソース電極５２の形成後に合金化処理等の高温処理を行うことによってＡｌが移動する場合にも、Ａｌがソース電極５２の端部５２Ａから層間絶縁膜４０に到達するのに必要な移動距離をバッファ膜５１によって長くとることができる。その結果、ソース電極５２形成後の高温処理においても、ソース電極５２に含まれるＡｌと層間絶縁膜４０のＳｉＯ₂との反応を抑制することができる。

【0033】

また、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１において、バッファ膜５１は、０．０２５μｍ以上０．１５μｍ以下の厚みを有していてもよい。このようにすることにより、ソース電極５２と層間絶縁膜４０との密着性を向上させることができる。

【0034】

また、本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１において、ゲート絶縁膜２０はＳｉＯ₂を含まなくてもよい。例えば、ゲート絶縁膜２０は、Ｓｉ₃Ｎ₄からなってもよい。

【0035】

次に、本実施の形態に係る半導体装置の製造方法について、図５を参照して説明する。本実施の形態に係る半導体装置の製造方法においては、上記本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１が製造される。図５を参照して、まず、基板準備工程（Ｓ１０）が実施される。この工程（Ｓ１０）では、以下に説明する工程（Ｓ１１）〜（Ｓ１４）が実施されることにより、炭化珪素からなる基板１０が準備される。

【0036】

まず、工程（Ｓ１１）として、ベース基板準備工程が実施される。この工程（Ｓ１１）では、たとえば４Ｈ−ＳｉＣからなるインゴットをスライスすることにより、導電型がｎ型のベース基板１１が準備される。

【0037】

次に、工程（Ｓ１２）として、エピタキシャル成長層形成工程が実施される。この工程（Ｓ１２）では、エピタキシャル成長により、ベース基板１１の主表面１１Ａ上に導電型がｎ型の半導体層１２が形成される。

【0038】

次に、工程（Ｓ１３）として、イオン注入工程が実施される。この工程（Ｓ１３）では、まず、たとえばＡｌイオンが、基板１０の主表面１０Ａを含む領域に注入されることにより、半導体層１２内に導電型がｐ型のボディ領域１４が形成される。次に、たとえばＰイオンが、上記Ａｌイオンの注入深さよりも浅い深さでボディ領域１４内に注入されることにより、導電型がｎ型のソース領域１５が形成される。そして、たとえばＡｌイオンが、ボディ領域１４内にさらに注入されることにより、ソース領域１５と隣接し、かつソース領域１５と同等の深さを有し、導電型がｐ型のコンタクト領域１６が形成される。また、半導体層１２において、ボディ領域１４、ソース領域１５およびコンタクト領域１６のいずれも形成されない領域は、ドリフト領域１３となる。

【0039】

次に、工程（Ｓ１４）として、活性化アニール工程が実施される。この工程（Ｓ１４）では、基板１０を加熱することにより、上記工程（Ｓ１３）にて導入された不純物が活性化される。これにより、不純物が導入された領域において所望のキャリアが生成する。このようにして、上記工程（Ｓ１１）〜（Ｓ１４）が実施されることにより、不純物の導入により活性領域が形成された基板１０が準備される。

【0040】

次に、工程（Ｓ２０）として、ゲート絶縁膜形成工程が実施される。この工程（Ｓ２０）では、たとえば酸素を含む雰囲気中において基板１０を加熱することにより、基板１０の主表面１０Ａ上を覆うようにＳｉＯ₂（二酸化珪素）からなるゲート絶縁膜２０が形成される。

【0041】

次に、工程（Ｓ３０）として、ゲート電極形成工程が実施される。この工程（Ｓ３０）では、たとえばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）法により、不純物を含むポリシリコンからなるゲート電極３０がゲート絶縁膜２０上に形成される。

【0042】

次に、工程（Ｓ４０）として、層間絶縁膜形成工程が実施される。この工程（Ｓ４０）では、たとえばＰ（Ｐｌａｓｍａ）−ＣＶＤ法により、ＳｉＯ₂（二酸化珪素）からなる層間絶縁膜４０が、ゲート絶縁膜２０とともにゲート電極３０を取り囲むようにゲート絶縁膜２０上に形成される。

【0043】

次に、工程（Ｓ５０）として、コンタクトホール形成工程が実施される。この工程（Ｓ５０）では、側壁面８０Ａおよび底面８０Ｂを有し、基板１０の主表面１０Ａを露出させるコンタクトホール８０が形成される。具体的には、たとえばＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）などのエッチング方法を用いて、層間絶縁膜４０およびゲート絶縁膜２０を貫通するようにエッチングを進行させることにより、基板１０の主表面１０Ａ（ソース領域１５およびコンタクト領域１６の上面）を露出させるコンタクトホール８０が形成される。また、この工程（Ｓ５０）では、コンタクトホール８０は、ゲート電極３０から離れて形成されるため、ゲート電極３０がゲート絶縁膜２０と層間絶縁膜４０とにより取り囲まれた状態が維持される。

【0044】

次に、工程（Ｓ６０）として、バッファ膜形成工程が実施される。この工程（Ｓ６０）では、たとえばスパッタリングにより、バッファ膜５１は、コンタクトホール８０の底面８０Ｂおよび側壁面８０Ａ、ならびに層間絶縁膜４０の上面４０Ａ上に接触するように形成される。この工程（Ｓ６０）では、Ａｌを含まないバッファ膜５１として、たとえばＴｉＮからなる膜が形成されてもよい。また、バッファ膜５１として、ＴｉＷからなる膜や、ＴａＮからなる膜が形成されてもよい。また、この工程（Ｓ６０）では、０．０２５μｍ以上０．１５μｍ以下の厚みを有するバッファ膜５１が形成されてもよい。

【0045】

次に、工程（Ｓ７０）として、エッチング工程が実施される。この工程（Ｓ７０）では、バッファ膜５１が、コンタクトホール８０の底面８０Ｂから側壁面８０Ａ上を経て層間絶縁膜４０の上面４０Ａ上に延在するように加工される。具体的には、バッファ膜５１を残存させる領域にレジストパターンを形成し、このレジストパターンをマスクとして、基板１０の主表面１０Ａ側よりドライエッチングを実施する。これにより、層間絶縁膜４０の上面４０Ａ上およびコンタクトホール８０の底面８０Ｂ上に形成されたバッファ膜５１の一部が除去され、バッファ膜５１は底面８０Ｂから側壁面８０Ａ上を上方に向かって層間絶縁膜４０の上面４０Ａ上にまで延在するように形成される。絶縁膜４０上に位置するバッファ膜５１の端部５１Ａは、上面４０Ａ上に形成される。このとき、コンタクトホール８０内において基板１０の主表面１０Ａ（ソース領域１５およびコンタクト領域１６の上面）は再び露出される。

【0046】

次に、工程（Ｓ８０）として、オーミック電極形成工程が実施される。この工程（Ｓ８０）では、図６を参照して、以下に説明する工程（Ｓ８１）〜（Ｓ８４）が実施され、バッファ膜５１、およびコンタクトホール８０を形成することにより露出した基板１０の主表面１０Ａ上に接触し、Ｔｉ、ＡｌおよびＳｉを含むソース電極５２と、ベース基板１１の主表面１１Ｂ上に接触し、たとえばソース電極５２と同様の材料からなるドレイン電極７０が形成される。

【0047】

まず、工程（Ｓ８１）として、第１金属膜形成工程が実施される。この工程（Ｓ８１）では、たとえばスパッタリングにより、Ｔｉを含む第１金属層と、第１金属層上に接触しＡｌを含む第２金属層と、第２金属層上に接触しＳｉを含む第３金属層とが積層された構造を有する第１金属膜が形成される。また、この工程（Ｓ８１）では、上述のように第１〜第３金属層が積層されることにより第１金属膜が形成されてもよいが、これに限られるものではない。たとえば、Ｔｉ、ＡｌおよびＳｉを同時にスパッタリングすることにより、Ｔｉ、ＡｌおよびＳｉが混合された第１金属膜が形成されてもよい。

【0048】

次に、工程（Ｓ８２）として、エッチング工程が実施される。この工程（Ｓ８２）では、コンタクトホール８０の近傍にマスク（図示しない）を配置した上で、基板１０の主表面１０Ａ側よりドライエッチングを実施することにより、バッファ膜５１を介さずに層間絶縁膜４０の上に形成された第１金属膜が主に除去される。また、層間絶縁膜４０の上面において、第１金属膜の端部は、バッファ膜５１の端部５１Ａよりもコンタクトホール８０側に位置するように形成される。その結果、第１金属膜は、コンタクトホール８０の側壁面８０Ａ上および底面８０Ｂ上、ならびに絶縁膜４０の上面４０Ａ上に、バッファ膜５１を介して形成される。

【0049】

次に、工程（Ｓ８３）として、第２金属膜形成工程が実施される。この工程（Ｓ８３）では、たとえばスパッタリングにより、ベース基板１１の主表面１１Ｂ上において、第１金属膜と同様に、Ｔｉ、ＡｌおよびＳｉが積層または混合された第２金属膜が形成される。

【0050】

次に、工程（Ｓ８４）として、合金化アニール工程が実施される。この工程（Ｓ８４）では、上記工程（Ｓ８１）および（Ｓ８３）にて形成された第１および第２金属膜が加熱される。これにより、第１および第２金属膜を構成するＴｉ、ＡｌおよびＳｉの合金化が進行し、その結果ＴｉＡｌＳｉ合金からなり、基板１０にオーミック接触するソース電極５２およびドレイン電極７０が形成される。このように、この工程（Ｓ８０）では、工程（Ｓ８１）、（Ｓ８２）および（Ｓ８４）が実施されることによりソース電極５２が形成され、また工程（Ｓ８３）および（Ｓ８４）が実施されることによりドレイン電極７０が形成される。アニール温度は、例えば、１０００℃程度としてもよい。

【0051】

次に、工程（Ｓ９０）として、配線形成工程が実施される。この工程（Ｓ９０）では、たとえば蒸着法により、Ａｌなどの導電体からなるソース配線６０が、ソース電極５２上に接触するように形成される。上記工程（Ｓ１０）〜（Ｓ９０）が実施されることにより、ＭＯＳＦＥＴ１が製造され、本実施の形態に係る半導体装置の製造方法が完了する。

【0052】

以上のように、本実施の形態に係る半導体装置の製造方法では、層間絶縁膜４０を貫通するコンタクトホール８０の側壁面８０Ａ上に接触し、Ａｌを含まずＴｉおよびＮを含むバッファ膜５１が形成された後に、バッファ膜５１上に接触し、Ｔｉ、ＡｌおよびＳｉを含むソース電極５２が形成される。このように、本実施の形態に係る半導体装置の製造方法では、Ａｌを含むソース電極５２を形成する前にＡｌを含まないバッファ膜５１を予め形成する。これにより、ソース電極５２に含まれるＡｌと層間絶縁膜４０に含まれるＳｉＯ₂との反応を抑制することができる。また、本実施の形態に係る半導体装置の製造方法では、層間絶縁膜４０の上面４０Ａ上におけるソース電極５２の端部５２Ａを、バッファ膜５１の端部５１Ａよりもコンタクトホール８０側に形成する。このため、ソース電極５２の形成後に合金化アニールを行うことによって、ソース電極５２に含まれるＡｌが移動する場合にも、Ａｌがソース電極５２の端部５２Ａから層間絶縁膜４０に到達するのに必要な移動距離をバッファ膜５１によって長くすることができる。その結果、ソース電極５２形成後に合金化アニールを実施しても、ソース電極５２に含まれるＡｌと層間絶縁膜４０のＳｉＯ₂との反応を抑制することができる。

【0053】

したがって、本実施の形態に係る半導体装置の製造方法によれば、アルミニウムを含む電極であるソース電極５２と二酸化珪素を含む層間絶縁膜４０との反応を抑制させることにより特性の安定した上記本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１を製造することができる。

【0054】

（実施の形態２）
次に、図２を参照して、本発明の実施の形態２に係る半導体装置およびその製造方法について説明する。本実施の形態に係る半導体装置は、基本的には、実施の形態１に係る半導体装置と同等の構成を備えるが、バッファ膜５１が隣り合う複数のコンタクトホール８０に挟まれた層間絶縁膜４０の部分を覆うように形成される点で異なる。本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１においては、コンタクトホール８０は複数形成され、複数のコンタクトホール８０のうちの１つの側壁面８０Ａ上の底面８０Ｂから層間絶縁膜４０の上面４０Ａ上をわたって複数のコンタクトホール８０のうちの他の１つの側壁面８０Ａ上の底面８０Ｂにまで延在している。つまり、バッファ膜５１の端部は、層間絶縁膜４０の上面４０Ａ上に形成されない。

【0055】

ソース電極５２は、上述した実施の形態１と同様に、バッファ膜５１、およびコンタクトホール８０を形成することにより露出した基板１０の主表面１０Ａ上に接触するように形成されている。また、ソース電極５２は、層間絶縁膜４０上においてバッファ膜５１の一部を覆うように形成されている。

【0056】

これにより、隣り合う複数のコンタクトホール８０に挟まれた層間絶縁膜４０において、コンタクトホール８０の側壁面８０Ａ上および層間絶縁膜４０の上面４０Ａ上は、バッファ膜形成工程以降にバッファ膜５１により覆われる。ソース電極５２形成工程や合金化アニール工程において層間絶縁膜４０およびゲート絶縁膜２０に含まれるＳｉＯ₂は露出していないため、ソース電極５２に含まれるＡｌとＳｉＯ₂とが接触して反応することを、より確実に抑制することができる。バッファ膜５１が導電性を有する材料からなる場合には、バッファ膜５１はソース電極５２を介してソース領域１５と電気的に接続されている。

【0057】

次に、本実施の形態に係る半導体装置の製造方法について説明する、本実施の形態に係る半導体装置の製造方法は、基本的には実施の形態１と同様の工程を備えるが、バッファ膜をエッチングする工程（Ｓ７０）において、層間絶縁膜４０の上面４０Ａ上にもバッファ膜５１を残存させる点で異なる。これにより、工程（Ｓ７０）後に実施されるオーミック電極形成工程（Ｓ８０）において、隣り合う複数のコンタクトホール８０に挟まれた層間絶縁膜４０は、バッファ膜５１に覆われて露出していない。そのため、合金化アニール工程（Ｓ８４）においてソース電極５２に含まれるＡｌが移動する場合にも、ＡｌとＳｉＯ₂との反応を抑制することができる。

【0058】

また、本実施の形態において、ソース電極５２は、層間絶縁膜４０上において任意に形状で構成されていてもよい。本実施の形態においては、層間絶縁膜４０上においてバッファ膜５１の端部が形成されないため、ソース電極５２の構成は、バッファ膜５１による制限を受けない。例えば、図３を参照して、ソース電極５２は、層間絶縁膜４０上において全面を覆うように形成されてもよい。この場合には、隣り合う複数のソース領域１５およびコンタクト領域１６を、ソース配線６０に加えてソース電極５２によっても電気的に接続することができる。また、この場合には、第１金属膜のエッチング工程（Ｓ８２）を省略することができる。

【0059】

このように、本実施の形態に係る半導体装置およびその製造方法を用いても、本発明の実施の形態１に係る半導体装置およびその製造方法と同様の効果を得ることができる。

【0060】

（実施の形態３）
次に、本発明の実施の形態３に係る半導体装置およびその製造方法について説明する。図４を参照して、本実施の形態に係る半導体装置は、基本的には、実施の形態１に係る半導体装置と同等の構成を備えるが、バッファ膜５１において、コンタクトホール８０の底面８０Ｂと反対側に位置する端部５１Ａが側壁面８０Ａ上に形成されており、層間絶縁膜４０上に位置するソース電極５２の端部５２Ａは、バッファ膜５１の端部５１Ａよりコンタクトホール８０の底面８０Ｂ側に形成されている点で異なる。本実施の形態に係る半導体装置としてのＭＯＳＦＥＴ１においては、バッファ膜５１およびソース電極５２は、層間絶縁膜４０の上面４０Ａ上に形成されていない。

【0061】

また、本実施の形態に係る半導体装置の製造方法は、基本的には実施の形態１と同様の工程を備えるが、バッファ膜をエッチングする工程（Ｓ７０）において、層間絶縁膜４０の上面４０Ａ上に形成されたバッファ膜５１が全面除去され、かつ、コンタクトホール８０の側壁面８０Ａ上および底面８０Ｂ上に形成されたバッファ膜５１の一部が除去される点で異なる。さらに、第１金属膜をエッチングする工程（Ｓ８２）において、第１金属膜の端部は、バッファ膜５１の端部５１Ａよりもコンタクトホール８０の底面８０Ｂ側に位置するように形成される点で異なる。これにより、合金化アニール工程において、ソース電極５２に含まれるＡｌが移動してもバッファ膜５１を超えて層間絶縁膜４０と反応することを抑制することができる。

【0062】

このように、本実施の形態に係る半導体装置およびその製造方法を用いても、本発明の実施の形態１に係る半導体装置およびその製造方法と同様の効果を得ることができる。

【0063】

また、上述した各実施の形態において、ソース電極５２は、これと同様にキャリア供給機能を有する電極であればよく、たとえばＩＧＢＴのエミッタ電極等を採用することができる。

【0064】

以上のように本発明の実施の形態について説明を行なったが、今回開示された実施の形態はすべての点で例示であって、制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなく特許請求の範囲によって示され、特許請求の範囲と均等の意味、および範囲内でのすべての変更が含まれることが意図される。

【産業上の利用可能性】

【0065】

本発明の半導体装置およびその製造方法は、アルミニウムを含む電極と絶縁膜との反応を抑制することが要求される半導体装置およびその製造方法において特に有利に適用される。

【符号の説明】

【0066】

１ ＭＯＳＦＥＴ、１０ 基板、１１ ベース基板、１０Ａ，１１Ａ，１１Ｂ 主表面、１２ 半導体層、１３ ドリフト領域、１４ ボディ領域、１５ ソース領域、１６ コンタクト領域、２０ ゲート絶縁膜、３０ ゲート電極、４０ 層間絶縁膜、４０Ａ 上面、５１ バッファ膜、５１Ａ 端部、５２ ソース電極、５２Ａ 端部、６０ ソース配線、７０ ドレイン電極、８０ コンタクトホール、８０Ａ 側壁面、８０Ｂ 底面。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】