特許 6069369 プロセス変動バンドを用いた集積回路レイアウト設計法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6069369

(24)【登録日】2017年1月6日

(45)【発行日】2017年2月1日

(54)【発明の名称】プロセス変動バンドを用いた集積回路レイアウト設計法

(51)【国際特許分類】

   G06F 17/50 20060101AFI20170123BHJP

   G03F 1/36 20120101ALI20170123BHJP

【ＦＩ】

   G06F17/50 666S

   G03F1/36

【請求項の数】22

【全頁数】43

(21)【出願番号】特願2015-81(P2015-81)

(22)【出願日】2015年1月5日

(62)【分割の表示】特願2010-261858(P2010-261858)の分割

【原出願日】2005年5月6日

(65)【公開番号】特開2015-109099(P2015-109099A)

(43)【公開日】2015年6月11日

【審査請求日】2015年1月5日

(31)【優先権主張番号】60/568,849

(32)【優先日】2004年5月7日

(33)【優先権主張国】US

(31)【優先権主張番号】60/655,837

(32)【優先日】2005年2月23日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】500241860

【氏名又は名称】メンター・グラフィクス・コーポレーション

(74)【代理人】

【識別番号】100078282

【弁理士】

【氏名又は名称】山本 秀策

(74)【代理人】

【識別番号】100113413

【弁理士】

【氏名又は名称】森下 夏樹

(72)【発明者】

【氏名】ファン エー． トレス ロブレス

【審査官】 松浦 功

(56)【参考文献】

【文献】 特開平０７−１７５２０４（ＪＰ，Ａ）

【文献】 特開２００２−１３１８８２（ＪＰ，Ａ）

【文献】 特開２００１−３５０２５０（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００３／０２０８７２８（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｆ １７／５０

Ｇ０３Ｆ １／００ − １／８６

(57)【特許請求の範囲】

【請求項1】

フォトリソグラフィプロセスを用いてウェハ上に作成されるべき複数の対象物を定義する集積回路設計を検証する方法であって、前記方法は、
ウェハ上に作成されるべき複数の対象物を定義する集積回路レイアウトの全てまたは一部を受け取ることと、
前記複数の対象物のうち選択された１つ以上の対象物のそれぞれに対して、一組の２つ以上の既知のフォトリソグラフィプロセス条件の下でそれぞれの対象物の２つ以上の画像を計算することによってＰＶバンドを定義することであって、前記ＰＶバンドは、最小サイズを有する内端と最大サイズを有する外端とを含み、前記最小サイズは、前記選択された対象物が、前記一組の既知のフォトリソグラフィプロセス条件下で前記ウェハ上にどのように印刷されるかをシミュレーションするために用いられ、前記最大サイズは、前記選択された対象物が、前記一組の既知のフォトリソグラフィプロセス条件の全てではないがいくつかの条件下でウェハ上にどのように印刷されるかをシミュレーションするために用いられる、ことと、
１つ以上の設計ルールを用いて前記ＰＶバンドのうちの少なくとも１つを解析することにより、前記集積回路設計を検証することと
を含む、方法。

【請求項2】

パターン移動画像に対してブール演算を実行することによって前記最小サイズを決定することにより、前記対象物が、前記一組のフォトリソグラフィプロセス条件の全ての条件下でウェハ上にどのように印刷されるかをシミュレーションすることと、
１つ以上の設計ルールを用いて前記対象物の前記最小サイズを解析することにより、前記集積回路設計を検証することと
をさらに含む、請求項１に記載の方法。

【請求項3】

ウェハ上に作成されるべき前記複数の対象物のうちの１つ以上の対象物に対して関心領域を定義することと、
１つの対象物に対する前記ＰＶバンドと前記定義された関心領域とを比較することにより、前記対象物が前記ウェハ上に正しく作成されるかどうかを検証することと
をさらに含む、請求項１または請求項２のいずれかに記載の方法。

【請求項4】

集積回路設計を検証する方法であって、前記方法は、
フォトリソグラフィプロセスを用いて作成されるべき１つ以上の対象物を定義するレイアウトまたは前記レイアウトの一部を受け取ることと、
コンピュータを用いて、２つ以上の変動するフォトリソグラフィプロセス条件下でどのようにして前記１つ以上の対象物のうちの少なくとも１つの対象物が印刷されるかをシミュレーションすることにより、前記２つ以上のプロセス条件のうちのそれぞれのプロセス条件下で前記少なくとも１つの対象物に対する端変位データを生成することと
前記少なくとも１つの対象物に対する前記端変位データを結合することにより、１つ以上のＰＶバンドを生成することと、
１つ以上の設計ルールを用いて前記１つ以上のＰＶバンドを解析することにより、前記集積回路設計を検証することと
を含む、方法。

【請求項5】

作成されるべき各対象物は、レイアウトデータベースの１つの層における複数の多角形の頂点として定義され、各ＰＶバンドは、前記レイアウトデータベースの１つの層における複数の頂点として格納される、請求項４に記載の方法。

【請求項6】

各ＰＶバンドは、頂点の集合として定義された、内端および外端、または、外端のみを含むことが可能である、請求項５に記載の方法。

【請求項7】

前記ＰＶバンドの前記内端および外端に対する前記頂点は、別々のデータ層に格納されている、請求項６に記載の方法。

【請求項8】

前記ＰＶバンドは、前記ＰＶバンドの領域、外周または長さのうちの１つ以上を計算する設計ルールを用いて解析される、請求項４〜７のいずれか一項に記載の方法。

【請求項9】

前記ＰＶバンドの領域によって２つ以上のレイアウトをランク付けすることにより、どのレイアウト設計がプロセス変動の影響をより受けやすいかを決定することをさらに含む、請求項４〜８のいずれか一項に記載の方法。

【請求項10】

各対象物に対して関心領域を決定することと、１つ以上の設計ルールを用いて各対象物に対する前記１つ以上のＰＶバンドと対応する関心領域とを比較することとをさらに含む、請求項４〜９のいずれか一項に記載の方法。

【請求項11】

前記ＰＶバンドまたはそれから導出された特性と前記関心領域との比較結果に基づいて、２つ以上のレイアウト設計をランク付けすることをさらに含む、請求項１０に記載の方法。

【請求項12】

前記ＰＶバンドは、変動するプロセス条件を用いて前記対象物のイメージを計算することによって生成される、請求項４〜１１のいずれか一項に記載の方法。

【請求項13】

前記ＰＶバンドは、プロセス変数の分布関数を用いて前記対象物を畳み込むことによって生成される、請求項４〜１２のいずれか一項に記載の方法。

【請求項14】

フォトリソグラフィプロセスを用いてウェハ上に作成されるべき複数の対象物を定義する集積回路設計を検証する方法であって、前記方法は、
ウェハ上に作成されるべき１つ以上の対象物を定義する集積回路レイアウトの全てまたは一部を受け取ることと、
コンピュータを用いて、パターン移動画像に対してブール演算を実行することによって最大の端変位を決定することにより、前記１つ以上の対象物が、変動するフォトリソグラフィプロセス条件の２つ以上の組のそれぞれの下でウェハ上にどのように印刷されるかをシミュレーションすることと、
前記最大の端変位を結合することにより、前記対象物のうちの少なくとも１つに対して最大の結合された端変位を生成することと、
１つ以上の設計ルールを用いて前記対象物の前記最大の結合された端変位を解析することにより、前記集積回路設計を検証することと
を含む、方法。

【請求項15】

前記パターン移動画像に対してブール演算を実行することによって最小の端変位を決定することにより、前記１つ以上の対象物が、変動するプロセス条件の前記２つ以上の組のそれぞれの下でウェハ上にどのように印刷されるかをシミュレーションすることと、
前記最小の端変位を結合することにより、前記対象物のうちの少なくとも１つに対して最小の結合された端変位を生成することと、
１つ以上の設計ルールを用いて前記対象物の前記最小の結合された端変位を解析することにより、前記集積回路設計を検証することと
をさらに含む、請求項１４に記載の方法。

【請求項16】

各対象物に対して、一組の２つ以上の既知のフォトリソグラフィプロセス条件下でそれぞれの対象物の二つ以上の画像を計算することによってＰＶバンドを定義することをさらに含み、前記ＰＶバンドは、前記最大の結合された端変位に対応する外端と前記最小の結合された端変位に対応する内端とを有し、前記最大の結合された端変位は、前記対象物が、いくつかのプロセス条件下でどのように印刷されるかをシミュレーションするために用いられる、請求項１５に記載の方法。

【請求項17】

ウェハ上に作成されるべき前記対象物のうちの１つ以上の対象物に対して関心領域を定義することと、対象物に対する前記ＰＶバンドと前記定義された関心領域とを比較することにより、前記対象物が前記ウェハ上に正しく作成されるかどうかを検証することとをさらに含む、請求項１６に記載の方法。

【請求項18】

前記解析することは、前記最小の結合された端変位の領域、外周または長さのうちの１つ以上を計算する設計ルールを用いて前記対象物の前記最小の結合された端変位を解析することを含む、請求項１４〜１７のいずれか一項に記載の方法。

【請求項19】

レイアウト内の全てのＰＶバンド内の領域の量によって２つ以上のレイアウトをランク付けすることにより、どのレイアウト設計がプロセス変動の影響をより受けやすいかを決定することをさらに含む、請求項１４〜１８のいずれか一項に記載の方法。

【請求項20】

各対象物に対して関心領域を決定することと、１つ以上の設計ルールを用いて各対象物に対する前記最小の結合された端変位と対応する関心領域とを比較することとをさらに含む、請求項１４〜１９のいずれか一項に記載の方法。

【請求項21】

それから導出された前記最小の結合された端変位と前記関心領域との比較結果に基づいて、２つ以上のレイアウト設計をランク付けすることをさらに含む、請求項２０に記載の方法。

【請求項22】

複数のコンピュータ読み取り可能な命令を含むコンピュータ読み取り可能な媒体であって、前記命令は、コンピュータによって実行されると、請求項１〜２１のいずれか一項に記載の方法を実行することを前記コンピュータに行わせる、コンピュータ読み取り可能な媒体。

【発明の詳細な説明】

【技術分野】

【0001】

（発明の分野）
本発明は、一般に、フォトリソグラフィプロセスに関連し、特に、プロセス変動による製造可能性に対する集積回路設計の検証方法に関する。

【背景技術】

【0002】

（発明の背景）
従来の集積回路設計プロセスにおいて、回路設計者は、集積回路がどのような機能を行うかという、概念的な考えから始める。回路設計者は、次に、コンピュータ上で回路設計を作成し、回路が所望のように作動するか確認するために、一つ以上のツールを使用して回路設計を検証する。この段階での設計は、一般的に回路図として考察されることにより表されうるが、また、コンピュータ内で高レベルの概要としても表されうる。

【0003】

これらの概要は、次に、製作のために、回路要素の物理的な定義へと変換される。これらの定義は、しばしば、回路レイアウトと呼ばれ、トランジスタゲート、コンデンサ、抵抗配線ワイヤ等の製作のための物理的要素として、幾何学的境界を示す。複数のデータフォーマットが、ＧＤＳ−ＩＩおよびＯＡＳＩＳ^ＴＭを含む、これらの物理的レイアウトを示すために作成される。しばしば、回路の各物理的レイアウトは、対応するデータ層をもち、これは、前記データ層で要素の多角形境界を示すためである。

【0004】

回路レイアウトが定義されると、追加の変動チェックが行われる。これらの変動チェックのいくつかは、物理的構造が正確に所望の電気的作用を示すかを確認するためである。これは、一般的にＬＶＳ（レイアウト対回路図またはレイアウト対ソース）と呼ばれる。寄生抵抗および電気容量のさらなる摘出が行われ、レイアウトに対する回路の動的作用も推定される。このステップは、従来、寄生摘出と呼ばれる。

【0005】

他の変動チェックは、回路のレイアウトが特定のプロセスで製造されるか確認するために、実行される。例えば、レイアウトは、回路が特定の製造プロセスで製造不可能である、違反の回路要素の配置または構造を含んでいないかを確認する、一つ以上の設計ルールチェック（ＤＲＣｓ）の対象でありうる。さらに、光プロセス補正（ＯＰＣ）などの解像度向上技術（ＲＥＴｓ）を、フォトリソグラフィプロセスで生じる、予測される光学的歪みを事前に補正するために適用する。検証およびＯＰＣ補正されたレイアウトデータは、次に、所望の回路を製造するために、半導体ウェハ上にパターンを描画する選択されたフォトリソグラフィプロセスで使用される、複数のフォトリソグラフィマスクまたはレチクルを作成するために使用される。

【0006】

上述の方法は、期待されるフォトリソグラフィプロセス条件下での集積回路の製造において、よく機能するが、これらのプロセスは、変動する。例えば、変動は、ウェハ上の描画の合焦、マスクまたはレチクルを介しての照明光の量、ステッパーの位置だけでなく、どのように回路がウェハ上で作成されるかに影響する他のプロセス条件でも生じる。過去において、実際に回路を製造するために使用される条件にかかわらず、回路が意図したように作動するように、回路を設計する時に生じるプロセス変動を考慮する、信頼できる方法がなかった。従って、レイアウトが、より効果的で製造しやすいように、設計および検証工程中に、予測されるプロセス変動を考慮し、補正できるシステムが必要である。

【発明の概要】

【課題を解決するための手段】

【0007】

（発明の要旨）
上述の問題点に対処するために、本発明は、フォトリソグラフィプロセス中に生じる予想された変動に対するＩＣレイアウトを検証および／または補正するための方法である。本発明の一実施例によると、ウェハ上に作成される対象物は、プロセス条件の変動下で印刷される対象物の範囲を判断するためのモデルとした。一実施例において、範囲は、ウェハ上に印刷されると予想される対象物の最小および最大領域を特定する、プロセス変動バンド（ＰＶバンド）として保管される。ＰＶバンドは、回路が予想されたプロセス条件で製造可能かをみるために、一つ以上のルールにより解析される。

【0008】

本発明の実施例によると、異なるＩＣレイアウトは、対象物に対して作成されるＰＶバンドによる製造可能性に基づきランクづけされうる。本発明の他の実施例において、ＰＶバンドは、ＩＣレイアウトが、製造に適格かを判断するために使用されうる。
例えば、本発明は以下の項目を提供する。
（項目１）
フォトリソグラフィプロセスで作成された少なくとも二つの対象物を定義するレイアウトまたはレイアウトの一部を受け取るステップと、対象物のＰＶバンドであって、ウェハ上に印刷される上記対象物の最小および最大予想領域を定義するＰＶバンドを作成するために、対象物が、複数の異なるリソグラフィプロセス下でどのように印刷されるかをシミュレーションするステップと、設計を検証するために、一つ以上の設計ルールを使用してＰＶバンドを解析するステップと、を含む、集積回路の設計の検証方法。
（項目２）
作成される各対象物は、レイアウトのデータベース層の複数の多角形の頂点として定義され、各ＰＶバンドがレイアウトのデータベース層の複数の頂点として保存される、項目１に記載の方法。
（項目３）
各ＰＶバンドは、頂点の集まりとして定義された内端および外端、または外端のみを含んでいてもよい、項目２に記載の方法。
（項目４）
上記ＰＶバンドの上記内端および外端の頂点は、個別のデータ層に保管される、項目３に記載の方法。
（項目５）
上記ＰＶバンドは、上記ＰＶバンドの領域、周囲、または長さの一つ以上を算出する設計ルールにより解析される、項目１に記載の方法。
（項目６）
どのレイアウト設計がプロセス変動に影響を受けやすいかを判断するため、上記ＰＶバンドの領域により、二つ以上のレイアウトをランクづけするステップをさらに含む、項目５に記載の方法。
（項目７）
各対象物の対象領域を特定し、一つ以上の設計ルールを使用して、各対象物のＰＶバンドを対応する対象領域と比較するステップをさらに含む、項目１に記載の方法。
（項目８）
上記ＰＶバンドまたは上記ＰＶバンドに由来する所有物を対象領域と比較することにより、二つ以上のレイアウト設計をランクづけするステップをさらに含む、項目７に記載の方法。
（項目９）
上記ＰＶバンドが、異なる処理条件により対象物の画像を算出することにより作成される、項目１に記載の方法。
（項目１０）
ＰＶバンドが、プロセス変動の分布関数で対象物を畳み込むことにより作成される、項目１に記載の方法。
（項目１１）
コンピュータシステムにより実行される時、項目１に記載の方法を、コンピュータシステムに実施させる複数の指示を含むコンピュータ可読媒体。
（項目１２）
項目１に記載の方法を実行するため、コンピュータシステムにより実行される複数の指示を発するためにコンピュータシステムにより読まれる、電磁気の波形に組み込まれたデータ信号。
（項目１３）
所望の回路機能を実行するために、レイアウトの回路対象物の配置を定義する回路設計ツールと、フォトリソグラフィプロセスの変動の結果により、対象物がウェハ上に印刷されるように可能な変動を判断する検証ツールと、上記回路設計ツールを使用して、修正されるよう特定された一つ以上のルール違反を判断するために、対象物の可能な変動を一つ以上の設計ルールと比較するルールチェッカーとを備える、フォトリソグラフィプロセスによりウェハ上に作成される回路設計を設計および検証するためのシステム。
（項目１４）
上記検証ツールが、変動をシミュレーションするプロセスモデルを使用することにより、可能な変動を判断する、項目１１に記載のシステム。
（項目１５）
フォトリソグラフィプロセスでウェハ上に作成された複数の対象物を判断するレイアウトまたはレイアウトの一部を受け取るステップと、対象物のＰＶバンドであって、ウェハ上に印刷される上記対象物の最小および最大予想領域を定義するＰＶバンドを作成するために、対象物が、複数の異なるリソグラフィプロセス下でどのように印刷されるかをシミュレーションし、設計を検証するために、一つ以上の設計ルールを使用して上記ＰＶバンドを解析する動作を実行するリモートコンピュータシステムに、受け取ったレイアウトまたはレイアウトの一部の送信するステップと、を含む、集積回路設計の検証方法。
（項目１６）
フォトリソグラフィプロセスでウェハ上に作成される複数の対象物を定義する集積回路レイアウトを検証する方法であって、上記集積回路レイアウトの全てまたは一部を受け取るステップと、対象物が、ある特定のフォトリソグラフィプロセス条件下でウェハ上に印刷される最大領域を判定するステップと、上記集積回路設計を検証するために、一つ以上の設計ルールにより対象物の最大サイズを解析するステップと、を含む方法。
（項目１７）
対象物が、全プロセス条件下でウェハ上に印刷される最小サイズを判定し、集積回路設計を検証するために、一つ以上の設計ルールにより対象物の最小サイズを解析するステップをさらに含む、項目１６に記載の方法。
（項目１８）
各対象物に対して、ＰＶバンドが、あるプロセス条件下で対象物が印刷される最大サイズに対応する外端と、全プロセス条件下で対象物が印刷される最小サイズに対応する内端と、をもつ定義するステップをさらに含む、項目１７に記載の方法。
（項目１９）
ウェハ上に作成される一つ以上の対象物の対象領域の判定するステップと、対象物がウェハ上に正確に作成されるか検証するために、対象物のＰＶバンドを、定義された対象領域と比較するステップと、をさらに含む、項目１８に記載の方法。
（項目２０）
コンピュータにより実行される時、項目１６に記載の方法を、コンピュータに実施させる複数の指示を含むコンピュータ可読媒体。
（項目２１）
集積回路レイアウトが製造可能であることを検証する方法であって、レイアウトが「ＬＦＤクリーン」である時を特定する一連の規準を明示するステップと、少なくとも、一部の集積回路レイアウトを読取るステップと、二つ以上のシミュレーションプロセス条件下で
のレイアウトを評価するステップと、評価結果をレイアウトが「ＬＦＤクリーン」であるかを判定するために、評価の結果を明示された規準と比較するステップと、を含む方法。（項目２２）
少なくとも二つ以上の集積回路レイアウトの一部を読取るステップと、上記二つ以上のシミュレーションプロセス条件下で、上記二つ以上の集積回路レイアウトを評価するステップと、上記規準による集積回路レイアウトまたはその一部をランクづけし、上記結果を明示された規準と比較するステップと、ユーザへのランクづけを表示するステップと、をさらに含む、項目２１に記載の方法。
（項目２３）
上記レイアウトまたはその一部のランクづけが、設計変動指数（ＤＶＩ）を使用する、項目２２に記載の方法。
（項目２４）
上記レイアウトまたはその一部のランクづけが、プロセス変動指数（ＰＶＩ）を使用する、項目２３に記載の方法。
（項目２５）
ＤＶＩまたはＰＶＩが、少なくとも二つの製造可能な対象物からの情報を使用して計算され、それぞれがレイアウトの異なる物理層に対応する、項目２４に記載の方法。
（項目２６）
製造可能な対象物の生成、上記対象物に対する操作の実行、および対象物間または対象物とオペレータ間の関係についてのガイドラインの使用を含む、集積レイアウトの少なくとも一部を読取る動作を実行するために、コンピュータにより実行される、媒体に保管された複数の指示をもつ、コンピュータ可読媒体。
（項目２７）
上記対象物が、ＰＶバンドを含む、項目２６に記載の媒体。
（項目２８）
上記対象物が、明示されたプロセスモデルを使用して計算された、項目２６に記載の媒体。
（項目２９）
上記操作が、ブール演算を含む、項目２６に記載の媒体。
（項目３０）
上記操作が、遠隔操作を含む、項目２６に記載の媒体。
（項目３１）
上記操作が、領域操作を含む、項目２６に記載の媒体。
（項目３２）
上記ガイドラインが、設計ルールを含む、項目２６に記載の媒体。
（項目３３）
上記ガイドラインが、製造可能ルールを含む、項目２６に記載の媒体。
（項目３４）
集積回路レイアウトの検証方法であって、複数のプロセス条件下での製造中、特定の回路層に生じやすい端配置の変動表示を生成するステップと、これらの変動において製造された回路に関連する電気性質を摘出するステップと、これらの変動において製造された回路の電気的タイミングを評価するステップと、を含む、方法。

【図面の簡単な説明】

【0009】

本発明の前述の側面および多くの付随する利点は、添付の図と関連して、以下の詳細な説明の参照により理解が深まり、より容易に解釈されるだろう。

【図0A】図０Ａ〜０Ｄは、本発明の一実施例による、簡略化したＩＣレイアウト、対応するＰＶバンドおよび変動プロセスの一部を示す。

【図0B】図０Ａ〜０Ｄは、本発明の一実施例による、簡略化したＩＣレイアウト、対応するＰＶバンドおよび変動プロセスの一部を示す。

【図0C】図０Ａ〜０Ｄは、本発明の一実施例による、簡略化したＩＣレイアウト、対応するＰＶバンドおよび変動プロセスの一部を示す。

【図0D】図０Ａ〜０Ｄは、本発明の一実施例による、簡略化したＩＣレイアウト、対応するＰＶバンドおよび変動プロセスの一部を示す。

【図0E】図０Ｅは、本発明の実施例が実行された、典型的なコンピュータシステムを示す。

【図1】図１は、５００ｎｍ、３５０ｎｍ、２５０ｎｍ、および１８０ｎｍプロセスの最大達成可能歩留まりを示す。

【図2】図２は、サブ波長ギャップおよび最大達成可能歩留まりの相関性を示す。

【図3】図３は、中間焦点のずれを示す。ウェハの要素（Ｉａ）、フィールド毎の焦点のずれ残差（系統的ウェハ要素の除去）（Ｉｂ）およびフィールド毎の残差。

【図4】図４は、ダイ内のパラメータ変動対テクノロジ生成に起因する最大周波数の減少を示す。

【図5】図５は、典型的なＩＣ設計フローを示す。

【図6】図６は、短絡（Ａ）およびオープン（Ｂ）欠陥を描写する臨界領域の計算を示す。

【図7】図７は、１３０ｎｍ標準セルの対照ベースに基づくＤＦＭ最適化の例を示す。基本のレイアウト（Ａ）、中間のレイアウト（Ｂ）、および最適なレイアウト（Ｃ）。

【図8】図８は、高感度の機能検出を示す。代表的なポリ層（Ａ）および代表的なコンタクト配列（Ｂ）。

【図9】図９は、９０ｎｍプロセスのピンチ欠陥（pinch−failure）モデルを示す。表面は、欠陥とロバストな印刷間の境界を示す。

【図10】図１０は、制限された設計ルールの例を示す。典型的（Ａ）およびより製造可能（Ｂ）なＳＲＡＭセルのポリシリコン層。

【図11】図１１は、本発明の一実施例によるＰＶバンドの算出を示す。プロセスウィンドウ内の全てのポイントで、パターンの移動描画が算出される。ＰＶバンド内の領域は、常に印刷領域と対応し、バンド（グレー）は、印刷および非印刷間の境界の問題位置を示す変動領域と対応する。

【図12】図１２は、本発明の一実施例における、ＰＶバンドの要素を示す。内側のＰＶバンド端は、印刷可能性と変動領域間の境界である。外側のＰＶバンド端は、変動と非印刷可能性領域間の境界である。

【図13】図１３は、本発明の一実施例における、実質対相対ＰＶバンドを示す。

【図14】図１４は、複数の層からなるレイアウトを示し、最終の複合感度は、接続照準線および非接続照準線に沿った、比較された全ての個別の感度の組み合わせである。Ａは概念を示し、Ｂは、１３０ｎｍセルの実際の状態を示す。

【図15】図１５は、本発明の一実施例において、本発明で提案された方法を使用して改善された設計フローを示す。

【図16】図１６は、本発明の一実施例における、典型的な設計ルール（左）対ＰＶバンド設計ルール（右）を示す。

【図17】図１７は、一層ＰＶバンド相互作用を示す。ＰＶバンドの内部および外部間隔が、合格／不合格の判定基準を決定する。

【図18】図１８は、二層ＰＶバンド相互作用を示す。閉鎖ルールは、不完全な重複の存在により決定される。

【図19】図１９は、二層ＰＶバンド相互作用を示す。異なる位相環境。

【図20】図２０は、複数のプロセスノードの配置／独立領域を示す。

【図21】図２１は、パターン移動中に関与する４つのメカニズムの一般的な範囲を示す。化学金属研磨（ＣＭＰ）、光学フレア、エッチ、および光学近接。

【図22】図２２は、解析および修正（Ａ）、解析目的におけるデバイスの機能性を判断するための電気情報と製造情報の連結（Ｂ）のＤＦＭモデル提案を示す。

【図23】図２３は、プロセスウィンドウの５ポイントで、ＳＲＡＦを用いた９０ｎｍの独立した機能を示す。

【図24】図２４は、複数のプロセウ条件の密度計算を示す。

【図25】図２５は、明確なフィールド線の照射量と焦点のずれの効果を示す。４つのプロセスコーナーを示す（左）。応答コーナーを示す（右）。

【図26】図２６は、明白なフィールド、暗い特徴のＣＤでの量、焦点のずれ、およびマスクバイアス変動とそれらの影響を示す。

【図27】図２７は、ｎ埋込層のプロセスおよび設計変動指数を示す。１３０ｎｍプロセス（Ａ）および９０ｎｍプロセス（Ｂ）。ｎ埋込層は、一般的に大規模な構成を含む。

【図28】図２８は、コンタクト層のプロセスおよび設計変動指数を示す。１３０ｎｍプロセス（Ａ）および９０ｎｍプロセス（Ｂ）。

【図29】図２９は、ポリシリコン層のプロセスおよび設計変動指数を示す。１３０ｎｍプロセス（Ａ）および９０ｎｍプロセス（Ｂ）。

【図30】図３０は、基本的な初期の物理的な構成を示す。

【図31】図３１は、イベント定義を示す。全てのリソグラフプロセス条件に対して、１３イベントのサンプルをとった。

【図32】図３２は、テストセル（Ａ）の最適な１３０ｎｍの物理的構成、および全層（Ｂ）の個々のＰＶバンドを示す。

【図33】図３３は、コンタクト（１３０ｎｍテクノロジ）の製造可能指数を示す。オリジナルセル（Ａ）および最適化されたセル（Ｂ）。

【図34】図３４は、ポリシリコン（１３０ｎｍテクノロジ）の製造可能を示す。オリジナルセル（Ａ）および最適化されたセル（Ｂ）。

【図35】図３５は、コンタクト（９０ｎｍテクノロジ）の製造可能指数を示す。９０ｎｍに縮小されたオリジナル１３０ｎｍセル（Ａ）および９０ｎｍに縮小された最適化された１３０ｎｍセル（Ｂ）。

【図36】図３６は、同じトランジスタの全焦点およびエネルギー量のＣＤ動作を示す、焦点露光「Bossung」グラフを示す。

【図37】図３７は、製造中のプロセス変動における設計の電気解析を示す。

【図38】図３８は、ＥＤＯＣＥＯ要素を示す。

【図39】図３９は、クロック要素結果を示す。ＯＰＣ（Ａ）ありおよびＯＰＣ（Ｂ）なしの量（前方水平軸）、焦点（ページ平面軸に対して垂直）および信号到達時間（垂直軸）。

【図40】図４０は、非クロック要素を示す。ＯＰＣ（Ａ）ありおよびＯＰＣ（Ｂ）なしの量（前方水平軸）、焦点（ページ平面軸に対して垂直）および信号到達時間（垂直軸）。

【図41】図４１は、元のセルタイミングを示す。ＦＦ、ＳＳ、ＴＴ、ＳＦ、およびＦＳ ＳＰＩＣＥモデルを使用した、イベント３の信号到達時間。

【図42】図４２は、最適化されたセルタイミングを示す。ＦＦ、ＳＳ、ＴＴ、ＳＦ、およびＦＳ ＳＰＩＣＥモデルを使用した、イベント３の信号到達時間。

【図43】図４３は、より一貫したタイミングに変換するパターンの確実性を示す（基準ＳＰＩＣＥモデルを示す）。

【発明を実施するための形態】

【0010】

（好ましい実施形態の詳細な説明）
上述のように、本発明は、製造工程で予想される変動により、集積回路および設計を検証および／または分類するためのシステムである。本発明は、集積回路の作成に関して説明されているが、本発明の技法は、プロセス変動における、あらゆる製造工程に適用することができることが理解される。そのような工程の例は、これに制限されないが、マスクバイアス、重層エラー、膜積層体厚変動、マスク層エラー、後露光焼成温度、レジスト生成時間、および後露光焼成時間を含む。本発明が適用されてもよい、リソグラフ的に組立
てられた他のデバイスは、微小電気機械システム（ＭＥＭＳ）、ディスクドライブの磁気ヘッド、フォトデバイス、回折光学素子、生体分子を移動させるナノチャンネル等を含んでよい。

【0011】

図０Ａは、対の対象物または半導体ウェハ上に作成される機能１０、１２を含む簡略化した集積化路レイアウトを示す。従来のリソグラフィ工程において、ＩＣ設計のレイアウトは、順次対応する多角形を定義する複数の頂点として対象物を定義する、ＧＤＳ−ＩＩまたはＯＡＳＩＳ^ＴＭなどのレイアウトフォーマットに保管される。頂点間で定義される多角形の端は、付加的に、より小さい端部分にさらに細分化され、ウェハ上の多角形の製造可能性を確実にするために使用される。

【0012】

図０Ｂは、光プロセス補正（ＯＰＣ）などの解像度向上技術（ＲＥＴ）が実行された後の多角形を示す。示された例では、ＯＰＣツールは、フォトリソグラフィ印刷工程中に生じる行端、短縮および他の歪みを補正するために、外向きの多角形のコーナーで見られる端部分をバイアスすることにより、多角形を修正する。

【0013】

図０Ｂに示す機能１０、１２のＯＰＣ修正レイアウトは、光学的歪みを補正するが、そのような歪みは、一般的に一連の既知のプロセス条件を想定して計算される。しかし、上述のように、プロセス条件は、ウェハごとまたはウェハ内のチップごとに変動可能である。変動してもよいプロセス条件の例は、これに制限されないが、焦点、量、エッチング工程、研磨変動等を含む。

【0014】

どのようにプロセス変動がウェハ上に作成される対象物に影響するかを考慮し、本発明の一実施例は、プロセス条件の変動下で、対象物がどのようにウェハ上に印刷されるかを予測する、プロセス変動バンド（ＰＶバンド）を算出する。図０Ｃに示すように、各ＰＶバンドは、全プロセス条件下で印刷されるとき、対象物がウェハ上に占める予想される最小領域を定義する内端１４を含む。ＰＶバンドは、ある特定のプロセス条件下で印刷されるとき、対象物により占められてもよい最大領域を定義する外端１６も含む。内端１４と外端１６の間のスペースは、対象物の端がプロセス条件により印刷されてもよい不明確な領域を定義する。同様に、ＰＶバンドは、もし対象物が、ある特定のプロセス条件下で全く印刷されないなら、内端が欠けてもよい。

【0015】

本発明の一実施例において、ＰＶバンドは、複数のプロセス条件下で、複数の対象物のシリコン画像を算定することにより算出される。図０Ｄに示すように、代表的なプロセスは、通常、プロセスの変化が、ウェハ上の所望の効果を変動させるガウス型の分布をもつ。プロセス変動は、ウェハ上の対象物の最終端位置を予想するために使用される、印刷される端の位置、端密度の勾配または複数の他の要因に影響してもよい。一実施例において、空間対象物は、プロセスの基準条件と同様、基準を中心とする複数のサンプルポイントで算出される。これらのポイントは、一般的に、実際のプロセス変動に詳しいユーザにより提供される。

【0016】

空間対象物が算定される複数のプロセスポイント増加は、ＰＶバンドを算出するために必要とされるプロセス時間を増大することで、ＰＶバンドの形状の精度を上げる。例えば、空間対象物が、プロセスにおいてＮ可変を想定して算出され、空間対象物が、各可変においてＭ値で算定されるなら、Ｎ^＊Ｍ空間対象物の合計は、各対象物に対して算出される。一実施例において、対象物の最小印刷を作成する組み合わせは、ＰＶバンドの内端として選択され、対象物の最大印刷を作成する空間対象物は、ＰＶバンドの外端として選択される。

【0017】

理解されるように、さらなるプロセス変動が解析、および／または、さらなるポイント
が各プロセスで解析されるなら、算出される複数の空間対象物は、幾何学的に増加する。各空間対象物の算出は、多重プロセッサまたは並列プロセスコンピュータシステムにより処理されるが、ＰＶバンドを算出するために必要とされる時間は、いくつのプロセス変動および各プロセスのいくつのサンプルポイントが解析されるかを選択する要因である。算出されなければならない空間対象物の数を減らすための一技法は、以下でさらに詳細に記述される。

【0018】

本発明の一実施例において、選択されたＰＶバンド内端および外端は、ＯＡＳＩＳデータファイルの個別データ層、ＧＤＳＩＩファイルの個別の層または他のレイアウトデータベース表示として保存される。各データ層は、ＰＶバンド内端または外端の形状を定義する複数の頂点を含む。代替として、単一データ層が、ＰＶバンドの両端を含むことが可能である。

【0019】

異なるプロセス条件の変動下で空間対象物を算出するための代替として、例えば、所望のレイアウトを、プロセス条件の変動の表示であるガウス関数で畳み込むことにより、異なるプロセス条件で生じる変動を予測することも可能である。

【0020】

ＰＶバンドがウェハ上に作成される対象物に対して算出されると、設計が適切な基準に達しているか、または回路レイアウトの変動が作成される必要があるかを判断するために、対象物の代替として、プロセスがＰＶバンドで実行される。例えば、図０Ｃで示すように、ＰＶバンドの外端は、対象物１０および１２が共に交差し、ある特定のプロセス条件下でショート回路を作り出すことを示す。従って、設計者はこの事実に警戒し、例えば、対象物がプロセス条件にかかわらず正確に製造されるように、対象物１０、１２の間のスペースを増加またはレイアウトを再編成することにより、レイアウトを変更することが可能である。本発明は、製造プロセス変動の感度により、二つ以上のレイアウトを比較するためにも使用される。一実施例において、対象物のＰＶバンドにより占められた領域は、プロセス条件の変化に対する対象物の感度を示す。一般的に、領域が小さければ、レイアウトは、製造プロセスでの変動に対して感度が低い。レイアウトの全ＰＶバンドの領域を合計することにより、異なるレイアウトがランクづけされる。レイアウトは、異なる回路設計を表すことが可能、または修正が設計の製造可能性を改善したかを判断するために、同一設計の反復を表してもよい。

【0021】

さらに、以下に詳細に説明するが、対象領域は、異なる対象物または機能タイプにより定義することができる。例えば、近接または回路バイアスは、機能の比較に対して標準を定義する対象領域をもつことができる。対象物のＰＶバンドは、対象物がウェハ上に正確に形成されるかどうかチェックするために、対象領域と比較される。代替的に、ＰＶバンドの幅、領域、周囲、オフセット、包囲空間、相対的な距離および重複部などのＰＶバンドに由来する特性は、対象領域と比較される。設計者が理想的な標準から一番異なる対象物を再設計できるように、各対象物は、比較によりランクづけすることが可能である。

【0022】

図０Ｅは、本発明を導入するために使用されるコンピュータシステムの一実施例である。コンピュータのみ、またはコンピュータシステムにリンクするコンピュータ５０は、コンピュータ可読媒体５２または通信リンク５４を介して一連の実行可能指示を受け取る。コンピュータ５０は、本発明のレイアウトおよび設計検証方法を実行するために、一連の指示を実行する。

【0023】

レイアウトは、集積回路で作成される複数の対象物を定義するデータベース５６（またはコンピュータ５０上で実行される回路設計ツールで作成されてもよい）から受け取られる。上述および以下で詳細に説明されるように、コンピュータシステムは、レイアウトを解析する。一実施例において、指示は、コンピュータシステムにレイアウトまたはその一
部を読み取らせ、レイアウト設計が与えられた可変なプロセス条件で製造可能かどうかを判断するために、一つ以上の設計ルールで解析されるＰＶバンドを作成する。一実施例において、コンピュータシステムは、レイアウトで製造不可能な領域または特定の対象物を設計者に警告、またはプロセス変動の感度により多様なレイアウトまたは設計をランクづけすることができる。

【0024】

もし、レイアウトが、ＰＶバンドを解析するために使用されるルールのエラーまたは違反を含んでいなければ、レイアウトは、「ＬＦＤクリーン」または設計が選択されたフォトリソグラフィプロセスにより製造可能であると示すその他の表示を宣言する。ここで、ＬＦＤは、「Ｌｉｔｈｏ−Ｆｒｉｅｎｄｌｙ Ｄｅｓｉｇｎ」を意味する頭字語である。これは、製造に「合格」した設計ルール違反がない「ＤＲＣクリーン」のレイアウトのように、製造に「合格」した製造可能性エラーが検知されないレイアウトおよび設計に対して、現在使用されている用語である。所望するなら、製造可能性が確認されると所望の電気性質をもっていることを確実にするために、付随ツールが、設計またはレイアウトを解析することができる。コンピュータシステム５０は、次に、通信リンク６０を介して、または一つ以上のコンピュータ可読媒体６２で検証されたレイアウトまたは設計をマスク書き込みツール７０へ転送する。マスク書き込みツールは、次に、選択されたフォトリソグラフィプロセスを使用して設計の仕様により、ＩＣを作成するために使用される複数のマスクまたはレチクルを作成する。

【0025】

代替的に、コンピュータシステム５０は、レイアウトの全部または一部をワイヤまたはワイヤレス通信リンク７４を介してリモートコンピュータシステム８０に送信する。本リモートコンピュータシステム８０は、米国内または外でもよい。リモートコンピュータシステム８０は、レイアウトのＰＶバンドを作成および／または解析することができ、一つ以上の設計ルールでＰＶバンドを解析できる。チェックにより、訂正されたレイアウトは、通信リンク７４を介してコンピュータシステム５０に返信される。代替的に、コンピュータシステム８０は、訂正されたレイアウトを、直接、マスク書き込みツール７０に送信できる。

【0026】

上述のように、集積回路（ＩＣｓ）の設計段階中、電気設計者は、機能および実装検証に依存する。客観的な機能検証は、設計の電気的正確性を判断するためである。実装検証は、ＩＣ設計が、商業的に実行可能な充分な量のＩＣ製品を生産することを保証する。

【0027】

９０ｎｍデバイスの大量生産に取り組み、６５ｎｍの試作品生産に入り、４５ｎｍおよび３２ｎｍプロセスの活発な研究を実施しても、明確な傾向が一つある。それは、集積回路の組み立てに必要な製造と設計プロセスの相互依存は、実装検証設計ルールのプロセスの不十分な説明が、先端のマイクロ電子デバイスの良好な生産を危うくするという点に達したことである。

【0028】

既存の実装検証設計ルールは、性質上、主に幾何学的（例えば、間隔、包囲空間、幅、接続性、領域チェック）である。これらの幾何学的ルールは、光学、化学および電気現象を含む、複雑な製造行為の実験上の概算である。残念なことに、プロセスおよび設計コミュニティは、設計者に伝達される現在のプロセス情報が、もはや十分ではないことを認めている。設計段階の適切なプロセス情報欠如の証拠は、取得歩留まり学習曲線および最大到達可能歩留まり情報の形で定量化されている。そのようなデータの研究は、過去のプロセスジェネレーションにおいて、半ミクロンから１８０ｎｍの歩留まりの減少を示す。

【0029】

より新しいプロセスジェネレーションが、なぜ低い最大達成可能歩留まり（図１に示すように）を生じるかを理解するために、歩留まり損失を生み出すメカニズムを理解するこ
とが重要である。歩留まり損失メカニズムは、不規則と系統的の二つのグループに分類することができる。不規則の分類は、粒子汚染、傷、溶剤浸漬、残物、量または焦点を含み、製品の製造中でのみ最小限に抑えられる。二番目の分類は、原則として、事前に補正できる、予測可能で再現可能な現象に起因する。例えば、光学近接補正を導入することにより、リソグラフィ誘発された、イソ密度のバイアスを防ぐことが可能である。同様に、擬似充填の挿入は、一般的に、化学的および機械的研磨（ＣＭＰ）または異種密度環境により誘発される光学フレアから生じる、機能劣化を最小限に抑えるために使用される。

【0030】

従来、歩留まり損失の不規則要素を最小化するための強い傾向があり、デバイスの表面に付着する粒子濃度の減少を、特に強調している。１９９５年に、ＳｔａｐｐｅｒおよびＲｏｓｎｅｒｉｎは、重要な所見を挙げた。「欠陥サイズの反立方体確率分布関数は、興味深い結果をもつ。フォトリソグラフィパターン、つまり、チップ寸法の基本的ルールを直線的に収縮すると、不規則な欠陥歩留まりが不変を保持させる。」この所見が正しければ、図１で示す歩留まり曲線は、プロセス終了後、同じ最大歩留まり数あたりを変動するはずである。残念ながら、この所見は、超波長効果が広く用いられているプロセスにのみ適用される。

【0031】

１９９５年以前、光の波長は、リソグラフィプロセスにより印刷される目標機能構造と同等またはそれより短かった。図２Ａは、目標形質規模をリソグラフィプロセスにより使用される波長と連結する、良好な公表されたグラフを示す。解像度は、波長に加え、多くの他の変動に依存するが、四分の一ミクロンより小さい構造をプロセスするために、歩留まり分析ツールが対処のために必要とする、有用な効果の質的説明を提供する。

【0032】

図２Ｂは、機能サイズごとの最大達成可能歩留まり、および数多くの製品とプロセス実施の各プロセスに対する歩留まり学習曲線を示す。挿入画ＡとＢを結ぶ矢印は、半波長ギャップのサイズに対する歩留まり損失の突然のジャンプの質的対応を試みる。興味深いことに、１８０ｎｍプロセスは、１３０ｎｍより小さい目標機能の全プロセスに対してより高度な形で広範囲に使用されている光学近接補正の基本型を最初に導入した。

【0033】

今まで、新しい解像度向上技術（ＲＥＴ）が効果的に実行されていたので、この時点で、ＲＥＴが半波長ギャップを埋めると想定するのは、賢明である。ある特定の新規ＲＥＴ方法は、理論的に、これらの問題に対処するが、特定のパターンまたは幾何学的位相においてのみに対処する。これは、あらゆる半波長プロセスにおいて実行されなければ、解像度が開口数、部分干渉および波長のより典型的な光学制限により制限されたままになるであろう、特定の制限があることを意味する。

【0034】

明示的にプロセス変動を含むことにより、歩留まり損失メカニズムの分類を広げるこが、今、可能である。これは、系統的歩留まり損失要素の完全な除去が、定義されるプロセス変動の絶対および完全な制御を要求するので、必要である。このような正確な制御は、いかなる実プロセスにおいても存在しないため、全歩留まり損失メカニズムは、基本的に不規則な原点をもつ。しかし、設計において、これらの不規則な変動がもつ影響力は、プロセス変動のタイプおよび強度に対して、特定の要素の系統的感度に依存する。

【0035】

例えば、厚みの耐性の変動を想像する。この変動は、ダイまたはウェハ間の異なる焦点のずれの条件へと移転する。近年の研究は、標準偏差において、約２０ｎｍでウェハ内の内因性プロセス制御を予測している。プロセスは、一般的に６つの標準偏差内で制御されるべきなので、焦点深度（ＤＯＦ）の内因性必要条件は、２４０ｎｍである。

【0036】

プロセス変動が最終歩留まりにどの程度影響するかは、設計のそのような変動への強度および系統的感度に依存する。統計プロセス変動法に従うと、Ｂｏｗｍａｎは、これらの
不規則なプロセス変動の影響力は、プロセスジェネレーションと同等の性能の損失を意味すると判断した（図４）。

【0037】

Ｂｏｗｍａｎの研究が考慮していないことは、プロセス変動は、均等に設計の全構造に影響を与えないということである。従って、プロセス変動自体が完全に除去されなくても、レイアウトを修正することにより、本変動への感度を最小限に抑えることが可能である。

【0038】

プロセス変動は、位相または電気レベルで観察される。位相レベルは、限界寸法（ＣＤ）を含む、デバイスの形状および物理的属性、最小ピッチおよびパターン密度に関する。位相変化によるが、変動が設計の電気的に敏感な領域（例えば、一対のマッチングしたトランジスタ間のポリシリコンゲート幅の相違、または順次抵抗が増加する長い金属線間の狭さ）で生じると、電気性質が影響される。同時に、擬似充填タイプ、短い相互接続経路または拡散層の非決定的コーナーにより誘発された位相変化は、デバイスの電気性質において、一切の観察可能な差を示さない。

【0039】

現在まで、適合度（先端のＲＥＴにより達成される）およびパターン確実度（製造を考慮した設計により達成される）のような形状パラメータは、本質的に、設計の製造可能性において考慮された。しかし、形状または構造にあまり依存しない他のプロセス効果も、電子デバイスの最終操作に貢献している。例えば、ポリゲート幅が、完全に一致し、確実度が確立されても、イオン注入法、拡散または材料選択などのプロセス段階が、別に、修正設計ミスをする可能性がある。

【0040】

前記段落を意識して、本発明は、製造の位相または形状の側面において、適切なＤＦＭ原則を適用する。以下に示す説明は、集積回路製造の完全な説明に必要な材料科学または電気性質の側面を含まない。代わりに、デバイスの電気性質において、形状および位相がもつある特定の電気変動を定量化する。

【0041】

本発明は、本質的に、形状に関する効果に方向付けられるが、本発明は、非形状に関する効果（適切なプロセス材料または量子トンネルの欠如など）に及ぶ。

【0042】

１．２ ＩＣ−ＤＦＭ法の傾向
現在、ＤＦＭ原則は、幅広くしられており、Ｄ．Ｍ．Ａｎｄｅｒｓｏｎ（２００４）により説明されたように、多くは、ＩＣ製造に直接適用されている。
・製造問題の理解。現在／過去の製品の課題
・簡単な加工、プロセス、組み立てのための設計
・特定のプロセス設計基準への密着
・同時設計ツールによるツールの複雑化の最小限化
・頑丈な設計のための最適な耐性の特定
・賢明な耐性段階機能の理解と耐性の特定
ＤＦＭコンセプトは、すでに他の製造分野（例えば、自動車および消費製品）で実践され、あらゆる製造業にあてはまる、明らかな競争利益を提供する。
・製品設計は、どれだけよく機能が作動するかの機能セット、つまり製品の市場性を確立する。
・製品開発プロセスは、いかに迅速に新しい製品が市場に導入されるかを決定する。
・製品設計は、どれだけ簡単に製品が製造され、どれだけ簡単に製造改善を導入できるかを決定する。

【0043】

これらのコンセプトに関する価値は、半導体業界に強い関心を与えた。残念ながら、ＤＦＭに対して提案の不足はないが、ＤＦＭの特定の詳細における一般的な同意はない。言
い換えれば、ＤＦＭの結果においての同意はあるが、どのように達成するかの合意はない。多くの研究者により述べられた全ての必要条件を考慮すると、Ｌｉｅｂｍａｎｎが、良好なＤＦＭシステムの一般的な必要条件を提供していると考えられる。
・非常に精度な解像度のパターンでの製造可能性の向上。２−ｄ内容の厳格な制御に依存しないレイアウトは、二光波画像のリソグラフィの制限内でも機能する。
・設計の移動可能性を将来のテクノロジノードに確保。新規レイアウトの資源および時間投資は、最小限の再設計努力で、複数のテクノロジ世代のチップ設計を使用するのに必要である。
・密度および機能競合チップ設計の許容。リソグラフィを最適化するが、次のテクノロジノードへの移動のあらゆる利益を消去する拘束は、意味をなさない。
・単一設計およびプロセス解決策で、顧客対象の広域なスペクトラムの位置づけ。マスクおよびウェハ製造のコストをテコ入れするために、異なる顧客ニーズが、共通のプロセス解決とともに位置づけされなければならない。

【0044】

ＤＦＭへの既存の新しいアプローチの提案および提出前に、既存のＩＣ設計フローについて知ることが重要である。これらは、非常に変動し、常に進化する。図５は、設計および生産活動を、論理、仮想製品および実装製品の主な三つのカテゴリーに分類することにより、非常に一般的な用語で、典型的なＩＣ設計フローを示す。

【0045】

この構成は、論理設計中、対象物が、製品コンセプトにより確立された機能的必要条件を把握することを意味する、製品の進化に基づく。この時点で、製品は、最終実装の情報をほとんど含んでおらず、コンセプトまたは構成段階にとどまる。異なる作業工程が進むと、製品は、マクロ、セルおよびライブラリが最初に生成する、仮想形式を取り始める。さらなる情報が、製品の最終実装について要求され、継続する変動ステップが、要求される。

【0046】

最初のステップは、論理と実装対象物間の一次的な接続性および一貫性が比較される、レイアウト対概略的（レイアウト対ソースとして知られる、ＬＶＳ）チェックを含む。二番目に、設計ルールチェック（ＤＲＣ）として知られる変動は、主に、製造中のパターン移動およびパターン統合問題に対処するために使用される。最後に、電気ルールチェック（ＥＲＣ）は、プロセスの完全な特徴を実施することにより、製品の機能によって、デバイスの電気性質を評価する。特に重要なのは、最終位相および材料選択に特定される、抵抗、容量およびインダクタンスなどの作用である。

【0047】

製品は、設計チームから加工施設（Ｆａｂ）に移動される間、仮想状態にとどまる。情報が、加工施設に到着すると、パターンに関連した問題を再度チェックする。マスク合成操作は、解像度向上技術（ＲＥＴ）、ＣＭＰ平坦化の充填、およびマスク生産のデータ断片を使用して、より製造可能にするため、さらにレイアウトを修正するのに使用される。マスク合成は、仮想製品の各レベルでなされるべきである。

【0048】

仮想製品のさらなる修正がなければ、実際の製造が進められる。この時点で、製品は、最終実装の形をとり、検証、試験、保管および配給のために梱包される。また、この段階で、プロセスグループは、製造への課題となる、問題のある位相または構成について学習し、使用された材料の実際の性能について、さらに学習する。新たに取得したデータが、収集され、ＥＲＣおよびＤＲＣルールが、プロセスの現段階を示すために、常に更新される。

【0049】

最近、複数の企業が、典型的な設計フローを効果的に実行するためのツールをもつ。１９９９年に、ＷｅｉｌｅｒおよびＳｃｈｅｌｌｅｎｂｅｒｇは、既存の設計および製造ツールを、ＤＦＭシステムの基礎を提供する、単一フローに統合する必要性を述べたが、５
年後、ＤＦＭの分野での発展はほとんどない。

【0050】

ＩＣ産業でのＤＦＭのより一般的な導入への主な障害は、ＲＥＴの出現とその後の成功であった。ＲＥＴ操作は、１９９９年に勢いをもち始め、広範囲で使用され、現在の他の基本構造部分をほぼ未変化に維持した。マスク合成操作のみが、基本的な変化を受けなければならなかった。サブ波長以前、単純なブール操作、ローテーションおよび断片化が、良好なマスクを製造するために要求されたが、完全な一連のより根本的な修正が、適切なパターン適合度の保証のために必要であった。ＲＥＴの成功および生産と設計チーム間の持続的で継続的なコミュニケーション達成の難しさは、ＩＣおよびＥＤＡ産業に、彼らの資源をＲＥＴ作業に集中させることを促進したが、ＤＦＭへのより一般的なアプローチの面では、ほとんど達成されなかった。適切に実行されると、ＤＦＭは、「目標」レイアウトに対し、修正を実行する行動を適用する。これに対し、ＲＥＴは、ある特定の「目標」に見合うように、レイアウトに対し修正を行う。

【0051】

ＲＥＴの相対的効果は、各連続的プロセスノードとともに減少しているので、本来のＤＦＭ作業は、研究および評価される必要がある。生産に使用される機械設備は、解像限界に達しており、プロセス変動に対するレイアウト感度は、歩留まり損失に対する多大に寄与することが原因（まだ、よく定義されていないが）である。

【0052】

良好なＤＦＭ実装の課題の一つは、それを導く枠組みの欠如である。従来の検証と修正方法という単純な付加の使用による、設計の製造可能性の定量化に必要な数多くの実験は、そのようなアプローチを非実用的にする。枠組みを持つ意味は、入手可能な情報を、製造変動を補うのに使用可能な持続的でコンパクトな形に統合するため、事前に定義された一連のガイドラインを提供することである。これは、枠組みが、設計の製造可能性問題を検知、ランクづけすることを提供し、補正プロセスを導かなければならにことを意味する。さらに、そのような枠組みは、広がった採択を認定するために、可能な限り、既存の設計フローを修正しないことである。これは、ＲＥＴが偏在的である主な理由の一つである。

【0053】

現在、大量の電気性質によりデバイスのプロセスコーナーモデルを改善することが可能であり、よって、理論合成で、より強固な設計を達成できると信じるグループがある。これらの方法は、相互接続遅延および時間閉鎖（timingclosure）の明確な作用があるが、
プロセス変動に対して高感度のため、的確に特徴づけできない禁止された位相の情報を提供できない。パターンロバスト性の観点からのＤＦＭのアプローチ、およびプロセス変動に対して感度がより低いレイアウトの作成により、これらの方法は、従来の電気モデルで効果的に捕らえることができないパターン移動効果を説明することなしに、材料面およびデバイスの電気性質を説明しようとするとき、有効である。この理由から、そのようなアプローチは、競合というより、むしろ、ＤＦＭのこのパターン移動提案に相補的であると考えられる。

【0054】

以下のセクションは、パターンの製造可能性を向上するために検討された、リードする各先行技術の技法における利点と課題を評価する。これらの多くの技法は、現在、ポストＲＥＴ検証のために評価されているが、基本的に、これらは、設計をより製造可能にするために必要とされる位相修正を設計者に検知させるために、設計環境内で使用される。

【0055】

１．２．１ 決定領域の解析
決定領域の解析は、従来、半導体産業では歩留まり予想の基本であった。このような方法は、検査の下で継続している。２００４年に、Ａｓａｍｉと共著者は、広範囲の様々な製品の状態下で、１８０ｎｍプロセスの歩留まり損失を予想するために、どのように決定領域が正常に使用されるかの方法論を発表した。

【0056】

決定領域（Ａｃ）は、方程式１が提案するように、等価の半径（ｒ）の粒子欠陥サイズに対して定義された機能である。

【0057】

【数1】

欠陥密度機能に沿った決定領域は、予想されるように、欠陥粒子サイズの等価の半径による、故障要因Ｆ（Ｒ）を一般的に定義する。決定領域方法の継続した成功は、物理的源の不規則な欠陥独立性に由来する、故障率を公式化するための「粒子」コンセプトの延長に基づく。これらの公式は、常に、非粒子（ほこりのような、「非物理的粒子」のように）欠陥メカニズム（例えば、耐崩壊性、耐ブリッジ性または断面および金属ストレス）を説明するために使用された。決定領域公式の使用は、明確な欠陥メカニズムおよびそれらの個々の故障率が、製造中、継続的なサンプルをとることにより明らかに特徴づけされるとき、可能である。

【0058】

しかし、決定領域の解析は、二つの主な欠点がある。新規プロセスの初期の歩留まり予想は不可能であり、数理的機械により複雑なプロセス効果を組み入れることができない。決定領域は、概して、製品の予測された歩留まりの最良の推定を提供するが、解析は、製造中に十分なデータが収集された後のみに、行われる。決定領域のみでは、新しいプロセスに入る前に、ＩＣ製品の歩留まりを予測できない。本方法は、大量の過去の情報を使用してのみ、予想された歩留まりを推定する。

【0059】

二つ目の制限は、短い範囲効果による、経験モデルの使用による結果である。超波長プロセスにおいて、決定領域を定義するために、空間と幅測定のみを使用することが可能である。しかし、システムの解像度が、深部の超波長（半波長以下）の領域に達すると、大規模な領域のレイアウトの内容が、高感度領域を適切に捕らえるのに必要とされる。

【0060】

あらゆる技法と同様に、決定領域の解析は、利点もある。幾何学的ルール（算出を早くする）および膨大な実験情報（十分なデータが入手可能だと、正確な予測ができる）ことは魅力的であり、そのまま維持することが予想される。

【0061】

１．２．２対照改善
リソグラフィは、サブ波長ギャップ（図２Ａ）により、系統的歩留まり損失の最も重要な原動の一つであり、画像コントラストは、画像ロバスト性の基準として、長く使用されてきたので、多くのＤＦＭグループが、ある特定のレイアウトのロバスト性を評価するための基準として対照に使用しようとしたのは、不思議ではない。

【0062】

画像コントラスト改善の利点は、行端のラフネスおよび従来のリソグラフィプロセスウィンドウ（より深部の焦点および露光寛容度）の制御である。しかし、画像コントラストは、光量（レジストおよびマスク誘発エラーでの既知の確実な効果ではあるが）を維持するため、腐食、化学金属研磨または複数層などの他のプロセス効果を組み入れるために、広げることができない。さらに、図７が示唆するように、複数層の画像コントラストを最大限にすることは、簡単ではない。本図の著者は、解析をポリシリコン層に制限し、本設計にみられる他層の製造可能性のそのような修正がもつ効果の説明を殆ど示さない。

【0063】

他の留意点として、多くの化学的に増幅されたレジストは、非線形であるため、画像コントラストは、設計の主な感度のみを捕らえ、実際のＣＤ制御に直接変換しないことである。ＣＤの影響力および変動を知ることは、アナログ設計が直面する、本方法で確実に位置付けることができない、決定的課題の一つである。

【0064】

本考察に基づき、本質的なデジタル設計および単一層仕様の方法のための範囲の適用を即時に扱う。これは、全プロセスウィンドウ条件の画質の最良の予測を生成するために、光学シミュレーションを要求するかもしれないため、高速モデルに基づいた方法の一つである。これは、本明細書で後に記述されるように、あらゆるモデルに基づいたＤＦＭ法の非常に望ましい特性である。

【0065】

１．２．３ マスクエラー促進因子（ＭＥＥＦ）縮小
レイアウトの感度に依存する最初の測定法は、ＭＥＥＦ（マスクエラー促進因子）である。ＭＥＥＦは、基本的に４Ｘである画像縮小因子（Ｍ）で割ったマスクの構造幅（ＣＤマスク）の変化分の構造幅（ＣＤウェハ）の変化として定義される。ＭＥＥＦは、方程式２で表される。

【0066】

【数2】

決定領域と画像コントラスト方法が、シングルパス計算に依存する一方、ＭＥＥＦは、変動数量である。適切に算出するために、マスク上の構造は、対応するＭＥＥＦ値を得るのを可能にするために、ウェハ上の誘導されたＣＤ測定前にバイアスされる必要がある。この明白な制限でさえ、本測定法は、現在、ポストＲＥＴ検証としての使用に提案される。

【0067】

ＭＥＥＦは、ＲＥＴ対象物が目標レイアウトにできるだけ近い全構造をもたらすので、ポストＲＥＴ検証によく適する。しかし、マスクが完璧に製造される可能性があるという仮説がある。付随の測定法としてＭＥＥＦを使用することにより、不完全なマスクにより誘発されたＣＤエラーに影響されやすいマスクの位置を強調することが可能である。

【0068】

本測定法は、プロセス誘導されたＣＤ変動（マスクを作成するプロセス）の相対尺度を含むが、基本的に光学的にとどまる。さらに、ＣＤは、一般的にコーナーおよび低アスペクト比機能において、明確に定義されていないため、ＭＥＥＦは、一次元的な方程式にとどまるといえる。特にサブ波長機能において、高周波対象物（コーナーまたは密構造）は、光学システムにより明確に捕らえられておらず、他のパターン移動効果が、重要になり始め、ＣＤ変動および制御のより一般的な定義を採択する必要がある。決定領域解析を除いて、パターン移動ＤＦＭシステムに対する現在の全提案は、一方向または他方向において、層で機能しないであろう位置を探知しようとする、ＲＥＴおよびリソグラフィグループにより展開された。

【0069】

１．２．４ 決定的欠陥光学ルールチェック（Critical Failure Optical Rule Check：ＣＦＯＲＣ）
層の推定欠陥位置を探知する近年の方法論は、光学画像量にも依存する。本技法は、決定
的欠陥光学ルールチェック（ＣＦＯＲＣ）と呼ばれ、全プロセスウィンドウの欠陥および非欠陥領域を写像（map out）する。図９は、印刷されない領域から確実に印刷されるプロセス領域を区別するプロセス包絡（または境界）を示す。

【0070】

本欠陥モデルは、構成が印刷される、または印刷されない、いずれかの実験上のバイナリデータにより較正される。これは、ＣＤ値が、ある特定の特徴を捕らえ、確実に測定できない位置が、較正中に除去される、従来のプロセスモデル較正と異なる。

【0071】

本モデルは、画像パラメータ（図９の因子で示す、最小および最大強度と二次元画像パラメータのような）実験写像およびレイアウトの印刷可能性または非印刷可能性に依存する。従って、一光学シミュレーションは、全プロセスウィンドウ条件で機能しないであろう領域を探知することができるという利点を提供する。しかし、計算のスピードは、物理的モデルを、較正に使用される領域外の予測力に欠く実験モデルと交換することにより改善され、本方法を、較正に含まれる試験構造から生じる空間サンプルを処理するのに、非常に敏感にさせる。

【0072】

１．２．５ 制限的な設計ルール（Restrictive Design Rule：ＲＤＲ）
全ての前述した技法は、製造中に問題を生み出す可能性がある、レイアウトでの領域を探知および強調することができるが、特定のレイアウト位相を直接、指定または禁止しない。リソグラフィグループにより広く支持されるアプローチの一つは、制限的な設計ルール（ＲＤＲ）の使用である。このアプローチは、明確に定義された周波数をもつホモジニアス構造が、高度に二次元である対象物より、より簡単に製造できるという、一般原則により指針される。

【0073】

Ｌｉｅｂｍａｎｎ（２００３年）は、より製造可能なレイアウトの以下の原則を確立した。制限された狭線幅．．．．
・狭構造の単独配置．．．．
・一定で粗いピッチ上に位置する狭構造．．．．
・全重要ゲートの一定の近似環境．．．．
・重要ゲートの制限された数のピッチ。

【0074】

従来、設計者は、非常に大規模な設計領域を必要とすると考えるため、そのような限定されたルールを受けない。領域、タイミングおよび電力は、設計者が責任をもつ三大分量なので、これらの三大基準に影響をもたらす限定された設計ルールは、設計者に歓迎されない結果となる。しかし、多くの調査は、積極的な設計ルールにより生じる領域ペナルティーは、設計者とリソグラフィグループが新規目標測定法としてパターン移動製造可能性を含む解決策の方向へと共に作業すれば、予想よりも大きくないことを示唆する。

【0075】

残念なことに、限定された設計ルールの使用は、レイアウトが、製造可能性により解析およびランクづけされる、系統的方法がないので、広く採用されていない。他の全ての設計目的は、明確な手順および性能指数（タイミング（最大クロック周波数）、電力（移動用途で電池の寿命を改善する、ワット数）および領域（ウェハごとにより多くの製品を移動する平方ミクロン、よって値段の削減））をもつ。しかし、現在まで、十分早期にプロセスでの製品の歩留まりまたは信頼性に関する測定法がなかった。

【0076】

さらに、多くのＲＤＲガイドラインは、一般的に、適切だが、レイアウト設計者に製造に使用されるプロセスの明確な理解、または、少なくとも、「一定の近似環境」の本来の意味を判断することができる、レイアウト設計者とＲＥＴエキスパート間の強い相互作用をいまだ要求する。

【0077】

これまでにおいて明白なように、ＩＣ生産過程の異なるグループは、最良な、より経済的に強い設計を生産するための方法を改善するために、様々なアプローチを使用する。本枠組みの目的は、近年の全パターン移動ＤＦＭ提案に固有の長所を構築し、弱点を回避するためである。本提案で使用された多くの個々のビルディングブロックは、すでに存在するが、これらのツールの形式的で論理的なパターン移動ＤＦＭ枠組みへの統合は、欠けている。

【0078】

以下のセクションは、プロセス変動に感度が低い設計を達成するための実装の詳細である、本発明の一実施例および試験を説明する。本発明の主な目的は、より確実なレイアウトの開発であるが、本発明は、デバイスの電気性質上で、よりロバストな構造が有する効果を評価するのにも使用される。

【0079】

２．ＩＣ−ＤＦＭ枠組み
一実施例において、本発明は、「ＬＦＤクリーン」であることを確保するために、ＩＣレイアウトの検証のためのソフトウェアの枠組みとして実装される。本枠組みは、より一般的に、レイアウトの評価での製造可能性の基準を考える、あらゆるレイアウト検証方法に適用でき、リソグラフィ中に生じる製造可能性の問題のみに制限されない。

【0080】

本ソフトウェアは、３つの要素を含む。
・対象物：設計の意図およびプロセス条件をとらえる要素。
・オペレータ：対象物の選択または定量的情報の抽出で行われる操作。
・ガイドライン：継続的な対象物およびオペレータ統合の推奨。

【0081】

各要素は、以下に詳細を説明する。あらゆる新規技法において、プロセスと設計間の相互作用のさらなる情報が確認されると、本ＤＦＭ方法は、拡張および強化に開放的である。しかし、一貫性および有用性を維持するためには、前述の３つのカテゴリに当てはまる要因のみが、望まれる。

【0082】

本発明は、高速な製造モデルが利用可能であるといる仮説で操作する。パターン移動は、リソグラフィ、腐食および平坦化の相互作用に依存するが、本発明は、提案された方法論を示すためにコンパクトなリソグラフィモデルを使用する。その理由は、高速プロセスウィンドウリソグラフィモデルが、事前に較正され、実験測定学のそれと比較可能な精度レベルでリソグラフィ効果を再現することを示すからである。

【0083】

リソグラフィ効果のみが、以下のページで調査されるが、新しいプロセスモデルがＣＭＰまたは金属化などの他のパターン移動効果に利用可能になったので、本明細書で記述された枠組みに引用されることを理解するものとする。これは、以下のセクションで説明される製造可能性対象物が、プロセス変動に対する変動性反応であるため、達成される。プロセス変動の性質は、製造可能性対象物の実際の計算に関してのみ有効である。プロセス変動の数およびタイプは、製造可能性対象物の計算中のさらなる処理時間を必要することによってのみ、枠組みに影響を与える。枠組みにより説明された解析方法は、継続して適用可能である。

【0084】

２．１ 製造可能性対象物：レイアウトおよびＰＶバンド
あらゆるＤＦＭ方法論は、設計および製造要素を統合する。

【0085】

この場合、設計対象物は、まだ設計環境内にある物理的レイアウトである。本条件は、最終レイアウトが、意図する位相の十分な情報をもち、レイアウト位相に対するいかなる補正が、電気的に再評価されるべきであるという、二つの理由のために望まれる。そうでなければ、関数的貢献なしで、高度な製造可能性グリッド構造を達成することが可能であ
る。

【0086】

製造対象物において、本発明は、プロセス変動バンド（ＰＶバンド）のコンセプトを紹介する。ＰＶバンドは、プロセス変動に対するレイアウト感度の物理的表示として定義される。ＰＶバンド内の領域は、最終端が製造中に生じる可能性がある位置であるが、バンド外の領域は、端が生じる可能性が低い位置である。ＰＶバンドの典型的な表示は、同じ媒体で、ＧＤＳ−ＩＩまたはＯＡＳＩＳ^ＴＭのようなレイアウトカプセル化フォーマットの一つ以上のデータ層と同様のレイアウト自体の表示であろう。ＰＶバンドを算出する一方法は、複数のプロセス条件でパターン移動画像を処理し、次に、図１１に示すように、特定の確率基準を使用して最大および最小の端変位を抽出する、一連のブール操作を実行することである。

【0087】

全ての可能性のあるプロセス条件の高機能なサンプル法が、研究下のプロセス（例えば、リソグラフィのＲＥＴ、またはウェハプロセスによる腐食バイアスの統計的変動の選択）の適切な説明と同様に、考慮されるべきであることは明白である。

【0088】

図１２が示唆するように、ＰＶバンドは、常に印刷される領域と決して印刷されない領域との間の不確定領域であり、よって、特定の位相移動の可能性を評価するメカニズムを提供する。言い換えれば、ＰＶバンドが小さければ小さいほど、正確なパターン移動の可能性が高い。図１２は、エネルギー量と画像焦点ずれ（典型的なリソグラフィプロセス制御変動）を示すが、明確に較正された物理的モデルが利用可能であれば、印刷可能な痕跡を導入するので、あらゆるプロセス変動が、組み込まれる。

【0089】

これらのサンプル対象物は、本枠組みの基本を提供する固有な特性をもつ。ＰＶバンドは、以下の方法の一つで小さくすることができる。非常によいプロセス制御、およびより高度なプロセスまたはよりロバストな設計。さらに、ＰＶバンドは、あらゆる層またはプロセスのために算出され、併用すると、内層変動のために計算される。例えば、接続パッドと接触変動バンドが重複すると、接続不良の可能性が上昇する。ポリシリコンと拡散層変動バンドが重複すると、短回路の可能性が増加する。異なる層のＰＶバンドの相互作用を評価する能力と本相互作用から情報を取り込む他のＰＶバンドを合成する能力は、本発明の特に価値のある実施例を示す。

【0090】

各効果は、重要性に基づいて重み付けされる。ショートまたはブリッジを生成する変動は、致命的な欠陥を生じない他領域の同等の変動より多大に貢献することを証明する。そして、これらの高度なプロセス感度領域は本質的に部分的であるため、内部ダイ変動情報を提供する。

【0091】

プロセス変動は、時間の経過とともに減少するため、同じ形式は、（不確かさがより高いとき）開発下でのプロセスおよび（良く制御されるが、不確かさが完全に除去されていないとき）完全プロセスのために使用される。よって、継続的な発達の道を提供する。これら全ては、ＰＶバンド形式の使用による質的利益であるが、枠組みも定量的方法でランクづけ設計および製造プロセスのメカニズムを提供する。

【0092】

特定の設計チェックにおいて、図面化されたレイアウトに関して、全パターン移動変動を測定することも重要である。図１３に示すように、実質ＰＶバンドは、プロセス変動により、単独で定義される。対照的に、絶対ＰＶバンドは、目標レイアウトに一致するまで内部または外部ＰＶバンド端をバイアスすることにより、設計レイアウトを完全に包囲するべきである。

【0093】

絶対ＰＶバンドの主な適用は、意図するレイアウトに関して、パターン移動のずれを測
定することである。以下の説明において、ＰＶバンドは、とくに記述がない限り、実質ＰＶバンドとみなす。

【0094】

本アプローチの他の新規性は、設計の製造可能性がＰＶバンドの相互作用に依存するため、感度が複数層にわたり算出されることである。合成図は、全製造可能性感度を計算するために作成され、図１４で示すように、特定のプロセスにおいて最低または最高のパターンロバストをもつ領域を強調することができる。ＰＶバンドに含まれる情報は、レイアウトデータ表示／圧縮の向上により、設計中、効果的に表示され、処理される。

【0095】

２．２ オペレータ
オペレータは、対象物に動作するソフトウェア構造である。より一般的に使用されるオペレータのいくつかは、レイアウト作成中に広く使用されており（ブールＯＲ、ＡＮＤおよびＮＯＴ）、ＧＤＳ−ＩＩまたはＯＡＳＩＳ^ＴＭデータ上で操作する他のソフトウェア製品に対して一般的である。一方、他は、ＰＶバンド対象物自体（例えば、Ｅ２Ｉ、Ｅ２ＥおよびＩ２Ｉ）に依存する。表１は、いくつかの代表的なオペレータをリストにあげ、説明する。

【0096】

（表１ 枠組みオペレータの説明）

【0097】

【表1】

論理相互作用のあらゆる実施例として、様々なプログラム言語が、これらのオペレータを作成するために使用される。これらは、メンターグラフィックにより、ＳＶＲＦのよう
な言語で、一般的なＤＲＣツールの構造内に書かれる。これらは、Ｔｃｌ／ｔｋなどの一般的なスクリプトを使用してスクリプトとして書かれる。これらは、Ｃ、Ｃ＋＋またはＦＯＲＴＲＡＮなどの編集されたコンピュータ言語でコード命令として直接書かれる。または、これらは、層限定操作のために、特別に設計されたハードウェア用の専用マイクロコードとして作成される。唯一の必要条件は、これらのソフトウェア構造が、指定された対象物を読み取り、ユーザが解釈できる結果を供給することである。

【0098】

２．３ ガイドライン
製造可能性およびオペレータが定義された後、第三の要素は、統合およびそれを効果的に使用する、一連のガイドラインである。これらのガイドラインは、一連の設計ルールと同様に簡潔であり得るが、編集された形で、多くの製造可能性ルールと動作の取り込みを拡大させる。これらのガイドラインは、一般的に、レイアウトおよび製造可能性プロセスの多様なパラメータの一連の不均衡として表現され、上述のオペレータに使用されるプログラム表現のいずれかに組み込まれる。

【0099】

図１５は、どのように新規設計要素が、既存の設計方法論に最小限のインパクト、つまり、既存のＩＣ設計プロセス内で、本方法論の自然な挿入ポイントを定義することで従来の設計フローに組み込むことができるかを（グレーで）示す。本方法は、レイアウトが機能しない可能性があるかを判断するため、図１５に示すように、基本的に、電気シミュレーション前に使用されるべきである。レイアウトが確実に製造される時のみ、電気解析に進むことに意味がある。

【0100】

新規または修正された各操作は、新しい要求条件に準拠する。
１．レイアウト：パターン移動効果が、周囲の位相学に非常に依存するので、レイアウトは、プロセスにより課される影響範囲を指定するのに十分な大きさでなければならない。２．プロセスモデル：これらのモデルは、確実に、プロセス変動内の最大および最小パターン反応を特定しなければならない。存在しない全プロセス変動を説明する単一モデルにおいて、これらのモデルは、予測を、特定の、明確に定義された効果にのみ制限するべきである。これにより、複合ＰＶバンドは、多くのプロセス効果の最大変動を表し、パターン変動の大きな原因の情報を保持する領域を識別するために使用される。
３．プロセスベースの設計ルール：これらのルールは、設計違反を定義し、最も敏感な領域を識別する。これらの結果は、最大変動の領域を識別し、製造可能性の定量的な測定法を抜粋するために使用される。
４．ＰＶバンド算出：本算出は、プロセスベースの設計ルールと併せて、プロセスモデルを使用する。
５．レイアウトのラングづけ：電気シミュレーション処理前に、本レイアウトランクづけ測定法は、設計製造可能性の目標として貢献するプロセスベースの設計ルールが、エラーを返さなくても、さらなる改善の機会を提供する、継続的な測定法を考慮することが可能である。
６．補正（設計環境内）：補正は、設計環境に存在し、プロセスベースの設計ルールにより提供される、結果の異なる解釈を要求する。典型的な設計ルール違反は、位相変化（例えば、構造圧縮）または形態変化（例えば、コーナーの切り取り）により調整されるが、これらのルールには、一般的に、位相変化が要求される。

【0101】

２．３．１ 製造ルールチェック
ＲＤＲは、設計で許容される位相タイプを積極的に制限することにより、設計をより製造可能にしたが、過去の経験および規制されたルールの幾何学的表現の存在の仮定に大きく依存する。ＲＤＲを高める可能性の一つは、レイアウトの実際のシミュレーションに由来するプロセスベースの設計ルールの使用である。

【0102】

本方法は、プロセスベースの設計ルールを、基準の歪みおよび形状解析からではなく、ＰＶバンドから引き出す。パターン製造可能性ルールは、ブールおよびＰＶバンドの空間チェックの実行により構成される。これにより、典型的な一連の設計ルールは、ＰＶバンドに基づく、新しい設計ルールに転換される。

【0103】

図１６は、目標幾何学構造（左）とポリ、活性およびコンタクトの三層のＰＶバンドの図式的説明（右）の簡単な例を示す。完璧なモデルプロセスにおいて、ルールは、それぞれのＰＶバンド重複部を識別するのと同じくらい単純である。しかし、より一般的な説明は、追加の安全幅として役立つ、または電気ルールに依存するルール容認度を特定する。

【0104】

図１６に示すルールは、現在、前に定義されたオペレータおよび対象物を使用する、一連の方程式として正式に表現することができ、従来の各パターン関連の設計ルールは、本来の意図と連結することができる。全ての設計ルールが本形態に含まれるわけではない。例えば、全ての電気設計ルールは、製造の材料面によるため、含まれない。

【0105】

【数3】

２．３．１．１ 決定領域の識別：内層
ＡＮＤオペレータは、各ＰＶバンドが端ごとに生成されるので、単一層に適用される。ＡＮＤオペレータは、明示的なＰＶバンド重複部の探知としても役立つ。これは、書き込みルールを簡略化し、プラスまたはマイナス距離の不要な定義を回避する。二番目の方程式は、プロセスモデルまたは電気的に正当化された設計ルールの制限を含むために使用された、ユーザが定義した幅に関連する。

【0106】

２．３．１．２ 決定領域の識別：層間
表１に記述したオペレータの使用により、欠陥メカニズムの特定のタイプを識別することが可能である。これは、ゴア設計ルール（方程式６）の場合である。これは、図１８で示すように、末端キャップ欠陥は、ポリシリコン（ポリ）および活性ＰＶバンドの重複により識別される。

【0107】

支持領域は、描かれた行終端、およびポリシリコンＰＶバンドの外端の境界により定義された領域を含む。支持領域は、単一層で役に立つが、これらは、多くの層間設計ルールにとってより重要である。

【0108】

決定領域を識別するために、モデルを使用する利点の一つは、以下の例で顕著となる。行終端が、ＰＶバンドの重複のために機能しない（図１８Ａ）時、典型的な補正が行終端を拡張する（図１８Ｂ）。しかし、図１９が示唆するように、行終端拡張を必要としない（図１９Ａ）他の構成があるかもしれない。このような拡張により、ポリシリコンブリッジのような他のタイプの違反が生じざるを得ない（図１９Ｂ）。

【0109】

２．３．２ システムランクづけ：製造可能性指数
製造チェックは、レイアウトの不具合が生じやすい領域を強調するのに役立つが、製造の観点からレイアウトの変動を評価するメカニズムは、今までない。

【0110】

プロセス変動指数および設計変動指数の定義により製造可能性指数を導入することが、クリーン設計ルールの二つのレイアウトが異なるパターン製造可能性動作を返す時に生じる問題を解決する。

【0111】

プロセス変動指数（ＰＶＩ）は、ある特定の設計の画像変異の平均難易度に関する。設計変動指数（ＤＶＩ）は、ある特定のプロセスに敏感な多くのレイアウトの位置に関する。プロセス製造可能性指数（ＰＭＩ）および設計製造可能性指数（ＤＭＩ）とも呼ばれる。

【0112】

定義によると、ＰＶＩは、世界的測定法であり、設計の欠陥位置の特定の情報を提供しない。しかし、この弱点は、プロセス能力または完全な層の全動作を認定するのに、理想的なようにみえる。簡単な形式において、ＰＶＩは、以下のように示すことができる。

【0113】

【数4】

さらに、設計で最も機能しない可能性のある領域を強調するために、本質的に役立つＤＶＩを定義することができる。この場合の所望の数は、ゼロである。

【0114】

【数5】

方程式１１において、設計ルール違反は、製造チェックによる結果であり、支持層は、対象領域に関して、エラーを正常化するために使用される。

【0115】

設計ルール違反のコンセプトは、設計の非重複領域で生じる欠損のみを含むことにより強化することができる。しかし、現説明において、方程式は、非重複論理に限られている。

【0116】

即時に、４つの条件を確認することができる。
条件Ｉ．望ましい：本プロセスは安定しており、設計は、製造可能である。

【0117】

ＰＶＩ→０
ＤＶＩ＝０
条件ＩＩ．設計の制限：プロセスは安定しているが、設計は製造不可能である。

【0118】

ＰＶＩ→０
ＤＶＩ＞０
条件ＩＩＩ．プロセスの制限：プロセスは不安定だが、設計は製造可能である。

【0119】

ＰＶＩ＞＞０
ＤＶＩ＝０
条件ＩＶ．望ましくない：プロセスは不安定で、設計は製造不可能である。

【0120】

ＰＶＩ＞＞０
ＤＶＩ＞０。

【0121】

ユーザ定義可能な許容度に依存し、不連続な機能であるため、ＤＶＩは、ゼロ値をもつことができる。しかし、ＰＶＩは、基本的な制限（ＰＶＩ_ｍｉｎ）をもつ、連続的な機能である。従って、製造可能性条件のより実際的な定義は以下のようである。
条件Ｉ．望ましい：本プロセスは安定しており、設計は、製造可能である。

【0122】

ＰＶＩ→ＰＶＩ_ｍｉｎ
ＤＶＩ＝０
条件ＩＩ．設計の制限：プロセスは安定しているが、設計は製造不可能である。

【0123】

ＰＶＩ→ＰＶＩ_ｍｉｎ
ＤＶＩ＞０
条件ＩＩＩ．プロセスの制限：プロセスは不安定だが、設計は製造可能である。

【0124】

ＰＶＩ＞＞ＰＶＩ_ｍｉｎ
ＤＶＩ＝０
条件ＩＶ．望ましくない：プロセスは不安定で、設計は製造不可能である。

【0125】

ＰＶＩ＞＞ＰＶＩ_ｍｉｎ
ＤＶＩ＞０。

【0126】

両指数は、プロセス特定である。これらは、設計ルールの数と同様、既存のプロセス幅に依存する。しかし、指数の定義および引数が修正された後、指数は、進化するプロセスと設計スタイル間の定量的比較を許容する可能性をもつ。

【0127】

２．３．３． 影響の領域：必要な設計ドメイン
新しいプロセスは、小型で高密度の機能に向かっているので、事前に補正できる領域は、幾何学的に縮小している。この理由により、シミュレーション領域は、目標テクノロジおよびプロセス効果に一致するべきである。

【0128】

レイアウト作成は、二つのカテゴリに分類される。最初は、特注レイアウトで、基本的に、マイクロプロセッサ、メモリセルおよびＦＰＧＡ設計に使用される。二つ目で最も一般的なカテゴリは、事前に存在するセル（機能ユニット）が、所望の電気システムを含むように位置づけおよび経路づけされる、ライブラリ由来のデジタル配置および経路を使用する、自動レイアウト生成に基づく。

【0129】

標準セルの配置依存領域は、消滅している（図２０が示すように）ので、大きなブロックが、設計の感度を的確に捕らえるために解析される。これは、ライブラリ由来のデジタル配置および経路が直面する主な課題の一つである。従来、配置および経路ツールは、経路および結果的な時間密着効果により影響を受けるセル配置のみを取り扱った。

【0130】

これは、ＩＰ提供者が、ライブラリが、リソグラフィ、腐食または平坦化のようなあらゆるパターン移動プロセス中、強いプロセス感度の対象にならない方法で、決定されるよう、検証しなければならないことを示唆する。さもなければ、同様のライブラリ要素が、ある領域で設計どおりに実行され、他の領域で異なって実行されるリスクがあり、これは、そのような電気システムの検証を複雑にし、不要な複雑さを生む。

【0131】

一方、特注レイアウト仕様は、対象領域を任意に選択し、レイアウト検証を簡略化する。これは、大きなブロックが、一般的に、そのような仕様で使用され、周囲のレイアウト内容は既知であり、さらなる仮定が不要であるため、可能である。

【0132】

各プロセスの正確なモデルをもつことは、プロセステクノロジのさらなる向上の基盤を提供するが、マスク合成中のブランケットプロセス補正は、不適格な応答時間および広範な処理要求（つまり、数百のＣＰＵ）を生じる。しかし、そのような補正は、パターン移動中、最高の精度を達成する必要があるが、本枠組みは、プロセス変動に対するレイアウトの相対感度に基づく、最終レイアウト構成のロバスト性の向上を示唆することは明らかである。

【0133】

どの領域が、シミュレーションおよび解析を行うのに適切であるかを設計チームに報告するという課題は、既存のレイアウトの階層構成により最小限に抑えることができる。これは、超波長技法にとって、セルが、配置−独立ビルディングブロックを維持することを意味する。

【0134】

サブ波長技法において、配置−独立ブロックは、まだ達成される可能性があるが、数多くのデバイスを必要とする。言い換えれば、機能的なビルディングブロックは、プロセステクノロジとともに縮小するが、製造可能性を解析する必要がある実チップ領域は、ほぼ一定である。過去においては、露光システムを使用した波長は、レイアウトに存在する最小機能より、常に進んでいた（小さかった）ため、これには該当しなかった。

【0135】

予測可能な今後として、主な解像度パラメータ（つまり、開口数および波長）は、ほぼ
同じである。従って、セルは、もはや製造可能性および機能性の対象物ではなく、製造可能性解析に必要な領域は、パターン移動に関する既存のプロセス効果より算出される必要がある。

【0136】

図２１は、最終パターン移動プロセスを低下させる、化学金属研磨（ＣＭＰ）、フレア、腐食および光近接の４つの異なるメカニズムの典型的な影響範囲を示す。これらの影響範囲のため、異なる方法が、影響を最小限に抑えるために採用される。ＣＭＰの場合、擬似金属充填が、パターン密度を均一化し、ウェハ全体の研磨速度を一定に保つために挿入される。

【0137】

長範囲および短範囲フレアメカニズムは、ウェハの端露光、マスクブレードおよび露光システムの再設計により、最小限に抑えられる。腐食効果（優勢的にパターン−密度依存も）は、マスク合成中に小さい寸法加工により補正される。そして、最後に、光近接は、パターン低下の主な原因となり、近年、ＲＥＴおよびＯＰＣ法により対処されている。

【0138】

ブロックの境界（配置−依存領域）は、完全チップ可能ツールにより最端で算出される必要がある。境界の適切な管理により、配置−依存領域のみを再算出する一方、前の解析データを再利用することが可能である。階層構成の各段階で、大規模な配置−依存領域が、プロセスが平行して効果的に実行される、設計全体を作成し始めていることに留意することが重要である。これは、ＤＦＭ解析中、障害に突き当たるリスクを最小限に抑える。しかし、レイアウト設計中に実行できる唯一の実情報が、ロバストである。ＲＥＴまたは擬似充填によりなされる正確な補正は、上述の配置−依存効果のため、不可能である。

【0139】

正確およびロバストな設計間の相違を強調するために、設計の正確さは、設計の完璧で最終的な物理的表現の提供によりのみ達成することができる。対照的に、設計のロバスト性は、階層設計構造に従って、最終的な物理的実装の部分的な情報でさえ達成することができる。言い換えれば、設計のロバスト性は、設計段階中、レイアウトの構造を修正することにより達成され、設計の正確さは、最終マスク製造前に補正されるべきであり、可能である。

【0140】

２．３．４ シミュレーション必要条件
図２２Ａに示すように、ＤＦＭモデルの形成は、各プロセス段階中、エラーの主な系統的および定量的原因を含むべきである。プロセス開発グループは、一連のテクノロジ必要条件の最良のプロセスを選択するために、初期のＤＦＭモデルを使用することができる。しかし、設計チームは、プロセスが部分的に選択（ＯＰＣ／ＲＥＴ法、初期のプロセスウィンドウおよび重複幅）された後、特定のＤＦＭモデルのみを使用するべきである。

【0141】

これは、初期の物理的設計の予測可能な機会のみが、設計により、複数のプロセス候補であるという、ＤＦＭの望まない効果を強調する。これは、本発明の限界ではなく、むしろ、ＤＦＭコンセプトの限界である。製造プロセスが定義されないままであれば、製造可能性の設計をするのは、実質的に不可能である。

【0142】

ＤＦＭモデルが利用可能と想定すると、そのようなモデルは、ある特定のプロセスマージンに関して、設計のあらゆる要素の変動を予想するべきである。本モデルが定義された後、図２２Ｂに示すように、対応するテストベクトルと統合されると、従来のタイミング解析プロセスのデバイス認識を容易に組み入れることができる。

【0143】

新しい計算プラットフォームは、深部のサブ波長領域でより適切な効果を対処するために提案された。正確だが、これらのアプローチは、膨大な応答時間のため、ＤＦＭ解析に使用できない。従って、最初のステップは、正確でコンパクトなモデルが利用可能である
ことを検証するべきである。

【0144】

CMPが（ミリメータの程度で）操作する範囲は、製造されるチップの全体的なサイズに
対して同時測定可能なので、セルおよびブロックレベルでの膨大なモデルの必要はない。唯一の推薦は、異なる研磨速度の影響を最小限に抑えるための密度−均一パターンを達成することである。このような密度パターンは、フレアおよび腐食制御の二つの効果はほぼ、パターン密度に依存しているため、これらの改善により非間接的に達成することもできる。

【0145】

上述のように、モデルは、半経験的、特にレジストおよびエッチングモデルである。これらのモデルは、基本的に画像強度量に基づく。単一および複数プロセス条件モデル間の差は、この場合、単一プロセス条件モデルは、一プロセス条件でＣＤを予測することができるべきである。しかし、プロセスウィンドウモデルは、ある特定のプロセス変動に関するＣＤ変化の割合を予測することができるべきである。言い換えれば、従来のモデルは、以下を必要とする。

【0146】

【数6】

しかし、リソグラフィモデルを以下のように一般的に定義する。

【0147】

【数7】

式中、Ｐ_ｉは、モデルパラメータのいかなる数字（Ｎ）でよい。

【0148】

リソグラフィプロセス認識モデルは、少なくとも二つのさらなる制約の対象ともなる。

【0149】

【数8】

これらの制約は、モデルにさらなる制限を課すが、一致すると、プロセス変動予測の目的のために、モデルの適用性を保障する。

【0150】

本発明は、リソグラフィ効果を説明するために、光ベクトルモデルおよび可変しきいレジストモデルの組み合わせを使用する。これらのモデルは、実験データ（図２３に示すように）と比べると、実証レベルの正確さをもつ。これらのモデルとともに、特定のプロセス変動に対する設計感度を算出し、プロセス記録（図９）を完全に理解することにより、欠陥領域を検知することができる。

【0151】

本発明の記述された本実施例は、リソグラフィモデルを強調し、使用したが、モデルの要求条件は、モデルの正確さが、計測学および基準およびプロセス範囲条件の許容できるモデルエラー内にとどまる限り、あらゆるタイプのプロセスが適用できる。「許容できるモデルエラー」とは、特定のテクノロジがプロセス統合および回路設計チームにより定義されていることを意味する。

【0152】

一般的に、プロセス変動に対する既知のパターン移動反応の特徴がなければ、図２４に示すように、プロセス条件の「密度グリッド」を算出する必要があるかもしれない。しかし、パターン移動プロセスの性質がより理解されることにより、より高機能なサンプルスキームに到達することが可能である。

【0153】

図２５は、ＣＤがどのように焦点および露光に反応するかは、基準焦点および露光軸に沿って、ほぼ対称である。これらの対称は、評価されるプロセス条件の数を削減するために使用することができる。本例で、簡単なグリッドシュミレーションアプローチ（図２４）は、２５個の異なるシミュレーションを示唆する。ＣＤがどのように焦点のずれおよび量に反応するかを理解することにより、ほぼ全ての中間ステップを除去し、ＣＤの最大および最小変化を返す、五つのプロセス条件（図２５、左）を考慮する。さらに、焦点のずれ軸に沿って対称のプロセスを使用することにより、さらに５から３（図２５、右）へシミュレーションの数を削減することが可能である。本方法は、対称のいくつかのプロセスを使用することにより、必要なシミュレーションの合計数を減らすことが可能であることを示唆する。

【0154】

このような技法は、同様の簡略化プロセスに従うことによりマスクバイアスなどの他のプロセス変動に広げることができる。マスクバイアスの場合、基準条件に関するオフセットを除いて、焦点および量の反応が類似するし得る。

【0155】

一般的に、Ｎ焦点のずれ条件、Ｍ量条件およびＬマスクバイアスと仮定する。あらゆるパターン移動性質を利用することなしに、Ｎ^＊Ｍ^＊ＬシミュレーションおよびＬ数の層修正を要求する。

【0156】

どのようにＣＤが、量、焦点のずれおよびバイアスにより影響されるかを理解するために、問題点は、基本的に、３つのシミュレーションと２つの層修正に削減される。

【0157】

３．ロバストなパターン設計：テストケース
本方法論の初期のテストとして、ＰＶＩおよびＤＶＩが、９０ｎｍプロセスの使用により、同等のレイアウトの１３０ｎｍおよび９０ｎｍ版に対して算出される。これは、より小型のＣＤ設計は、大型のＣＤ設計より、困難であるという測定法の定量化性質を検証するために行われる。単一層違反のサブセットのみが考慮される。

【0158】

【数9】

式中、
ｐｉｎｃｈ_ｍｉｎ＝４５ｎｍ、ｂｒｉｄｇｅ_ｍｉｎ＝４５ｎｍ。

【0159】

ＤＶＩを算出するために必要な支持領域は層である。プロセス変動は、量および焦点のずれリソグラフィ効果に制限される。量マージンは、＋／−５％から＋／−２０％と異なり、焦点のずれの変動は、＋／−５０ｎｍから＋／−１５０ｎｍの変化があった。ポリシリコン、薄酸化物、拡散、ｎおよびｍ埋込、金属１、コンタクトおよびｎウェルが、算出されたが、ｎ埋込、ポリシリコンおよびコンタクトの結果のみが、考察の目的で含まれる。

【0160】

予想されたように、ＤＶＩ（マーカー）およびＰＶＩ（線）は、低く、ほとんどプロセス変動の感度を示さない。逆に、コンタクトは、対照的な見解を表す。ＤＶＩは、低いままだが、現時点で、焦点および量のマージンにおけるわずかな感度を見ることが可能である。ＤＶＩは、レイアウトの部分領域に連結されるので、もっとも問題を生じる領域を改善する機会をもつ。対照的に、ＰＶＩは、焦点および量がレイアウトに課す感度、および１３０ｎｍより、９０ｎｍ接触における高感度を示す。ＤＶＩ（図２８に示すように）のこの突然の増加は、プロセスの限界に近い、レイアウトの特徴的反応である。しかし、プロセスマージンによるが、まったく、部分的または全てのコンタクトが機能せず、プロセス変動にロバストである位相を識別し、より感度なコンタクト配置のためにそれらを複製する機会を提供する。

【0161】

図２９は、ポリシリコン層のＤＶＩおよびＰＶＩを示す。コンタクトはオープンまたはクローズのいずれかのコンタクト層と違い、本層は、完全に機能しないわけではない。代わりに、製造可能性は、他はよく画像処理する一方、いくつかの領域はよく処理されないため、より持続的である。

【0162】

機能にない領域を識別し、機能する領域と比較する方法は、修正が行われた後、製造可能性の改善を定量的に判断することを可能にする。この時点で、一つの層の修正を評価し、対象層の完全なＤＶＩおよびＰＶＩの算出により、どのように修正が他の層に影響を与えるかを判断することも可能である。これにより、製造可能性が一つの層で得られても、他でのマイナス効果は、定量化され、修正についてのより多くの情報に基づいた決定がなされる。

【0163】

３．１ 設計の最適化
以下の例は、設計および製造情報を統合し、小型のライブラリセルの製造可能性を改善するための提案された枠組みを使用する。図式およびレイアウトを図３０に示す。

【0164】

ＤＲＣクリーンセルは、自動小型ツールにより、基本的に得られる。異なるより製造可能な位相を探し求める一方、後続操作は、ＤＲＣクリーン条件を維持する。修正は、従来
の複数層制約（ポリ接続パッドは、コンタクトおよび金属層で調整された）の対象である。完全な真理値表は、静的機能性のためにテストされる。動的機能性は、図３１に示すように、真理値表テスト中、アウトプット信号（Ｙ）変化の数に対応する１３のイベントにより定義される。

【0165】

二つの理由から、９０ｎｍ可能製造プロセスが、１３０ｎｍセルをシミュレートするために使用される。最初に、９０ｎｍプロセスは、１３０ｎｍ設計ルールの製造において問題がないため、設計の最適化法の感度をテストする。二つ目の理由は、完全なＳＰＩＣＥモデルが、欠如していることである。層の性質から、９０ｎｍプロセスの使用は、１３０ｎｍ基準構造より小型の構造サイズへのアクセスを提供する。

【0166】

各プロセス条件のシミュレーションは、既存の寄生的およびＳＰＩＣＥモデルを使用する。タイミングをシミュレートするために、既存の９０ｎｍプロセスの使用により、１３０ｎｍセルをモデルとする。これにより、ＳＰＩＣＥモデル表は、プロセスを含む位相変化から、より小型の幾何学構造を補間することができる。

【0167】

ＤＶＩおよびＰＶＩの最適化により得られた一連の手動補正後、ほとんどの製造可能な等価セルは、図３２に示される。本例のこれらの手動補正は、できるだけ規則的な配列へのコンタクトホール、できるだけ規則的なグリッドに近くなるポリ層および他の要素のゲートの作成、より対称的な位相をもつためのコンタクトの床着パッドの再構成、および可能なら、より大きな領域、などの要素の調整を含む。他の類似した操作は、最適化のための他の層またはセルに遭遇したとき、当業者にとって明らかであろう。

【0168】

どのようにセル実装が位相面で異なるか（図３０対図３２）に留意する。最適化されたセルは、ＲＤＲにより提案されたように、より製造可能なグリッドのような側面を有する。基本および最適化されたセルの領域は同じで、両方とも、基準条件で設計されたように操作する。しかし、厳密な比較は、他のプロセス条件でのセルの特徴を伴う。

【0169】

ＤＶＩおよびＰＶＩは、＋／−５、１０、１５および２０％量制御および＋／−５０、１００、１５０、２００および２５０ｎｍ焦点のずれ制御で算出される。ＤＶＩおよびＰＶＩの定義により、より小さい値が望ましい。これは、パターン移動変動が、適合性の領域に関して小さいことを示す。これは、レイアウト最適化問題をコスト−機能最小化問題に転換し、自動補正の可能性を導入する。自動補正方法は、既存のコンパクト法をＰＶバンドにより提供された有効性と組み合わせることにより、到達範囲内とされる。しかし、本発明において、補正方法は、レイアウト編集およびＰＶバンド算出環境を使用して手動で実行される。

【0170】

図３３Ａは、大規模な焦点のずれ条件（＋／−２００および＋／−２５０ｎｍ）およびより大きな量マージン（＋／−１５および＋／−２０％）で、どのように接触が大幅に機能しないか（つまり、隔離されたコンタクトは取り除かれず、密なコンタクトは併合される）を示すが、より厳しいプロセス制御でさえ、いくつかのエラーがあることも示す。対照的に図３３Ｂは、大規模なプロセスマージンで、大規模な機能不能を示すが、その他のプロセス条件で、高いプロセス非感受性を示す。層の感受性を生じる主な問題の一つは、一層の製造可能性の改善が、他に不適切に影響を与える。

【0171】

この懸念を評価するために、図３４は、ポリシリコン層の結果、および改善は、劇的ではない（異なるＤＶＩスケールに留意）が、本層に対してどのように改善がなされるかを示す。

【0172】

ｎおよびｐ埋込、酸化および拡散層は、一定のままであった、よって、ＰＶＩおよびＤ
ＶＩ間で差異はない。これらの層は、対象プロセスマージン内でいかなる欠陥ポイントも示さず、ポリ、コンタクトおよび金属１レベルに課されるあらゆる変化に対応するために修正する必要がないため、最適化されなかった。

【0173】

図３５は、９０ｎｍに直接縮小した、基本および最適化された１３０ｎｍセルを示す。１３０ｎｍで、コンタクトは、大規模なプロセスマージンでのみ、機能が停止し始めた。９０ｎｍでは、プロセス変動の感度は、より明らかである。７０％の因数で縮小された、以前に算出された最適なコンタクト層は、同等の値で縮小された基本の対照物よりわずかに良くなっている。

【0174】

このデータは、潜在的なＤＦＭの副作用を強調する。適切な位相は、利用可能なプロセスグループに対して最大製造可能性を提供する解決方法をつくりだすことが難しい、特定のプロセステクノロジに結びつけることができる。

【0175】

原則的に、本制限は、一つの代わりに結合された複数のプロセスを考慮することにより、位置づけることができる。これは、もちろん、数値計算の必要条件に付加されるが、実施可能である。弱点は、特定のプロセスに目標を立てる解決方法と違い、本解決方法は、最終プロセスの最適以下であり得ることである。このことは、製造可能性指数の利用可能性が、ある特定のプロセスにおいて、設計がどのくらい製造可能であるかの定量的測定により、設計トレードオフをガイドすることを助ける場合である。

【0176】

３．２ パターンロバスト性解析：限界寸法安定性
パターンロバスト性は、基本的に、ある特定の構造をサンプルとした、焦点−暴露データにより評価される。図３６は、基本（ｏｒｇ）および最適化（ｏｐｔ）されたセルのゲート長に影響する構造変化を示す。

【0177】

最低のプロセスマージン（＋／−２５０ｎｍ焦点のずれおよび＋／−２０％量変化）下で、基本のセルの総ＣＤ範囲は、約６３ｎｍであり、最適化セルの範囲は、５３ｎｍである。これは、どのようなリソグラフィが、プロセス変動による特徴の挙動を基本的に報告する。

【0178】

このタイプの解析の問題点は、全ての構造が同じような挙動を示すわけではないことである。よりロバストに作成される領域があるが、他の領域は変動プロセスに非常に敏感である。これらの構造変動がどれくらいセルの電気性質に影響するかは、以下のセクションで取り扱う研究の重要な主題である。

【0179】

３．３ 電気解析：時間プロセスウィンドウ
領域の製造可能性指数が最適化された後、電気インパクトは、製造可能性マージンが適切かどうか判断するための機能（時間）情報に相互関係する。実験的に調整されたプロセスウィンドウモデルの使用により、時間プロセスウィンドウの効果は、一つが時間要素でもう一つが非時間要素である、二つの異なるデバイスのために再計算される。この場合、ポリシリコン層のみが、本方法を示すために変動するが、原則的に、これは、あらゆる数の層において実行される。そして、本制限は、電気変動を正確に特徴づけるために必要な計算力量になる。この理由から、プロセス変動に敏感でない設計、少なくとも、同等に敏感である設計を作成することが好まれる。よって、本電気解析は、従来の方法で実行される。

【0180】

よりロバストなパターンがパラメータの動作に提供する、設計の改善を評価するために、図３７で示すフローが、ＥＤＯＣＥＯ（ラテン語からの訳。ＥＤＯＣＥＯは「徹底的に支持する、完全に通告する」という意味）と呼ばれるプログラムに導入される。

【0181】

主な要素のプログラムの組織を、図３８に示す。本プログラムは、ｔｃｌ／ｔｋスクリプト言語を使用するメンターグラフィックからのインターフェースの既存のＥＤＡツールを含む。使用されたツールは、シリコン画像および新規電気システムの算出にＣａｌｉｂｒｅ(R)、ＤＲＣ、ＬＶＳ、ＸＲＣ、およびＲＥＴ、時間シミュレーションの算出にＥＬ
ＤＯである。解析および再フォーマットは、ｔｃｌ／ｔｋプログラムの向上により達成される。

【0182】

そのようなプログラムが作成できる結果の例として、図３９および図４０が、１３０ｎｍポリシリコン層に適用された、異なるプロセスウィンドウ条件の二つの時間テストベクトルに対応する。ポリシリコン層のみが、解析中、置き換えられる。よって、他の層の「不完全さ」からの時間への貢献は、ゼロと想定される。

【0183】

これらの図が示すように、ＯＰＣの使用は、サブ波長プロセスにおいて特に推奨される。その理由から、本プロセスの特徴ステップは、独自の感度確認を導入するので、使用されるＲＥＴの性質を含むべきである。

【0184】

従来、製造施設は、ｎおよびｐトランジスタの高速（Ｆ）および低速（Ｓ）を意味する、ＴＴ（基準）、ＦＦ、ＦＳ、ＳＦおよびＳＳの五つのＳＰＩＣＥタイプモデルを提供する。それらの調整の性質により、ＳＰＩＣＥモデルは、リソグラフィを含む、プロセスコーナーの統計的解析から全てのプロセス効果を組み込む。

【0185】

複数の効果の包有は、個々の寄与の解析を複雑にする。しかし、利用可能な全電気モデルの一製造効果の明示的な算出により、製造効果への設計の原感度を判断することは可能である。簡略化のため、本解析は、全層が、製図されたように完璧に組み立てられ、ポリシリコン層のみが、実シリコン画像により置き換えられる。

【0186】

これは、リソグラフィが、デバイスの電気的性能におけるインパクトの保守的な概算値である。シミュレーションは、完全なプロセス動作に対するリソグラフィの相対的な貢献を評価するために、五つ全ての利用可能なＳＰＩＣＥを使用することにより行われる。

【0187】

非基準モデル（ＦＦ、ＳＳ、ＳＦおよびＦＳ）モデルにより確立された時間マージンは、基準条件（ＴＴ）でポリシリコンプロセス変動を包囲することができるが、プロセスに由来するパターン変動が、全設計マージンに非常に貢献することは明らかである。

【0188】

図４１（基本のセル）および図４２（最適なセル）は、どのようにセルが、広範なプロセス条件下で機能し続けるのかを示す。セルが操作を停止すると、データのシリーズは打ち切られ、よって、致命的なエラーが生じたことを示す。

【0189】

さらに、図４３は、様々なプロセス条件下のイベント３およびＲＥＴ処置を示す。ＲＥＴは、セルの最適化中に考慮されるので、最適なセルがほぼ全てのテストプロセス条件下で最小の遅延感度を示すことは驚くことではない。

【0190】

同様の解析が、ＲＥＴありおよびなしで実行される。これらの三つの場合の非常に異なる動作は、レイアウトの電気動作を正確に予測するために、電気シミュレーション中、特に、操作のマージンを判断しようとするとき、ＲＥＴおよびプロセス情報を組み込む必要があることを示唆する。

【0191】

これらの図は、提案された枠組みの重要な側面を示す。プロセス制御が改善されると、よりロバストな設計の必要性が減少する。反対に、（より小さいサブ波長プロセスによる
可能性があるように）プロセスマージンが目標の幾何学形状に関して悪化すると、一定で規格化された形式での設計の感度を認定する必要は増加する。これらのプロットは、既存の電気モデルのより完全な形式であり、これらのパターン移動感度を効果的に説明する必要性も示唆する。

【0192】

特に、そのような時間解析は過剰であり、設計を改善するための明らかなガイダンスを提供しない。しかし、このタイプの洗練された解析の使用は、異なる製造のための設計技法が提供する利点を特徴づけるために役立つ。さらに、図４３が示唆するように、提案された枠組みは、パラメータ反応に直接的で有利な影響を及ぼし、システムのさらなる電気シミュレーションを必要としない。

【0193】

４．結論
パターン移動の製造のための設計の枠組みが開示された。

【0194】

さらに、パターンロバスト性およびパラメータ動作間に明らかな関連がある。本関連は、電気的およびパターン依存である統一された製造可能性の枠組みの可能性を示す。

【0195】

本枠組みは、レイアウト設計チームが製造プロセスの全詳細において優れている必要がないことを可能にする。モデルが使用されたプロセスを包囲するため、設計者がプロセスデータと相互作用するアウトプットおよび方法は、プロセス自体の独立である。

【0196】

その独特な性質のため、本枠組みは、プロセスモデルが利用可能になる、ＲＥＴを認識する、ＣＭＰを認識する、またはあらゆる他のプロセスを認識する設計を自動的にもたらす。

【0197】

本発明の好ましい実施例が、示され、説明されたが、多様な変更が、本発明の精神および範囲から逸脱することなく行われることが理解される。例えば、説明した本発明の実施例は、ＰＶバンドの内端および外端の双方を算出するが、ＰＶバンドの外側のみを算出する検証が所望される場合がある。設計ルールは、もし最も大きいサイズで印刷されると、対象物がどこに間違いを作成するかを示すためのＰＶバンドを解析することができる。

【0198】

独占的所有物または権限が請求される本発明の実施例は、以下のとおり、定義される。

【図0A】

【図0B】

【図0C】

【図0D】

【図0E】

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】