特許 6070422 半導体素装置の製造方法及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6070422

(24)【登録日】2017年1月13日

(45)【発行日】2017年2月1日

(54)【発明の名称】半導体素装置の製造方法及び半導体装置

(51)【国際特許分類】

   H01L 29/861 20060101AFI20170123BHJP

   H01L 29/868 20060101ALI20170123BHJP

   H01L 21/3065 20060101ALI20170123BHJP

   H01L 29/06 20060101ALI20170123BHJP

   H01L 29/12 20060101ALI20170123BHJP

   H01L 29/78 20060101ALI20170123BHJP

   H01L 21/336 20060101ALI20170123BHJP

   H01L 29/41 20060101ALI20170123BHJP

   H01L 29/47 20060101ALI20170123BHJP

   H01L 29/872 20060101ALI20170123BHJP

   H01L 21/28 20060101ALI20170123BHJP

   H01L 21/306 20060101ALI20170123BHJP

   H01L 21/308 20060101ALI20170123BHJP

【ＦＩ】

   H01L29/91 F

   H01L21/302 105A

   H01L29/91 D

   H01L29/06 301F

   H01L29/06 301R

   H01L29/06 301V

   H01L29/78 652T

   H01L29/78 652P

   H01L29/78 653A

   H01L29/78 658G

   H01L29/06 301G

   H01L29/78 652K

   H01L29/44 Y

   H01L29/48 D

   H01L21/28 301B

   H01L21/302 101C

   H01L21/306 B

   H01L21/308 C

【請求項の数】8

【全頁数】22

(21)【出願番号】特願2013-116233(P2013-116233)

(22)【出願日】2013年5月31日

(65)【公開番号】特開2014-236094(P2014-236094A)

(43)【公開日】2014年12月15日

【審査請求日】2015年6月17日

(73)【特許権者】

【識別番号】000241463

【氏名又は名称】豊田合成株式会社

(74)【代理人】

【識別番号】110000028

【氏名又は名称】特許業務法人明成国際特許事務所

(74)【代理人】

【識別番号】100148448

【弁理士】

【氏名又は名称】井上 雄介

(72)【発明者】

【氏名】伊奈 務

(72)【発明者】

【氏名】岡 徹

【審査官】 棚田 一也

(56)【参考文献】

【文献】 特開平１１−３０７５３４（ＪＰ，Ａ）

【文献】 特開２０１０−１４１２３２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／８６１

Ｈ０１Ｌ ２１／２８

Ｈ０１Ｌ ２１／３０２

Ｈ０１Ｌ ２１／３０６

Ｈ０１Ｌ ２１／３０６５

Ｈ０１Ｌ ２１／３０８

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／１２

Ｈ０１Ｌ ２９／４１

Ｈ０１Ｌ ２９／４７

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／８６−９６

(57)【特許請求の範囲】

【請求項1】

半導体装置の製造方法であって、
（Ａ）ドライエッチングによって、窒素化合物系の半導体層に、底面の隅に該底面から更に落ち込んだ溝部を有する段差部を形成する工程と、
（Ｂ）ウェットエッチングによって、前記工程（Ａ）によって形成された前記溝部の幅を広げる工程と、
を備える、半導体装置の製造方法。

【請求項2】

請求項１に記載の半導体装置の製造方法であって、
前記工程（Ａ）では、前記段差部の上面から前記底面までの深さｄｍと、前記底面から前記溝部の下端までの深さｄｍｔとが、ｄｍｔ／ｄｍ≧０．１を満たすように前記ドライエッチングを行い、
前記工程（Ｂ）では、前記底面から前記段差部の側壁までの最短距離である前記溝部の幅Ｗｍｔと、前記底面から前記溝部の下端までの深さｄｍｔとが、Ｗｍｔ／ｄｍｔ≧２を満たすように前記ウェットエッチングを行う、半導体装置の製造方法。

【請求項3】

請求項１又は請求項２に記載の半導体装置の製造方法であって、
前記工程（Ａ）では、プラズマ生成電力が３００Ｗ以上及びバイアス電力が４５Ｗ以上の少なくともいずれか一方の条件で前記ドライエッチングを行う、半導体装置の製造方法。

【請求項4】

請求項１から請求項３までのいずれか一項に記載の半導体装置の製造方法であって、
前記工程（Ｂ）では、溶液温度が４０℃以上及びエッチング時間が５分以上の少なくともいずれか一方の条件でアルカリ系の溶液を用いて前記ウェットエッチングを行う、半導体装置の製造方法。

【請求項5】

請求項１から請求項４までのいずれか一項に記載の半導体装置の製造方法であって、
前記工程（Ａ）では、前記窒素化合物系の半導体層として主に窒化ガリウム（ＧａＮ）により構成された半導体層を用いる、半導体装置の製造方法。

【請求項6】

半導体装置であって、
段差部が形成された窒素化合物系の半導体層を備え、
前記段差部は、該段差部の底面の隅に該底面から更に落ち込んだ溝部を有し、
前記段差部の上面から前記底面までの深さｄｍと、前記底面から前記溝部の下端までの深さｄｍｔとは、ｄｍｔ／ｄｍ≧０．１を満たし、
前記底面から前記段差部の側壁までの最短距離である前記溝部の幅Ｗｍｔと、前記底面から前記溝部の下端までの深さｄｍｔとは、Ｗｍｔ／ｄｍｔ≧２を満たす、
半導体装置。

【請求項7】

請求項６に記載の半導体装置であって、
第１導電型の半導体層と、該第１導電型の半導体層上に積層された第２導電型の半導体層とを備え、
前記溝部の下端は前記第１導電型の半導体層に存在し、
前記底面は前記第２導電型の半導体層に存在する、半導体装置。

【請求項8】

請求項６又は請求項７に記載の半導体装置であって、
前記段差部上には電極が形成されている、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置の製造方法及び半導体装置に関する。

【背景技術】

【0002】

窒化ガリウム（ＧａＮ）系の半導体装置において、段差形状（以下、段差部）を形成するために半導体層に対してドライエッチングが行われる。特許文献１には、ドライエッチング後にウェットエッチングを行うことによって、ドライエッチングされた半導体層の表面のダメージを除去して、リーク電流を低減する技術が開示されている。特許文献２には、ドライエッチング後にウェットエッチングを行うことによって、側壁の面出しをして、リーク電流を低減する技術が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２０１０−６２３８１号公報

【特許文献2】特開２０１０−４０６９７号公報

【特許文献3】特開平１−１９２１７４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかし、特許文献１の技術では、ウェットエッチングが行われた後の段差部の底面の隅の形状が電界集中が生じやすい形状であることから、半導体装置の耐圧が低下するという問題があった。特許文献２の技術では、側壁をｍ面とすることで電界集中の緩和を図っているものの、電界集中をより緩和することができる技術が求められていた。特許文献３には、シリコン（Ｓｉ）系のトレンチ型ＭＯＳＦＥＴにおいて、段差部（トレンチ）の底面の隅を丸くすることによって電界集中を緩和する技術が記載されているものの、その技術をＧａＮ系の半導体装置に適用するための具体的な方法は開示されていなかった。そのため、ＧａＮ系の半導体装置をはじめとする窒素化合物系の半導体装置において、段差部の底面の隅での電界集中を緩和する技術が望まれていた。そのほか、窒素化合物系の半導体装置においては、更なる電気的特性の向上、低コスト化、耐久性の向上、製造の容易化などが望まれていた。

【課題を解決するための手段】

【0005】

本発明は、上述の課題の少なくとも一部を解決するためになされたものであり、以下の形態として実現することが可能である。

【0006】

（１）本発明の一形態によれば、半導体装置の製造方法が提供される。この方法は、（Ａ）ドライエッチングによって、窒素化合物系の半導体層に、底面の隅に該底面から更に落ち込んだ溝部を有する段差部を形成する工程と；（Ｂ）ウェットエッチングによって、前記工程（Ａ）によって形成された前記溝部の幅を広げる工程と、を備える。この形態の半導体装置の製造方法によれば、段差部の底面の隅に幅が広がった溝部が形成されるので、底面の隅での電界集中を緩和して、高い耐圧を確保することができる。また、段差部の底面下の半導体層は、溝部の下の半導体層よりも厚いため、段差部の底面上に形成される電極端の破壊による耐圧の低下を低減することができる。段差部の底面下に、溝部の下の半導体層と異なる導電型の半導体層を残せば、底面下の半導体層によって段差部の隅での電界集中を緩和することができるので、高い耐圧を確保することができる。すなわち、この製造方法によれば、窒素化合物系の半導体装置の電気的特性を向上させることができる。また、上述の段差部を備える半導体装置は、一般的な半導体装置を製造するための設備を利用して形成することができるため、電気的特性が良好な窒素化合物系の半導体装置を、低コストで製造することができる。

【0007】

（２）上記形態の半導体装置の製造方法において、前記工程（Ａ）では、前記段差部の上面から前記底面までの深さｄｍと、前記底面から前記溝部の下端までの深さｄｍｔとが、ｄｍｔ／ｄｍ≧０．１を満たすように前記ドライエッチングを行い；前記工程（Ｂ）では、前記底面から前記段差部の側壁までの最短距離である前記溝部の幅Ｗｍｔと、前記底面から前記溝部の下端までの深さｄｍｔとが、Ｗｍｔ／ｄｍｔ≧２を満たすように前記ウェットエッチングを行ってもよい。この形態の半導体装置の製造方法によれば、窒素化合物系の半導体装置の電気的特性を向上させるために適した深さ及び幅の溝部を形成することができる。

【0008】

（３）上記形態の半導体装置の製造方法において、前記工程（Ａ）では、プラズマ生成電力が３００Ｗ以上及びバイアス電力が４５Ｗ以上の少なくともいずれか一方の条件で前記ドライエッチングを行ってもよい。この形態の半導体装置の製造方法によれば、工程（Ａ）において、窒素化合物系の半導体装置の電気的特性を向上させるためにより適した深さの溝部を形成することができる。

【0009】

（４）上記形態の半導体装置の製造方法において、前記工程（Ｂ）では、溶液温度が４０℃以上及びエッチング時間が５分以上の少なくともいずれか一方の条件でアルカリ系の溶液を用いて前記ウェットエッチングを行ってもよい。この形態の半導体装置の製造方法によれば、工程（Ｂ）において、窒素化合物系の半導体装置の電気的特性を向上させるためにより適した幅の溝部を形成することができる。

【0010】

（５）上記形態の半導体装置の製造方法において、前記工程（Ａ）では、前記窒素化合物系の半導体層として主に窒化ガリウム（ＧａＮ）により構成された半導体層を用いてもよい。この形態の半導体装置の製造方法によれば、ＧａＮ系の半導体装置の電気的特性を向上させるために適した深さ及び幅の溝部を形成することができる。

【0011】

（６）本発明の他の形態によれば、上記形態の半導体装置の製造方法により製造された半導体装置が提供される。この形態によれば、段差部の底面の隅に幅の広がった溝部を有するとともに、段差部の底面下の半導体層は溝部の下の半導体層よりも厚いので、電気的特性が良好な半導体装置を提供することができる。

【0012】

（７）本発明の他の形態によれば、半導体装置が提供される。この形態の半導体装置は、段差部が形成された窒素化合物系の半導体層を備え；前記段差部は、該段差部の底面の隅に該底面から更に落ち込んだ溝部を有し；前記段差部の上面から前記底面までの深さｄｍと、前記底面から前記溝部の下端までの深さｄｍｔとは、ｄｍｔ／ｄｍ≧０．１を満たし；前記底面から前記段差部の側壁までの最短距離である前記溝部の幅Ｗｍｔと、前記底面から前記溝部の下端までの深さｄｍｔとは、Ｗｍｔ／ｄｍｔ≧２を満たす。この形態の半導体装置によれば、段差部の底面の隅での電界集中を緩和して、高い耐圧を確保することができる。また、段差部の底面下の半導体層は、溝部の下の半導体層よりも厚いため、段差部の底面上に形成される電極端の破壊による耐圧の低下を低減することができる。

【0013】

（８）上記形態の半導体装置において、第１導電型の半導体層と、該第１導電型の半導体層上に積層された第２導電型の半導体層とを備え；前記溝部の下端は前記第１導電型の半導体層に存在し；前記底面は前記第２導電型の半導体層に存在してもよい。この形態の半導体装置であれば、段差部の底面下の第２導電型の半導体層によって、底面の隅での電界集中を緩和することができる。よって、より高い耐圧を確保することができる。

【0014】

（９）上記形態の半導体装置において、前記段差部上には電極が形成されていてもよい。この形態の半導体装置であれば、段差部の底面の隅での電界集中を緩和して、高い耐圧を確保することができる。また、段差部の底面上に形成される電極端の破壊による耐圧の低下を低減することができる。段差部の底面下に、第２導電型の半導体層を残ば、段差部の隅での電界集中をより緩和することができるので、より高い耐圧を確保することができる。

【0015】

上述した本発明の各形態の有する複数の構成要素はすべてが必須のものではなく、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、適宜、前記複数の構成要素の一部の構成要素について、その変更、削除、新たな他の構成要素との差し替え、限定内容の一部削除を行うことが可能である。また、上述の課題の一部又は全部を解決するため、あるいは、本明細書に記載された効果の一部又は全部を達成するために、上述した本発明の一形態に含まれる技術的特徴の一部又は全部を上述した本発明の他の形態に含まれる技術的特徴の一部又は全部と組み合わせて、本発明の独立した一形態とすることも可能である。

【0016】

本発明は、上述した半導体装置や、半導体装置の製造方法以外の種々の形態で実現することも可能である。例えば、半導体装置を備えるサーバの電源やエアコン、太陽光発電システムのパワーコンディショナ、電気自動車（EV）用急速充電器、鉄道の電力変換装置などの電力効率を高める用途に用いられるパワー半導体デバイスとして実現することができる。また、半導体装置を製造する製造装置などの形態で実現することができる。

【発明の効果】

【0017】

本発明によれば、この形態の半導体装置の製造方法によれば、段差部の底面の隅に幅が広がった溝部が形成されるので、底面の隅での電界集中を緩和して、高い耐圧を確保することができる。また、段差部の底面下の半導体層は、溝部の下の半導体層よりも厚いため、段差部の底面上に形成される電極端の破壊による耐圧の低下を低減することができる。段差部の底面下に、溝部の下の半導体層と異なる導電型の半導体層を残せば、底面下の半導体層によって段差部の隅での電界集中を緩和することができるので、高い耐圧を確保することができる。すなわち、この製造方法によれば、窒素化合物系の半導体装置の電気的特性を向上させることができる。また、上述の段差部を備える半導体装置は、一般的な半導体装置を製造するための設備を利用して形成することができるため、電気的特性が良好な窒素化合物系の半導体装置を、低コストで製造することができる。

【図面の簡単な説明】

【0018】

【図1】第１実施形態における半導体装置１０の構成を模式的に示す断面図である。

【図2】段差部５００を中心に拡大した半導体装置１０の構成を模式的に示す図である。

【図3】半導体装置１０の製造方法を示すフローチャートである。

【図4】段差部５００の形成方法について説明するための図である。

【図5】プラズマ生成電力がｄｍｔ／ｄｍの値に及ぼす影響を評価した結果を示す図である。

【図6】バイアス電力がｄｍｔ／ｄｍの値に及ぼす影響を評価した結果を示す図である。

【図7】エッチング溶液の温度がＷｍｔ／ｄｍｔの値に及ぼす影響を評価した結果を示す図である。

【図8】エッチング時間がＷｍｔ／ｄｍｔの値に及ぼす影響を評価した結果を示す図である。

【図9】ドライエッチング後にウェットエッチングが行われた積層体２０の断面ＳＥＭ像を示す図である。

【図10】第１実施形態の変形例１における半導体装置１１の構成を模式的に示す断面図である。

【図11】半導体装置１１の製造方法を示すフローチャートである。

【図12】第１実施形態の変形例２における半導体装置１２の構成を模式的に示す断面図である。

【図13】半導体装置１２の製造方法を示すフローチャートである。

【図14】第２実施形態における半導体装置１３の構成を模式的に示す断面図である。

【図15】半導体装置１３の製造方法を示すフローチャートである。

【図16】第２実施形態の変形例１における半導体装置１４の構成を模式的に示す断面図である。

【図17】半導体装置１４の製造方法を示すフローチャートである。

【図18】第２実施形態の変形例２における半導体装置１５の構成を模式的に示す断面図である。

【図19】半導体装置１５の製造方法を示すフローチャートである。

【発明を実施するための形態】

【0019】

Ａ．第１実施形態：
Ａ１．半導体装置の構成：
図１は、第１実施形態における半導体装置１０の構成を模式的に示す断面図である。図１には、本実施形態における半導体装置１０の断面の一部を示している。なお、図１は、半導体装置１０の技術的特徴をわかりやすく示すための図であり、各部の寸法を正確に示すものではない。また、図１には、説明を容易にするために、相互に直交するＸＹＺ軸が図示されている。このことは、以降の図についても同様である。

【0020】

本実施形態における半導体装置１０は、窒化ガリウム（ＧａＮ）系のＰＩＮダイオード（P-Intrinsic-N Diode）である。半導体装置１０は、基板１１０と、第１Ｎ型半導体層１２０と、Ｐ型半導体層１３０と、保護膜３１０と、段差部５００と、カソード電極２１０と、アノード電極２２０と、フィールドプレート電極２３０（ＦＰ電極）とを備える。半導体装置１０は、基板１１０と第１Ｎ型半導体層１２０とＰ型半導体層１３０とが順に積層された構造を有する。

【0021】

以降、各半導体層が積層された構造を、「積層体」とも呼び、＋Ｚ方向（各半導体層が積層される方向）を「上方」、−Ｚ方向を「下方」とも呼ぶ。基板１１０及び各半導体層の表面のうち上方側の表面を「上面」、下方側の表面を「下面」とも呼ぶ。

【0022】

半導体装置１０の基板１１０は、ＸＹ平面に沿って広がる半導体層である。基板１１０はＧａＮ系基板であり、ドーパント（ドナー）としてシリコン（Ｓｉ）を含有する。本実施形態では、基板１１０の全域におけるＳｉの平均濃度は、１．０×１０¹⁸ｃｍ^-3である。

【0023】

第１Ｎ型半導体層１２０は、基板１１０の＋Ｚ方向側へ積層され、ＸＹ平面に沿って広がる半導体層である。第１Ｎ型半導体層１２０は、ＧａＮ系の半導体であり、基板１１０よりも低い濃度で、ドーパント（ドナー）としてシリコン（Ｓｉ）を含有する。本実施形態では、第１Ｎ型半導体層１２０の全域におけるＳｉの平均濃度は、１．０×１０¹⁶ｃｍ^-3である。また、第１Ｎ型半導体層１２０の＋Ｚ方向への厚さは、１０μｍである。

【0024】

Ｐ型半導体層１３０は、第１Ｎ型半導体層１２０の＋Ｚ方向側へ積層され、ＸＹ平面に沿って広がる半導体層である。Ｐ型半導体層１３０は、ＧａＮ系の半導体であり、ドーパント（アクセプタ）としてマグネシウム（Ｍｇ）を含有する。本実施形態では、Ｐ型半導体層１３０の全域におけるＭｇの平均濃度は、１．０×１０¹⁸ｃｍ^-3である。また、Ｐ型半導体層１３０の＋Ｚ方向への厚さは、１．０μｍである。

【0025】

段差部５００は、半導体装置１０を、基板１００上に形成された他の半導体装置から分離する（区画する）ために形成されている。段差部５００は、上面５０２と底面５０１と溝部５０３と側壁５０４とにより構成されている。段差部５００の詳細については後述する。側壁５０４は、図１において太線で示している。このことは、以下の図においても同様である。

【0026】

保護膜３１０は、段差部５００及びＰ型半導体層１３０の上面１３２を連続的に覆うように形成された膜である。本実施形態では、保護膜３１０は、酸化シリコン（ＳｉＯ₂）により形成されている。

【0027】

アノード電極２２０は、Ｐ型半導体層１３０に接続するように形成された電極である。アノード電極２２０はニッケル（Ｎｉ）からなる層と金（Ａｕ）からなる層を積層した後、熱処理することによって形成されており、Ａｕからなる層が上方に位置する構造を有する。

【0028】

カソード電極２１０は、基板１１０の下面１１１に形成された電極である。カソード電極２１０は、チタン（Ｔｉ）からなる層とアルミニウム（Ａｌ）からなる層を積層した後熱処理することによって形成されており、Ｔｉからなる層が上方（基板１１０の下面１１１側）に位置する構造を有する。

【0029】

フィールドプレート電極２３０は、アノード電極２２０から保護膜３１０を介した段差部５００の底面５０１までを連続的に覆うように形成された電極である。図１に示すように、フィールドプレート電極２３０の端は、保護膜３１０を介して底面５０１上に存在している。フィールドプレート電極２３０は、アルミニウム（Ａｌ）からなる層を積層することによって形成されている。

【0030】

図２は、段差部５００を中心に拡大した半導体装置１０の構成を模式的に示す図である。図２では、フィールドプレート電極２３０と保護膜３１０とを省略している。図２に示すように段差部５００は、上面５０２と底面５０１と側壁５０４と溝部５０３とにより構成されている。

【0031】

段差部５００の上面５０２は、Ｐ型半導体層１３０の上面１３２である。溝部５０３は、底面５０１の隅に形成されており、底面５０１よりも更に下方に落ち込んでいる。底面５０１の隅とは、段差部５００の隅といいかえることができる。側壁５０４は、上面５０２から溝部５０３にわたっている。本実施形態では、底面５０１及び溝部５０３の下端５０３Ｔは、同じ半導体層内である第１Ｎ型半導体層１２０内に存在する。また、溝部５０３は、溝部５０３の下端５０３Ｔにおいて、直径０．１μｍ以上の円を内接する丸まった形状を有している。

【0032】

図２には、上面５０２から底面５０１までの深さｄｍと、底面５０１から溝部５０３の下端５０３Ｔまでの深さ（以下、溝部５０３の深さ）ｄｍｔと、底面５０１から側壁５０４までの最短距離である溝部５０３の幅（以下、溝部５０３の幅）Ｗｍｔと、が示されている。溝部５０３の幅Ｗｍｔは、底面５０１を含む平面上における底面５０１から側壁５０４までの幅といいかえることができる。上面５０２から底面５０１までの深さｄｍと溝部５０３の深さｄｍｔとは、ｄｍｔ／ｄｍ≧０．１の関係を満たしている。溝部５０３の幅Ｗｍｔと溝部５０３の深さｄｍｔとは、Ｗｍｔ／ｄｍｔ≧２の関係を満たしている。

【0033】

Ａ２．半導体装置の製造方法：
図３は、半導体装置１０の製造方法を示すフローチャートである。半導体装置１０を製造する際には、まず、基板１１０上に第１Ｎ型半導体層１２０とＰ型半導体層１３０とが積層された積層体２０が用意される（ステップＳ１１０）。積層体２０は、ＭＯＣＶＤ（Metal Organic Chemical Vapor Deposition）法による結晶成長によって、基板１１０に、第１Ｎ型半導体層１２０とＰ型半導体層１３０とを上方に順に積層することによって製造される。

【0034】

次に、積層体２０に対しドライエッチング（ステップＳ１２２）及びウェットエッチング（ステップＳ１２４）を行うことによって段差部５００が形成される。

【0035】

図４は、段差部５００の形成方法について説明するための図である。図４（ａ）には、ステップＳ１２２によってドライエッチングが施された後の段差部５００が示されている。図４（ｂ）にはステップＳ１２４によってウェットエッチングが施された後の段差部５００が示されている。図４（ａ）（ｂ）には、段差部５００の上面５０２から底面５０１までの深さｄｍと、溝部５０３の深さｄｍｔと、溝部５０３の幅Ｗｍｔと、が示されている。以下、図３及び図４を用いて、段差部５００の形成方法について説明する。

【0036】

段差部５００の形成に際しては、まず、段差部５００を形成すべき領域を除いて、積層体２０にＳｉＯ₂をマスクとするパターンが形成される。その後、積層体２０に対して、誘導結合型プラズマ（Inductively Coupled Plasma：ＩＣＰ）エッチング装置を用いて、溝部５０３の下端５０３Ｔ及び底面５０１が第１Ｎ型半導体層１２０に達するようにドライエッチングが行われる（図３、ステップＳ１２２）。段差部５００の上面５０２から底面５０１までの深さｄｍは、底面５０１を形成すべき位置によって、定めることができる。

【0037】

このとき、図４（ａ）に示すように、ドライエッチング後の段差部５００の形状が、ｄｍｔ／ｄｍ≧０．１を満たすことが好ましい。ｄｍｔ／ｄｍ≧０．１の関係を満たすために、プラズマ生成電力（ＩＣＰ電力）及びバイアス電力のうち少なくとも一方を調整することが好ましい。具体的には、プラズマ生成電力は３００Ｗ以上及びバイアス電力は４５Ｗ以上の少なくともいずれか一方の条件を満たすように調整することが好ましい。本実施形態及び以降の実施形態では、プラズマ生成電力は５００Ｗであり、バイアス電力は４５Ｗの条件でドライエッチングが行われる。また、ドライエッチングには、塩素系のガスであるＳｉＣｌ₄とＣｌ₂との混合ガスが用いられる。図３に示したステップＳ１２２は本願の工程（Ａ）に相当する。

【0038】

次に、ステップＳ１２２で形成された溝部５０３の幅Ｗｍｔを広げるようにウェットエッチングが行われる（図３、ステップＳ１２４）。

【0039】

このとき、図４（ｂ）に示すように、ウェットエッチング後の段差部５００の形状が、Ｗｍｔ／ｄｍｔ≧２を満たすことが好ましい。ドライエッチング後の段差部５００の形状がｄｍｔ／ｄｍ≧０．１を満たし、ウェットエッチング後の段差部の形状がＷｍｔ／ｄｍｔ≧２を満たすようにすることで、半導体装置１０の電気的特性を向上させるために適した深さ及び幅の溝部５０３を得ることができるからである。Ｗｍｔ／ｄｍｔ≧２の関係を満たすために、溶液温度及びエッチング時間の少なくともいずれか一方を調整することが好ましい。具体的には、溶液温度が４０℃以上及びエッチング時間が５分以上の少なくともいずれか一方の条件を満たすように調整して、アルカリ系の溶液を用いてウェットエッチングが行われることが好ましい。本実施形態及び以降の実施形態では、溶液温度が８５℃、エッチング時間が３０分の条件で、濃度２２％の水酸化テトラメチルアンモニウム（ＴＭＡＨ）を用いてウェットエッチングが行われる。図３に示したステップＳ１２４は本願の工程（Ｂ）に相当する。

【0040】

なお、ウェットエッチングが行われることによって、溝部５０３の幅Ｗｍｔは広がるが、溝部５０３の深さｄｍｔはほとんど変化しない。積層体２０に対する−Ｚ方向へのウェットエッチングは、＋Ｙ方向及び−Ｙ方向へのウェットエッチング（サイドエッチング）に比べて進行し難いためである。

【0041】

以上で説明した条件によってドライエッチングが行われ、その後ウェットエッチングが行われると、溝部５０３は、下端５０３Ｔにおいて直径０．１μｍ以上の円を内接する丸まった形状になる。

【0042】

図３に戻り、次に、段差部５００が形成された積層体２０に対し、保護膜３１０が形成される（ステップＳ１３０）。保護膜３１０が形成された積層体２０には、Ｐ型半導体層１３０に接続するようにアノード電極２２０が形成される（ステップＳ１４０）。その後、アノード電極２２０が形成された積層体２０に対し、接触抵抗を低減させるための熱処理が行われる（ステップＳ１５０）。熱処理が行われた積層体２０に対し、フィールドプレート電極２３０が形成され（ステップＳ１６０）、基板１１０の下面１１１にカソード電極２１０が形成される（ステップＳ１７０）。その後、カソード電極２１０が形成された積層体２０に対し、接触抵抗を低減させるための熱処理が行われる（ステップＳ１８０）。以上の工程を経て、本実施形態の半導体装置１０が製造される。

【0043】

Ａ３．段差部の形成条件：
図５は、プラズマ生成電力がｄｍｔ／ｄｍの値に及ぼす影響を評価した結果を示す図である。図５に示すｄｍｔ／ｄｍの値は、ＩＣＰエッチング装置のプラズマ生成電力を変化させてドライエッチングを行った積層体を、ＳＥＭ（Scanning Electron Microscope）を用いて観察することにより算出した。図５より、プラズマ生成電力が３００Ｗ以上であれば、ｄｍｔ／ｄｍ≧０．１の関係を満たす段差部５００を形成することができる。なお、ＩＣＰエッチング装置内の部品を保護するために、プラズマ生成電力は１０００Ｗ以下であることがより好ましい。

【0044】

図６は、バイアス電力がｄｍｔ／ｄｍの値に及ぼす影響を評価した結果を示す図である。図６に示すｄｍｔ／ｄｍの値は、ＩＣＰエッチング装置のバイアス電力を変化させてドライエッチングを行った積層体を、ＳＥＭを用いて観察することにより算出した。図６より、バイアス電力が４５Ｗ以上であれば、ｄｍｔ／ｄｍ≧０．１の関係を満たす段差部５００を形成することができる。なお、ドライエッチングプロセスを適切に制御するために、バイアス電力は３００Ｗ以下であることがより好ましい。

【0045】

図７は、エッチング溶液の温度がＷｍｔ／ｄｍｔの値に及ぼす影響を評価した結果を示す図である。図７に示すＷｍｔ／ｄｍｔの値は、濃度２２％のＴＭＡＨの温度を変化させてウェットエッチングを行った積層体を、ＳＥＭを用いて観察することにより算出した。図７より、エッチング溶液の温度が４０℃以上であれば、Ｗｍｔ／ｄｍｔ≧２の関係を満たす段差部５００を形成することができる。また、エッチング溶液の温度を高くすれば、それだけウェットエッチングに要する時間を短くすることができる。なお、ウェットエッチングを適切に進行させるために、溶液温度は６０℃以上であることが好ましい。また、エッチング溶液の蒸発を防ぐために、溶液温度は９０℃以下であることが好ましい。

【0046】

図８は、エッチング時間がＷｍｔ／ｄｍｔの値に及ぼす影響を評価した結果を示す図である。図８に示すＷｍｔ／ｄｍｔの値は、濃度２２％、溶液温度８５℃のＴＭＡＨと、濃度２２％、溶液温度６０℃のＴＭＡＨとを用い、ウェットエッチングを行う時間を変化させた積層体を、ＳＥＭを用いて観察することにより算出した。図８より、溶液温度が８５℃である場合には、エッチング時間が５分以上であれば、Ｗｍｔ／ｄｍｔ≧２の関係を満たすことができる。溶液温度が６０℃である場合には、エッチング時間が１５分以上であれば、Ｗｍｔ／ｄｍｔ≧２の関係を満たすことができる。

【0047】

図９は、ドライエッチング後にウェットエッチングが行われた積層体２０の断面ＳＥＭ像を示す図である。図９には、プラズマ生成電力が５００Ｗ、バイアス電力が４５Ｗの条件でＩＣＰエッチング装置を用いて積層体２０に対してドライエッチングを行った後、温度８５℃、濃度２２％のＴＭＡＨ溶液を用いて３０分間ウェットエッチングを行うことによって形成された段差部５００が示されている。このような条件でドライエッチング後にウェットエッチングが行われると、図９に示すように、溝部５０３は丸まった形状になる。また、ｄｍ、ｄｍｔ及びＷｍｔの値を算出すると、ｄｍは０．８μｍであり、ｄｍｔは０．２μｍであり、Ｗｍｔは０．８μｍであった。すなわち、段差部５００は、ｄｍｔ／ｄｍ≧０．１の関係を満たし、Ｗｍｔ／ｄｍｔ≧２の関係を満たす形状となった。

【0048】

なお、エッチング溶液として濃度２２％のＴＭＡＨを用い、溶液温度が６０℃以上９０℃以下、エッチング時間が１５分以上である場合には、図９に示す溝部と同様に、丸まった形状の溝部が形成された。

【0049】

Ａ４．効果：
以上で説明した第１実施形態によれば、半導体装置１０は、段差部５００の底面５０１の隅に幅の広がった溝部５０３を有するため、底面５０１の隅での電界集中が緩和される。また、底面５０１から−Ｚ方向への半導体層は、溝部５０３の下端５０３Ｔから−Ｚ方向への半導体層よりも厚いので、フィールドプレート電極２３０の端での破壊による耐圧の低下が低減する。そのため、半導体装置１０は、上述のような段差部５００を有さない半導体装置と比べて良好な電気的特性を有する。

【0050】

また、段差部５００を形成するためのドライエッチングにおいて、ｄｍｔ／ｄｍ≧０．１を満たすようにプラズマ生成電力及びバイアス電力のうち少なくとも一方を調整することで、半導体装置１０の電気的特性を向上させるために適切な深さの溝部５０３を形成することができる。ウェットエッチングにおいて、Ｗｍｔ／ｄｍｔ≧２を満たすように溶液温度及びエッチング時間のうち少なくとも一方を調整することで、半導体装置１０の電気的特性を向上させるために適切な幅の溝部５０３を形成することができる。

【0051】

更に、上述の形状の段差部５００を形成するために、一般的な半導体装置を製造するための設備を利用することができるので、電気的特性が良好なＧａＮ系の半導体装置１０を低コストで製造することができる。

【0052】

Ａ５．第１実施形態の変形例１：
図１０は、第１実施形態の変形例１における半導体装置１１の構成を模式的に示す断面図である。半導体装置１１は窒化ガリウム（ＧａＮ）系のＳＢＤ（Schottky Barrier Diode）である。半導体装置１１は、第１実施形態の半導体装置１０と比較して、Ｐ型半導体層１３０を有しておらず、第１Ｎ型半導体層１２０に接続するようにアノード電極２４０が形成されている点と、段差部５１０の上面５１２が第１Ｎ型半導体層１２０の上面１２２である点とが異なる。アノード電極２４０は、ニッケル（Ｎｉ）からなる層により形成されている。半導体装置１１のその他の構成は第１実施形態の半導体装置１０と同様であるため説明を省略する。

【0053】

図１１は、半導体装置１１の製造方法を示すフローチャートである。半導体装置１１を製造する際には、まず、基板１１０上に第１Ｎ型半導体層１２０が積層された積層体２１が用意される（ステップＳ２１０）。積層体２１は、ＭＯＣＶＤ法による結晶成長によって、基板１１０に、第１Ｎ型半導体層１２０を上方に積層することによって製造される。

【0054】

次に、積層体２１に対しドライエッチング（ステップＳ２２２）及びウェットエッチング（ステップＳ２２４）を行うことによって段差部５１０が形成される。ステップＳ２２２では、溝部５１３の下端５１３Ｔ及び底面５１１がともに第１Ｎ型半導体層１２０に存在し、ｄｍｔ／ｄｍ≧０．１を満たすようにドライエッチングが行われる（ステップＳ２２２）。

【0055】

次に、ドライエッチングが行われた積層体２１に対して、溝部５１３の幅Ｗｍｔを広げ、Ｗｍｔ／ｄｍｔ≧２の関係を満たすように、ウェットエッチングが行われる（ステップＳ２２４）。上述の条件でドライエッチング（ステップＳ２２２）が行われ、その後ウェットエッチング（ステップＳ２２４）が行われると、溝部５１３は、下端５１３Ｔにおいて直径０．１μｍ以上の円を内接する丸まった形状になる。

【0056】

次に、段差部５１０が形成された積層体２１に対し、保護膜３１０が形成される（ステップＳ２３０）。保護膜３１０が形成されると、第１Ｎ型半導体層１２０に接続するようにアノード電極２４０が形成される（ステップＳ２４０）。その後、アノード電極２４０が形成された積層体２１に対し、フィールドプレート電極２３０が形成され（ステップＳ２６０）、基板１１０の下面１１１にカソード電極２１０が形成される（ステップＳ２７０）。その後、カソード電極２１０が形成された積層体２１に対し、接触抵抗を低減させるための熱処理が行われる（ステップＳ２８０）。以上の工程を経て、半導体装置１１が製造される。

【0057】

以上で説明した第１実施形態の変形例１によれば、第１実施形態と同様の効果を奏するＧａＮ系のＳＢＤである半導体装置１１を得ることができる。

【0058】

Ａ６．第１実施形態の変形例２：
図１２は、第１実施形態の変形例２における半導体装置１２の構成を模式的に示す断面図である。半導体装置１２は窒化ガリウム（ＧａＮ）系のトレンチ型ＭＯＳＦＥＴである。半導体装置１２は、基板１１０と、第１Ｎ型半導体層１２０と、Ｐ型半導体層１３０と、第２Ｎ型半導体層１４０と、段差部５２０と、ゲートトレンチ６１０と、リセス６２０と、ドレイン電極２５０と、ゲート電極２６０と、Ｐボディ電極２７０と、ソース電極２８０と、保護膜３１０と、絶縁膜３２０と、フィールドプレート電極２３０と、を備える。

【0059】

基板１１０と第１Ｎ型半導体層１２０とＰ型半導体層１３０は、それぞれ第１実施形態における基板１１０と第１Ｎ型半導体層１２０とＰ型半導体層１３０と同様の構造を有する。第２Ｎ型半導体層１４０は、Ｐ型半導体層１３０の＋Ｚ方向側へ積層され、ＸＹ平面に沿って広がる半導体層である。第２Ｎ型半導体層１４０はＧａＮ系の半導体であり、ドーパント（ドナー）としてシリコン（Ｓｉ）を含有する。第２Ｎ型半導体層１４０の全域におけるＳｉの平均濃度は、４．０×１０¹⁸ｃｍ^-3である。また、第２Ｎ型半導体層１４０の＋Ｚ方向への厚さは、０．２μｍである。

【0060】

段差部５２０の上面５２２は、上述の実施形態の段差部５００、５１０と異なり、第２Ｎ型半導体層１４０の上面１４２である。段差部５２０のその他の構成は、上述の第１及び第２実施形態の段差部５００，５１０と同様である。

【0061】

Ｐボディ電極２７０は、Ｐ型半導体層１３０を露出することによって形成されたリセス６２０に形成された電極である。Ｐボディ電極２７０は、第１実施形態のアノード電極２２０と同様の構造を有する。ソース電極２８０は、第２Ｎ型半導体層１４０に接続するように形成された電極である。ソース電極２８０は、チタン（Ｔｉ）からなる層とアルミニウム（Ａｌ）からなる層を積層した後熱処理することによって形成されており、Ａｌからなる層が上方に位置する構造を有する。ドレイン電極２５０は、第１実施形態のカソード電極２１０と同様の構造を有する。ゲート電極２６０は、第２Ｎ型半導体層１４０の上面１４２からＰ型半導体層１３０を貫通し、第１Ｎ型半導体層１２０を露出することによって形成されたゲートトレンチ６１０に、絶縁膜３２０を介して形成された電極である。ゲート電極２６０はアルミニウム（Ａｌ）により形成されている。フィールドプレート電極２３０は、第１実施形態と同様の構造を有し、Ｐボディ電極２７０から保護膜３１０を介した段差部５２０の底面５２１までを連続的に覆うように形成されている。

【0062】

絶縁膜３２０は、ゲートトレンチ６１０とその周縁の第２Ｎ型半導体層１４０の上面１４２とを連続的に覆うように形成された膜である。保護膜３１０は、段差部５２０と第２Ｎ型半導体層１４０の上面１４２とソース電極２８０とゲート電極２６０とを覆うように形成された膜である。保護膜３１０及び絶縁膜３２０は、酸化シリコン（ＳｉＯ₂）により形成されている。

【0063】

図１３は、半導体装置１２の製造方法を示すフローチャートである。半導体装置１２を製造するには、まず、基板１１０上に第１Ｎ型半導体層１２０とＰ型半導体層１３０と第２Ｎ型半導体層１４０とが積層された積層体２２が用意される（ステップＳ３１０）。積層体２２は、ＭＯＣＶＤ法による結晶成長によって、基板１１０に、第１Ｎ型半導体層１２０とＰ型半導体層１３０と第２Ｎ型半導体層１４０とを上方に順に積層することによって製造される。

【0064】

次に、積層体２２に対しドライエッチングを行うことによってリセス６２０が形成される（ステップＳ３１５）。

【0065】

次に、リセス６２０が形成された積層体２２に対しドライエッチング（ステップＳ３２２）及びウェットエッチング（ステップＳ３２４）を行うことによって段差部５２０が形成される。図１３に示すように、ステップＳ３２２では、溝部５２３の下端５２３Ｔ及び底面５２１がともに第１Ｎ型半導体層１２０に達し、ｄｍｔ／ｄｍ≧０．１を満たすようにドライエッチングが行われる（ステップＳ３２２）。

【0066】

次に、ドライエッチングが行われた積層体に対して、溝部５２３の幅Ｗｍｔを広げ、溝部５２３の形状がＷｍｔ／ｄｍｔ≧２の関係を満たすように、ウェットエッチングが行われる（ステップＳ３２４）。上述の条件でドライエッチング（ステップＳ３２２）が行われ、その後ウェットエッチング（ステップＳ３２４）が行われると、溝部５２３は、下端５２３Ｔにおいて直径０．１μｍ以上の円を内接する、丸まった形状になる。

【0067】

次に、段差部５２０が形成された積層体２２に対しドライエッチングが行われることによって、ゲートトレンチ６１０が形成される（ステップＳ３２５）。

【0068】

次に、ゲートトレンチ６１０が形成された半導体装置１２に対し、絶縁膜３２０が形成される（ステップＳ３２７）。その後、Ｐ型半導体層１３０に接続するようにＰボディ電極２７０が形成され、第２Ｎ型半導体層１４０に接続するようにソース電極２８０が形成される（ステップＳ３４０）。その後、接触抵抗を低減させるための熱処理が行われる（ステップＳ３５０）。ゲートトレンチ６１０には、絶縁膜３２０を介してゲート電極２６０が形成され（ステップＳ３５５）、ゲート電極２６０が形成された積層体２２に対し、保護膜３１０が形成される（ステップＳ３５７）。

【0069】

次に、保護膜３１０が形成された積層体２２に対し、Ｐボディ電極２７０に接続するようにフィールドプレート電極２３０が形成される（ステップＳ３６０）。その後、基板１１０の下面１１１にドレイン電極２５０が形成され（ステップＳ３７０）、接触抵抗を低減させるための熱処理が行われる（ステップＳ３８０）。以上の工程を経て、半導体装置１２が製造される。

【0070】

以上で説明した第１実施形態の変形例２によれば、第１実施形態と同様の効果を奏するＧａＮ系のトレンチ型のＭＯＳＦＥＴである半導体装置１２を得ることができる。

【0071】

Ｂ．第２実施形態：
上述の第１実施形態では、段差部の底面と溝部の下端とが同じ半導体層内に存在する半導体装置について説明した。本実施形態では、段差部の底面と溝部の下端とが異なる半導体層内に存在する半導体装置について説明する。
Ｂ１．半導体装置の構成：
図１４は第２実施形態における半導体装置１３の構成を模式的に示す断面図である。本実施形態の半導体装置１３は、第１実施形態の半導体装置１０と同様に窒化ガリウム（ＧａＮ）系のＰＩＮダイオードである。本実施形態の半導体装置１３の段差部５３０では、上述の実施形態及び変形例の段差部５００、５１０、５２０と異なり、溝部５３３の下端５３３Ｔと底面５３１とがそれぞれ異なる半導体層内に存在している。具体的には、溝部５３３の下端５３３Ｔが第１Ｎ型半導体層１２０内に存在し、底面５３１がＰ型半導体層１３０内に存在している。いいかえると、段差部５３０の底面５３１の下方には、Ｐ型半導体層１３０が残されている。第２実施形態における半導体装置１３のその他の構成は、第１実施形態における半導体装置１０と同様であるため説明を省略する。なお、本実施形態において、第１Ｎ型半導体層１２０は本願の第１導電型の半導体層に相当し、Ｐ型半導体層１３０は本願の第２導電型の半導体層に相当する。

【0072】

Ｂ２．半導体装置の製造方法：
図１５は、半導体装置１３の製造方法を示すフローチャートである。半導体装置１３の製造の際には、まず、基板１１０上に第１Ｎ型半導体層１２０とＰ型半導体層１３０とが積層された積層体２３が用意される（ステップＳ４１０）。

【0073】

次に、積層体２３に対しドライエッチング（ステップＳ４２２）及びウェットエッチング（ステップＳ４２４）を行うことによって段差部５３０が形成される。本実施形態では、ステップＳ４２２において、ｄｍｔ／ｄｍ≧０．１を満たし、図１５に示すように溝部５３３の下端５３３Ｔが第１Ｎ型半導体層１２０に達するとともに底面５３１がＰ型半導体層１３０内に残るようにドライエッチングが行われる（ステップＳ４２２）。

【0074】

次に、ドライエッチングが行われた積層体２３に対して、溝部５３３の幅Ｗｍｔを広げ、Ｗｍｔ／ｄｍｔ≧２の関係を満たすように、ウェットエッチングが行われる（ステップＳ４２４）。上述の条件でドライエッチング（ステップＳ４２２）が行われ、その後ウェットエッチング（ステップＳ４２４）が行われると、溝部５３３は、下端５３３Ｔにおいて、直径０．１μｍ以上の円を内接する、丸まった形状になる。なお、積層体２３の下方へのウェットエッチングは進み難いため、底面５３１はＰ型半導体層１３０内に存在したままである。すなわち、底面５３１の下方にはＰ型半導体層１３０が残されたままである。

【0075】

段差部５３０が形成された後の工程（ステップＳ４３０〜ステップＳ４８０）は、第１実施形態における半導体装置１０の段差部５００が形成された後の工程（図３、ステップＳ１３０〜ステップＳ１８０）と同様であるため説明を省略する。

【0076】

Ｂ３．効果
以上で説明した第２実施形態によれば、第１実施形態と同様の効果を奏するＧａＮ系のＰＩＮダイオードである半導体装置１３を得ることができる。更に、本実施形態の半導体装置１３においては、底面５３１の下方に残されたＰ型半導体層１３０によっても、段差部５３０の隅での電界集中が緩和される。そのため、半導体装置１３は、底面５３１の下方にＰ型半導体層１３０を有さない半導体装置と比較して、より良好な電気的特性を有する。

【0077】

Ｂ４．第２実施形態の変形例１：
図１６は、第２実施形態の変形例１における半導体装置１４の構成を模式的に示す断面図である。半導体装置１４は、窒化ガリウム（ＧａＮ）系のトレンチ型ＭＯＳＦＥＴである。半導体装置１４の段差部５４０では、上述の第２実施形態の半導体装置１３の段差部５３０と同様に、溝部５４３の下端５４３Ｔが第１Ｎ型半導体層１２０内に存在し、底面５４１がＰ型半導体層１３０内に存在する。半導体装置１４のその他の構成は、トレンチ型ＭＯＳＦＥＴである第１実施形態の変形例２で説明した半導体装置１２と同様であるため説明を省略する。

【0078】

図１７は、半導体装置１４の製造方法を示すフローチャートである。半導体装置１４を製造する際には、まず、基板１１０上に第１Ｎ型半導体層１２０とＰ型半導体層１３０と第２Ｎ型半導体層１４０とが積層された積層体２４が用意される（ステップＳ５１０）。積層体２４が用意されると、ドライエッチングによって、リセス６２０が形成される（ステップＳ５１５）。

【0079】

次に、リセス６２０が形成された積層体２４に対しドライエッチング（ステップＳ５２２）及びウェットエッチング（ステップＳ５２４）を行うことによって段差部５４０が形成される。図１７のステップＳ５２２に示すように、積層体２４に対して、ｄｍｔ／ｄｍ≧０．１を満たし、溝部５４３の下端５４３Ｔが第１Ｎ型半導体層１２０に達するとともに底面５４１がＰ型半導体層１３０内に残るようにドライエッチングが行われる（ステップＳ５２２）。

【0080】

次に、ドライエッチングが行われた積層体２４に対して、溝部５４３の幅Ｗｍｔを広げ、Ｗｍｔ／ｄｍｔ≧２の関係を満たすように、ウェットエッチングが行われる（ステップＳ５２４）。図１７に示すように、上述の条件でドライエッチング（ステップＳ５２２）が行われ、その後ウェットエッチング（ステップＳ５２４）が行われると、溝部５４３は、下端５４３Ｔにおいて、直径０．１μｍ以上の円を内接する、丸まった形状になる。

【0081】

段差部５４０が形成された後の工程（ステップＳ５２５〜ステップＳ５８０）は、第１実施形態の変形例２の段差部５２０が形成された後の工程（図１３、ステップＳ３２５〜ステップＳ３８０）と同様であるため説明を省略する。

【0082】

以上で説明した第２実施形態の変形例１によれば、第２実施形態と同様の効果を奏するＧａＮ系のトレンチ型ＭＯＳＦＥＴである半導体装置１４を得ることができる。

【0083】

Ｂ５．第２実施形態の変形例２：
図１８は、第２実施形態の変形例２における半導体装置１５の構成を模式的に示す断面図である。半導体装置１５は、第２実施形態の変形例１における半導体装置１４と同様の窒化ガリウム（ＧａＮ）系のトレンチ型ＭＯＳＦＥＴである。半導体装置１４では、段差部５４０は基板１１０上に形成された他の半導体装置を区画するために用いられていたのに対し、半導体装置１５では、段差部５５０はゲートを形成するためのゲートトレンチとして用いられている。半導体装置１５を基板１１０上に形成された他の半導体装置から分離するための段差部５９０（アイソレーショントレンチ５９０）は、半導体装置１４と異なり溝部及び底面５９１の下方のＰ型半導体層１３０を有していない。半導体装置１５のその他の構成は半導体装置１４と同様であるため説明を省略する。

【0084】

図１９は、半導体装置１５の製造方法を示すフローチャートである。半導体装置１５の製造に際しては、まず、基板１１０上に第１Ｎ型半導体層１２０とＰ型半導体層１３０と第２Ｎ型半導体層１４０とが積層された積層体２５が用意される（ステップＳ６１０）。積層体２５が用意されると、ドライエッチングによって、リセス６２０が形成される（ステップＳ６１５）。次に、リセス６２０が形成された積層体２５に対し、ドライエッチングによってアイソレーショントレンチ５９０が形成される（ステップＳ６１７）。

【0085】

次に、アイソレーショントレンチ５９０が形成された積層体２５に対しドライエッチング（ステップＳ６２２）及びウェットエッチング（ステップＳ６２４）を行うことによってゲートトレンチとして用いられる段差部５５０が形成される。図１９のステップＳ６２２に示すように、積層体に対して、ｄｍｔ／ｄｍ≧０．１を満たし、溝部５５３の下端５５３Ｔが第１Ｎ型半導体層１２０に達するとともに底面５５１がＰ型半導体層１３０内に残るようにドライエッチングが行われる（ステップＳ６２２）。

【0086】

次に、ドライエッチングが行われた積層体に対して、溝部５５３の幅Ｗｍｔを広げ、Ｗｍｔ／ｄｍｔ≧２の関係を満たすように、ウェットエッチングが行われる（ステップＳ６２４）。上述の条件でドライエッチング（ステップＳ６２２）が行われ、その後ウェットエッチング（ステップＳ６２４）が行われると、溝部５５３は、下端５５３Ｔにおいて、直径０．１μｍ以上の円を内接する、丸まった形状になる。

【0087】

ゲートトレンチとして用いられる段差部５５０が形成された後の工程（ステップＳ６２７〜ステップＳ６８０）は、第２実施形態の変形例１における段差部５４０が形成された後の工程（図１７、ステップＳ５２７〜ステップＳ５８０）と同様であるため説明を省略する。

【0088】

以上で説明した第２実施形態の変形例２によれば、第２実施形態と同様の形状を有する段差部５５０がゲートトレンチとして用いられているので、ゲートトレンチの底面の隅での電界集中を緩和することができる。また、第２実施形態と同様に段差部５５０の底面５５１の下方にＰ型半導体層１３０が残されている。そのため、底面５５１の下方に残されたＰ型半導体層１３０によって、ゲートトレンチの底面の隅での電界集中をより緩和することができる。

【0089】

Ｃ．他の変形例：
Ｃ１．変形例１：
上述の種々の実施形態及び変形例では、段差部５００〜５５０は、ＩＣＰエッチング装置を用いたドライエッチングにより形成されている。これに対し、ＩＣＰエッチング装置に代えて、例えば、ＥＣＲ（Electron Cyclotron Resonance）プラズマを用いた誘導結合型エッチング装置や、マグネトロン型やイオンビーム型などの容量結合型プラズマエッチング装置など、プラズマ生成電力とバイアス電力を制御することのできる他のエッチング装置を用いてもよい。

【0090】

Ｃ２．変形例２：
上述の種々の実施形態及び変形例では、段差部を形成するために行われるドライエッチングにおいて、塩素系のガスであるＳｉＣｌ₄とＣｌ₂の混合ガスが用いられている。これに対し、ドライエッチングは、例えば、塩素系ガスであるＢＣｌ₃やＣｌ₂、ＣＣｌ₄、ＳｉＣｌ₄のうちいずれか一つのガスを用いてもよく、ＳｉＣｌ₄とＣｌ₂の混合ガス以外の塩素系のガス同士の混合ガスでもよく、塩素系ガスと他のガス（例えばアルゴンガス）との混合ガスを用いてもよい。

【0091】

Ｃ３．変形例３：
上述の種々の実施形態及び変形例では、段差部を形成するために行われるウェットエッチングにおいて、エッチング溶液として、ＴＭＡＨが用いられている。これに対し、エッチング溶液として、水酸化カリウム（ＫＯＨ）、水酸化アンモニウム（ＮＨ₄ＯＨ）、水酸化ナトリウム（ＮａＯＨ）などのアルカリ系の溶液を用いてもよい。

【0092】

Ｃ４．変形例４：
上述の種々の実施形態及び変形例では、段差部を形成するために行われるウェットエッチングにおいて、エッチング溶液として、濃度２２％のＴＭＡＨが用いられている。これに対し、エッチング溶液の濃度は２２％以上であってもよい。

【0093】

Ｃ５．変形例５：
上述の種々の実施形態及び変形例では、段差部の溝部は、下端において、直径０．１μｍ以上の円を内接する丸まった形状を有している。こうすることで、段差部の底面の隅での電界集中を効果的に緩和することができる。これに対し、Ｗｍｔ／ｄｍｔ≧２を満たす形状であれば、溝部は丸まった形状でなくともよい。溝部の形状は、例えば矩形形状、楕円形状、角丸矩形形状であっても、段差部の底面の隅での電界集中を緩和することができる。

【0094】

Ｃ６．変形例６：
上述の種々の実施形態及び変形例における各半導体層の形成材料はあくまで一例であり、他の材料を用いることも可能である。例えば、上述の実施形態では、各半導体層が主として窒化ガリウム（ＧａＮ）により構成されているとしている。これに対し、各半導体層は窒化アルミニウム（ＡｌＮ）や窒化インジウム（ＩｎＮ）といった他の材料により構成されていてもよい。

【0095】

Ｃ７．変形例７：
上述の第２実施形態の変形例１，２では、トレンチ型ＭＯＳＦＥＴとして、アイソレーションのための段差部５４０を有する半導体装置１４とゲート用の段差部５５０を有する半導体装置１５とを示した。これに対し、トレンチ型ＭＯＳＦＥＴとして、半導体装置１４におけるアイソレーションのための段差部５４０と半導体装置１５におけるゲート用の段差部５５０とを備える半導体装置であってもよい。このようにすれば、電気的特性が更に向上したトレンチ型ＭＯＳＦＥＴを得ることができる。

【0096】

Ｃ８．変形例８：
上述の第１実施形態の変形例２及び第２実施形態の変形例１，２において、リセス６２０及びゲートトレンチ６１０は、ドライエッチングによって形成されている。これに対し、リセス６２０及びゲートトレンチ６１０は、ドライエッチング後にウェットエッチングを行うことによって形成されてもよい。こうすることで、リセス６２０及びゲートトレンチ６１０を形成する際に、ドライエッチングによって各半導体層に与えられたダメージを低減することができる。

【0097】

Ｃ９．変形例９：
上述の種々の実施形態及び変形例において、フィールドプレート電極２３０を除く他の電極を形成する順序は、相互に入れ換えられてもよい。また、ゲートトレンチ、リセス、アイソレーショントレンチを形成する順序は、相互に入れ換えられてもよい。また、接触抵抗を低減させるための熱処理は、まとめて行ってもよい。

【0098】

Ｃ１０．変形例１０：
上述の第２実施形態では、窒素化合物系の半導体層について、「第１導電型」はＮ型であり、「第２導電型」はＰ型である。これに対し、「第１導電型」がＰ型であり、「第２導電型」がＮ型であってもよい。

【0099】

本発明は、上述の実施形態や変形例に限られるものではなく、その趣旨を逸脱しない範囲において種々の構成で実現することができる。例えば、発明の概要の欄に記載した各形態中の技術的特徴に対応する実施形態、変形例中の技術的特徴は、上述の課題の一部又は全部を解決するために、あるいは、上述の効果の一部又は全部を達成するために、適宜、差し替えや、組み合わせを行うことが可能である。また、その技術的特徴が本明細書中に必須なものとして説明されていなければ、適宜、削除することが可能である。

【符号の説明】

【0100】

１０、１１、１２、１３、１４、１５…半導体装置
２０、２１、２２、２３、２４、２５…積層体
１１０…基板
１１１…基板の下面
１２０…第１Ｎ型半導体層
１２２…第１Ｎ型半導体層の上面
１３０…Ｐ型半導体層
１３２…Ｐ型半導体層の上面
１４０…第２Ｎ型半導体層
１４２…第２Ｎ型半導体層の上面
２１０…カソード電極
２２０、２４０…アノード電極
２３０…フィールドプレート電極
２５０…ドレイン電極
２６０…ゲート電極
２７０…Ｐボディ電極
２８０…ソース電極
３１０…保護膜
３２０…絶縁膜
５００、５１０、５２０、５３０、５４０、５５０…段差部
５０１、５１１、５２１、５３１、５４１、５５１…段差部の底面
５０２、５１２、５２２、５３２、５４２、５５２…段差部の上面
５０３、５１３、５２３、５３３、５４３、５５３…溝部
５０４、５１４、５２４、５３４、５４４、５５４…側壁
５０３Ｔ、５１３Ｔ、５２３Ｔ、５３３Ｔ、５４３Ｔ、５５３Ｔ…溝部の下端
５９０…アイソレーショントレンチ
６１０…ゲートトレンチ
６２０…リセス

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図9】