特許 6072038 パルス信号列を生成するための方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6072038

(24)【登録日】2017年1月13日

(45)【発行日】2017年2月1日

(54)【発明の名称】パルス信号列を生成するための方法

(51)【国際特許分類】

   G01H 17/00 20060101AFI20170123BHJP

   F01D 25/00 20060101ALI20170123BHJP

   F02C 7/00 20060101ALI20170123BHJP

【ＦＩ】

   G01H17/00 A

   F01D25/00 C

   F01D25/00 V

   F01D25/00 X

   F01D25/00 W

   F02C7/00 A

【請求項の数】5

【全頁数】14

(21)【出願番号】特願2014-527547(P2014-527547)

(86)(22)【出願日】2012年7月17日

(65)【公表番号】特表2014-527139(P2014-527139A)

(43)【公表日】2014年10月9日

(86)【国際出願番号】EP2012063981

(87)【国際公開番号】WO2013029867

(87)【国際公開日】20130307

【審査請求日】2014年6月30日

(31)【優先権主張番号】11178977.2

(32)【優先日】2011年8月26日

(33)【優先権主張国】EP

(73)【特許権者】

【識別番号】390039413

【氏名又は名称】シーメンス アクチエンゲゼルシヤフト

【氏名又は名称原語表記】Ｓｉｅｍｅｎｓ Ａｋｔｉｅｎｇｅｓｅｌｌｓｃｈａｆｔ

(74)【代理人】

【識別番号】100075166

【弁理士】

【氏名又は名称】山口 巖

(74)【代理人】

【識別番号】100133167

【弁理士】

【氏名又は名称】山本 浩

(72)【発明者】

【氏名】プファイファー、ウヴェ

(72)【発明者】

【氏名】ツィドルン、ミヒァエル

【審査官】 田中 秀直

(56)【参考文献】

【文献】 特開平０４−２４６２０７（ＪＰ，Ａ）

【文献】 特表平０９−５０３５７９（ＪＰ，Ａ）

【文献】 特開２００９−２１８４８５（ＪＰ，Ａ）

【文献】 特開２００４−１９１３５１（ＪＰ，Ａ）

【文献】 特開２０００−３２１１２２（ＪＰ，Ａ）

【文献】 特開２００４−３３３５１２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０１Ｈ １／００−１７／００

Ｆ０１Ｄ ２５／００

Ｆ０２Ｃ ７／００

(57)【特許請求の範囲】

【請求項1】

複数のパルス信号を伴う１つのブレード振動パターンが、生成されて、ブレード振動チップタイミング計測（ＢＶＴＴＭ）システム（１）へと供給される、ターボ機械におけるチップタイミング計測システムを校正する方法であって、ここに前記ブレード振動パターンの生成には、プロセッサユニット（２８）を用いて前記パルス信号列を生成することが含まれており、
複数の待ち時間要素（ｔ１Ｃｈ１、ｔ２Ｃｈ１、ｔ１Ｃｈ２）をメモリユニット（３０）内に保存するステップと、
信号出力ユニット（２４）にて、少なくとも１プロセッサ周期中に１つのパルス信号を生成するステップと、
前記メモリユニット（３０）から１つの待ち時間要素（ｔ１Ｃｈ１、ｔ２Ｃｈ１、ｔ１Ｃｈ２）を読み出すステップと、
前記読み出された１つの待ち時間要素（ｔ１Ｃｈ１、ｔ２Ｃｈ１、ｔ１Ｃｈ２）から導出される複数のプロセッサ周期に対応した前記信号出力ユニット（２４）内の１つのヌル信号を生成するステップと、
前記信号出力ユニット（２４）にて各プロセッサ周期のために生成された信号を、デジタル−アナログ変換器（３２）に供給するステップと
を含み、
前記１つのパルス信号の生成と、前記１つの待ち時間要素の読み出しと、前記１つのヌル信号の生成とを、前記パルス信号列における各パルス信号毎に繰り返す
ことを特徴とするパルス信号列の生成方法。

【請求項2】

請求項１記載の方法において、
複数のパルス波形要素（ｓ１、ｓ２…ｓｎ）を前記メモリユニット（３０）内に保存するステップを、更に有する
ことを特徴とする方法。

【請求項3】

請求項２記載の方法において、
複数のパルス波形識別要素（ｐ１Ｃｈ１、ｐ２Ｃｈ１…ｐ１Ｃｈ２）を前記メモリユニット（３０）内に保存するステップであって、各パルス波形識別要素（ｐ１Ｃｈ１、ｐ２Ｃｈ１…ｐ１Ｃｈ２）のそれぞれが前記複数のパルス波形要素（ｓ１、ｓ２…ｓｎ）のうちのいずれか一つを参照するものであり、前記メモリユニット（３０）内から一つのパルス波形識別要素（ｐ１Ｃｈ１、ｐ２Ｃｈ１…ｐ１Ｃｈ２）を読み出すこと、および、その読み出されたパルス波形識別要素（ｐ１Ｃｈ１、ｐ２Ｃｈ１…ｐ１Ｃｈ２）を参照して前記パルス波形要素（ｓ１、ｓ２…ｓｎ）のうちの対応するものに則したパルス信号を生成することを含んだステップを、更に有する
ことを特徴とする方法。

【請求項4】

請求項１から３のうちの１つの項に記載のパルス信号列の生成方法を実行する、ターボ機械におけるチップタイミング計測システムのための校正システム（１６）であって、
請求項１に記載の、前記プロセッサユニット（２８）と、前記メモリユニット（３０）と、前記信号出力ユニット（２４）と、前記デジタル−アナログ変換器（３２）とを含んでなる、パルス発生器を備えた
ことを特徴とする校正システム。

【請求項5】

請求項４記載の校正システム（１６）において、
複数の前記パルス発生器を備えており、当該複数のパルス発生器のクロック周期が同期化されている
ことを特徴とする校正システム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、プロセッサユニットを用いてパルス信号列を生成するための方法に係り、特にターボ機械若しくは他の回転装置におけるチップタイミング計測システムに関する。

【背景技術】

【0002】

ターボ機械は、機械技術の分野において、ロータと流体との間でエネルギを伝達するものであり、タービンと圧縮機との両方を備えている。タービンにおいては流体からロータへとエネルギを伝達し、それと並行して、圧縮機においてはロータから流体へとエネルギを伝達する。最も単純なタービンは、１つの可動部分、つまりロータアセンブリを有しており、それはブレードを有する軸又はドラムである。ブレードに動流体が作用することで、若しくはブレードが動流体からの反作用を受けることで、ブレードが動かされてその回転エネルギがロータに与えられる。斯くして、ブレードは、特にガスタービンや蒸気タービンにおいては、そのタービン中を貫流する高温かつ高圧のガスからエネルギを引き出すように働く。

【0003】

タービンブレードは、特にガスタービン内においては極めて過酷な環境に曝される。それらのタービンブレードは、高温、高応力、そして潜在的に高振動な環境に置かれる。それら３つの要因全てによって、ブレード破損が引き起こされ得るのであり、それによってエンジンが破壊され得るので、タービンブレードはそれらの要因に対して耐えられるように注意深く設計される。従って、タービンブレードは、ガスタービンにおける制約的な部品である場合が多い。斯様な困難な環境に耐え抜くために、タービンブレードには、超合金のような新種の材料が用いられ、また例えば内部空洞、境界層冷却、遮熱コーティングのような種々の冷却手段が用いられる場合が多い。

【0004】

しかも、タービンブレードの振動に関しては、共振による損傷を与え得る振動を早期に発見してそれに対処するべく、タービンの運転中に連続して監視することが一般に行われている。それはブレード振動のチップタイミングを計測するシステム（ＢＶＴＴＭ）によって行われるのが一般的であり、ブレード振動の振幅を非接触で測定してそのブレード組立体における振動数を検出するべく用いられる。それらのシステムは、蒸気タービンとガスタービンとの両方に適用可能であるが、そのような種類のターボ機械への適用のみは限定されない。

【0005】

ＢＶＴＴＭシステムは一般に、原理上、回転するブレードの先端の、少なくとも２つの周方向センサ同士の間でのランタイムを、極めて高精度に計測するものである。ブレード振動は、より短い又はより長いランタイムを生じせしめることとなる。そのようなランタイムの変動は、ブレード振動の振幅を算出するために計測されて用いられる。ＢＶＴＴＭシステムは一般に、４つの主要な要素によって構成される。すなわち、
− 複数のセンサ （電源、冷却系、配線系、信号変換器等を含む）、
− トリガロジックおよび到着時刻計測のためのハードウェアならびにソフトウェアアルゴリズム、
− リアルタイムデータ解析およびデータ表示のための装置並びにそれに含まれるデータ記憶装置、
− オフラインデータ解析ソフトウェア
によって構成される。

【0006】

センサから結果の表示および保存までの計測の完全な一連の流れは、多数の誤差要因に曝されることとなり、それが最終的に得られる結果に重大な影響を与えることとなり得る。前述のソフトウェアにおいて実行される数学的なアルゴリズムに対して、特別な注意が払われるべきである。それらの数学的なルーティンは、高度に複雑であり、また多くの場合、間接的で繰り返しのランダムベースで経験的仮定および仮説を用いた計算アルゴリズムを用いて行われる。それゆえ、そのシステムの挙動は、完全に予測可能なものではなく、またその計測精度は、特殊な状況やセンサプローブの設定の影響下では、不可知なものとなる。このことは、極端な場合、表示される結果を、振幅の点でも振動数の点でも完全な失敗に帰せしめることとなる。

【0007】

従って、ＢＶＴＴＭシステムは、しばしば、新たなターボ機械における運転の初日から正確な結果を提供することができなくなることがあり、よって、その初運転の継続中に、そのシステムが装着されたターボ機械に対して個別に適合するべく校正および調整が行われなければならないこととなる。これは勿論、振動が適正に検出されるとは限らず、また、例えば未知の機械的特性を備えた新しいタービンのプロトタイプを試運転する場合においては特に、初運転時においてもターボ機械への損害が生じる虞があることから、安全を脅かすものである。

【0008】

この問題は、原理的に、運転に先立ってＢＶＴＴＭシステムを校正することによって解決され得るのであり、それは、人為的に生成された既知の入力信号を供給し、それに対してＢＶＴＴＭシステムが提供する結果をチェックして、その結果を前記の既知の入力信号と比較しつつそのＢＶＴＴＭシステムを微調整することによって行われる。総じて云えば、それらの入力信号の生成のために、デジタルまたはアナログもくしはそれらの混成の技術を用いたパルス発生器を採用することができる。

【発明の概要】

【発明が解決しようとする課題】

【0009】

しかしながら、従来技術に係るパルス列発生方法では、ＢＶＴＴＭシステムを校正するために必要とされるパルス信号を提供することはできない、ということが判明した。その要因は、センサによって検出される生の信号毎に固有の特質にある。そのパルス列は、ナノ秒領域での精巧な時間分解能で生成されることが要求されるのであり、そのためには、３桁台のメガヘルツ帯のクロック周波数を有する、すなわち１秒間当たりの処理サイクルが１億サイクルのプロセッサを備えた、パルス発生器が必要となる。それに加えて、偶発的な振動数をシミュレートするためには、パルス間の時間差は非周期的となる。ＢＶＴＴＭシステムが正確に機能するためには、数秒の計測時間が必要となるが、このことは、数千乃至数十万パルスもの異なった時間間隔のパルスが生成されなければならない、ということを意味している。ＢＶＴＴＭシステムが少なくとも２つのセンサを必要とするという事実からすれば、それらのパルス信号列は、多数の周波数で同時に生成されなければならないこととなる。

【0010】

本発明が解決しようとする課題は、従って、ターボ機械におけるチップタイミング計測システムの校正を行うことのできるプロセッサユニットを用いてパルス信号列を生成する方法を提供し、以てターボ機械の安全性および寿命を増加せしめることにある。

【課題を解決するための手段】

【0011】

この問題は、本発明に係る次に述べるステップを含んだ方法によって解決される。すなわち、
複数の待ち時間要素（ｔ１Ｃｈ１、ｔ２Ｃｈ１、ｔ１Ｃｈ２）をメモリユニット（３０）内に保存するステップと、
信号出力ユニット（２４）にて、少なくとも１プロセッサ周期中に１つのパルス信号を生成するステップと、
前記メモリユニット（３０）から一つの待ち時間要素（ｔ１Ｃｈ１、ｔ２Ｃｈ１、ｔ１Ｃｈ２）を読み出すステップと、
前記信号出力ユニット（２４）にて、前記読み出された待ち時間要素（ｔ１Ｃｈ１、ｔ２Ｃｈ１、ｔ１Ｃｈ２）から導出される複数のプロセッサ周期に亘ってヌル信号を生成するステップと
を有するパルス信号列の生成方法によって解決される。

【0012】

本発明は、従来技術に係るパルス発生器が要求されるパルス信号列を生成できない原因はメモリの使用にある、という考えに基づいている。従来技術に係るパルス発生器は、要求される時間分解能（１００−１０００ＭＨｚのプロセッサクロック周波数）を提供することは可能であるが、それらはミリ秒以内の極めて短い時間の無秩序なパルス列に過ぎない。斯様な短い時間は、ＢＶＴＴＭシステムにおいて１０秒以上、適正な校正のためには１００−１０００秒の時間が必要とされる計測結果を得るには、不十分である。

【0013】

本発明の発明者達は、その原因が従来技術に係るパルス発生器のメモリアーキテクチャにあると認識するに到った。一般に、所望の出力は、所与の論理状態に対して１バイトを用いて所与の時間にメモリに格納される。そして、それらのバイトをそれぞれのプロセッサ周期毎に連続的に読み出して、それらに対応する信号を、信号出力ユニットにて前記の複数バイトから読み出されたものとして生成することで、パルス列が生成される。この方法を用いることで、クロック周波数が１００ＭＨｚ単周波数帯の（すなわち、分解能１０ナノ秒の）パルス列および１０秒の持続時間のために必要とされるメモリは、９５３ＭＢになる。１６のパラレルな周波数帯を用いたシステムならば、必要とされるメモリは１６ＧＢということになる。このメモリサイズと要求されるアクセス速度との組合せは、これまで技術的に実現不可能であった。このことが、従来技術においてはＢＶＴＴＭシステムの構成のために要求される特性を備えたパルス発生器が実現されないことの原因であったと、本発明の発明者達は認識している。

【0014】

ＢＶＴＴＭシステムの校正に用いられる更に長いパルス列を得ることを目的として、既存の方法を改善するためには、メモリの使用を最適化しなければならない。ここにこそ、ＢＶＴＴＭシステムの校正のために要求されるパルス構成が利用できるのである。チップタイミングセンサは、長さの異なる複数のヌル信号期間が分散配置されている規定のパルスを生成する。斯くして、要求された信号は、その唯一の特徴が長さであるヌル信号期間を有し、その長さは、パルス同士の間の待ち時間に対応したものとなる。このようにして、待ち時間中の各プロセッサ周期に対応したヌル値でメモリユニットを満杯にする代わりに、それと同等の情報が、パルス同士の持続時間を含んだ単一の待ち時間の要素として、メモリユニット内に、そしてまたプロセッサユニット内もしくは時間ユニット内に蓄えられて、既知のクロック周波数のためのプロセッサ周期へと簡便に変換可能なものとなる。各プロセッサ周期に対応してメモリ要素を連続的に読みに行ってその読み出されたデータを直接に信号出力ユニットに転送する代わりに、パルス信号を生成した後、待ち時間要素が前記のメモリユニットから読み出され、そして前述の待ち時間要素からの読み出しによって得られる多数のプロセッサ周期に対応した信号出力ユニット内のヌル信号が生成される。待ち時間中は、当該システムは待ち状態に入っているので、メモリは全くアクセスされない。

【0015】

注目すべきは、１つのヌル信号は当然に１つのパルスの最後と次のパルスの最初との間で出力される、ということである。待ち時間要素は、第１のパルスと第２のパルスとの間の待ち時間を示すものとして、まさに１つのパルスの最後から次のパルスの最初までの時間とすることもでき、もしくは、１つのパルスの最初から次のパルスの最初までの時間とすることもできる。その第１の場合には、ヌル信号が出力されるプロセッサ周期の値は、待ち時間要素に含まれている時間から直接に計算可能である。その第２の場合には、ヌル信号が出力されるプロセッサ周期の値は、待ち時間要素から最初のパルス長を差し引くことで計算される。而してそのどちらの場合でも、プロセッサ周期の値は、待ち時間要素の時間から算出される。

【0016】

本発明に係る方法においては、複数のパルス波形要素を前記のメモリユニットに保存するステップを含むようにすることが、更に望ましい。これにより、異なった長さを有する複数のプロセッサ周期への展開を可能とする、異なった複数のパルス波形の定義付けが実現される。それらのパルス波形は、従って、それらのパルスが保存されているメモリ部分を参照し、それらのパルス波形を用いて所定のパルスが生成される際に、いつでも利用可能となる。

【0017】

有利な一態様として、パルス波形識別要素をメモリユニット内に保存するステップを更に有し、そのパルス波形識別要素のそれぞれがパルス波形要素の一つに対応するように設定する。そして、メモリユニット内からパルス波形識別要素を読み出し、その読み出されたパルス波形識別要素を参照してパルス波形要素の対応するものに則したパルス信号を生成する、というようにしてもよい。これにより、予め定義付けられたパルス波形を用いることでメモリを節約することが可能となるだけでなく、その予め定義付けられたパルス波形に従って、異なったパルス波形の逐次的な組合せを作り出すことが可能となる。この態様においては、信号列を生成している間、パルス波形識別要素ならびに待ち時間要素が、交互にメモリから読み出されることとなる。パルス波形識別要素に読み出しが行われるとすぐに、そのパルス波形識別要素を参照して、保存されていたパルス波形パターンが出力へと送り出されて、そのパルス波形識別要素の長さに対応したプロセッサ周期の数値が確定される。続いて、メモリから待ち時間要素が読み出され、そして前述の待ち時間要素内に担持されている待ち時間から算出される前述のプロセッサ周期の数値に対応したヌル信号が出力される。一連のパルス波形識別要素ならびに待ち時間要素の生成、およびそれの運転に関する幾許かの情報の付帯を伴うメモリへの保存は、従って、ＢＶＴＴＭシステムの校正のために要求される信号に関しての十分な自由度を具備している。

【0018】

有利な一態様として、信号出力ユニットにて各サイクルのために生成される信号が、デジタル−アナログ変換器に供給されるようにしてもよい。これにより、ＢＶＴＴＭシステムの校正のために要求される連続的なアナログ信号の生成が可能となる。

【0019】

有利な一態様として、プロセッサユニットと、メモリユニットと、信号出力ユニットと、デジタル−アナログ変換器とを備えたパルス発生器とするようにしてもよい。

【0020】

ターボ機械におけるチップタイミング計測システムのための校正システムは、
有利な一態様として、前述のパルス発生器を備えている。上述のように、上述の方法は、メモリの使用量を劇的に低減し、かつ、飛躍的に増進された継続性で以てパルス信号を生成することを可能とする。その低減されたメモリ使用量はまた、複数の信号を瞬時に同時生成することを可能にする。それゆえ、この校正システムは、前述の複数のパルス発生器を備えており、そのパルス発生器のクロック周期が同期化されている。斯くして、チップタイミング計測システムの校正のための全てのＢＶＴＴＭセンサ信号をシミュレートすることが可能となる。

【0021】

ターボ機械のためのチップタイミング計測システムは、有利な一態様として、上述の校正システムを用いて校正される。これにより、ＢＶＴＴＭシステムが直ちに正確で高精度な結果が提供されることとなるので、新しいターボ機械の運転の第一秒目から、その極めて高い安全性が達成される。

【0022】

ターボ機械、特にガスタービンが、上述のチップタイミング計測システムを備えており、またそのようなターボ機械を発電所が備えているようにすることは、有利な一態様である。

【0023】

本発明によって達成される効果としては、特に、パルス列を待ち時間要素が分散配置されているパルス波形として保存することによって、メモリの使用量が劇的に低減される、ということが含まれる。メモリへの時間的等間隔のアクセスおよびそれによるパルス発生器のプロセッサのクロック周波数に依存したメモリの使用量は、もはや存在無用となり、ナノ秒単位の分解能を有する長いパルス列の出力が可能となる。例えば蒸気タービンもしくはガスタービンのようなターボ機械のＢＶＴＴＭシステムの校正のためのパルス信号を用いることで、運転の安全性、特に初運転時の安全性が増進される。

【0024】

以下、図面を参照しつつ本発明に係る望ましい一実施の形態を説明する。

【図面の簡単な説明】

【0025】

【図1】ブレード振動のチップタイミング計測システムのフローを示す模式図である。

【図2】図１のフローと共に校正システムおよびそれとＢＶＴＴＭシステムとの相互作用を模式的に示す図である。

【図3】ＢＶＴＴＭシステムを校正するための校正システムを示す模式図である。

【図4】校正システムによって生成される典型的なパルスパターンを示すグラフである。

【図5】校正システムのメモリ構造を模式的に示す図である。

【発明を実施するための形態】

【0026】

発電所（図示省略）における例えば蒸気タービンまたはガスタービン（図示省略）に用いられるＢＶＴＴＭシステム１は、図１に描かれている如く、極めて複雑でありかつ多数の構成要素からなるものである。トリガロジックおよび信号増幅器４に供給される原センサ信号２がタービンの複数のセンサに供給されることから始まって、実際にパルス波形および時間遅延に影響を与える多数の因子が特定され得ることとなる。これは主にセンサの種類（光学式、渦電流式、磁気式、またはＲＦ）自体ならびにそれに本来備わっている時間領域特性に依存し、かつまた個別の詳細なブレード形状との相互作用にも依存する。振動の振幅が大きい場合または先端隙間を変更する場合には、これらの因子は変化し得るものであり、また見掛けの時間遅延を装いせしめ得るものである。

【0027】

ナノ秒領域の極めて微小な時間内を想定し、総合的かつ完全な誤差影響分析における多くの効果が考慮されるべきである。関連する全ての電子的要素の時間領域伝達特性が評価されるべきのみならず、単純に信号ケーブルの長さおよび種類も重要となる。信号トリガロジックまたは到達時間の計算アルゴリズムもまた、異なった影響因子の影響下にある。システムのベース・クロック分解能、そしてまたＡ／Ｄコンバータの設定値も、当該ＢＶＴＴＭシステムの振幅分解能に多大な影響を与え得る。

【0028】

振幅分解能は、現実または仮想のシステムクロック周波数の一次関数である、すなわち、到達時間の分解が如何に正確であるかが評価され得る。タービンにおける典型的な周速度である３００−５００ｍ／ｓにおいては、８３ＭＨｚのクロック周波数が、５マイクロメートル前後の直接的な振動の振幅最小分解能となり得るが、何らかのエンジンの更に高次モードの検出に対しては、十分であるとは考えられない。８３ＭＨｚのベース・クロック周波数は、１２ｎｓの時間間隔に対応する。

【0029】

異なった原因に端を発する複数の不確からしさの影響を分離することを可能とする、詳細な誤差発生要因解析のために、その計測の連鎖における異なった部分の解析を、個別の、かつ特化された、ツールおよび試験装置を用いて行うことが必要である。現在までのところ、そのようなツールや手順は、公知ではなく、文献にも開示されていない。もう１つ別の重要な側面は、装置全体についての国際計量標準に係る時間標準および周波数標準に対応した完全なトレーサビリティを確保する、ということである。

【0030】

しかしながら、最終的に生じる振動現象に最も重要な影響を与えるのは、数学的な周波数の再構成アルゴリズムである。そのアルゴリズムは、実時間部分６とオフライン部分８とを有する。その実時間アルゴリズム６は、運転時の安全性の限界の逸脱が生じた場合にその監視ならびに変更のために用いられるべく、速やかに得ることのできる結果を、表示出力１０へと提供する。その得られたデータは、また、データファイル１２に蓄えられ、そして更に精緻化された結果を提供するべく、オフラインアルゴリズムによって評価される。それらのアルゴリズムは多くのＢＶＴＴＭシステム１において隠されていて、公表されていないので、その機能性は、従来技術においては、現場プロセスによってしか評価できなかった。

【0031】

このような現状認識により、ＢＶＴＴＭシステム１の校正というアイデアに基づいて、次のようなアプローチが開発されたのであった。その計測の連鎖において、模擬的な信号若しくはデジタル情報の「投入」を可能にするための確かな幾つかの点が認識されるに到った。それらの信号が既知の内容によって生成されたものならば、前述のＢＶＴＴＭシステム１への「投入」が、それに応答した結果１４を生じせしめ、そしてその結果１４を既知の入力と比較することが可能となる。それらの「投入」の各点は、図２に描かれており、またそこには付加的な内容と共に、図１のＢＶＴＴＭシステム１が示されている。

【0032】

図２に示されている校正システム１６は、多様な振動パターンに則して光学的および電子的なパルスを生成することができる。それらは、トリガロジックおよび信号増幅器４と実時間アルゴリズム６との両方に供給される。そしてそれは更に、模擬データファイル１８としてデジタル情報を生成し、それらのデータはＢＶＴＴＭシステム１のオフラインアルゴリズム部分８に投入されることとなる。
校正システム１６は、またその一方で、得られた計測のデータファイル１２を読み込むための機能およびそのパルス列を再生するための機能を備えている。

【0033】

チップタイミング信号の極めて複雑な問題は、標準作業手法における単純な物理的もしくは出来合いの研究所標準を参照することを許さない。たとえ極めて洗練された高価な従来の任意波形ならびに波形発生器を以てしても、要求される適応性、精度、そして信号列継続時間を備えた信号を生成することはできない。単にきわめて単純で限られたパルス波形が提供されるに過ぎないのであり、それは最新世代のチップタイミング計測システム１の校正用信号としては不適当である。従って、従来技術においては、ＢＶＴＴＭシステム１は、それ専用の適用領域の範囲内におけるブレード振動の振幅、振動数、そして動的適応等に関して完全な試験および校正が成されていなかった。

【0034】

図２に示されていると共に図３には更に詳細に示されているＢＶＴＴＭシステム１は、上述のような汎用の、順応性のある、信号の「投入」手順を支援することができる。この装置は、多様なハードウェアの周波数帯を備えており、強力なソフトウェアおよび直感的グラフィックインターフェイスが組み込まれている。ガスタービンもしくは蒸気タービンの一般的なブレード振動の状況をシミュレートすることができる。

【0035】

この目的のために、校正システム１６は、専用に作られた図３に示すようなフィールドプログラマブルゲートアレイ（ＦＰＧＡ）周辺構成要素相互接続（ＰＣＩ）カード２０を装備してなる、特定用途向け集積回路（ＡＳＩＣ）を備えている。それらのカードは、２または４チャネルのカードとして設計されており、それらのＰＣＩカード２０のうちの幾つかは、現在では最大１２チャネルを有する多チャネルシステムと組み合わされることが可能となっている。図３の例では、信号出力ユニット２４において４つの出力コネクタ２２を有する、１つのＰＣＩカード２０が示されている。そのＰＣＩカード２０は、ＰＣＩコネクタ２６を介して、標準的なパーソナルコンピュータシステム（図示省略）に接続されている。

【0036】

ＰＣＩカード２０は、更に、ＦＰＧＡプロセッサユニット２８およびダイナミックランダムアクセスメモリ（ＤＲＡＭ）のメモリユニット３０を備えている。すべての要素は、ＰＣＩカード２０のプリント回路を介して接続されている。ＦＰＧＡプロセッサユニット２８は、５００ＭＨｚのクロック周波数すなわちナノ秒単位の解像度を有している。出力コネクタ２２の４つのチャネルは同期化されており、かつ、信号出力ユニット２４におけるデジタル−アナログ変換器３２によって変換された約０．５ナノ秒の立ち上がり／立ち下がり時間を有するアナログ信号を、電気的なＴＴＬパルスの形で出力する。そのパルス波形は、必要に応じて、アナログセンサ形状の波形を得るべく小さなコンデンサによって形成されるようにすることも可能である。

【0037】

ＦＰＧＡプロセッサユニット２８およびＤＲＡＭのメモリユニット３０によって実行される特定の方法、および次に説明する方法によれば、ＰＣＩカード２０は完全な順応性を有していて、パルス波形の制約がなく、パルス時間の限界もなく、１チャネル当たりに４百万パルスのパルス列を生成することができる。２ナノ秒の解像度は、ディスク速度に応じて０．１マイクロメートルの精度で以て振幅を発生することを可能にする。

【0038】

典型的な試験の一例を挙げると、ガスタービンの一般的な始動手順の１５分間の継続時間における回転数は、約３００００回転となる。１列当たりに５０枚のブレードが存在していると仮定すると、それは１５０万パルスを意味していることとなり、従って、完全な始動手順および長時間のタービン運転をシミュレートするための能力としては４００万パルスが相応ということになる。斯様な能力は、ＢＶＴＴＭシステム１の長時間の応答試験にとって絶対不可欠なものである。

【0039】

ＢＶＴＴＭシステム１の光学的な試験のため、レーザブースタ３４が用意されていて、電気的なパルスを、異なった波長のレーザ光ビームに変換する。これにより、６６０もしくは８３０ｎｍの波長を有するデジタルパルスをトリガロジックおよび信号増幅器４に投入することが可能となる（図２参照）。ＢＶＴＴＭシステム１向けのデジタルデータをオフラインアルゴリズム８に投入するために、校正システム１６は、模擬データファイル１８を、既知の内容を用いて生成する。異なったＢＶＴＴＭシステム１に対応するべく多様なファイル形式がサポートされている。

【0040】

この校正システム１６の開発中、ＢＶＴＴＭシステム１の検証プロセスにおける当該装置の効果的な利用を可能にするべく特別な注意が払われた。その結果、汎用のワークフローが開発された。その校正プロセスは、ブレードの枚数、ブレードの配置方式、そしてブレード厚のような、エンジンパラメータの定義から始まる。それに続いて、計装セットアップの入力、すなわち、何個のセンサが付属されるべきか、そしてその配置される円環上の位置は何処であるかの入力が行われる。

【0041】

次に、用意されている２つの基本的エンジン運転モードのうちの１つが選択される。この校正システム１６は、定速モードまたは過渡モードのエンジン運転をシミュレートすることができる。連続波モード（ｃｗ）中には、ロータの速度は一定に保たれるか、または若干変調されて、ロータ速度制御器の挙動をシミュレートすることができる。その速度変調の幅および頻度は、タービン駆動系の既知の特性に基づいて調整することができる。一般に、タービンが同期運転されている場合には、速度変調の振れは数ｍＨｚの領域にあるが、しかし幾分かは実際的な振動状況を加味する必要がある。あるいは、過渡（ｔｒ）モードによって、アイドリングから公称速度までの完全なエンジン始動をシミュレートすることが可能である。

【0042】

ロータの加速、すなわち速度変化は、速度対時間の相関関係として三次多項式によって表現される。特性係数の選択によって、柔軟かつ非線形的な速度変化をシミュレートすることができる。

【0043】

校正システム１６の効果的な利用を支援するべく、それら多数のパラメータの全てを所定のＥＸＣＥＬの作業表に保存し読み出すことができるようにすることが可能である。そのセットアップパラメータファイルのＥＸＣＥＬフォーマットは、また、実際に存在する校正ソフトウェアを必要とすることなしに、異なった試験セットアップおよび試験シナリオを、独立して用意することができる。特に、当該ワークフローにおける次のステップでは、何百もの多数のパラメータの入力が必要となるが、それはＥＸＣＥＬのドラッグ・アンド・ドロップ機能によって、簡易に生成およびアクセス可能となる。

【0044】

ブレード振動モードに対応するために、この校正システム１は、単純な振動パターンと極めて複雑な振動パターンとを用意しており、それらは前述のｃｗ−モードとｔｒ−モードとで異なっている。そのｃｗ−モードに関して、ブレード振動モードは３つの振動パターングループによって特徴付けられる。

【0045】

ブレード振動パターンＡは、単純なモードであり、一つのディスクにおける全てのブレードが等しい振幅および振動数を有しており、かつその位相も等しくなっている。しかし、異なった周波数、振幅、そして位相を有する、最高で１０個の振動モードを、同期して重畳することが可能となっている。

【0046】

ブレード振動モードＢは、個々のブレードに個々の位相を割り当てるということによって特徴付けられる。これは、ブレードおよびディスクの同期的な振動現象（デイジーフラワー振動パターン：daisy flower vibration patterns）のシミュレーションにとって好適な特徴であると考えられる。

【0047】

ブレード振動パターンＣは、１０のバリエーションモードの全てにおける、ブレードの振幅、周波数、そして位相の、完全に個別的な割り当てを可能とするものである。

【0048】

リアルなＢＶＴＴＭ試験のための、もう一つの重要な特徴は、ノイズによる歪みを含んだブレード信号の生成にある。ｃｗ−モードの３つの振動パターンの全ては、所望のノイズ振幅（ホワイトノイズ）と重畳され得る。振動パターンＡに関しては、そのノイズ振幅はモード固有のものとなり、振動パターンＢおよびＣに関しては、各ブレードに対して独立に選択され得る。

【0049】

過渡モードにおいて、現実的なエンジンの挙動をシミュレートするためには、幾つかのパラメータが更に必要となる。ロータの加速中、ブレードは、その流速に依存した励起振動の影響を受ける。もしもその励起振動数がブレードの一つの固有振動数と一致した場合には、振動モードの励起が生じる。この励起現象は、所定の最大振幅によって特徴付けられるものであり、また包絡関数によって表すことができる固有の減衰応答を示すものである。対称形のガウス釣鐘曲線を用いて、その包絡形を所望のシミュレートすべき減衰特性に適用することができる。

【0050】

上述のステップが完了してＢＶＴＴＭシステム１の校正のためのブレード振動パターンが確定すると、校正システム１６は、その確定したブレード振動パターンが所与のＢＶＴＴＭシステム１のセンサ構成において生成されることとなるセンサ信号２を算出する。そのようなセンサ信号２の一般的な例が、図４に描かれている。

【0051】

図４には、ｎ個の信号チャネルＣｈ１、Ｃｈ２...Ｃｈｎが示されており、各チャネルＣｈ１、Ｃｈ２…Ｃｈｎは、ナノ秒単位の時間に対する信号電圧の振幅を示すグラフとして描かれている。各チャネルＣｈ１、Ｃｈ２…Ｃｈｎには、散在配列されたヌル信号周期毎の多数のパルスが示されている。図４においては、それらのパルスは同じように描かれているが、任意のパターンとすることもできる。校正システム１６は、予め設定された多数の波形であってその各々にパルス波形識別要素ｐ１Ｃｈ１、ｐ２Ｃｈ１、ｐ１Ｃｈ２等々（ｐＸＣｈＹは、Ｙ番目のチャネルにおけるＸ番目のパルスということを意味している）が割り当てられている波形を用いる。Ｘ番目のパルスの開始時点からＹ番目のチャネルにおける次のパルスの開始時点までの時間は、ｔＸＣｈＹと表されており、待ち時間要素ｔ１Ｃｈ１、ｔ２Ｃｈ１、ｔ１Ｃｈ２等々中に担持される。その配列長は、ｎ個の待ち時間要素ｔＸＣｈＹのためのメモリユニットの記憶容量のみによって制約される。その配列は、周期的に繰り返され得る。

【0052】

図５は、どのようにして図４のパルス波形が再現可能であるようにメモリユニット３０内に保存されるかを示している。メモリユニット３０においては、３つのアレイ３６が保存されている。第１のアレイ３６は、ｎ個のパルス波形要素ｓ１、ｓ２…ｓｎを有している。そのパルス波形要素ｓ１、ｓ２…ｓｎは、所定のパルス波形を形成する振幅値の配列を含んでいる。第２のアレイ３６は、パルス波形識別要素ｐ１Ｃｈ１、ｐ２Ｃｈ１、ｐ１Ｃｈ２等々を含んでいる。各パルス波形識別要素ｐ１Ｃｈ１、ｐ２Ｃｈ１、ｐ１Ｃｈ２は、例えばｐ１Ｃｈ１はパルス波形要素ｓ２を参照する、というように、予め定義されたパルス波形要素ｓ１、ｓ２…ｓｎの一つに対応する参照コードを含んでいる。第３のアレイ３６は、待ち時間要素ｔ１Ｃｈ１、ｔ２Ｃｈ１、ｔ１Ｃｈ２等々を含んでいる。各待ち時間要素ｔ１Ｃｈ１、ｔ２Ｃｈ１、ｔ１Ｃｈ２は、ナノ秒単位の時間的数値を含んでいる。例えば、図４の一例に則して云えば、ｔ１Ｃｈ１は２０５７という数値を含んでおり、ｔ２Ｃｈ２は５６４という数値を含んでいる。

【0053】

ＦＰＧＡプロセッサユニット２８は、斯くしてチャネル毎に並列的に、すなわちｃｈ１に対応してｐ１Ｃｈ１およびｔ１Ｃｈ１を第１に読み出し、ｃｈ２に対応してｐ１Ｃｈ２およびｔ１Ｃｈ２を読み出す、というようにして、アレイ３６を読み出す。ＦＰＧＡプロセッサユニット２８は、例えばｐ１Ｃｈ１のためのパルス波形要素ｓ２のような、信号出力ユニット２４において読み込まれたパルス波形識別要素を参照してパルス波形要素に対応したパルスを生成せしめ、そして第１の待ち時間要素ｔ１Ｃｈ１から読み出された時間すなわちｃｈ１における２０５７ｎｓの経過を待つ。これは各チャネルｃｈ１、ｃｈ２ｃ…Ｃｈｎにおいてもそれぞれ実行される。

【0054】

その結果、信号出力ユニット２４は、２０５７ｎｓからｓ２に則したパルス時間を差し引いた継続時間に亘って、ｐ１Ｃｈ１の参照により、而してこの期間中は如何なるメモリアクセスも全く必要とすることなしに、ｃｈ１にヌル信号を出力することとなる。その時間は、この一例においては５００ＭＨｚのクロック周期に基づいて、簡易にプロセッサ周期に変換可能である。

【0055】

斯くして、メモリの使用量が劇的に低減され、従ってまた、メモリアクセス数が低減されて、校正システム１６に要求される長いパルス列の実現が可能となる。

【符号の説明】

【0056】

１ ＢＶＴＴＭシステム
２ 原センサ信号
４ トリガロジックおよび信号増幅器
６ 実時間アルゴリズム
８ オフラインアルゴリズム
１０ 表示出力
１２ データファイル
１４ 結果
１６ 校正システム
１８ 模擬データファイル
２０ ＰＣＩカード
２２ 出力コネクタ
２４ 信号出力ユニット
２６ ＰＣＩコネクタ
２８ ＦＰＧＡプロセッサユニット
３０ メモリユニット
３２ デジタル−アナログ変換器
３４ レーザブースタ

【図1】

【図2】

【図3】

【図4】

【図5】