特許 6072406 メモリ内のワード線電圧制御

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6072406

(24)【登録日】2017年1月13日

(45)【発行日】2017年2月1日

(54)【発明の名称】メモリ内のワード線電圧制御

(51)【国際特許分類】

   G11C 11/418 20060101AFI20170123BHJP

【ＦＩ】

   G11C11/34 301B

【請求項の数】21

【外国語出願】

【全頁数】15

(21)【出願番号】特願2011-276874(P2011-276874)

(22)【出願日】2011年12月19日

(65)【公開番号】特開2012-133870(P2012-133870A)

(43)【公開日】2012年7月12日

【審査請求日】2014年12月8日

(31)【優先権主張番号】12/926,964

(32)【優先日】2010年12月20日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】504394342

【氏名又は名称】アーム・リミテッド

(74)【代理人】

【識別番号】100108453

【弁理士】

【氏名又は名称】村山 靖彦

(74)【代理人】

【識別番号】100064908

【弁理士】

【氏名又は名称】志賀 正武

(74)【代理人】

【識別番号】100089037

【弁理士】

【氏名又は名称】渡邊 隆

(74)【代理人】

【識別番号】100110364

【弁理士】

【氏名又は名称】実広 信哉

(72)【発明者】

【氏名】ユー・ケオン・チョン

(72)【発明者】

【氏名】シン−ユ・チェン

【審査官】 堀田 和義

(56)【参考文献】

【文献】 特開２０１０−２２５２５５（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１０／０２４６２４３（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００８／０１０６９６３（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００７／００２５１６９（ＵＳ，Ａ１）

【文献】 特開２００２−４２４７７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １１／４１８

(57)【特許請求の範囲】

【請求項1】

少なくとも１つのビット線及びワード線に結合されたビットセルを含み、前記ビットセルが、データ値を格納するノードと、前記ワード線上のワード線信号のワード線電圧に依存するコンダクタンスをもつ前記ノードと前記少なくとも１つのビット線のビット線との間の電流路を提供するように構成されたワード線トランジスタとを有する、ビットセルのアレイと、
前記ビットセルへのアクセス中に、前記ワード線電圧を、
（ｉ）第１の変化期間中に前記ワード線トランジスタが低コンダクタンスを有する第１の電圧レベルから前記ワード線トランジスタが中間コンダクタンスを有する中間電圧レベルに変化する、
（ｉｉ）第１の遅延期間中に前記中間電圧レベルを実質的に維持する、
（ｉｉｉ）第２の変化期間中に前記中間電圧レベルから前記ワード線トランジスタが高コンダクタンスを有する第２の電圧レベルに変化する、
（ｉｖ）第２の遅延期間中に前記第２の電圧レベルを実質的に維持する、
（ｖ）第３の変化期間中に前記第２の電圧レベルから前記第１の電圧レベルに変化する、
ように制御するように構成されたワード線ドライバ回路と、
を備えるメモリ回路であって、前記中間電圧レベルが前記第１の電圧レベルと前記第２の電圧レベルとの間であり、
前記ワード線ドライバ回路が、供給電圧源と前記ワード線との間の電流路を提供し、
前記供給電圧源と前記ワード線との間の前記電流路が、並列に配置された弱トランジスタ及び強トランジスタを通り、
前記ワード線ドライバ回路が、前記弱トランジスタと前記強トランジスタを、
（ｉ）前記ビットセルがアクセスされていないときに、前記弱トランジスタが低コンダクタンス状態にあり且つ前記強トランジスタが低コンダクタンス状態にある、
（ｉｉ）前記第１の変化期間中に、前記弱トランジスタが高コンダクタンス状態にあり且つ前記強トランジスタが前記低コンダクタンス状態にある、
（ｉｉｉ）前記第１の遅延期間中に、前記弱トランジスタが前記低コンダクタンス状態にあり且つ前記強トランジスタが前記低コンダクタンス状態にある、
（ｉｖ）前記第２の変化期間及び前記第２の遅延期間中に、前記強トランジスタが高コンダクタンス状態にある、
（ｖ）前記第３の変化期間中に、前記弱トランジスタが前記低コンダクタンス状態にあり且つ前記強トランジスタが前記低コンダクタンス状態にある、
ように制御する、
メモリ回路。

【請求項2】

前記ワード線ドライバ回路が、
（ｉ）前記ビットセルがアクセスされないときに第１の低コンダクタンス、
（ｉｉ）前記第１の変化期間中に中間コンダクタンス、
（ｉｉｉ）前記第１の遅延期間中に第２の低コンダクタンス、
（ｉｖ）前記第２の変化期間及び前記第２の遅延期間中に高コンダクタンス、
（ｖ）前記第３の変化期間中に第３の低コンダクタンス、
を有する、供給電圧源と前記ワード線との間の電流路を提供し、
前記中間コンダクタンスが前記第１の低コンダクタンスと前記高コンダクタンスとの間である、請求項１に記載のメモリ回路。

【請求項3】

前記第１の低コンダクタンスと前記第２の低コンダクタンスが共通の低コンダクタンスである、請求項２に記載のメモリ回路。

【請求項4】

前記第３の低コンダクタンスが前記共通の低コンダクタンスである、請求項３に記載のメモリ回路。

【請求項5】

前記第２の変化期間及び前記第２の遅延期間中に、前記弱トランジスタが前記低コンダクタンス状態にある、請求項１に記載のメモリ回路。

【請求項6】

ワード線ドライバ回路が、ワード線選択信号に応答して前記ワード線を前記ワード線電圧に駆動するように構成されたバッファ回路を備え、前記弱トランジスタと前記強トランジスタが前記供給電圧源から前記バッファ回路に電力供給電流を提供する、請求項１に記載のメモリ回路。

【請求項7】

前記ワード線ドライバ回路がまた、前記ビットセルへの読み出しアクセス中に、前記ワード線電圧を、
（ｉ）第１の通常モード変化期間中に前記第１の電圧レベルから前記第２の電圧レベルに変化する、
（ｉｉ）通常モード遅延期間中に前記第２の電圧レベルを実質的に維持する、
（ｉｉｉ）第２の通常モード変化期間中に前記第２の電圧レベルから前記第１の電圧レベルに変化する、
ように制御される基本モードで動作するように構成される、請求項１に記載のメモリ回路。

【請求項8】

前記少なくとも１つのビットセルに結合され、起動信号によって起動されるときに前記ビット線からデータ信号を読み出すように構成されたセンスアンプと、遅延期間後に前記ビットセルのアクセス動作中に前記起動信号を前記センスアンプに供給するように構成された遅延回路とを備え、前記ワード線ドライバ回路が前記基本モードで動作しているときに、前記遅延回路が前記遅延期間を減少させるように構成される、請求項７に記載のメモリ回路。

【請求項9】

前記ワード線ドライバ回路が、１つ又は複数の受信した構成信号に基づいて前記第１の遅延期間を複数の値のうちから選択するように構成される、請求項１に記載のメモリ回路。

【請求項10】

前記ワード線ドライバ回路が、１つ又は複数の受信した構成信号に基づいて前記第１の変化期間を複数の値のうちから選択するように構成される、請求項２に記載のメモリ回路。

【請求項11】

データ値を格納するためのビットセル手段のアレイを備え、前記アレイが、少なくとも１つのビット線及びワード線に結合されたビットセル手段を含み、前記ビットセル手段が、データ値を格納するノードと、前記ワード線上のワード線信号のワード線電圧に依存するコンダクタンスをもつ前記ノードと前記少なくとも１つのビット線のビット線との間の電流路を提供するためのワード線トランジスタ手段とを有し、
前記ビットセル手段へのアクセス中に、前記ワード線電圧を、
（ｉ）第１の変化期間中に前記ワード線トランジスタ手段が低コンダクタンスを有する第１の電圧レベルから前記ワード線トランジスタ手段が中間コンダクタンスを有する中間電圧レベルに変化する、
（ｉｉ）第１の遅延期間中に前記中間電圧レベルを実質的に維持する、
（ｉｉｉ）第２の変化期間中に前記中間電圧レベルから前記ワード線トランジスタ手段が高コンダクタンスを有する第２の電圧レベルに変化する、
（ｉｖ）第２の遅延期間中に前記第２の電圧レベルを実質的に維持する、
（ｖ）第３の変化期間中に前記第２の電圧レベルから前記第１の電圧レベルに変化する、
ように制御するためのワード線ドライバ手段と、
を備えるメモリ回路であって、前記中間電圧レベルが前記第１の電圧レベルと前記第２の電圧レベルとの間であり、
前記ワード線ドライバ手段が、供給電圧源と前記ワード線との間の電流路を提供し、
前記供給電圧源と前記ワード線との間の前記電流路が、並列に配置された弱トランジスタ及び強トランジスタを通り、
前記ワード線ドライバ手段が、前記弱トランジスタと前記強トランジスタを、
（ｉ）前記ビットセルがアクセスされていないときに、前記弱トランジスタが低コンダクタンス状態にあり且つ前記強トランジスタが低コンダクタンス状態にある、
（ｉｉ）前記第１の変化期間中に、前記弱トランジスタが高コンダクタンス状態にあり且つ前記強トランジスタが前記低コンダクタンス状態にある、
（ｉｉｉ）前記第１の遅延期間中に、前記弱トランジスタが前記低コンダクタンス状態にあり且つ前記強トランジスタが前記低コンダクタンス状態にある、
（ｉｖ）前記第２の変化期間及び前記第２の遅延期間中に、前記強トランジスタが高コンダクタンス状態にある、
（ｖ）前記第３の変化期間中に、前記弱トランジスタが前記低コンダクタンス状態にあり且つ前記強トランジスタが前記低コンダクタンス状態にある、
ように制御する、
メモリ回路。

【請求項12】

少なくとも１つのビット線及びワード線に結合されたビットセルを含み、前記ビットセルが、データ値を格納するノードと、前記ワード線上のワード線信号のワード線電圧に依存するコンダクタンスをもつ前記ノードと前記ビット線との間の電流路を提供するように構成されたワード線トランジスタとを有する、ビットセルのアレイを有するメモリ回路を作動させる方法であって、
（ｉ）第１の変化期間中に前記ワード線トランジスタが低コンダクタンスを有する第１の電圧レベルから前記ワード線トランジスタが中間コンダクタンスを有する中間電圧レベルに変化するステップと、
（ｉｉ）第１の遅延期間中に前記中間電圧レベルを実質的に維持するステップと、
（ｉｉｉ）第２の変化期間中に前記中間電圧レベルから前記ワード線トランジスタが高コンダクタンスを有する第２の電圧レベルに変化するステップと、
（ｉｖ）第２の遅延期間中に前記第２の電圧レベルを実質的に維持するステップと、
（ｖ）第３の変化期間中に前記第２の電圧レベルから前記第１の電圧レベルに変化するステップと、
を含み、前記中間電圧レベルが前記第１の電圧レベルと前記第２の電圧レベルとの間であり、
ワード線ドライバ回路が供給電圧源と前記ワード線との間の電流路を提供し、
前記供給電圧源と前記ワード線との間の前記電流路が、並列に配置された弱トランジスタ及び強トランジスタを通り、
前記弱トランジスタと前記強トランジスタを、
（ｉ）前記ビットセルが読み出されていないときに、前記弱トランジスタが低コンダクタンス状態にあり且つ前記強トランジスタが低コンダクタンス状態にある、
（ｉｉ）前記第１の変化期間中に、前記弱トランジスタが高コンダクタンス状態にあり且つ前記強トランジスタが前記低コンダクタンス状態にある、
（ｉｉｉ）前記第１の遅延期間中に、前記弱トランジスタが前記低コンダクタンス状態にあり且つ前記強トランジスタが前記低コンダクタンス状態にある、
（ｉｖ）前記第２の変化期間及び前記第２の遅延期間中に、前記強トランジスタが高コンダクタンス状態にある、
（ｖ）前記第３の変化期間中に、前記弱トランジスタが前記低コンダクタンス状態にあり且つ前記強トランジスタが前記低コンダクタンス状態にある、
ように制御することを含む、
方法。

【請求項13】

ワード線ドライバ回路が供給電圧源と前記ワード線との間の電流路を提供する、請求項１２に記載の方法であって、
（ｉ）前記ビットセルがアクセスされないときに第１の低コンダクタンス、
（ｉｉ）前記第１の変化期間中に中間コンダクタンス、
（ｉｉｉ）前記第１の遅延期間中に第２の低コンダクタンス、
（ｉｖ）前記第２の変化期間及び前記第２の遅延期間中に高コンダクタンス、
（ｖ）前記第３の変化期間中に第３の低コンダクタンス、
を提供するように前記電流路を制御することを含み、
前記中間コンダクタンスが前記第１の低コンダクタンスと前記高コンダクタンスとの間である、方法。

【請求項14】

前記第１の低コンダクタンスと前記第２の低コンダクタンスが共通の低コンダクタンスである、請求項１３に記載の方法。

【請求項15】

前記第３の低コンダクタンスが前記共通の低コンダクタンスである、請求項１４に記載の方法。

【請求項16】

前記第２の変化期間及び前記第２の遅延期間中に、前記弱トランジスタが前記低コンダクタンス状態にある、請求項１２に記載の方法。

【請求項17】

前記弱トランジスタと前記強トランジスタが前記供給電圧源からバッファ回路に電力供給電流を提供し、前記バッファ回路がワード線選択信号に応答して前記ワード線を前記ワード線電圧に駆動する、請求項１２に記載の方法。

【請求項18】

前記ビットセルへのアクセス中に、前記ワード線電圧を、
（ｉ）第１の通常モード変化期間中に前記第１の電圧レベルから前記第２の電圧レベルに変化する、
（ｉｉ）通常モード遅延期間中に前記第２の電圧レベルを実質的に維持する、
（ｉｉｉ）第２の通常モード変化期間中に前記第２の電圧レベルから前記第１の電圧レベルに変化する、
ように制御される基本モードで動作することを含む、請求項１２に記載の方法。

【請求項19】

遅延期間後に前記ビットセルのアクセス動作中にセンスアンプに起動信号を供給するステップと、前記ワード線ドライバ回路が前記基本モードで動作しているときに前記遅延期間を減少させるステップとを含む、請求項１８に記載の方法。

【請求項20】

１つ又は複数の受信した構成信号に基づいて前記第１の遅延期間を複数の値のうちから選択することを含む、請求項１２に記載の方法。

【請求項21】

１つ又は複数の受信した構成信号に基づいて前記第１の変化期間を複数の値のうちから選択することを含む、請求項１３に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、メモリ回路の分野に関する。より詳細には、本発明は、メモリ回路内のビットセルの読み出しをトリガするのに用いられるワード線電圧の制御に関する。

【背景技術】

【0002】

各ビットセルがデータ値を格納するノードを有する、ビットセルのアレイを備える、メモリ回路を提供することが公知である。このノードは、ワード線トランジスタを介して格納されたデータ値を読み出すためのビット線に結合される。ワード線トランジスタは、読み出されているビットセルに結合されたワード線上のワード線信号のワード線電圧に依存するコンダクタンスを有する。

【発明の概要】

【発明が解決しようとする課題】

【0003】

より小さい集積回路の幾何学的形状の使用（ｕｓｅｒ）と、電力消費を低減することを目指してメモリの動作電圧が低下されることに起因して、メモリ回路内の回路素子のサイズがより小さくなるのに伴って増加していく問題は、メモリと関連したアクセス妨害マージン（ａｃｃｅｓｓ ｄｉｓｔｕｒｂ ｍａｒｇｉｎ）である。ビットセルへの読み出しアクセスがなされるとき、格納されているデータ値が、ビット線と内部ノードとの間で共有している電荷などの影響のために不正確に読み出されて、結果としてビットセル内の安定性の問題が生じる場合がある。

【課題を解決するための手段】

【0004】

一態様から見て、本発明は、
少なくとも１つのビット線及びワード線に結合されたビットセルを含み、前記ビットセルが、データ値を格納するノードと、前記ワード線上のワード線信号のワード線電圧に依存するコンダクタンスをもつ前記ノードと前記少なくとも１つのビット線のビット線との間の電流路を提供するように構成されたワード線トランジスタとを有する、ビットセルのアレイと、
前記ビットセルへのアクセス中に、前記ワード線電圧を、
（ｉ）第１の変化期間中に前記ワード線トランジスタが低コンダクタンスを有する第１の電圧レベルから前記ワード線トランジスタが中間コンダクタンスを有する中間電圧レベルに変化する、
（ｉｉ）第１の遅延期間中に前記中間電圧レベルを実質的に維持する、
（ｉｉｉ）第２の変化期間中に前記中間レベルから前記ワード線トランジスタが高コンダクタンスを有する第２の電圧レベルに変化する、
（ｉｖ）第２の遅延期間中に前記第２の電圧レベルを実質的に維持する、
（ｖ）第３の変化期間中に前記第２の電圧レベルから前記第１の電圧レベルに変化する、
ように制御するように構成されたワード線ドライバ回路と、
を備えるメモリ回路であって、前記中間電圧レベルが前記第１の電圧レベルと前記第２の電圧レベルとの間である、メモリ回路を提供する。

【0005】

本技術は、ワード線電圧が、読み出しアクセスと書き込みアクセスとのいずれか又は両方中に、ワード線トランジスタが中間コンダクタンスを有するレベルに最初に変化し、次いで、ワード線トランジスタが高コンダクタンスを有するレベルに変化する前の第１の遅延期間中に実質的にこのレベルに保たれるように制御される、メモリを提供する。ワード線電圧のこのステッピングは、ビットセルのアクセス妨害を低減し、これによりメモリの信頼性を高める。

【0006】

上記で概説されたワード線電圧の変化は、前記ワード線ドライバ回路が、
（ｉ）前記ビットセルがアクセスされないときに第１の低コンダクタンス、
（ｉｉ）前記第１の変化期間中に中間コンダクタンス、
（ｉｉｉ）前記第１の遅延期間中に第２の低コンダクタンス、
（ｉｖ）前記第２の変化期間及び前記第２の遅延期間中に高コンダクタンス、
（ｖ）前記第３の変化期間中に第３の低コンダクタンス、
を有する、供給電圧源と前記ワード線との間の電流路を提供し、
前記中間コンダクタンスが前記第１の低コンダクタンスと前記高コンダクタンスとの間である、
ように配置された幾つかの実施形態において達成されてもよい。

【0007】

種々の低コンダクタンスレベルは、異なる絶対値を有してもよいが、ほんの幾つかの実施形態において、これらは共通の低コンダクタンスであってもよい。他の実施形態において、例えば、第２の低コンダクタンスは、第１の低コンダクタンスレベル及び第３の低コンダクタンスレベルよりも高い絶対値を有してもよい。したがって、第２の低コンダクタンスはまた、第２の中間コンダクタンスレベルと考えることもできる。第２の低コンダクタンスは、第１の変化期間中に用いられる中間コンダクタンスよりも低いコンダクタンスを示すことを意図された用語である。

【0008】

供給電圧源とワード線との間の電流路のコンダクタンスの変化は、種々の異なる方法で達成されてもよい。幾つかの実施形態において、この電流路は、並列に配置された弱トランジスタ及び強トランジスタを通るように配置されてもよい。

【0009】

上記の配置によれば、供給電圧源とワード線との間の電流路のコンダクタンスの適切な変化は、前記ワード線ドライバ回路が、前記弱トランジスタ及び前記強トランジスタを、
（ｉ）前記ビットセルが読み出されていないときに、前記弱トランジスタが低コンダクタンス状態にあり且つ前記強トランジスタが低コンダクタンス状態にある、
（ｉｉ）前記第１の変化期間中に、前記弱トランジスタが高コンダクタンス状態にあり且つ前記強トランジスタが前記低コンダクタンス状態にある、
（ｉｉｉ）前記第１の遅延期間中に、前記弱トランジスタが前記低コンダクタンス状態にあり且つ前記強トランジスタが前記低コンダクタンス状態にある、
（ｉｖ）前記第２の変化期間及び前記第２の遅延期間中に、前記強トランジスタが高コンダクタンス状態にある、
（ｖ）前記第３の変化期間中に、前記弱トランジスタが前記低コンダクタンス状態にあり且つ前記強トランジスタが前記低コンダクタンス状態にある、
ように制御するときに達成されてもよい。

【0010】

弱トランジスタは、幾つかの実施形態においては、強トランジスタが導電性であるのと同時に導電性であってもよいが、他の実施形態においては、弱トランジスタは、強トランジスタがオンに切り換えられるときにオフに切り換えられることが便利である。

【0011】

幾つかの実施形態において、ワード線ドライバ回路は、ワード線選択信号に応答してワード線をワード線電圧に駆動するためのバッファ回路であってもよい。これに関連して、弱トランジスタと強トランジスタは、供給電圧源からバッファ回路に電力供給電流を提供するように作用してもよい。

【0012】

幾つかの実施形態はまた、前記ビットセルへのアクセス中に、前記ワード線電圧を、
（ｉ）第１の通常モード変化期間中に前記第１の電圧レベルから前記高電圧レベルに変化する、
（ｉｉ）通常モード遅延期間中に前記高電圧レベルを実質的に維持する、
（ｉｉｉ）第２の通常モード変化期間中に前記高電圧レベルから前記第１の電圧レベルに変化する、
ように制御される基本モードで動作してもよい。

【0013】

ビット線を読み出すためのセンスアンプは、ワード線回路が基本モード又は２ステップワード線電圧信号を用いるモードのいずれで動作しているかに応じて変化する、遅延を伴って生成された起動信号によって起動されてもよい。

【0014】

２ステップワード線電圧信号の特徴、特に第１のステップの高さは、変化してもよく、特に第１のステップの高さ及び第１のステップの持続時間は、メモリによって受信された１つ又は複数の構成信号に依存して選択可能であってもよい。

【0015】

別の態様から見て、本発明は、
データ値を格納するためのビットセル手段のアレイであって、前記アレイが、少なくとも１つのビット線及びワード線に結合されたビットセル手段を含み、前記ビットセル手段が、データ値を格納するノードと、前記ワード線上のワード線信号のワード線電圧に依存するコンダクタンスをもつ前記ノードと前記少なくとも１つのビット線のビット線との間の電流路を提供するためのワード線トランジスタ手段とを有する、ビットセル手段のアレイと、
前記ビットセル手段へのアクセス中に、前記ワード線電圧を、
（ｉ）第１の変化期間中に前記ワード線トランジスタ手段が低コンダクタンスを有する第１の電圧レベルから前記ワード線トランジスタ手段が中間コンダクタンスを有する中間電圧レベルに変化する、
（ｉｉ）第１の遅延期間中に前記中間電圧レベルを実質的に維持する、
（ｉｉｉ）第２の変化期間中に前記中間レベルから前記ワード線トランジスタ手段が高コンダクタンスを有する第２の電圧レベルに変化する、
（ｉｖ）第２の遅延期間中に前記第２の電圧レベルを実質的に維持する、
（ｖ）第３の変化期間中に前記第２の電圧レベルから前記第１の電圧レベルに変化する、
ように制御するためのワード線ドライバ手段と、
を備え、前記中間電圧レベルが前記第１の電圧レベルと前記第２の電圧レベルとの間である、メモリ回路を提供する。

【0016】

さらなる態様から見て、本発明は、
少なくとも１つのビット線及びワード線に結合されたビットセルを含み、前記ビットセルが、データ値を格納するノードと、前記ワード線上のワード線信号のワード線電圧に依存するコンダクタンスをもつ前記ノードと前記ビット線との間の電流路を提供するように構成されたワード線トランジスタとを有する、ビットセルのアレイを有するメモリ回路を作動させる方法であって、
（ｉ）第１の変化期間中に前記ワード線トランジスタが低コンダクタンスを有する第１の電圧レベルから前記ワード線トランジスタが中間コンダクタンスを有する中間電圧レベルに変化するステップと、
（ｉｉ）第１の遅延期間中に前記中間電圧レベルを実質的に維持するステップと、
（ｉｉｉ）第２の変化期間中に前記中間レベルから前記ワード線トランジスタが高コンダクタンスを有する第２の電圧レベルに変化するステップと、
（ｉｖ）第２の遅延期間中に前記第２の電圧レベルを実質的に維持するステップと、
（ｖ）第３の変化期間中に前記第２の電圧レベルから前記第１の電圧レベルに変化するステップと、
を含み、前記中間電圧レベルが前記第１の電圧レベルと前記第２の電圧レベルとの間である、方法を提供する。

【0017】

本発明の上記の、及び他の目的、特徴、及び利点は、付属の図面と併せて読まれるべき例証となる実施形態の以下の詳細な説明から明らかとなるであろう。

【図面の簡単な説明】

【0018】

【図1】それを通して走るビット線とワード線とを有するビットセルのアレイを含むメモリ集積回路を概略的に例証する図である。

【図2】ビットセルと、関連するワード線ドライバ回路及びセンスアンプを概略的に例証する図である。

【図3】図２の例示的な実施形態内の複数の信号の読み出し及び書き込みアクセス中の経時的な変化を例証する信号図である。

【図4】読み出し及び書き込み動作中にワード線電圧の特徴が構成パラメータに従ってどのように変化するかを概略的に例証する図である。

【図5】図２の回路の動作を概略的に例証する流れ図である。

【発明を実施するための形態】

【0019】

図１は、ビットセル４のアレイを含むメモリ回路２を概略的に例証する。ワード線６は、ビットセル４の行を横切って走り、ワード線電圧（Ｖ_ＷＬ）を各ビットセル４と関連したワード線トランジスタに搬送するように作用する。ワード線トランジスタ１２は、データ値をのせて運ぶビットセル４内のノードとビットセル４の列に結合された対応するビット線８との間の電流路を提供する。ビット線８に連結されるセンスアンプ１０は、読み出されているビットセル４に結合されたビット線８

【0020】

【数1】

の間の電圧差を検出し、且つ読み出されているデータ値に対応する出力データ信号を生成するように作用する。

【0021】

メモリ回路２は、典型的には多くのさらなる回路素子を収容することが理解されるであろう。これらは明瞭さの為に図１から省略されている。メモリ回路２は、他の回路素子と一緒に、例えばプロセッサコア、入力／出力回路、キャッシュメモリなどに対応する部分も支持するシステム−オン−チップ集積回路内のような、集積されたチップ内に提供することができることがさらに理解されるであろう。

【0022】

図２は、ビットセル４内に格納されているデータ値に対応する信号を搬送するノードＶ_ｎｏｄｅをもつビットセル４を概略的に例証する。ワード線トランジスタ１２は、ビットセル４をそれぞれのビット線８に結合する。ワード線トランジスタ１２がオンに切り換えられる（すなわち低コンダクタンス状態から高コンダクタンス状態又は中間コンダクタンス状態に動かされる）とき、ビットセル４内に格納されているデータ値に基づいてビット線８上の電圧が変化するであろう。ビットセル４に結合された２つのビット線８の間の電圧の差が、センスアンプ１０によって検出される。

【0023】

センスアンプ１０は、遅延回路１４から受信した起動信号によって起動される。遅延回路１４は、読み出しアクセスの開始後の所与の遅延期間の後で、センスアンプ１０をオンに切り換えるように作用する。これは、読み出しアクセスの始まりから十分な時間が経過するまで、ビット線８がそれらの間の電圧差を感知することができる電圧レベルに到達しないので、電力を節約する。例えば、後述するような２ステップワード線電圧の使用によって読み出しアクセスが遅くされる場合、全体としての読み出しアクセスが遅くされるので、センスアンプ１０の起動を遅延するのが適切である。この場合、２ステップワード線電圧信号が用いられているときのセンスアンプ１０における起動信号の到着を遅延するために、付加的な遅延線１６が遅延回路１４の信号路に切り換えられる。通常のワード線電圧信号が用いられているとき、余分の遅延線１６は選択されず、起動信号は読み出しアクセス内でより早く到着するであろう。

【0024】

バッファ１８は、ワード線トランジスタ１２のゲートに結合されたワード線２０を駆動するように作用する。バッファ１８は、並列に結合された弱トランジスタ２２及び強トランジスタ２４を介して供給電圧源Ｖ_ｄｄに結合される。弱トランジスタ２２は、オンに切り換えられるときに比較的低いコンダクタンスを有することになる物理的に小さいヘッダのトランジスタとして形成される。強トランジスタ２４は、オンに切り換えられるときにより高いコンダクタンスを有することになる物理的により大きいヘッダのトランジスタとして形成される。

【0025】

弱トランジスタ２２のみがオンに切り換えられ、且つバッファ１８に電力を供給するとき、バッファ１８をワード線２０上で駆動することができる電圧の変化速度が低下するであろう。対照的に、強トランジスタ２４がオンに切り換えられるとき、バッファ１８は、フルレールに近い（ｎｅａｒ ｆｕｌｌ ｒａｉｌ）ワード線電圧（例えばＶ_ｄｄに近似する）を提供するためにワード線２０を迅速に駆動する。ワード線選択信号ｓｅｌは、バッファ１８によって受信され、ビットセル４の所与の行が読み出しのために選択されるときにワード線２０上で信号を生成するように作用する。選択信号ｓｅｌはまた、ワード線電圧制御回路２６にも供給される。

【0026】

ワード線電圧制御回路２６は、読み出し及び書き込みアクセスをすると、２ステップワード線電圧を生成するために、弱トランジスタ２２及び強トランジスタ２４をオンに切り換える及びオフに切り換える信号を生成するように作用する。特に、選択信号における立ち上がりエッジが検出されるとき、ワード線電圧制御信号２６は、バッファ１８がワード線電圧を中間レベルまで駆動する間の、第１の変化期間にわたって、弱トランジスタ２２をオンに切り換えるように作用する。ワード線電圧コントローラ２６が、次いで、弱トランジスタ２２をオフに切り換える（弱トランジスタ２２を低コンダクタンス状態にする）。これは、バッファ１８を供給電圧源Ｖ_ｄｄから実質的に隔離し、その結果として、ワード線２０上のワード線電圧が浮動し、これにより実質的に一定のままとなる。この期間中に、バッファ１８によって動的に駆動されていないときに、ワード線電圧の小さな変化が起こる場合があることが理解されるであろう。しかしながら、非駆動期間の間、バッファ１８がその電力供給から効果的に隔離される状態で、ワード線電圧は、その中間電圧レベルを実質的に維持し、電気的な意味で浮動すると考えることができる。

【0027】

ワード線２０上の中間電圧レベルが維持される間の、第１の遅延期間後に、ワード線電圧制御回路２６は、強トランジスタ２４をオンに切り換える。強トランジスタ２４は、供給電圧源Ｖ_ｄｄとバッファ１８との間の高コンダクタンス路を提供する。したがって、バッファ１８は、ワード線２０を中間電圧レベルよりも高いワード線電圧に迅速に駆動することができる。この高電圧レベルは、第２の遅延期間にわたって維持される。この第２の遅延期間の終わりは、選択信号Ｓｅｌがアサート停止されるときに判定され、この時点で、バッファ１８がワード線２０をその元の開始電圧に戻るように駆動し、ワード線電圧制御回路２６が強トランジスタ２４をオフに切り換える。弱トランジスタ２２は、この第２の遅延期間の間はオフに切り換えられたままであってもよく、又は弱トランジスタ２２は、強トランジスタ２４がワード線２０を駆動するのを支援するようにオンに切り換えられてもよい。

【0028】

上記の及び以下の説明の例では、ワード線電圧は、ビットセル４が読み出されていないときｌｏｗであり、且つビットセル４が読み出されているときｈｉｇｈであるように示されている。これらの信号レベルは種々のトランジスタ及び他の回路素子の適切な変換で逆にすることが可能であることが当業者には理解されるであろう。こうした修正は本技術内に包含される。上記は、読み出しアクセスとの関連で説明される。ワード線電圧上での同じ制御はまた、（又は代替的に）書き込みアクセス中に必要に応じて用いることができる。これは、書き込み動作中に選択された行内の選択されていない列のビットセルにおいて読み出し妨害が起こることがあるという問題に対処する一助となる。

【0029】

図３は、読み出し及び書き込みアクセス中の図２の回路内の複数の信号の変化を例証する。信号線Ａは、弱トランジスタ２２を弱ワード線駆動期間にわたってオンにする（すなわち弱トランジスタを高コンダクタンス状態にする）ように作用する、弱トランジスタ２２に供給された信号の変化を例証する。この弱ワード線駆動期間は、ワード線電圧制御回路２６に供給された構成信号（ＥＴ_{ｃｏｎｔｒｏｌ}；延長時間制御（ｅｘｔｅｎｄｅｄ ｔｉｍｅ ｃｏｎｔｒｏｌ））に基づいて変化することができる。弱ワード線駆動期間の持続時間は、到達され且つその後ワード線電圧浮動遅延中に維持される、中間電圧の大きさを制御する。

【0030】

信号Ｂは、強トランジスタ２４をオン及びオフにする信号を例証する。弱ワード線駆動期間の後及びワード線浮動遅延が終わるまで、強トランジスタ２４はオフにされたままである。次いで、強トランジスタ２４がオンにされる（低コンダクタンス状態から高コンダクタンス状態に動かされる）これは、バッファ１８がワード線２０をフルレール供給電圧レベル（又はこのレベルの近く）に迅速に駆動することができるという結果を有する。

【0031】

信号Ｃは、バッファ１８に供給される選択信号の相対的なタイミングを例証する。選択信号の立ち上がりエッジは、ワード線電圧制御回路２６によって検出され、ワード線電圧制御回路２６の始動を開始するのに用いられる。特に、選択信号ｓｅｌの立ち上がりエッジは、弱ワード線駆動期間にわたってオンに切り換えられる弱トランジスタ２２を起動する。選択信号の立ち下りエッジは、結果としてバッファ１８がワード線２０上のワード線電圧をｌｏｗに駆動し、また、ワード線電圧コントローラ２６をトリガして強トランジスタ２４をオフに切り換えることになる。

【0032】

信号Ｄは、経時的なワード線電圧の変化を例証する。弱トランジスタ２２がオンに切り換えられるとき、ワード線電圧は中間レベルに駆動される。中間電圧レベルは、浮動期間の間、実質的に維持される。強トランジスタ２４がオンにされるとき、ワード線電圧がより高く駆動され、迅速にフルレール値に到達する。選択信号ｓｅｌがアサート停止されるとき、ワード線電圧がｌｏｗに駆動され、強トランジスタ２４がオフに切り換えられる。

【0033】

経時的なワード線電圧の変化に沿った種々の点が信号Ｄ上にマークされる。ＡからＢまでの時間は、ワード線電圧が、ワード線トランジスタ１２が低コンダクタンスを有する第１の電圧レベルからワード線トランジスタが中間コンダクタンスを有する中間電圧レベルに変化される、第１の変化期間に対応する。ＢからＣまでの期間は、ワード線電圧が中間電圧レベルに実質的に維持される間の、第１の遅延期間に対応する。ＣからＤまでの期間は、ワード線電圧が中間電圧レベルからワード線トランジスタ１２が高コンダクタンスを有する第２の電圧レベルに変化される間の、第２の変化期間に対応する。ＤからＥまでの期間は、ワード線電圧が第２の電圧レベルに実質的に維持される間の、第２の遅延期間に対応する。ＥからＦまでの期間は、ワード線電圧が第２の電圧レベルから第１の電圧レベルに変化される間の、第３の変化期間に対応する。ワード線電圧を第１の電圧レベルに戻すことで、ワード線トランジスタ（単数又は複数）１２が低コンダクタンス状態に戻る。

【0034】

バッファ１８と組み合わせて前述のタイミングで弱トランジスタ２２及び強トランジスタ２４をオンに切り換えること及びオフに切り換えることは、時間と共に変化するコンダクタンスを有する、供給電圧源Ｖ_ｄｄとワード線２０との間の電流路を提供するように作用する。特に、ビットセルが読み出されていないときの期間Ｘ〜Ａの間、この電流路は第１の低コンダクタンスを有する。第１の変化期間に対応する期間Ａ〜Ｂの間、電流路は、オンに切り換えられている弱トランジスタ２２とオフに切り換えられている強トランジスタ２４に対応する中間コンダクタンスを有する。第１の遅延期間に対応する期間Ｂ〜Ｃの間、電流路は、オフに切り換えられている弱トランジスタ２２及び強トランジスタ２４の両方に対応する第２の低コンダクタンス（第１の低コンダクタンスと同じであってもよい）を有する。第２の変化期間と第２の遅延期間に対応する期間Ｃ〜Ｅの間、電流路は、オンに切り換えられている強トランジスタ２４に対応する高コンダクタンスを有する。第３の変化期間を通して延長する期間Ｅ〜Ｚの間、電流路は、第１の低コンダクタンス及び第２の低コンダクタンスと同じであってもよい第３の低コンダクタンスを有する。中間コンダクタンスは、大きさにおいて第１の低コンダクタンスと高コンダクタンスとの間である。

【0035】

信号Ｅは、読み出し動作が進行する際のデータ値を搬送するビットセル４内のノード電圧Ｖ_ｎｏｄｅの変化を例証する。ワード線トランジスタ１２が切り換えられ且つデータ値をビット線８に結合する際に、電圧は、最初にその定常状態から乱されることが判るであろう。しかしながら、２ステップワード線電圧信号の第１の部分の期間中にワード線電圧が低下されるので、ワード線トランジスタ１２は、部分的にのみオンに切り換えられ（中間レベルのコンダクタンスで）、したがって、ビットセル４内のノードで格納されたデータ値への妨害が低減される。このデータ値の妨害の低減は、ビットセル４に対してより良好なアクセス妨害マージンを提供するのに十分なものである。ワード線トランジスタ１２を通して低下されたコンダクタンスは、ビット線８がビット線電圧を変化させる速度を低下させ、したがって、センスアンプ１０の起動が、遅くなった読み出しアクセスに対応して既に説明したように遅延される場合がある。強トランジスタ２４がオンに切り換えられ、且つワード線電圧がフルレール値に駆動されるとき、データ値は、その定常状態に戻る前に再び、しかし減少された量だけ乱される。ワード線電圧の２ステップの性質の総合的な影響は、信号Ｅに例証されるようにビットセル４内のノードで格納されたデータ値の妨害の大きさを減少させることである。

【0036】

図４は、ワード線電圧制御回路２６に対する延長時間制御信号（ＥＴ_{ｃｏｎｔｒｏｌ}）の効果を概略的に例証する。これらは２ビットの制御信号である。制御信号が００のとき、既に説明された２ステップワード線電圧信号は用いられず、代わりに、例証されるように単純な方形波ワード線電圧信号が用いられる。制御信号が０１のとき、基本２ステップワード線電圧信号が生成され、図示のように用いられる。ワード線電圧制御回路２６は、第１の遅延期間中にワード線電圧の浮動電圧レベルを下げること又は第１の遅延期間を延長することのいずれかによって１０又は１１である制御信号に応答する。浮動電圧レベルを下げることは、弱トランジスタ２２をより短い期間にわたってオンに切り換えること、すなわち弱ワード線駆動期間を減少させることによって達成されてもよい。ワード線電圧が中間レベルを維持することを許される第１の遅延期間は、強トランジスタ２４をオンに切り換えることを制御するワード線電圧制御回路２６内の適切な遅延線の使用によって延長されてもよい。

【0037】

図５は、図２の回路の動作に対応する流れ図を概略的に例証する。ステップ２８において、処理は、選択信号がバッファ１８によって受信され且つワード線電圧制御回路２６がｈｉｇｈになるまで待つ。ステップ３０において、弱トランジスタ２２がオンに切り換えられる。ステップ３２において、ワード線電圧制御回路は、弱ワード線駆動期間が終わるのを待つ。弱ワード線駆動期間が終わるとき、ステップ３４は、弱トランジスタ２２をオフに切り換える。ステップ３６は、ワード線浮動期間が終わるまで待つ。ワード線浮動期間が終わったとき、ステップ３８は強トランジスタ２４をオンに切り換える。ステップ４０は、選択信号がｌｏｗになるまで待つ。ステップ４２は、強トランジスタ２４をオフに切り換える。

【0038】

本発明の例証となる実施形態が付属の図面を参照しながら本明細書で詳細に説明されているが、本発明はこれらの正確な実施形態に限定されるものではなく、添付の請求項によって定義される場合の本発明の精神及び範囲から逸脱することなく当業者によってそこに種々の変化及び修正を加えることができることが理解される。

【図1】

【図2】

【図3】

【図4】

【図5】