特許 6073790 基板貫通ビアを備えた集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6073790

(24)【登録日】2017年1月13日

(45)【発行日】2017年2月1日

(54)【発明の名称】基板貫通ビアを備えた集積回路

(51)【国際特許分類】

   H01L 21/3205 20060101AFI20170123BHJP

   H01L 21/768 20060101ALI20170123BHJP

   H01L 23/522 20060101ALI20170123BHJP

   H01L 25/065 20060101ALI20170123BHJP

   H01L 25/07 20060101ALI20170123BHJP

   H01L 25/18 20060101ALI20170123BHJP

   H01L 21/60 20060101ALI20170123BHJP

【ＦＩ】

   H01L21/88 J

   H01L25/08 Z

   H01L21/92 602D

   H01L21/92 604D

【請求項の数】22

【全頁数】12

(21)【出願番号】特願2013-529269(P2013-529269)

(86)(22)【出願日】2011年9月13日

(65)【公表番号】特表2013-538466(P2013-538466A)

(43)【公表日】2013年10月10日

(86)【国際出願番号】US2011051419

(87)【国際公開番号】WO2012037140

(87)【国際公開日】20120322

【審査請求日】2014年9月12日

(31)【優先権主張番号】12/880,629

(32)【優先日】2010年9月13日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ株式会社

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【上記1名の代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】ジェフェリー エイ ウエスト

(72)【発明者】

【氏名】ヨンジュン パク

【審査官】 佐藤 靖史

(56)【参考文献】

【文献】 特開２００５−２８６１８４（ＪＰ，Ａ）

【文献】 特開２００４−１６５２９５（ＪＰ，Ａ）

【文献】 特開２００９−２７７７１９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８８

Ｈ０１Ｌ ２５／０８

Ｈ０１Ｌ ２１／９２

(57)【特許請求の範囲】

【請求項1】

シリコン貫通ビア（ＴＳＶ）ダイを形成する方法であって、
側壁を含み、かつ外部誘電体スリーブと内部金属コアとを含むＴＳＶの突出するＴＳＶティップの末端部上にはんだを除いて第１の金属層をめっきすることと、
前記第１の金属層上に前記第１の金属層と異なる、はんだを除いて第２の金属層をめっきすることと、
を含み、
前記第１の金属層が前記第２の金属層と共に、前記突出するＴＳＶティップのための球状末端ティップ端を提供し、前記球状末端ティップ端が、前記ＴＳＶ側壁の一部と前記外部誘電体スリーブの最上表面とを覆い、前記球状末端ティップ端が、前記球状末端ティップ端より下の前記突出するＴＳＶティップの断面エリアに比べ２５％大きいものに等しいかそれより大きい断面エリアを有する、方法。

【請求項2】

請求項１に記載の方法であって、
前記第１の金属層を前記めっきすることと前記第２の金属層を前記めっきすることとの両方が、選択性無電解めっきすることを含み、前記球状末端ティップ端が前記突出するＴＳＶティップの前記末端部上に選択的に形成される、方法。

【請求項3】

請求項２に記載の方法であって、
前記ＴＳＶダイが、複数の前記ＴＳＶダイを含むウエハ上にあり、前記複数のＴＳＶダイの各々が、能動回路要素を含む頂部側半導体表面と底部側表面とを有し、前記複数のＴＳＶを含み、前記複数のＴＳＶが、前記頂部側半導体表面上の前記能動回路要素から、前記底部側表面から出現する前記突出するＴＳＶティップまで延び、前記突出するＴＳＶティップが側壁を含み、
前記方法が、前記選択性無電解めっきする前に、
前記突出するＴＳＶティップの上を含む前記ウエハの前記底部側表面上にパッシベーション層を堆積することと、
前記突出するＴＳＶティップの末端部を現わすように前記パッシベーション層をエッチングすることであって、前記内部金属コアの一部を露出させることを含む、前記エッチングすることと、
を更に含み、
前記パッシベーション層を前記エッチングした後、前記突出するＴＳＶティップと前記側壁の一部との横の前記ウエハの前記底部側表面を覆い続ける、方法。

【請求項4】

請求項３に記載の方法であって、
前記堆積することが化学気相成長（ＣＶＤ）を含み、前記パッシベーション層がシリコンナイトライド又はシリコンオキシナイトライドを含み、前記エッチングすることが化学機械研磨（ＣＭＰ）を含む、方法。

【請求項5】

請求項１に記載の方法であって、
前記第１の金属層が、Ｎｉ、Ｐｄ、Ｃｏ、Ｃｒ、Ｒｈ、ＮｉＰ、ＮｉＢ、ＣｏＷＰ、又はＣｏＰを含む、方法。

【請求項6】

請求項５に記載の方法であって、
前記第１の金属層がＮｉを含み、第２の金属層がＣｕを含む、方法。

【請求項7】

請求項５に記載の方法であって、
前記第１の金属層がＮｉを含み、前記第２の金属層がＰｄを含む、方法。

【請求項8】

請求項７に記載の方法であって、
前記第２の金属層上にＡｕ層を堆積することを更に含む、方法。

【請求項9】

請求項１に記載の方法であって、
前記外部誘電体スリーブが、前記突出するＴＳＶティップの前記側壁に沿って中間の距離（Ｄｉ）まで延び、前記突出するＴＳＶティップの長さの１／３≦Ｄｉ≦前記突出するＴＳＶティップの前記長さ−１μｍ、である、方法。

【請求項10】

シリコン貫通ビア（ＴＳＶ）ダイであって、
能動回路要素を有する頂部側半導体表面及び底部側表面と、
各々が外部誘電体スリーブと内部金属コアとを含む、複数のＴＳＶであって、前記頂部側半導体表面から、前記ダイの前記底部側表面から突出するＴＳＶティップまで延び、前記突出するＴＳＶティップが外周側壁と底面とを有する、前記複数のＴＳＶと、
はんだ以外の第１の金属のキャップ内に埋め込まれた前記ＴＳＶティップの前記外周側壁の端部部分であって、前記突出したＴＳＶティップの前記底面も覆う、前記端部部分と、
前記第１の金属と異なるはんだ以外の第２の金属の層であって、前記第１の金属層の前記キャップと、前記第１の金属のキャップ内に埋め込まれていない前記外周側壁の一部分とを覆う球状形状を有する、前記第２の金属の層と、
を含む、ＴＳＶダイ。

【請求項11】

請求項１０に記載のＴＳＶダイであって、
前記球状形状の第２の金属の層が、前記突出するＴＳＶティップの前記底面より４０％大きい断面エリアを有する、ＴＳＶダイ。

【請求項12】

請求項１０に記載のＴＳＶダイであって、
前記第１の金属が、Ｎｉ、Ｐｄ、Ｃｏ、Ｃｒ、Ｒｈ、ＮｉＰ、ＮｉＢ、ＣｏＷＰ及びＣｏＰのグループから選択される、ＴＳＶダイ。

【請求項13】

請求項１０に記載のＴＳＶダイであって、
前記第１の金属がＮｉを含み、前記第２の金属がＣｕを含む、ＴＳＶダイ。

【請求項14】

請求項１０に記載のＴＳＶダイであって、
前記第１の金属がＮｉを含み、前記第２の金属がＰｄを含む、ＴＳＶダイ。

【請求項15】

請求項１４に記載のＴＳＶダイであって、
前記第２の金属を覆うＡｕ層を更に含む、ＴＳＶダイ。

【請求項16】

請求項１０に記載のＴＳＶダイであって、
前記外部誘電体スリーブが、前記突出するＴＳＶティップの前記側壁に沿って延び、前記底面から１μｍより離れたところで終わる、ＴＳＶダイ。

【請求項17】

集積回路（ＩＣ）装置であって、
金属接合で接合された第１のＩＣダイと第２のＩＣダイとを含み、
前記第１のＩＣダイが、
頂部側半導体面から、前記ダイの底側面から突出するＴＳＶティップに延びる複数のＴＳＶであって、前記突出するＴＳＶティップが外周側面と底面とを有する、前記複数のＴＳＶと、
はんだ以外の第１の金属のキャップ内に埋め込まれた前記ＴＳＶティップの前記外周側面の端部部分であって、前記第１の金属のキャップが前記突出するＴＳＶティップの前記底面も覆う、前記端部部分と、
前記第１の金属と異なるはんだ以外の第２の金属の層であって、前記第１の金属のキャップと、前記第１の金属の前記キャップ内に埋め込まれていない前記外周側壁の一部分とを覆う、球状形状を有する、前記第２の金属の層と、
を含み、
前記第２のＩＣダイが、球状形状の第２の金属層と共に前記ＴＳＶティップに整列された複数の突出するボンディング特徴を有し、
前記各ＴＳＶティップと各突出するボンディング特徴との間の前記金属結合が、前記第２の金属層に隣接するはんだ部分を含む、半導体集積回路。

【請求項18】

請求項１７に記載の第１のＩＣダイであって、
前記第１の金属が、Ｎｉ、Ｐｄ、Ｃｏ、Ｃｒ、Ｒｈ、ＮｉＰ、ＮｉＢ、ＣｏＷＰ及びＣｏＰのグループから選択される、第１のＩＣダイ。

【請求項19】

請求項１８に記載の第１のＩＣダイであって、
前記第２の金属がＣｕを含む、第１のＩＣダイ。

【請求項20】

請求項１８に記載の第１のＩＣダイであって、
前記第１の金属がＮｉを含み、前記第２の金属がＰｄを含む、第１のＩＣダイ。

【請求項21】

請求項１７に記載の集積回路装置であって、
前記金属接合が金又は白金を更に含む、集積回路装置。

【請求項22】

シリコン貫通ビア（ＴＳＶ）ダイを形成する方法であって、
突出するＴＳＶティップの側壁を覆うように前記突出するＴＳＶティップの末端部上にＮｉを含む第１の金属層をめっきすることと、
前記第１の金属層上にＣｕを含む第２の金属層をめっきすることと、
を含み、
前記第１の金属層と前記第２の金属層とが、前記突出するＴＳＶティップの一部を覆う球状末端ティップ端を形成し、前記球状末端ティップ端が、前記球状末端ティップ端の下方の前記突出するＴＳＶティップの第２の断面エリアよりも２５％以上大きい第１の断面エリアを有する、方法。

【発明の詳細な説明】

【技術分野】

【0001】

開示される実施例は、突出するＴＳＶティップを含むＴＳＶ集積回路（ＩＣ）を含むＩＣに関連する。

【背景技術】

【0002】

基板貫通ビア（ＴＳＶ）は、ＩＣダイの頂部側半導体表面上に形成される電気的導電性レベルの一つのレベル（例えば、コンタクトレベル又はバックエンドオブライン金属相互接続レベルの一つ）からその底部側表面までのウエハの全厚に延びる垂直の電気的接続である。これらの垂直の電気的経路は、従来のワイヤボンディング技術に比べて顕著に短縮されており、概して顕著に速いデバイスオペレーションにつながっている。１つの配置において、ＴＳＶは、本明細書において「ＴＳＶダイ」と称するＴＳＶダイの底部側表面から突出するなどの、突出するＴＳＶティップとしてＩＣダイの１つの側で終端する。ＴＳＶダイは、フェースアップ又はフェースダウンでボンディングされ得、積層されたＩＣデバイスの形成を可能にするように両方の側からボンディングされ得る。ＴＳＶは、任意の基板材料を通して形成され得るが、これらは通常シリコン貫通ビアと呼ばれる。

【0003】

ＴＳＶエリアは、ＴＳＶエリアが、ＴＳＶダイ上のエリア制限及び／又はＴＳＶダイ上の１つ又は複数の層上のＴＳＶにかかる圧力に起因して概して増大することができないため、限定されることがある。ＴＳＶティップに関与する従来のはんだ介在接合では、はんだは比較的低いエレクトロマイグレーション（ＥＭ）電流限界を有する（例えば、従来のはんだでの典型的なＥＭ制限された電流密度は約１０^４Å／ｃｍ^２であり、Ｃｕ又はＡｌのものより約百倍低い）ため、ＴＳＶ含有接合を介するＥＭ電流密度は概して、ＴＳＶティップとＴＳＶティップ上の上にあるはんだとの間の界面エリアにより制限される。

【0004】

また、積層されたダイアッセンブリに適用され、近接する（adjoining）ボンドパッド又はＴＳＶダイにボンディングされた頂部ＩＣダイ上のボンディング特徴に比べ顕著に小さいＴＳＶエリアは、概して、積層されたダイアッセンブリに対し全体的なＥＭ性能を制限する。このＥＭ問題に対する従来の解決策は、ＴＳＶダイ上で選択されたＴＳＶ内の電流を低減するため、付加的な裏側金属ステップを付加することにより、又は付加的なＴＳＶ（ＴＳＶを並列に設けるため）の形成により可能とされる、パターニングされた金属パッドをＴＳＶティップの上に付加することに関与する。

【発明の概要】

【0005】

開示される例示の実施例は、突出するＴＳＶティップを有するＴＳＶダイを説明し、ＴＳＶティップの上にパターニングされた金属パッドを付加する付加的なコスト及びサイクル時間なしに、又は並列の付加的なＴＳＶを含むことに関連するダイエリアの不利益なしに、上述のＥＭ問題を解決することができる末端ティップ端を含む。本発明者は、開示される実施例が、はんだ介在接合の場合、上にあるＳｎベースのはんだとの金属間化合物（ＩＭＣ）を形成することから、ＴＳＶの内部金属コアの消費を避けるか又は少なくとも著しく遅延させ、これは、特に、突出するＴＳＶティップがダイの底部側に存在する地点の近くで、ＴＳＶダイ上の欠陥（例えば、漏れ又は短絡）となり得る、外部誘電体スリーブのＩＭＣ誘起クラックを防止する助けとなることも認識している。

【0006】

末端ティップ端は、突出するＴＳＶティップの露出された部分を覆うはんだ以外の第１の金属を含む第１の金属層、及び第１の金属層上の第１の金属とは異なるはんだ以外の第２の金属を含む第２の金属層を含む。第１の金属層は第２の金属層と共に球状末端ティップ端を提供し、球状末端ティップ端は、ＴＳＶ側壁の一部及び外部誘電体スリーブの最上表面を覆い、球状末端ティップ端より下の突出するＴＳＶティップの断面エリアに比べ２５％大きいものに等しいかそれより大きい断面エリアを提供する。

【0007】

開示される例示の一実施例は、ＴＳＶダイを形成する方法であり、この方法は、外部誘電体スリーブ及び内部金属コアを含むＴＳＶの突出するＴＳＶティップの末端部上のはんだを除いて第１の金属層をめっきすること、及び第１の金属層上の第１の金属層とは異なるはんだを除いて第２の金属層をめっきすることを含む。第１の金属層は第２の金属層と共に、突出するＴＳＶティップのための球状末端ティップ端を提供し、球状末端ティップ端は、ＴＳＶ側壁の一部及び外部誘電体スリーブの最上表面を覆い、球状末端ティップ端より下の突出するＴＳＶティップの断面エリアに比べ２５％大きいものに等しいかそれより大きい断面エリアを提供する。

【0008】

この方法は、突出するＴＳＶティップの上を含んで複数のＴＳＶダイを含むウエハの底部側表面上に誘電体パッシベーション層を堆積することを更に含むことができる。パッシベーション層はその後、ＴＳＶの内部金属コアの露出された部分を含んで、突出するＴＳＶティップの末端部を現わすようにエッチング（例えば、ドライエッング）される。その後、突出するＴＳＶティップの末端部上に球状末端ティップ端が形成される。球状末端ティップ端の形成は、第１及び第２の金属層を選択的に無電解めっきすることを含み得る。

【図面の簡単な説明】

【0009】

【図1A】図１Ａは、本発明の一実施例に従って、ＴＳＶダイを形成する例示の方法におけるステップを示すフローチャートである。

【0010】

【図1B】図１Ｂは、本発明の別の実施例に従って、ＴＳＶダイを形成する例示の方法におけるステップを示すフローチャートである。

【0011】

【図2A】図２Ａは、本発明の一実施例に従って、球状末端ティップ端を有するＴＳＶを含むＴＳＶダイの簡略化した断面図である。

【0012】

【図2B】図２Ｂは、本発明の別の実施例に従って、球状末端ティップ端を有するＴＳＶを含むＴＳＶダイの簡略化した断面図である。

【0013】

【図3】図３は、本発明の別の実施例に従って、図２Ａの実施例に関連して示す球状末端ティップ端を有するＴＳＶを含むＴＳＶダイの簡略化した断面図であり、外部誘電体ＴＳＶスリーブが、突出するＴＳＶティップの長さより短い距離、突出するＴＳＶティップの側壁に沿って延びるように修正されている。

【0014】

【図4】図４は、本発明の一実施例に従って、球状末端ＴＳＶティップ端を有するＴＳＶを含むＴＳＶダイと、リフローされたはんだ接合において突出するＴＳＶティップに接合されて示された突出するボンディング特徴を備えた複数の突出するボンディング特徴を有する第２のＩＣダイとを含む積層されたＩＣデバイスの簡略化した断面図である。

【発明を実施するための形態】

【0015】

図１Ａは、本発明の一実施例に従って、ＴＳＶダイを形成する例示の方法１００におけるステップを示すフローチャートである。ステップ１０１が、複数のＴＳＶダイを含むウエハを提供することを含む。ＴＳＶダイは、内部金属コア及び外部誘電体スリーブを含む、少なくとも１つであり一般に複数の、ＴＳＶを含み、これは、頂部側半導体表面（概してコンタクトレベル又はＢＥＯＬ金属層（例えば、Ｍｌ、Ｍ２、など）の一つに結合される）から、ＴＳＶダイの底部側表面から出現する突出するＴＳＶティップまで、ダイの全厚み延びる。一実施例において内部金属コアはＣｕを含み得る。内部金属コアに他の電気的導電性材料を用いることができる。一実施例においてＴＳＶ直径は１２μｍに等しいかそれより小さく、特定の一実施例において８．５〜１０μｍなどである。

【0016】

外部誘電体スリーブは、シリコン酸化物、シリコンナイトライド、リンドープされた珪酸ガラス（ＰＳＧ）、シリコンオキシナイトライド、又は或るＣＶＤポリマー（例えばパリレン）などの材料を含み得る。外部誘電体スリーブは、典型的に０.２〜５μｍ厚みである。内部金属コアが銅及び何らかの他の金属の場合、耐火性金属又は耐火性金属窒化物など、本明細書において「ＴＳＶ障壁」と称する金属拡散障壁層が概して付加される。例えば、ＴＳＶ障壁材料は、物理気相成長（ＰＶＤ）又は化学気相成長（ＣＶＤ）によりにより堆積され得るＴａ、Ｗ、Ｍｏ、Ｔｉ、ＴｉＷ、ＴｉＮ、ＴａＮ、ＷＮ、ＴｉＳｉＮ、又はＴａＳｉＮを含む材料を含み得る。ＴＳＶ障壁は、典型的に、１００〜５００Å厚みである。ＴＳＶティップの末端部は、少なくとも内部金属コアの最上表面を露出させて、そこへの電気的コンタクトを可能にする露出された（即ち、誘電体スリーブのない）エリアを含む。

【0017】

ステップ１０２が、突出するＴＳＶティップの末端部上のはんだを除いて第１の金属層をめっきすることを含む。第１の金属層は、内部金属コアの少なくとも最上表面との電気的コンタクトを形成する。第１の金属層は概して１〜４μｍ厚みである。第１の金属層は、ＩＭＣブロック及び電流スプレッダ機能の両方を提供する。第１の金属層は、例えば、Ｎｉ、Ｐｄ、Ｃｏ、Ｃｒ、Ｒｈ、ＮｉＰ、ＮｉＢ、ＣｏＷＰ、又はＣｏＰを含む材料を含み得る。めっきは無電解めっきを含み得る。めっきの従来技術で知られているように、無電解めっきは、ポリマー、酸化物、及び窒化物などの誘電体上ではなく或る露出された金属又は半導体表面上にのみ堆積される選択性堆積プロセスであり、そのため、パターンを生成するためのリソグラフィ又は過剰な堆積された材料を取り除くエッチングステップに関与しない。別の実施例において、リソグラフィを用いてパターニングされた層を構築することにより電気めっきを用いることができ、それにより、電気めっきプロセスを用いてティップ領域に堆積を局地化するためＴＳＶティップの上に電気めっきされたパッドが形成され得るようにする。

【0018】

ステップ１０３は、第１の金属層上の第１の金属層とは異なるはんだを除いて第２の金属層をめっきすることを含む。このめっきは無電解めっきを含み得る。上述のステップ１０２と同様、めっきは電気めっきを含み得る。第１の金属層は第２の金属層と共に、突出するＴＳＶティップのための球状末端ティップ端を提供する。球状末端ティップ端は、ＴＳＶ側壁の一部及び外部誘電体スリーブの最上表面を覆い、球状末端ティップ端より下の突出するＴＳＶティップの断面エリアに比べ２５％大きいものに等しいかそれより大きい最大断面エリアを提供する。別の実施例において、球状末端ティップ端は、球状末端ティップ端より下の突出するＴＳＶティップの断面エリアに比べ４０％大きいものに等しいかそれより大きい最大断面エリアを有する。例えば、ＴＳＶティップ直径は６〜１０μｍであり得、第１及び第２の金属層の組み合わせた厚みは１〜５μｍの厚みであり得る。

【0019】

従来技術で知られているように、無電解プロセスは、或る金属（例えばＣｕ）又は半導体表面上で開始する等方性堆積パターンにより特徴付けられ、ＴＳＶティップの長さ寸法に垂直の寸法の堆積された厚みは、典型的に、ＴＳＶティップの長さ寸法の堆積された厚みの７０％〜８５％である。従って、４μｍ厚み堆積厚みは、ＴＳＶの幅寸法の約６μｍの増加を提供する。

【0020】

第１の特定の実施例において、第１の金属層がＮｉを含み、第２の金属層がＣｕ、Ｐｔ、Ｐｄ又はＡｕを含む。例えば、Ｎｉは１〜４μｍ厚みであり得、第２の金属層は２〜５μｍ厚みのＣｕを含み得る。ＮｉはＩＭＣブロックを提供し、Ｃｕ層として具現化される第２の金属は、はんだのＣｕ_ｘＳｎ_ｙ ＩＭＣへの後続の変換に寄与し、かつ、第１の金属層内のＮｉのＩＭＣへの全変換を遅延させ、それにより、ＥＭ能力を拡張する。

【0021】

球状ティップ端を形成することにより、有効ティップエリアが著しく増大され、これは、ＴＳＶティップとはんだとの界面における電流密度を低減する。また、球状ティップ端は、ＴＳＶティップへのＩＭＣ形成反応をブロック／遅延させる。球状末端ティップは、上にあるＳｎベースのはんだとのＩＭＣの形成から、ＴＳＶ内部金属コア（例えば、Ｃｕ）の消費も遅らせる。

【0022】

第２の特定の実施例において、第１の金属層はＮｉを含み、第２の金属層はＰｄを含む。この第２の特定の実施例において、Ｐｄは０．２〜０．６μｍ厚みであり得る。はんだ濡れ性を改善するため、Ｐｄ又は第２の特定の実施例における他の第２の金属層上に浸漬Ａｕ層が堆積され得る。Ａｕ層は２００〜５００Å厚さであり得る。Ｐｄは、ＴＳＶティップを介するＡｕ拡散を防止するためのブロックを提供することができ、また、（例えば、下にあるＮｉＰからの）ＰがＡｕを腐食させることを防止するためのブロックを提供することもできる。

【0023】

図１Ｂは、本発明の別の方法に従って、ＴＳＶダイを形成する例示の方法１５０におけるステップを示すフローチャートである。ステップ１５１が、ＴＳＶティップを有する複数のＴＳＶダイを含むウエハを提供することを含み、各ＴＳＶダイは、能動回路要素を含む頂部側半導体表面、及び底部側表面、及び複数のＴＳＶを有する。ＴＳＶは、内部金属コア及び外部誘電体スリーブを含み、頂部側半導体表面（概して、コンタクトレベル又はＢＥＯＬ金属層の一つ（例えば、Ｍｌ、Ｍ２など）に結合される）から、ＴＳＶダイの底部側表面から出現する突出するＴＳＶティップまで、ダイの全厚み伸びる。ＴＳＶティップは側壁を含む。

【0024】

ステップ１５２は、突出するＴＳＶティップの上を含んでウエハの底部側表面上に誘電体パッシベーション層を堆積することを含む。一実施例においてパッシベーション層は、スピンオンプロセスを用いて堆積されるが、他の堆積プロセスを用いることもできる。

【0025】

ステップ１５３は、突出するＴＳＶティップの末端部を現わすようにパッシベーション層をエッチングすることを含み、内部金属コアの一部を露出させることを含み、パッシベーション層のエッチング後、突出するＴＳＶティップと側壁の一部との横のウエハの底部側表面を覆うように継続する。このステップにドライエッチングを用いることができる。何らかのウェットエッチングプロセスも適切であり得る。例えば、１つの例示のウェットエッチングプロセスが、ＴＳＶティップを封止する誘電体ポリマーでＴＳＶティップを覆い、その後、溶媒を用いて誘電体ポリマーの一部がＴＳＶティップから取り除かれて、ＴＳＶティップの末端ティップ部を露出させて、そこへの電気的接続を可能にする。

【0026】

一実施例においてステップ１５２は、シリコンナイトライド又はシリコンオキシナイトライドを含む誘電体パッシベーション層の化学気相成長（ＣＶＤ）を含み得、ステップ１５３は、内部金属コアの一部を露出させることを含む、突出するＴＳＶティップの末端部を現わすための化学機械研磨（ＣＭＰ）を含み得る。この実施例において、金属めっき（ステップ１５４、１５５は、以下に説明されている）は、このパッシベーション層にわたって成長し得る。

【0027】

ステップ１５４は、方法１００におけるステップ１０２に類似するが、ＴＳＶの突出するＴＳＶティップの末端部上のはんだを除いて第１の金属層をめっきすることを含む。このめっきは無電解めっきを含み得る。ステップ１５５は、方法１００におけるステップ１０３に類似するが、第１の金属層上の第１の金属層とは異なるはんだを除いて第２の金属層をめっきすることを含む。このめっきは無電解めっきを含み得る。第１の金属層は第２の金属層と共に、突出するＴＳＶティップのための球状末端ティップ端を提供する。球状末端ティップ端は、ＴＳＶ側壁の一部及び外部誘電体スリーブの最上表面を覆い、球状末端ティップ端より低い突出するＴＳＶティップの断面エリアに比べ２５％大きいものに等しいかそれより大きい最大断面エリアを有する。

【0028】

図２Ａは、本発明の一実施例に従って、球状末端ティップ端２１７（ａ）を有する突出するＴＳＶティップ２１７を有する、少なくとも一つのＴＳＶ２１６を含むＴＳＶダイ２００の簡略化した断面図である。ＴＳＶダイ２００は、能動回路要素２０９を含む頂部側半導体表面２０７及び底部側表面２１０を含む基板２０５を含む。図示されているコネクタ２０８は、頂部側半導体表面２０７上のＴＳＶ２１６の能動回路要素２０９への結合を示す。ＴＳＶ２１６は、外部誘電体スリーブ２２１及び内部金属コア２２０、及び外部誘電体スリーブ２２１及び内部金属コア２２０間のＴＳＶ障壁層２２２を含む。ＴＳＶ２１６は、頂部側半導体表面２０７から、底部側表面２１０から出現する突出するＴＳＶティップ２１７まで延びる。ＴＳＶティップは、外部誘電体スリーブ２２１及びその上の障壁層２２２を有する側壁を含む。

【0029】

突出するＴＳＶティップ２１７の側壁の一部の上を含む突出するＴＳＶティップ２１７の横に、誘電体パッシベーション層２３１がある。パッシベーション層２３１は、内部金属コア２２０の露出された部分を提供するため、突出するＴＳＶティップ２１７の末端部にはない。

【0030】

はんだ以外の第１の金属を含む第１の金属層２４１が、突出するＴＳＶティップ２１７の露出された部分を覆う。第１の金属層２４１上に、第１の金属とは異なるはんだ以外の第２の金属を含む第２の金属層２４２がある。第１の金属層２４１は第２の金属層２４２と共に、突出するＴＳＶティップ２１７のための球状末端ティップ端２１７（ａ）を提供し、球状末端ティップ端２１７（ａ）は、ＴＳＶ側壁の一部及び外部誘電体スリーブ２２１の最上表面２２１（ａ）を覆い、球状末端ティップ端２１７（ａ）より下の突出するＴＳＶティップ２１７の断面エリアに比べ２５％に等しいかそれより大きい断面エリアを提供することが分かる。

【0031】

アッセンブリ、信頼性試験の間、及び使用中、従来のＴＳＶ接合において用いられるはんだは、ＴＳＶにＩＭＣ障壁として機能する金属キャップが不足するときＴＳＶティップから内部金属コア（例えばＣｕ）を消費し得、これは、ＴＳＶ内部コアのＣｕなどの金属のＩＭＣへの変換につながり得る。本発明者らは、ＩＭＣ形成は、特に、突出するＴＳＶティップ２１７が基板２０５の底部側表面２１０に存在する地点の近くで、囲んでいる外部誘電体スリーブ２２１を破裂させ得る容積増加を引き起こすことを認識している。本明細書に開示する球状ティップ端２１７（ａ）は更に、ＴＳＶティップのはんだとの界面における電流密度を低減させ、上述のようにＴＳＶティップへのＩＭＣ形成反応をブロック／遅延させる。球状ティップはまた、上にあるＳｎベースのはんだとのＩＭＣの形成から、ＴＳＶ内部金属コア（例えば、Ｃｕ）の消費を遅らせる。後述の図４は、ＴＳＶダイの底部側表面から突出する球状ティップ端を有するＴＳＶティップと、複数の突出するボンディング特徴を有する第２のＩＣダイとを結合する例示のはんだ接合を示す。

【0032】

図２Ｂは、本発明の別の実施例に従って、球状末端ティップ端を有する少なくとも一つのＴＳＶを含むＴＳＶダイ２５０の簡略化した断面図である。図２Ｂに示す球状ティップ端２１７（ｂ）は、任意選択の第３の金属層２４３、第２の金属層２４２、及び第１の金属層２４１を含む。この実施例において、第１の金属層２４１はＮｉ（例えば、１〜４μｍ厚み）を含み得、第２の金属層２４２はＰｄ（例えば、０．２〜０．６μｍ厚み）を含み得、第３の金属層２４３はＡｕ（例えば、２００〜５００Å厚さ）を含み得る。上述のようにＰｄは、Ａｕ拡散に対するブロックを提供することができ、更に、下にあるＮｉＰからのＰによるＡｕの腐食に対するブロックを提供することもできる。

【0033】

図３は、本発明の別の実施例に従って、図２Ａの実施例に関連して示す球状末端ティップ端２１７（ａ）を有するＴＳＶ２１６を含むＴＳＶダイ３００の簡略化した断面図であり、外部誘電体ＴＳＶスリーブ２２１が、突出するＴＳＶティップ２１７の長さより短い距離、突出するＴＳＶティップ２１７の側壁に沿って延びるように修正されている。この距離は、本明細書において中間距離（Ｄｉ）と称し、突出するＴＳＶティップの長さの１／３≦Ｄｉ≦突出するＴＳＶティップの長さ−１μｍであり得る。突出するＴＳＶティップ２１７の長さより短い距離、突出するＴＳＶティップ２１７の側壁に沿って延びる外部誘電体ＴＳＶスリーブ２２１を有するようにこのようなＴＳＶティップを形成するための例示の方法は、共に譲渡されたBonifieldらの米国特許公開公報番号２００９０２７８２３８に見ることができる。

【特許文献1】米国特許公開公報番号２００９０２７８２３８

【0034】

図４は積層されたＩＣデバイス４００の簡略化した断面図であり、球状末端ＴＳＶティップ端２１７（ａ）を有するＴＳＶ２１６を含む第１のＴＳＶダイ２００（上述の図２Ａに示すものなど）と、リフローされたはんだ（例えば、電解ＳｎＡｇ２.５重量％はんだ）接合４３５においてＴＳＶダイ２００の球状ティップ端２１７（ａ）に接合されて示されているボンドパッド４２２上の単一のボンディング特徴（例えば、銅パッド）４２５を備えた複数の突出するボンディング特徴を有する第２のＩＣダイ４２０とを含む。ＩＭＣ４２６（例えば、Ｃｕ_ｘＳｎ_ｙ）は、はんだリフロー処理から生じるボンディング特徴４２５上に示されている。

【0035】

図２Ｂに示す第３の金属層２４３は図４には示していない。というのは、それが概して完全に溶解し、そのため、はんだリフロー中にはんだに完全に拡散して、リフローされたはんだ接合４３５内に含まれるためである。また、はんだ接合４３５内のはんだとＮｉ第２の金属層などの第２の金属層２４２との間に別のＩＭＣ層４２６’が形成される。第２の金属層２４２がＮｉを含む場合、ＩＭＣ層４２６’はＩＭＣ層４２６よりずっと薄くなる。これは、ＩＭＣが、それがＣｕであるときボンドパッド４２５とＳｎとの間で、Ｎｉ及びＳｎ間のＩＭＣ形成速度に比べて速い速度で形成するためである。

【0036】

図４は更に、開示される球状ティップ端が、ＴＳＶティップ２１７の末端の有効エリアを著しく増加させることにより、近接するパッド４２５に対しＴＳＶティップ断面エリア（例えば直径）ＥＭ制約が（比較的）小さいために、ウエハの裏側上のＴＳＶティップの上にパターニングされた金属パッドを形成する又は次の階層に充分な電流を供給するため付加的なＴＳＶを付加する必要があるという問題をどのように解決するかも示す。

【0037】

頂部側半導体表面上に形成される能動回路要素は、トランジスタ、ダイオード、コンデンサ、及びレジスタを含む回路要素だけでなく、これらの種々の回路要素を相互接続する信号線及び他の導体を含む。開示される実施例は、種々のデバイス及び関連する製品を形成するための種々のプロセス・フローに統合することができる。半導体基板は、層の中及び／又は層の上の種々の要素を含み得る。これらは、障壁層、他の誘電体層、デバイス構造、或いは、ソース領域、ドレイン領域、ビット線、ベース、エミッタ、コレクタ、導電性線、導電性ビアなどを含む能動要素及び受動要素を含み得る。また、開示される実施例を、バイポーラ、ＣＭＯＳ、ＢｉＣＭＯＳ及びＭＥＭＳを含む種々のプロセスにおいて用いることができる。

【0038】

本発明に関連する技術に習熟した者であれば、説明した例示の実施例に変形が成され得ること、及び本発明の特許請求の範囲内で他の実施例を実装し得ることが分かるであろう。

【図1A】

【図1B】

【図2A】

【図2B】

【図3】

【図4】