特許 6073920 対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（ｓｔａｇｅ−ｐｏｔｅｎｔｉａｌａｒｃｈｉｔｅｃｔｕｒｅ）

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6073920

(24)【登録日】2017年1月13日

(45)【発行日】2017年2月1日

(54)【発明の名称】対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（ｓｔａｇｅ−ｐｏｔｅｎｔｉａｌａｒｃｈｉｔｅｃｔｕｒｅ）

(51)【国際特許分類】

   H03M 1/36 20060101AFI20170123BHJP

   H03M 1/74 20060101ALI20170123BHJP

【ＦＩ】

   H03M1/36

   H03M1/74

【請求項の数】10

【全頁数】35

(21)【出願番号】特願2014-549348(P2014-549348)

(86)(22)【出願日】2013年2月22日

(65)【公表番号】特表2015-503862(P2015-503862A)

(43)【公表日】2015年2月2日

(86)【国際出願番号】CN2013000173

(87)【国際公開番号】WO2013097831

(87)【国際公開日】20130704

【審査請求日】2014年7月28日

(31)【優先権主張番号】201210185940.3

(32)【優先日】2012年5月30日

(33)【優先権主張国】CN

(31)【優先権主張番号】201310048568.6

(32)【優先日】2013年2月7日

(33)【優先権主張国】CN

(73)【特許権者】

【識別番号】514161822

【氏名又は名称】陳啓星

【氏名又は名称原語表記】ＣＨＥＮ，Ｑｉｘｉｎｇ

(73)【特許権者】

【識別番号】514161833

【氏名又は名称】羅啓宇

【氏名又は名称原語表記】ＬＵＯ，Ｑｉｙｕ

(74)【代理人】

【識別番号】110001139

【氏名又は名称】ＳＫ特許業務法人

(74)【代理人】

【識別番号】100130328

【弁理士】

【氏名又は名称】奥野 彰彦

(74)【代理人】

【識別番号】100130672

【弁理士】

【氏名又は名称】伊藤 寛之

(72)【発明者】

【氏名】陳啓星

(72)【発明者】

【氏名】羅啓宇

【審査官】 白井 亮

(56)【参考文献】

【文献】 特開２００９−２９６６２９（ＪＰ，Ａ）

【文献】 特開２００２−２１７７３３（ＪＰ，Ａ）

【文献】 特開平０３−２３４１２３（ＪＰ，Ａ）

【文献】 特開２００３−３３０４２９（ＪＰ，Ａ）

【文献】 特開２０００−０７８６９６（ＪＰ，Ａ）

【文献】 特開平０２−１４９１２８（ＪＰ，Ａ）

【文献】 特表２００６−５０９４１６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ １／３６

Ｈ０３Ｍ １／７４

(57)【特許請求の範囲】

【請求項1】

対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（stage-potential architecture）において、対数ＡＤＤＡはいずれも多次元の子次元ＡＤＤＡで構成され、少なくとも１つの子次元ＡＤＤＡは級電位（stage-potential）処理装置を含み、第λ番目の級電位（stage-potential）処理装置は、２つの通用のモジュール、すなわち第λ番目の級電位形成モジュールと級電位取得モジュールとを含み、

第λ番目の級電位形成モジュールは、参考電位を形成する抵抗チェーンと級電位を確定する回路とで構成されており、Ｑ＝２^ｑになり、ｑビット第λ番目の子次元ＡＤＤＡ参考電位点は直列に接続されたＱ個の抵抗により形成されるように、該抵抗チェーンはＱ＋１個の電位点Ｖ_λＱ、Ｖ_{λ（Ｑ-１）}、・・・、V_λ0を形成し、ここでＶ_{λ（Ｑ-１）}、・・・、Ｖ_λ１、Ｖ_λ０は第λ番目のＱ次元参考電位点であり、Ｖ_λＱと電源正極Ｖ_ｐとが同様であり、Ｖ_λＱがＱ次元参考電位に含まれないことにより、ｇは次元の下付き（０〜Ｑ-１）のいずれかの１つの点と同様になり、このｇ点をテスト点といい、このＶ_λｇを第λ番目の第ｇ次元参考電位といい、量子化間隔を次元差Δ_λｇ＝Ｖ_{λ（ｇ＋１）}-Ｖ_λｇともいい、比較電圧Ｕ_λＺが変換範囲Ｖ_λＱ〜V_λ0を超えないとき、Ｕ_λＺに対応する１つの点Ｇが必ず存在し、ｇ＝Ｇであるとき、Ｖ_{λ（Ｇ＋１）}＞Ｕ_λＺ＞Ｖ_λＧ、かつＵ_λＺ-Ｖ_λＧ＜Δ_λＧになり、Ｇ点を所定点と命名し、所定点ＧのＶ_λＧはＵ_λＺの参考点より小さいとともにＵ_λＺの参考点に最接近し、かつ参考点Ｖ_{λ（Ｑ-１）}〜Ｖ_λ０中の特殊の参考点電位であり、Ｖ_λＧに表記し、Ｖ_λＧを第λ番目の級電位といい、現在の第λ番目の子次元ＡＤＤＡにおいて、級電位Ｖ_λＧはＵ_λＺの変換値であり、

級電位取得モジュールは、第λ番目の子次元ＡＤＤＡにおいて、参考電位点Ｖ_{λ（Ｑ-１）}〜Ｖ_λ０中の級電位Ｖ_λＧを確認することができるが、級電位Ｖ_λＧを検出したことではないので、級電位取得モジュールを使用する必要があり、級電位取得モジュールは級電位スイッチであり、一組の臨界点作動型スイッチは級電位スイッチを構成し、級電位スイッチＪＤＷＫＧ_λは臨界点作動型スイッチ組ＬＪＫＧＺ_λと多電気路線スイッチＤＬＫＧ_λと含み、臨界点作動型スイッチ組は一組の臨界点作動型スイッチの出力端を１つの公共端にし、臨界点作動型スイッチのすべての入力端は臨界点作動型スイッチ組の入力端組を構成し、制御ワードでオンさせた１つの入力端を選択開通端にし、第λ番目の第ｇ次元臨界点作動型スイッチＳ_λｇの臨界点作動型スイッチ点Ｓ_λｇ上にある上下２つの制御端Ｉ_{λ（ｇ＋１）}とＩ_λｇはそれぞれ、電位比較値Ｉ^*_{λ（ｇ＋１）}とＩ^*_λｇと同値になるように電位比較値に接続され、Ｉ_{λ（ｇ＋１）}＝１又はＩ_λｇ＝０になるとき、スイッチ点Ｓ_λｇがオフされ、スイッチ点Ｓ_λｇがＩ_{λ（ｇ＋１）}＝０であるとともにＩ_λｇ＝１である条件を満たすときのみ、スイッチ点Ｓ_λｇがオンされるとともに選択開通点Ｓ_λＧになり、選択開通点Ｓ_λＧの電位は第λ番目の第ｇ次元電位Ｖ_λＧであり、第λ番目の級電位Ｖ_λＧといい、

級電位Ｖ_λＧは、Ａ／Ｄ変換又はＤ／Ａ変換のブリッジであり、かつそれぞれデジタル信号Ｄ_{λ（ｑ-１）}〜Ｄ_λ０及び比較電圧Ｕ_λＺと所定の対応関係を持ち、この対応関係は参考点Ｖ_{λ（Ｑ-１）}〜Ｖ_λ０と制御ワードＩ_{λ（Ｑ-１）}〜Ｉ_λ０と臨界点作動型スイッチ組Ｓ_{λ（Ｑ-１）}〜Ｓ_λ０との間の対応関係により実現し、級電位Ｖ_λＧは参考点Ｖ_{λ（Ｑ-１）}〜Ｖ_λ０中の１つの臨界点であり、制御ワードＩ_{λ（Ｑ-１）}〜Ｉ_λ０の値と臨界点作動型スイッチ組Ｓ_{λ（Ｑ-１）}〜Ｓ_λ０の選択開通点とにより級電位Ｖ_λＧを決定し、

級電位Ｖ_λＧは、参考点Ｖ_{λ（Ｑ-１）}〜Ｖ_λ０と制御ワードＩ_{λ（Ｑ-１）}〜Ｉ_λ０と臨界点作動型スイッチ組Ｓ_{λ（Ｑ-１）}〜Ｓ_λ０との間の対応関係により獲得し、

一方面において、Ｖ_{λ（Ｑ-１）}〜Ｖ_λ０とデジタル信号の対応関係は、Ｖ_{λ（Ｑ-１）}〜Ｖ_λ０と制御ワードＩ_{λ（Ｑ-１）}〜Ｉ_λ０の対応関係であり、Ｖ_{λ（Ｑ-１）}〜Ｖ_λ０中には１つの臨界点Ｖ_λＧが存在し、第λ番目の比較電圧Ｕ_λＺ＞（Ｖ_λＧ〜Ｖ_λ０）であることにより、参考点Ｖ_λＧ〜Ｖ_λ０に対応する制御ワードＩ_λＧ〜Ｉ_λ０は１になり、すなわち、Ｖ_λＧの以下に接続された各臨界点作動型スイッチ（Ｓ_{λ（Ｇ-１）}〜Ｓ_λ０）の制御ワードＩ_{λ（ｇ＋１）}＝Ｉ_λｇ＝１になり、すべての（Ｓ_{λ（Ｇ-１）}〜Ｓ_λ０）はオフ状態になり、Ｕ_λＺ＜（Ｖ_λＱ〜Ｖ_{λ（Ｇ＋１）}）であることにより、参考点Ｖ_λＱ〜Ｖ_{λ（Ｇ＋１）}に対応する制御ワードＩ_λＱ〜Ｉ_{λ（Ｇ＋１）}は０になり、すなわち、Ｖ_λＧの以上に接続された各臨界点作動型スイッチ（Ｓ_{λ（Ｇ＋１）}〜Ｓ_{λ（Ｑ-１）}）の制御ワードＩ_{λ（ｇ＋１）}＝Ｉ_λｇ＝０になり、すべての（Ｓ_{λ（Ｇ＋１）}〜Ｓ_{λ（Ｑ-１）}）はオフ状態になり、臨界点の臨界点作動型スイッチＳ_λＧの制御ワードのみがＩ_{λ（Ｇ＋１）}＝０、Ｉ_λＧ＝１になり、オン状態になり、一方面において、Ｖ_{λ（Ｑ-１）}〜Ｖ_λ０とＳ_{λ（Ｑ-１）}〜Ｓ_λ０とが対応し、両者は直接に接続されるか或いは算術回路により間接的に接続され、Ｓ_{λ（Ｑ-１）}〜Ｓ_λ０中の選択開通点Ｓ_λＧは取得した級電位Ｖ_λＧを級電位スイッチバスＳ_λに送信するとともに、他の子次元ＡＤＤＡの点出力値に送信して集合演算を行うことにより、Ａ／Ｄ又はＤ／Ａ変換を行い、上述した級電位Ｖ_λＧは比較電圧Ｕ_λＺに最接近する参考点電位であり、両者の関係はＶ_λＧ＝Ｕ_λＺ-Ｕ_λＸであり、Ｕ_λＸは小数電圧であり、かつその参考電位の電圧範囲より小さく、

臨界点作動型スイッチは無損失スイッチであり、無損失スイッチはフォロースイッチを信号スイッチにし、信号を送信するか或いは信号を切断し、電圧フォロースイッチは２つのモジュール、すなわちフォロー部と電源スイッチとを含み、電源スイッチは該フォロー部電源回路上に設けられた電子装置であり、かつ制御ワードで該フォロー部電源回路の開閉を制御することにより、フォロー部信号回路の開閉を制御することができる、ことを特徴とする対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（stage-potential architecture）。

【請求項2】

対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（stage-potential architecture）において、
級電位形成モジュールおよび級電位取得モジュールを含み、
級電位取得モジュールは、フォロースイッチに基づいた無損失スイッチを含み、

フォロースイッチに基づいた無損失スイッチにおいて、フォロースイッチを信号スイッチにすることにより、信号を送信又は切断し、フォロースイッチは２つのモジュールであるフォロー部と電源スイッチとを含み、電源スイッチは前記フォロー部電源回路上に設けられた電子装置であり、かつ制御ワードで該フォロー部電源回路の開閉を制御することができ、

該フォロー部は、電源がオンされた状態において電圧フォロー状態になり、信号を同相端に入力するとき、その出力端の電圧が同相端の電圧に精密にフォローすることにより、信号がオンされ、電源がオフされた状態において、フォロー部の信号が切断されることにより、フォロースイッチは制御ワードで該フォロー部電源回路の開閉を制御するとともに、フォロー部信号回路の開閉を制御することができ、制御ワードはフォロースイッチの開閉の論理関係によって自由に設定し、例えば常開、常閉、臨界点作動型スイッチなどに設定することができ、フォロースイッチを臨界点作動型スイッチの論理関係に設定し、臨界点作動型スイッチＳ_λｇはＳ_λｇ１、Ｓ_λｇ２、Ｓ_λｇ３などのような様々な回路構造の臨界点作動型スイッチを含む、ことを特徴とする請求項１記載される対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（stage-potential architecture）。

【請求項3】

前記フォロースイッチに基づいた無損失スイッチがフォロースイッチを含み、

電源スイッチ制御論理を設定することにより、フォロースイッチを無損失スイッチＳ_λｇに構成することができ、その論理関係は、Ｉ_λｇ＝０或いはＩ_{λ（ｇ＋１）}＝１であるとき、Ｓ_λｇ信号がオフされることであり、Ｉ_λｇ＝１かつＩ_{λ（ｇ＋１）}＝０である場合のみ、高電位が電源スイッチＫＳ１とＫＳ３をオンさせ、かつ低電位が電源スイッチＫＳ０とＫＳ２をオンさせることにより、Ａ_λｇ電源がオンされ、かつＡ_λｇ信号もオンされ、逆に、Ｉ_λｇ＝０或いはＩ_{λ（ｇ＋１）}＝１である場合は、ＫＳ１とＫＳ３をオフさせるか或いはＫＳ０とＫＳ２をフさせることにより、Ａ_λｇ電源がオフされ、かつＡ_λｇ信号もオフされ、回路を簡単化するため、ＫＳ０とＫＳ２のうちいずれか１つを短絡させ、ＫＳ１とＫＳ３のうちいずれか１つを短絡させることができる、ことを特徴とする請求項２に記載の対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（stage-potential architecture）。

【請求項4】

対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（stage-potential architecture）において、
級電位形成モジュールおよび級電位取得モジュールを含み、
ｍ番＊ｑビット同抵抗式対数ＡＤＣを構成し、原始入力交流信号ｕ_αyは前置回路ＱＺＤＬにより処理された後、第α番目の入力電圧Ｕ_αyになり、第λ番目の入力電圧Ｕ_λyの範囲は０〜Ｖ_ｐであり、第λ番目の子次元ＡＤ＃_λが第λ番目の入力電圧Ｕ_λyに対してＡＤ変換を行うことは、下記の５つのモジュールで行い、
（１）級電位Ｖ_λＧ形成モジュール：Ｑ＝２^ｑであり、第λ番目の同時実行部の分圧抵抗チェーンＲ_{λ（Ｑ-１）}〜Ｒ_λ０は第λ番目の電位参考点Ｖ_{λ（Ｑ-１）}〜Ｖ_λ０を形成し、この式においてＶ_λ０は最小電位であり、参考点Ｖ_{λ（Ｑ-１）}〜Ｖ_λ１は同時実行部中のコンパレータＣ_{λ（Ｑ-１）}〜Ｃ_λ１の逆相端に接続され、第λ番目の入力電圧Ｕ_λｙはサンプリングした後にＵ^*_λｙになり、かつ最小電位Ｖ_λ０を加えた後には比較電圧Ｕ_λｚになり、この電圧をコンパレータＣ_{λ（Ｑ-１）}〜Ｃ_λ１の同相端に入力して、電位参考点Ｖ_{λ（Ｑ-１）}〜Ｖ_λ０と比較して級電位Ｖ_λＧを獲得し、関係式Ｖ_{λ（Ｇ＋１）}＞Ｕ_λｚ＞Ｖ_λＧにより、第λ番目の比較値Ｉ_{λ（Ｑ-１）}〜Ｉ_λ１の分界点Ｇを獲得し、かつＩ_{λ（Ｑ-１）}〜Ｉ_{λ（Ｇ＋１）}＝０、Ｉ_λＧ-Ｉ_λ１＝１になり、Ｉ_λＱは定値０であり、Ｉ_λ０は定値１であり、比較値Ｉ_{λ（Ｑ-１）}〜Ｉ_λ０がエンコーダーＢＭ_λによって符号化されることにより、級電位Ｖ_λＧのデジタル出力値Ｄ_{λ（ｑ-１）}〜Ｄ_λ０を獲得し、上述したことにより、級電位Ｖ_λＧをブリッジとし、比較電圧Ｕ_λｚを級電位Ｖ_λＧに変換するとともに、デジタル信号Ｄ_{λ（ｑ-１）}〜Ｄ_λ０に変換し、
（２）スイッチ誤差低減モジュール：スイッチ誤差を低減する方法は二種があるが、一番目の方法は、同じ幅で参考点電位と入力電圧をベッドフォームすることであり、二番目の方法は、無損失スイッチを採用することであり、
（３）級電位Ｖ_λＧ取得モジュール：ＡＤ＃＃において、級電位Ｖ_λＧを取得する必要がない最後のモジュールを除去し、他のすべてのモジュールは次の変換を行うために級電位Ｖ_λＧを取得しなければならなく、級電位を取得する目的は次の変換を行うためであり、各子次元変換のビットはいずれもｑビットであり、Ｑ＝２^ｑであり、抵抗チェーンは電圧Ｖ_ｐをＱ等分し、各当分電圧ΔＶは固定値ΔＶ＝Ｖ_ｐ／Ｑであり、参考電位点Ｖ_{λ（Ｑ-１）}〜Ｖ_λ０はそれぞれ各スイッチ点Ｓ_{λ（Ｑ-１）}〜Ｓ_λ０に接続され、かつ臨界点作動型スイッチ組の選択開通を制御することにより、選択開通点Ｓ_λＧを確定し、選択開通点Ｓ_λＧは級電位Ｖ_λＧに対応し、選択開通点Ｓ_λＧは級電位Ｖ_λＧをスイッチバスＳ_λに送信し、
（４）点間演算モジュール：この点間演算モジュールは、サンプル取得格納部ＣＢ_λと、小数合計計算機Σ_λと、小数増幅器ＦＤ_λとを含み、第λ番目の入力電圧Ｕ_λｙがサンプル取得格納部ＣＢ_λを通過した後に安定電圧Ｕ^*_λｙになることにより、ｍ個の子次元を同時実行させることができ、小数合計計算機Σ_λは小数電圧Ｕ_λＸ＝Ｕ_λＺ-Ｖ'_λＧ-Ｖ_λＳを獲得し、小数増幅器ＦＤ_λの役割は、小数電圧Ｕ_λＸの範囲が０〜ΔＶであるとき、増幅器ＦＤ_λは小数電圧信号をＱ倍拡大し、Ｕ_{（λ＋１）ｙ}＝Ｕ_μｙ＝Ｑ＊Ｕ_λＸを獲得することにあり、Ｕ_μｙの範囲は最大の満量範囲０〜Ｖ_ｐまで拡大されて、第μ番目の入力電圧Ｕ_μｙになり、かつ第μ番目のＡＤ＃_μに入って精度一層高い測量と変換を行い、
（５）対数変換モジュール及びその過程：この対数変換モジュールはアナログ式変換とデジタル式変換を含み、デジタル式変換を行う前提は総入力電圧Ｕ_αｙを高ビット等量子化間隔のデジタル信号に変換し、かつ該高ビットデジタル信号を対数検針器によって低ビット対数量子化間隔のデジタル信号に変換することにあり、アナログ式変換は第α番目の入力を行う前に、アナログ式対数変換器によって線形入力電圧を対数入力電圧に変換し、実際のＡＤＣは対数入力電圧を対数量子化間隔デジタル信号に変換する、ことを特徴とする請求項１に記載の対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（stage-potential architecture）。

【請求項5】

対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（stage-potential architecture）において、
級電位形成モジュールおよび級電位取得モジュールを含み、
ｍ番＊ｑビット同抵抗式対数ＤＡＣを構成し、Ｎビットデジタル信号はｍ番＊ｑビットに従って次のとおりに配置され、
（Ｄ_{（Ｎ-１）}、・・・、Ｄ_０）＝（Ｄ_{α（ｑ-１）}、・・・、Ｄ_α０）、（Ｄ_{β（ｑ-１）}、・・・、Ｄ_β０）、・・・、（Ｄ_{ｍ（ｑ-１）}、・・・、Ｄ_ｍ０）であり、Ｄはｄの所定の級電位スイッチ制御端（ｄ_{α（ｑ-１）}、・・・、ｄ_α０）、（ｄ_{β（ｑ-１）}、・・・、ｄ_β０）、・・・、（ｄ_{ｍ（ｑ-１）}、・・・、ｄ_ｍ０）に送信され、
第λ番目の子次元ＤＡＣ_λが第λ番目のデジタル信号（Ｄ_{λ（ｑ-１）}、・・・、Ｄ_λ０）に対してＤＡ変換を行うことは、次の５つのモジュール及びその過程で行い、
（１）級電位Ｖ_λＧ形成モジュール：Ｑ＝２^ｑであり、第λ番目の同時実行部の分圧抵抗チェーンＲ_λＱ〜Ｒ_λ０は、第λ番目の電位参考点Ｖ_{λ（Ｑ-１）}〜Ｖ_λ０を形成し、デジタル信号（Ｄ_{λ（ｑ-１）}、・・・、Ｄ_λ０）を受信した後、デジタル信号に対応する電位参考点Ｖ_λＧは級電位になり、Ｖ_λ０は最小電位であり、
（２）スイッチ誤差低減モジュール：スイッチ誤差を低減する方法は二種があるが、一番目の方法は、同じ幅で参考点電位と入力電圧をベッドフォームすることであり、二番目に方法は、無損失スイッチを採用することであり、
（３）級電位Ｖ_λＧ取得モジュール：各点の級電位Ｖ_λＧを取得することは、各点の出力電圧Ｖ_λΨを取得するためにすることであり、
（４）点間演算モジュール：級電位Ｖ_λＧと出力電圧Ｖ_λΨと縮小倍数Ψ_λとの間の関係は、Ｖ_λΨ＝Ｖ_λＧ／Ψ_λであり、Ψ_λ＝Ｑ^（λ-１）であり、すなわち、第λ番目の縮小器Ψ_λの縮小倍数Ψ_λはΨ_λ＝Ｑ^（λ-１）であり、各点のＶ_λΨの合計を総合計計算機Σ_Ψで算出することにより、総出力アナログ電圧Ｖ_Ψを取得し、各点の最小電位を縮小して得た合計は定値Ｖ_ＲＳであり、かつＶ_ＲＳ＝Ｖ_α０／Ψ_α＋Ｖ_β０／Ψ_β＋・・・＋Ｖ_ｍ０／Ψ_ｍ＝Ｖ_α０／（Ｑ^ｍ-α）＋Ｖ_β０／（Ｑ^ｍ-β）＋・・・＋Ｖ_ｍ０／（Ｑ^ｍ-ｍ）であり、Ｖ_ＲＳは総出力アナログ電圧Ｖ_Ψの波形に影響を与えず、波形のみをＶ_ＲＳ程度増波させたので、総合計計算機Σ_ΨからＶ_ＲＳを引くべきであり、
（５）対数変換モジュール：該対数変換モジュールもアナログ式変換とデジタル式変換とを含み、デジタル式変換は、低ビット対数量子化間隔のデジタル信号を受信するとき、反対数検針器で該対数デジタル信号を高ビット等量子化間隔のデジタル信号に変換するとともに、高ビット等量子化間隔のＤＡＣでアナログ信号に変換し、アナログ式変換は、ＤＡＣがデジタルアナログ変換を行った後、アナログ式反対数変換器で得た該対数アナログ信号を線形出力電圧に変換する、ことを特徴とする請求項１に記載の対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（stage-potential architecture）。

【請求項6】

対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（stage-potential architecture）において、
級電位形成モジュールおよび級電位取得モジュールを含み、
二次元対数チェーンＡＤＣを構成し、該対数チェーンＡＤＣは２つの子次元であるＬＡＤ＃_αとＬＡＤ＃_βを含み、ＬＡＤ＃_αは第一番目の対数チェーン子ＡＤＣであり、ＬＡＤ＃_βは第二番目の対数チェーン子ＡＤＣであり、無損失スイッチを採用し、
第一番目のＬＡＤ＃_αはｑビット変換を行い、対数比率抵抗チェーンＲ_Ｑ〜Ｒ_１とＲ_θは、電圧０〜Ｖ_ＰをＱ＋１個の大段、合計Ｑ＋２個の電位点に分け、０点とＶ_Ｐを除去するとき、残ったＶ_Ｑ-１〜Ｖ_θを参考電位点（量子化点ともいう）にするこにより、Ｑ＝２^ｑ次元が形成され、参考電位チェーンＶ_Ｑ-１〜Ｖ_θを対数比率にし、かつＶ_Ｑ-１〜Ｖ_１を第一番目のコンパレータＣ_Ｑ-１〜Ｃ_１の逆相端に入力し、第一番目の比較電圧Ｕ_αＺを第一番目のコンパレータの同相端に入力することにより、第一番目の比較値Ｉ_Ｑ-１〜Ｉ_１を獲得し、かつ該値を第一番目のエンコーダーＢＭで符号化することにより、第一番目の対数比率デジタル出力信号Ｄ_ｑ-１〜Ｄ_０を生成し、第一番目の比較値Ｉ_Ｑ-１〜Ｉ_１又はデジタル出力信号Ｄ_ｑ-１〜Ｄ_０で級電位スイッチＪＤＷＫＧを制御することにより、比較電圧Ｕ_αＺの級電位Ｖ_Ｇを獲得し、すなわち、比較電圧Ｕ_αＺが最初電位チェーン中のどの大段に属するかを検出し、Ｕ_αＺの粗略測量結果を獲得し、第一番目の合計計算機Σ_Ｑ-１〜Σ_０に入力した比較電圧Ｕ_αＺは引かれ数になり、Σ_Ｑ-１〜Σ_０に入力した参考電位点Ｖ_Ｑ-１〜Ｖ_θは引き数になり、この両者により差異電圧Ｕ_{Ｘ（Ｑ-１）}〜Ｕ_Ｘ０を獲得し、差異電圧Ｕ_{Ｘ（Ｑ-１）}〜Ｕ_Ｘ０を第一番目の増幅器Ｆ_Ｑ-１〜Ｆ_０で増幅することにより、演算電圧Ｕ_{ｙ（Ｑ-１）}〜Ｕ_ｙ０を獲得し、級電位Ｖ_Ｇに対応する差異電圧は小数電圧Ｕ_ＸＧといい、級電位Ｖ_Ｇに対応する演算電圧は演算点電圧（stage-potential）Ｕ_ｙＧといい、合計計算機が算出した小数電圧はＵ_ＸＧ＝Ｕ_αＺ-Ｖ_Ｇであり、Ｕ_ＸＧの変化範囲は（０〜ΔＶ_Ｇ）であり、ΔＶ_Ｇは級電位量子化間隔といい、かつΔＶ_Ｇ＝（Ｖ_{（Ｇ＋１）}-Ｖ_Ｇ）であることにより、増幅器Ｆ_Ｇの増幅倍数がＶ_Ｐ／ΔＶ_Ｇになり、増幅器Ｆ_Ｇによって演算点電圧Ｕ_ｙＧを獲得し、Ｕ_ｙＧ＝Ｕ_ＸＧ＊Ｖ_Ｐ／ΔＶ_Ｇであり、Ｕ_ｙＧによって増幅された電圧の変化範囲は最大の満量範囲０〜Ｖ_ｐになり、級電位スイッチは、獲得した演算点電圧Ｕ_ｙＧをスイッチバスＳ_αに送信するとともに第二番目に出力し、Ｕ_ｙＧは、サンプル取得格納部ＣＢ_βがサンプリングを行った後に第二番目の比較電圧Ｕ_βＺになり、かつこれを第二番目に送信して精密測量を行い、点間サンプル取得格納部ＣＢ_βの役割は、二次元の入力電圧が１サンプリング周期内で独立・安定し、２つの子次元が同時実行をするように確保し、パイプライン式変換を形成することにあり、
第二番目のＬＡＤ＃_βの主な部分は第二番目の対数チェーン同時実行部ＬＢＸＱ_βであり、第二番目の対数式抵抗チェーンＲ'_Ｔ〜Ｒ'_１は電位点Ｖ_ＰとＶ'_Ｔ-１〜Ｖ'_０を形成し、Ｖ_Ｐを除去した後、Ｖ'_Ｔ-１〜Ｖ'_０は第二番目の対数式参考電位点になり、Ｖ'_Ｔ-１〜Ｖ'_１を第二番目のコンパレータＣ'_Ｔ-１〜Ｃ'_１の所定の逆相端に接続し、第二番目の比較電圧Ｕ_βＺを各第二番目のコンパレータの同相端に接続することにより、第二番目の比較値Ｉ'_Ｔ-１〜Ｉ'_１を獲得し、かつ第二番目のエンコーダーＢＭ'で符号化することにより、第二番目の対数比率デジタル出力信号Ｄ'_ｔ-１〜Ｄ'_０を獲得し、ＬＡＤ＃_αとＬＡＤ＃_βは共にｑ＋ｔビット対数比率デジタル信号変換を行い、Ｄ_ｑ-１〜Ｄ_０は高電位であり、Ｄ'_ｔ-１〜Ｄ'_０は低電位であり、
信号雑音比と信号ダイナミックレンジ値を向上させるため、対数比率の抵抗チェーンを採用することにより、２つの子次元ＬＡＤ＃_αとＬＡＤ＃_βの抵抗チェーンが対数比率設計を採用するようにし、以下、第一番目と第二番目の抵抗チェーンのデジタル化設計を分析し、
第一番目の抵抗チェーンの対数化設計：ＬＡＤ＃_αの抵抗チェーンの抵抗値が定値であるので、チェーン電流Ｉ_αも定値であり、これにより基準電位Ｖ_θはセンサーの有効検出値の最小値に等しくなり、基準抵抗Ｒ_θ＝Ｖ_θ／Ｉ_αになり、Ｒ_Ａ／Ｒ_θ＝η-１になり、Ｒ_Ａは存在しない仮設最小抵抗であり、第一番目のチェーン抵抗はいずれもＲ_Ａを起点とするとともに大比率η^Ｔに従って逓増するので、大比率抵抗チェーンＲ_１＝Ｒ_Ａ＊η^Ｔ、Ｒ_２＝Ｒ_Ａ＊η^２＊Ｔ、・・・、Ｒ_Ｑ-３＝Ｒ_Ａ＊η^{（Ｑ-３）＊Ｔ}、Ｒ_Ｑ-２＝Ｒ_Ａ＊η^{（Ｑ-２）＊Ｔ}、Ｒ_Ｑ-１＝Ｒ_Ａ＊η^{（Ｑ-１）＊Ｔ}といい、大比率抵抗チェーンＲ_θ〜Ｒ_Ｑが生成した大比率電位チェーン（Ｖ_ｊ＋１／Ｖ_ｊ＝η^Ｔ）はそれぞれ、ゼロ電位、Ｖ_θ、Ｖ_１＝Ｖ_θ＊η^Ｔ、Ｖ_２＝Ｖ_θ＊η^２＊Ｔ、Ｖ_３＝Ｖ_θ＊η^３＊Ｔ、・・・、Ｖ_Ｑ-２＝Ｖ_θ＊η^{（Ｑ-２）＊Ｔ}、Ｖ_Ｑ-１＝Ｖ_θ＊η^{（Ｑ-１）＊Ｔ}、Ｖ_Ｑ＝Ｖ_θ＊η^Ｑ＊Ｔ＝Ｖ_Ｐであり、Ｖ_Ｑ＝Ｖ_Ｐを除去すると、Ｑ個の参考電位点（量子化点ともいう）Ｖ_θ、Ｖ_１、・・・、Ｖ_Ｑ-１が形成され、Ｖ_θより小さい区域はセンサー検出不可能区域であるので、（Ｖ_１〜Ｖ_θ〜０）はＶ_θを量子化点とし、（Ｖ_１〜Ｖ_θ〜０）→Ｖ_θと示し、他の量子化点の量子化区間は（Ｖ_２〜Ｖ_１]→Ｖ_１、（Ｖ_３〜Ｖ_２]→Ｖ_２、・・・、（Ｖ_Ｑ-１〜Ｖ_Ｑ-２]→Ｖ_Ｑ-２、（Ｖ_Ｑ〜Ｖ_Ｑ-１]→Ｖ_Ｑ-１と示し、第一番目の量子化点は大比率η^Ｔによって得た粗略型量子化点であるので、第一番目の量子化点の間に小比率ηによって得たＴ個の精細型量子化点を挿入し、
第二番目の抵抗チェーンの対数化設計：ＬＡＤ＃_βの抵抗チェーンはＴ＝２^ｔ個の抵抗Ｒ'_１〜Ｒ'_Ｔを有し、第一番目において得た小数電圧はＵ_ＸＧ＝Ｕ_αＺ-Ｖ_Ｇであり、Ｕ_ＸＧの変化範囲は（０〜ΔＶ_Ｇ）であり、ΔＶ_Ｇ＝（Ｖ_{（Ｇ＋１）}-Ｖ_Ｇ）、Ｖ_Ｇ＝Ｖ_θ＊η^Ｇ＊Ｔ、Ｖ_{（Ｇ＋１）}＝Ｖ_θ＊η^{（Ｇ＋１）＊Ｔ}であり、ΔＶ_Ｇは第一番目の電位Ｖ_Ｇの量子化間隔であり、理論的にはＶ_Ｇ〜Ｖ_{（Ｇ＋１）}の間に第二番目中のＴ個の精細量子化点を挿入し、Ｖ_Ｇ〜Ｖ_{（Ｇ＋１）}の精細量子化点はＶ''_０＝Ｖ_Ｇ＝Ｖ_θ＊η^Ｇ＊Ｔ、Ｖ''_１＝Ｖ_Ｇ＊η^１、Ｖ''_２＝Ｖ_Ｇ＊η^２、Ｖ''_３＝Ｖ_Ｇ＊η^３、・・・、Ｖ''_Ｔ-２＝Ｖ_Ｇ＊η^{（Ｔ-２）}、Ｖ''_Ｔ-１＝Ｖ_Ｇ＊η^{（Ｔ-１）}であり、かつ比率ηによって同比率に増加することは、第二番目の抵抗チェーンが同比率関係ηを満たし、かつ１係数を掛けることにより、小数電圧の対数変換を実現することができることを説明し、実際の第二番目の変更は精細量子化点をＶ_Ｇ〜Ｖ_{（Ｇ＋１）}中に挿入せず、第一番目の小数電圧Ｕ_ＸＧを取得し、このＵ_ＸＧの変化範囲は（０〜ΔＶ_Ｇ）であるが、それが所定の増幅器Ｆ_Ｇに増幅された後、第一番目の小数電圧Ｕ_ＸＧが第一番目の演算点電圧Ｕ_ｙＧに増幅されるので、増幅器Ｆ_Ｇの増幅倍数はＶ_Ｐ／ΔＶ_Ｇであり、Ｕ_ｙＧ＝Ｕ_ＸＧ＊Ｖ_Ｐ／ΔＶ_Ｇであり、電圧の変換範囲は第二番目の最大満量範囲０〜Ｖ_ｐまで拡大され、演算点電圧Ｕ_ｙＧは、サンプル取得格納部ＣＢ_βがサンプリングを行った後に第二番目の比較電圧Ｕ_βＺになり、第二番目の抵抗チェーン中の構造は対数比率量子化点に対しては重要な一環であり、第二番目の抵抗チェーンにおいて、Ｒ_Ｂは任意に設定した仮設抵抗であり、Ｔ個のチェーン抵抗が比率ηに従って同比率に逓増することにより、Ｒ'_１＝Ｒ_Ｂ＊η^１、Ｒ'_２＝Ｒ_Ｂ＊η^２、Ｒ'_３＝Ｒ_Ｂ＊η^３、・・・、Ｒ'_Ｔ-２＝Ｒ_Ｂ＊η^{（Ｔ-２）}、Ｒ'_Ｔ-１＝Ｒ_Ｂ＊η^{（Ｔ-１）}、Ｒ'_Ｔ＝Ｒ_Ｂ＊η^Ｔになり、自然に形成されかつ比率ηに従って同比率に逓増するＴ個の電位量子化点は、０、Ｖ'_１＝Ｖ_Ｂ＊η^１、Ｖ'_２＝Ｖ_Ｂ＊η^２、Ｖ'_３＝Ｖ_Ｂ＊η^３、・・・、Ｖ'_Ｔ-２＝Ｖ_Ｂ＊η^Ｔ-２、Ｖ'_Ｔ-１＝Ｖ_Ｂ＊η^Ｔ-１になり、それらの量子化区間は、（Ｖ'_１〜０]→０、（Ｖ'_２〜Ｖ'_１]→Ｖ'_１、（Ｖ'_３〜Ｖ'_２]→Ｖ'_２、・・・、（Ｖ'_Ｔ-１〜Ｖ'_Ｔ-２]→Ｖ'_Ｔ-２、（Ｖ'_Ｔ〜Ｖ'_Ｔ-１]→Ｖ'_Ｔ-１であり、Ｖ'_Ｔ＝Ｖ_Ｐはそれらの量子化点から除去され、
上述したことにより、前記二次元式対数チェーンＡＤＣは、アナログ信号を定値であるデジタル信号に変換し、その状況において、基準抵抗Ｒ_θを調整抵抗Ｒ^＊_θに調整することにより、Ｒ^＊_θ＝Ｒ_θ〜Ｒ_θ／１５になり、かつＲ^＊_θ＝検出器の最小有効信号になり、これにより調整抵抗Ｒ^＊_θを低減し、したがって、信号雑音比曲線は小信号の端で降下し、そのダイナミックレンジは増加する、ことを特徴とする請求項１に記載の対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（stage-potential architecture）。

【請求項7】

対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（stage-potential architecture）において、
級電位形成モジュールおよび級電位取得モジュールを含み、
二次元式対数チェーンＤＡＣを構成し、該ＤＡＣの抵抗チェーンと参考電位チェーンはいずれも対数関係になっており、受信した対数比率デジタル信号において、高ビットはＤ_ｑ-１〜Ｄ_０であり、低ビットはＤ'_ｔ-１〜Ｄ'_０であり、高ビットＤ_ｑ-１〜Ｄ_０を所定の第一番目の多電気路線スイッチ制御端ｄ_ｑ-１〜ｄ_０に送信して第一番目の電位Ｖ_Ｇを獲得し、かつ低ビットＤ'_ｔ-１〜Ｄ'_０を所定の第二番目の多電気路線スイッチ制御端ｄ'_ｔ-１〜ｄ'_０に送信して第二番目の級電位Ｖ'_Ｂを得ることによって、ｂは（０〜Ｔ-１）中のいずれかの１つの点に等しくなり、Ｖ'_ｂは第二番目の第ｂ次元参考電位点といい、オンされた所定の電位点は第二番目の級電位Ｖ'_Ｂといい、ここで無損失スイッチを採用し、
ＬＤＡ＃_βは、ＤＺＬ_β、ＪＤＷＫＧ'及びΣ_βＵを含みＤＺＬ_βは第二番目の対数抵抗チェーンであり、かつ第二番目の対数式抵抗チェーンＲ'_Ｔ〜Ｒ'_１と、第二番目の対数式参考電位点Ｖ'_Ｔ-１〜Ｖ'_０とを含み、 第二番目の抵抗チェーンはＴ個の参考電位点Ｖ'_Ｔ-１、Ｖ'_Ｔ-２、・・・、Ｖ'_１、Ｖ'_０を形成し、その量子化区間は（Ｖ'_１〜０]→Ｖ'_０、（Ｖ'_２〜Ｖ'_１]→Ｖ'_１、（Ｖ'_３〜Ｖ'_２]→Ｖ'_２、・・・、（Ｖ'_Ｔ-１〜Ｖ'_Ｔ-２]→Ｖ'_Ｔ-２、（Ｖ'_Ｔ〜Ｖ'_Ｔ-１]→Ｖ'_Ｔ-１であり、可知Ｖ'_ｂの量子化間隔又は次元差はΔＶ'_ｂ＝（Ｖ'_ｂ＋１-Ｖ'_ｂ）であり、第二番目の級電位スイッチＪＤＷＫＧ'の制御端ｄ'_ｔ-１〜ｄ'_０は低ビットデジタル信号Ｄ'_ｔ-１〜Ｄ'_０を受信した後、第二番目のスイッチ点Ｓ'_Ｔ-１〜Ｓ'_０のうち１つの選択開通端Ｓ'_ｂを選択し、かつこの選択開通端をＳ'_Ｂに表記し、該選択開通端Ｓ'_Ｂに対応する電位点Ｖ'_ｂは第二番目の級電位Ｖ_βＢであり、第二番目の級電位Ｖ_βＢはＴ個の電位点Ｖ'_０、Ｖ'_１、・・・、Ｖ'_Ｔ-２、Ｖ'_Ｔ-１の範囲内で変化し、各点の量子化区間はそれぞれ（Ｖ'_１〜Ｖ'_０]→Ｖ'_０、（Ｖ'_２〜Ｖ'_１]→Ｖ'_１、（Ｖ'_３〜Ｖ'_２]→Ｖ'_２、・・・、（Ｖ'_Ｔ-１〜Ｖ'_Ｔ-２]→Ｖ'_Ｔ-２、（Ｖ'_Ｔ〜Ｖ'_Ｔ-１]→Ｖ'_Ｔ-１であるので、第二番目の級電位Ｖ_βＢに対応するアナログ電圧の変化範囲は０〜Ｖ_Ｐであり、
ＬＤＡ＃_αは、ＤＺＬ_α、ＳＪＱＨ、ＪＤＷＫＧ及びΣ_ＡＵを含み、ＤＺＬ_αは、第一番目の対数抵抗チェーンであり、第一番目の対数式抵抗チェーンＲ_Ｑ〜Ｒ_１及びＲ_θと、第一番目の対数式参考電位点Ｖ_Ｑ-１〜Ｖ_θを含み、第一番目の抵抗チェーンの対数化設計を行うことにより、ｇは０〜（Ｑ-１）中のいずれかの１つの点に等しくなり、各最初電位点Ｖ_ｇに合計計算機Σ_ｇ、縮小器Ψ_ｇ及びスイッチ点Ｓ_ｇを接続させることにより、ｇ側回路を構成し、電位点Ｖ_ｇと電位点Ｖ_ｇ＋１の電圧は電位点Ｖ_ｇ次元差ΔＶ_ｇといい、この三者の間の関係はΔＶ_ｇ＝Ｖ_ｇ＋１-Ｖ_ｇであり、
第二番目の級電位Ｖ_βＢと第一番目の電位Ｖ_Ｇとを加えるとき、第二番目の級電位Ｖ_βＢは級電位Ｖ_Ｇの小数電圧として現れ、かつ縮小器Ψ_ｇでＶ_βＢの変化範囲を０〜Ｖ_Ｐから０〜ΔＶ_ｇに縮小し、各次元のΔＶ_ｇは互いに異なり、かつ同比率に変化するので、各次元の縮小器Ψ_ｇの縮小比率ψ_ｇは同比率に変化し、ψ_ｇ＝ΔＶ_ｇ／Ｖ_Ｐになり、第二番目の級電位Ｖ_βＢは縮小値Ｖ_Ψｇに縮小され、縮小計算式Ｖ_Ψｇ＝Ｖ_βＢ＊ψ_ｇ＝Ｖ_βＢ＊ΔＶ_ｇ／Ｖ_Ｐにより、Ｖ_βＢの電圧変化範囲は０〜Ｖ_ＰからＶ_Ψｇの０〜ΔＶ_ｇに縮小され、縮小電圧Ｖ_Ψｇは第一番目の参考電位点Ｖ_Ｑ-１〜Ｖ_θのうちの第ｇ次元の小数電圧であり、オンされることを待ち、第一番目の参考電位Ｖ_ｇは粗略アナログ値にし、対応する縮小電圧Ｖ_Ψｇは精細アナログ値であるＶ_ｇの小数電圧にし、Ｖ_ｇとＶ_Ψｇを合計計算機Σ_ｇで加えることにより、第一番目の粗略アナログ値Ｖ_ｇと第二番目の精細アナログ値Ｖ_Ψｇとの合計を獲得し、該合計は参考電位合計値Ｖ_Σｇといい、第一番目の各参考電位Ｖ_ｇはいずれも、出力する１つの参考電位合計値Ｖ_Σｇを含み、第一番目の電位スイッチＪＤＷＫＧの制御端ｄ_ｑ-１〜ｄ_０は高ビットデジタル信号Ｄ_ｑ-１〜Ｄ_０を受信するとき、第一番目の選択開通点Ｓ_Ｇを確定し、かつ所定の参考電位合計値Ｖ_Σｇを級電位合計値Ｕ_ΣＧとして集合器Σ_αＵに送信し、この集合器Σ_αＵは唯一の級電位合計値Ｕ_ΣＧのみを受信するとともに、それをデジタルアナログ変換値Ｕ_αβとして出力し、それにより二次元対数チェーンＤＡＣ変換が済む、ことを特徴とする請求項１に記載の対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（stage-potential architecture）。

【請求項8】

対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（stage-potential architecture）において、
級電位形成モジュールおよび級電位取得モジュールを含み、
半次元量子化点の二次元対数チェーンＤＡＣを構成し、参考電位点の設定に対して半次元化処理を行ったことにより、すべての参考電位点が半次元上昇するので、それらの参考点を半次元参考点といい、かつすべての抵抗が半次元上昇するので、それらの抵抗を半次元抵抗といい、Ｕ_ｇは第一番目の半次元参考点を示し、Ｐ_ｇは第一番目の半次元抵抗を示し、Ｕ'_ｂは第二番目の半次元参考点を示し、Ｐ'_ｂは第二番目の半次元抵抗を示し、元抵抗チェーンとの対応関係は、Ｕ_ｇ→Ｖ_ｇ、Ｐ_ｇ→Ｒ_ｇ、Ｕ'_ｂ→Ｖ'_ｂ、Ｐ'_ｂ→Ｒ'_ｂであり、半次元とは参考電位点が現有の基準から半次元上昇することを意味し、計算方法としてすべての参考電位点を半次元上昇させるとき、第一番目の半次元参考点はＵ_ｇ＝（Ｖ_ｇ＋Ｖ_ｇ＊η）／２に変化し、第一番目の半次元抵抗はＰ_ｇ＝（Ｒ_ｇ＋Ｒ_ｇ＊η）／２に変化し、第二番目の半次元参考点はＵ'_ｂ＝（Ｖ'_ｂ＋Ｖ'_ｂ＊η）／２に変化し、第二番目の半次元抵抗Ｐ'_ｂ＝（Ｒ'_ｂ＋Ｒ'_ｂ＊η）／２に変化し、これにより、すべての参考電位と抵抗は半次元上昇する、ことを特徴とする請求項１に記載の対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（stage-potential architecture）。
。

【請求項9】

対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（stage-potential architecture）において、
級電位形成モジュールおよび級電位取得モジュールを含み、
デジタル対数変換器を構成し、二次元で合計Ｎビットである対数チェーンＡＤＣにより、１つの線形アナログ信号をＮビット対数比率デジタル信号に変換し、つぎはＮビットの線形ＤＡＣによりこのデジタル信号を出力アナログ信号に変換し、該出力アナログ信号は対数比率のアナログ信号である、ことを特徴とする請求項１に記載の対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（stage-potential architecture）。

【請求項10】

対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（stage-potential architecture）において、
級電位形成モジュールおよび級電位取得モジュールを含み、

デジタル逆対数変換器を構成し、まずはＮビットの線形チェーンＡＤＣにより、１つの対数比率アナログ信号をＮビット対数比率デジタル信号に変換し、つぎはＮビット二次元対数チェーンＤＡＣによりこのデジタル信号を出力アナログ信号に変換し、該出力アナログ信号は線形アナログ信号である、ことを特徴とする請求項１に記載の対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（stage-potential architecture）。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、デジタル通信に関し、特にＡＤ変換器及びＤＡＣ変換器に関する。

【背景技術】

【0002】

理論的な分析によると、通信システムが対数コンパンディング比率を採用することが一番よいが、実現しにくい。現在の通信システムはコンパンディングコードを採用する。例えば音声通信は、Ａコンパンディング比率とμコンパンディング比率の８ビットコンパンディングコードを採用し、その信号雑音比は図１．３中の曲線１、２が示したとおりである。この曲線は、対数コンパンディング比率法の曲線に類似するが、理想的な信号雑音曲線ではない。以下、理想的な信号雑音曲線について説明する。理想的な信号雑音曲線は、信号雑音比がアナログ信号の幅と確率密度分布の変化に従って変化しないという条件を満たす。つまり、信号雑音比が水平線３のような定値になり、かつできる限り上方に移動するとともに、右に延伸するという条件を満たす。上方に延伸される場合、信号雑音比が増加し、右に延伸される場合、信号のダイナミックレンジが増加する。

【発明の概要】

【発明が解決しようとする課題】

【0003】

コンパンディングコード回路を構成するため、現在では段階接近式ＡＤＣを採用しているが、それは同時実行式ＡＤＣより二単位量遅い。かつ現在の同時実行式ＡＤＣは理想的なコンパンディングコードを行うことができない。本発明の目的は、対数コンパンディング比率法を行うことができる同時実行式ＡＤＣとまたは対数コンパンディング比率ＤＡＣの級電位アーキテクチャ（stage-potential architecture）を提供することにある。

【0004】

信号雑音比がコンスタントにされるＡＤ変換の理論的分析
第一ステップにおいて、ＡＤＣの信号雑音比をコンスタントにする方法を考え出し、信号雑音比のサイズと信号ダイナミックレンジとを計算する。確率密度分布ｐ(ｕ)を設定する。Ｖ_ｊ−１＜ｕ≦Ｖ_ｊであるとき（ｊ＝１・・・Ｑ）、量子化器入力信号の電力はＳ_ｊであり、雑音電力はＮ_ｊであり、Ｖ軸の量子化間隔ΔＶ_ｊは可変値であり、ΔＶ_ｊ＝Ｖ_ｊ−Ｖ_ｊ−１である。まずは、ｕがＶ_ｊ−１を量子化点にすることを分析する。

【0005】

ｕの信号平均電力は、次のとおりである。

【0006】

ｕの雑音平均電力は、次のとおりである。

【0007】

信号雑音比は、次のとおりである。

【0008】

Ｖ_０−Ｖ_ＰをＱ個に分けるとき、ΔＶ_ｊが非常に小さくなるので、ΔＶ_ｊの間のｐ(ｕ)を常数にみなすことができる。Ｖ_ｊ＝Ｖ_ｊ−１＋ΔＶ_ｊを挿入し、かつＸ＝Ｖ_ｊ−１／ΔＶ_ｊを使うことにより、次の式を得るこ

【0009】

Ｖ_ｊ／ΔＶ_ｊ＝常数である場合、Ｓ_ｊ／Ｎ_ｊが常数になり、信号雑音比［Ｓ_ｊ／Ｎ_ｊ］_ｄＢがコンスタントにされる目的を実現することができる。これにより、［Ｓ_ｊ／Ｎ_ｊ］_ｄＢは２０ｌｏｇＶ_Ｐ／Ｖ_Ｐ〜２０ｌｏｇＶ_θ／Ｖ_Ｐの範囲内でコンスタントにされ、［Ｓ_ｊ／Ｎ_ｊ］_ｄＢのダイナミックレンジは０〜２０ｌｏｇＶ_θ／Ｖ_Ｐになる（図１．４）。センサーが獲得できる最小有効信号がｕ_θである場合、Ｖ_θ＝ｕ_θになる。ｕが（Ｖ_θ〜０）の範囲内にあるとき信号検出不可能点になるので、センサー信号ｕ＝０になり、すべての信号はｙ_０区域に所属され、Ｓ_ｊ／Ｎ_ｊ＝０になる。

【0010】

量子化点の半次元化処理：Ｖ_ｊ−１を量子化点と仮定する場合、量子化抵抗Ｒ_θ〜Ｒ_Ｑを確定するため、Ｒ_θ〜Ｒ_Ｑを確定しておく。実際の量子化点がＵ_ｊ−１＝（Ｖ_ｊ−１＋Ｖ_ｊ）／２に調節されるとき、Ｕ_ｊ−１を半次元量子化点といい、Ｎ_ｊの積分区域はＵ_ｊ−１−ΔＶ_ｊ／２からＵ_ｊ−１＋ΔＶ_ｊ／２に変わる。すなわち、量子化点を変更した後、量子化間隔ΔＵ_ｊはΔＵ_ｊ＝ΔＶ_ｊ／２になり、元のデータと同様であるデータを取る。これにより、誤差を元の１／４に低減し、［Ｓ_ｊ／Ｎ_ｊ］_ｄＢを１０ｌｏｇ４＝６．０２ｄＢほど向上させることができる。量子化点をどうやって調節するか。ＡＤ変換過程で量子化点を調節する場合、回路が複雑になり、かつＡＤ変換後のデータがデジタルデータであるので、量子化点を調節することができない。したがって、ＤＡ変換過程により量子化点を調節した方がよい。すなわち、ＤＡ変換を行うとき、量子化点Ｖ_ｊ−１をＵ_ｊ−１＝（Ｖ_ｊ−１＋Ｖ_ｊ）／２に調節する。ΔＵ_ｊ＝ΔＶ_ｊ／２であり、Ｖ_ｊ＝Ｖ_ｊ−１＋ΔＶ_ｊを挿入し、Ｘ＝Ｖ_ｊ−１／ΔＶ_ｊを使うことにより、次の式を得ることができる。

（式１．４．２）と（式１．４．１）は４倍の関係であり、（式１．５．２）＝（式１．５．１）＋１０ｌｏｇ４である。

【0011】

第二ステップにおいて、Ｖ_ｊとΔＶ_ｊを選択する方法を分析する。すなわち、各量子化点Ｖ_θ、Ｖ_１、・・・、Ｖ_Ｑ−１の値を確定する方法を分析する。各量子化点の値は抵抗チェーン中の各抵抗値を選択することによって決められるので、抵抗値を選択する方法を同時検討することができる。

【0012】

推論１：Ｖ_ｊ／ΔＶ_ｊ＝常数である条件を満たすため、各量子化点Ｖ_θ、Ｖ_１、・・・、Ｖ_Ｑの値が同比率に逓増する関係を守らなければならない。すなわち、次の式を満たさなければならない。

すなわち、Ｖ_１、Ｖ_２、・・・、Ｖ_Ｑ−１はそれぞれ、

である。
上述したことにより結論１を得ることができる。すなわち、電位Ｖ_θを採用し、各量子化点が同比率に逓増する場合、信号雑音比がコンスタントにされることを実現することができる。すなわち、対数比率の圧縮と拡大を実現することができる。
推論１が推論２を得ることができる。

【0013】

推論２：各量子化点Ｖ_θ、Ｖ_１、・・・、Ｖ_Ｑが同比率に逓増することを満たすためには、
（１）

、 （２）

になければならない。
Ｒ_１、Ｒ_２、・・・、Ｒ_Ｑはそれぞれ、

である。

上述したことにより結論２を得ることができる。すなわち、抵抗Ｒ_θを採用することにより、Ｒ_１／Ｒ_θ＝η−１になるとともに、Ｒ_ｊ＋１／Ｒ_ｊ＝ηになり、かつηの値範囲を（１．００１〜１．５）にすることにより、Ｖ_ｊ＋１／Ｖ_ｊ＝ηを実現し、信号雑音比がコンスタントにされることを実現し、対数比率の圧縮と拡大を実現することができる。

【0014】

Ｖ_Ｐが既知のことであるので、Ｖ_θ、Ｑ及びηのうち２つを知ると、他の１つを算出することができる。通常Ｖ_θとＱを算出した後に、対応するη、Ｖ_１〜Ｖ_Ｑ−１及びＲ_θ〜Ｒ_Ｑ−１を算出する。

【0015】

現在の音声通信は８ビットのデジタル信号を採用し、そのうち１ビットは正負を判断することに使われ、他の７ビットは符号化を行うことに使われる。したがって、Ｑ＝２^ｑ＝１２８になり、ダイナミックレンジが４０ｄＢより小さくないことと、信号雑音比が２６ｄＢより小さくないこととを確保しなければならない。本発明において、Ｖ_Ｐ＝１００００Δであり、Δは等間隔量子化単位だと仮定する場合、（式１．５．２）により、

の信号雑音比［Ｓ_ｊ／Ｎ_ｊ］_ｄＢと信号ダイナミックレンジをそれぞれ算出することができる。表１は、信号雑音比がコンスタントにされた設計である。

【0016】

【表1】

【0017】

図１．５に示されたとおり、基準電位が信号検出不可能点電位Ｖ_θに等しくなり、かつ微弱信号区域で同様な高信号雑音比を採用する場合、信号検出不可能点Ｖ_θが最初の複数量子化間隔ΔＶ_１、ΔＶ_２、ΔＶ_３、・・・より一単位量大きくなるので、資源の浪費が発生するおそれがある。したがって、Ｖ_θとΔＶ_１、ΔＶ_２、ΔＶ_３、・・・とを同じ単位量にし、信号検出不可能点を小さくした方がよい。しかし、そうする場合、微弱信号区域の信号雑音比が低下するので、信号設備が微弱信号区域で信号を検出及び変換することができるかを先に検討しなければならない。例えば、信号が弱いとき、レーダーができるだけ早めに敵機を察知することが重要である。この場合、信号雑音比が若干低下してもよい。信号が増加すると、信号雑音比も迅速に増加するので、中、強信号区域では信号雑音比を先に検討した方がよい。上記のようにパラメーターを配置することにより、信号雑音比［Ｓ_ｊ／Ｎ_ｊ］_ｄＢと信号ダイナミックレンジの最適化を実現することができる。

【0018】

この設計の実現方法を、１つの実施例で説明する。第一ステップにおいて、表１の第一行に示されたパラメーターによりすべての量子化点Ｖ_θ〜Ｖ_Ｑ−１を設定し、量子化抵抗Ｒ_θ〜Ｒ_Ｑを確定する場合、信号雑音比［Ｓ_ｊ／Ｎ_ｊ］_ｄＢ＝３６．１５まで増加する。しかし、信号検出不可能点Ｖ_θ＝１０Δが量子化間隔ΔＶ_１＝０．０５５４５Δより一単位量大きくなるので、資源の浪費が発生する。第二ステップにおいて、信号検出不可能点Ｖ_θ＝１０ΔをＶ^＃_θ＝Ｖ_θ／１０＝１Δに調節し、Ｒ^＃_θ＝Ｒ_θ／１０にするとき、調節後の信号検出不可能点Ｖ^＃_θ＝１Δと量子化間隔ΔＶ_１＝０．０５５４５Δとが同じ単位量になるので、信号検出不可能点を大幅に低減することができる。第三ステップにおいて、調節後の式は次のとおりである。

この式によって得た信号雑音比は、表２に示すとおりである。表の内容により、最小の信号雑音比は可用範囲内にあり、かつ信号雑音比は信号の増加に従って迅速に増加するとともに、迅速に最大値３６．１５に達することを確定することができる。低信号雑音比の区域を共に検討する場合、ダイナミックレンジは最初の６０ｄＢから調節後の８０ｄＢに拡大される。表２にはこの変化が示されている。

【0019】

【表2】

【0020】

本発明は次の事項を予め説明する。
本発明の対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣをそれぞれ、対数ＡＤＣ及び対数ＤＡＣと略称し、対数ＡＤＣと対数ＤＡＣとを共に対数ＡＤＤＡという。対数ＡＤＣ、対数ＤＡＣ及び対数ＡＤＤＡの子次元をそれぞれ、子次元ＡＤＣ、子次元ＤＡＣ及び子次元ＡＤＤＡと略称し、二次元又は二次元以上の子次元を多次元という。対数ＡＤＤＡは多次元の子次元ＡＤＤＡで構成される。対数ＡＤＣ、対数ＤＡＣ、対数ＡＤＤＡ、子次元ＡＤＣ、子次元ＤＡＣ及び子次元ＡＤＤＡの符号はそれぞれ、ＡＤ＃＃、ＤＡ＃＃、Ａ＃＃Ｄ、ＡＤ＃、ＤＡ＃、Ａ＃Ｄである。

【0021】

符号λですべてのα、β、γ、・・・を示す。α、β、γ、・・・は１、２、３、・・・を示し、番号が紛れることを避けるためにこのような符号を使う。第α番、第β番、第γ番、・・・は、第１番、第２番、第３番、・・・を示し、ｍは最後点を示す。第λ番目の変換ビットはｑ_γであり、μ＝λ＋１は第λ番目の次を示す。

【0022】

第α番は最大番である。すなわち第α番はＮビット二進数の最高ｑ_αビットに対応し、第β番、第γ番、・・・に対応するビットが漸次に低下する。例えば、Ｎ＝４番＊３ビット＝１２ビットであり、第α番目のＤ_α２Ｄ_α１Ｄ_α０の三ビットは最高のＤ_１１Ｄ_１０Ｄ_９ビットに対応し、第β番目のＤ_β２Ｄ_β１Ｄ_β０の三ビットは第二番目のＤ_８Ｄ_７Ｄ_６ビットに対応する。

【0023】

点電位スイッチＪＤＷＫＧは多電気路線スイッチＤＬＫＧと臨界点作動型スイッチＬＪＫＧとを含む。この２つのスイッチを互いに交換することができるので、１つのスイッチを説明した場合、他の１つのスイッチを説明しなくてよい。

【0024】

ＡＤＣについて、交流アナログ信号は第α番目の前置回路の前でのみ現れ、小文字ｕ_αｙで示す。Ｕ_λｙは第λ番目で入力した正方向に振動するアナログ電圧信号であり、以下入力電圧Ｕ_λｙと略称する。点電位Ｖ_λＧをブリッジとして、入力電圧Ｕ_λｙを点電位Ｖ_λＧに変換するとともに、デジタル信号Ｄ_{λ（ｑ−１）}・・・Ｄ_λ０に変換する。

【0025】

ＤＡＣについて、第λ番目のデジタル信号Ｄ_{λ（ｑ−１）}・・・Ｄ_λ０を点電位に変換する。点電位を所定の比率に縮小すると出力正方向アナログ電圧信号になり、それを出力電圧と略称する。

【0026】

入力電圧と出力電圧を共にアナログ電圧という。

【0027】

以下において、すべての子次元同時実行式ＡＤＣを同時実行部と略称し、サンプル取得格納部をサンプル取得格納部ＣＢという。

【0028】

具体的な回路の種類が多く、本発明の回路はその一部分の事例に過ぎない。

【0029】

下付き符号は、符号の性質を変えない。例えば、ＣＢは採取保存器であり、ＣＢ_βも依然として採取保存器であり、下付き_βは番位置のみを示す。下付き_{（Ｑ−１）〜０}は第（Ｑ−１）階〜０階を示し、下付き_{（Ｔ−１）〜０}は第（Ｔ−１）階〜０階を示し、下付き_{（ｑ−１）〜０}は第（ｑ−１）ビット〜０ビットを示し、下付き_{（ｔ−１）〜０}は第（ｔ−１）ビット〜０ビットを示す。α、β、γは番を示し、λはすべての番を示す。

【0030】

点線フレーム又は実線フレームが囲む回路が１つのモジュールであり、フレームの上部にモジュール名が記載されている。

【0031】

制御ワードＩ^*_λｇとＩ_λｇは導線によって連結されているので、Ｉ^*_λｇ＝Ｉ_λｇになり、両者は同じ制御ワードになる。Ｉ^*_λｇは比較部の出力端に位置し、Ｉ_λｇは臨界点作動型スイッチの制御端に位置する。

【0032】

既に定義された符号、例えばＶ_１を後の内容で再び定義する場合、この場所から新定義を実施する。

【0033】

電圧フォロー部（フォロー部と略称）は、集積演算増幅器（演算増幅器と略称）が接続されている回路である。オペアンプの逆相入力端（逆相端と略称）と出力端とを短絡させると、フォロー部になる。電子技術知識において、信号を同相入力端（同相端と略称）に入力する場合、その出力端の電圧が同相端の電圧に精密にフォローし、信号電圧が入力端から出力端へ流れるとき電圧降下が極めて小さい（１０^−８Ｖより小さし）ので、技術面で電圧降下が略ゼロであるか或いは導電抵抗が略ゼロであると認定するすることができる。かつ、入力抵抗が極めて大きい（１０^９Ωより大きい）ことは、技術面で入力抵抗が極めて大きいという。フォロー部は三角形の符号で示し、他の符号を付けない。

【0034】

電圧フォロースイッチ（フォロースイッチと略称）のいずれの入力、出力信号電圧には、有効区間が存在する。本発明のすべての信号電圧は有効区間に入っている。フォロースイッチは複数のロジック関係を有し、臨界点作動型スイッチはフォロースイッチの一種である。

【0035】

臨界点作動型スイッチ符号Ｓ_λｇは、第λ番目の第ｇ次元の臨界点作動型スイッチを意味し、Ｓ_λｇは下端制御ワードＩ_λｇと上端制御ワードＩ_{λ（ｇ＋１）}とを有する。各点の次元は異なっているが、説明を簡単にするため、各点の次元変量符号を第ｇ次元で統一する。

【0036】

説明を簡単にするため、この明細書において、参考点Ｖ_{λ（Ｑ−１）}〜Ｖ_λ１は対応する比較部Ｃ_{λ（Ｑ−１）}〜Ｃ_λ１の逆相端に接続され、比較アナログ電圧（比較電圧と略称）Ｕ_λＺは比較部Ｃ_{λ（Ｑ−１）}〜Ｃ_λ１の同相端に接続され、かつ正ロジックを採用すると仮設する。Ｕ_λＺが参考電圧より高いと「１」に示し、参考電圧より高くないと「０」に示す。第λ番目は１つの臨界点Ｇを有し、第λ番目の比較電圧Ｕ_λＺ＞（Ｖ_λＧ〜Ｖ_λ０）である場合は、参考点Ｖ_λＧ〜Ｖ_λ０に対応する制御ワードＩ_λＧ〜Ｉ_λ０が１に等しいと仮設し、Ｕ_λＺ＜（Ｖ_λＱ〜Ｖ_{λ（Ｇ＋１）}）である場合は、参考点Ｖ_λＱ〜Ｖ_{λ（Ｇ＋１）}に対応する制御ワードＩ_λＱ〜Ｉ_{λ（Ｇ＋１）}が０に等しいと仮設する。それらを逆に仮設することもできる。

【課題を解決するための手段】

【0037】

対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣにおいて、対数ＡＤＤＡはいずれも多次元の子次元ＡＤＤＡで構成され、少なくとも１つの子次元ＡＤＤＡは点電位処理装置を含み、第λ番目の点電位処理装置は、２つの通用のモジュール、すなわち第λ番目の点電位形成モジュールと点電位取得モジュールとを含む。

【0038】

第λ番目の点電位形成モジュールは、参考電位を形成する抵抗チェーンと点電位を確定する回路とで構成される。Ｑ＝２^ｑになり、ｑビット第λ番目の子次元ＡＤＤＡ参考電位点は直列に接続されたＱ個の抵抗により形成される。該抵抗チェーンはＱ＋１個の電位点Ｖ_λＱ、Ｖ_{λ（Ｑ−１）}、・・・、Ｖ_λ１を形成し、Ｖ_{λ（Ｑ−１）}、・・・、Ｖ_λ１、Ｖ_λ０は第λ番目のＱ次元参考電位点であり、Ｖ_λＱは電源正極Ｖ_ｐと同様であり、Ｖ_λＱはＱ次元参考電位に含まれず、ｇは次元の下付き（０〜Ｑ−１）のいずれかの１つの点と同様であり、ｇ点をテスト点といい、Ｖ_λｇを第λ番目の第ｇ次元参考電位という。量子化間隔を次元差Δ_λｇ＝Ｖ_{λ（ｇ＋１）}−Ｖ_λｇともいい、比較電圧Ｕ_λＺが変換範囲Ｖ_λＱ〜０を超えないとき、Ｕ_λＺに対応する１つの点Ｇが必ず存在し、ｇ＝Ｇであるとき、Ｖ_{λ（Ｇ＋１）}＞Ｕ_λＺ＞Ｖ_λＧ、かつＵ_λＺ−Ｖ_λＧ＜Δ_λＧになる。Ｇ点を所定点と命名し、所定点ＧのＶ_λＧはＵ_λＺの参考点より小さいとともにＵ_λＺの参考点に最接近し、かつ参考点Ｖ_{λ（Ｑ−１）}〜Ｖ_λ０中の特殊の参考点である。それをＶ_λＧに表記し、Ｖ_λＧを第λ番目の点電位という。現在第λ番目の子次元ＡＤＤＡにおいて、点電位Ｖ_λＧはＵ_λＺの変換値である。実際の点電位Ｖ_λＧは、第λ番目の比較電圧Ｕ_λＺと第λ番目のデジタル信号Ｄ_{λ（ｑ−１）}・・・Ｄ_λ０のブリッジであり、この点電位はデジタル量に対応するか、或いはアナログ量に対応することができるデジタル化のアナログ量である。真面目に考えてみると、以下のような問題を見つける。ｍ個の子次元において、各点のテスト点は互いに独立し、各点の所定点が互いに違うことができるので、全体をｇとＧで正確に示すことができない。しかし説明を簡単にするため、ここで、α、β、γ、δ・・・番目のテスト点をそれぞれ符号ａ、ｂ、ｃ、ｄ・・・で示し、所定点は対応するＡ、Ｂ、Ｃ、Ｄ・・・で示す。ｇですべてのテスト点を示し、ｇをテスト点の通用符号という。Ｇで各点を示し、Ｇを所定点の通用符号という。誤解を招かない限り、統一した通用符号ｇとＧで原理の説明を行う。

【0039】

第二番目の点電位取得モジュールである。第λ番目の子次元ＡＤＤＡにおいて、参考電位点Ｖ_{λ（Ｑ−１）}〜Ｖ_λ０中の点電位Ｖ_λＧを確認することができるが、点電位Ｖ_λＧを検出したことではないので、点電位取得モジュールを使用する必要がある。点電位取得モジュールは点電位スイッチであり、一組の臨界点作動型スイッチは点電位スイッチを構成し、点電位スイッチＪＤＷＫＧ_λは臨界点作動型スイッチ組ＬＪＫＧＺ_λと多電気路線スイッチＤＬＫＧ_λと含む。臨界点作動型スイッチ組は一組の臨界点作動型スイッチの出力端を１つの公共端にし、臨界点作動型スイッチのすべての入力端は臨界点作動型スイッチ組の入力端組を構成し、制御ワードでオンさせた１つの入力端を選択開通端にする。第λ番目の第ｇ次元臨界点作動型スイッチＳ_λｇ上には上下２つの制御端Ｉ_{λ（ｇ＋１）}とＩ_λｇがある。Ｓ_λｇと、Ｉ_{λ（ｇ＋１）}と、Ｉ_λｇとの間のロジック関係は表３に示すとおりである。

【0040】

【表3】

【0041】

臨界点作動型スイッチ組の選択開通制御において、まずＩ_λＱ≡０かつＩ_λ０≡１にし、Ｓ_λｇ上には上下２つの制御端Ｉ_{λ（ｇ＋１）}とＩ_λｇをそれぞれ、電位比較値Ｉ^*_{λ（ｇ＋１）}とＩ^*_λｇと同値になるようにそれに接続する。Ｉ_{λ（ｇ＋１）}＝１又はＩ_λｇ＝０であるとき、スイッチ点Ｓ_λｇがオフされ、スイッチ点Ｓ_λｇがＩ_{λ（ｇ＋１）}＝０であるとともにＩ_λｇ＝１である条件を満たす（すなわち、「上０下１」の臨界点Ｇに位置する）ときのみ、スイッチ点Ｓ_λｇがオンされるとともに選択開通点Ｓ_λＧになる。選択開通点Ｓ_λＧは第λ番目の第ｇ次元電位Ｖ_λＧであり、第λ番目の点電位Ｖ_λＧという。

【0042】

点電位Ｖ_λＧは、Ａ／Ｄ変換又はＤ／Ａ変換のブリッジであり、かつそれぞれデジタル信号Ｄ_{λ（ｑ−１）}〜Ｄ_λ０及び比較電圧Ｕ_λＺと所定の対応関係を持っている。この対応関係は、参考点Ｖ_{λ（Ｑ−１）}〜Ｖ_λ０と制御ワードＩ_{λ（Ｑ−１）}〜Ｉ_λ０と臨界点作動型スイッチ組Ｓ_{λ（Ｑ−１）}〜Ｓ_λ０との間の対応関係により実現する。点電位Ｖ_λＧは、参考点Ｖ_{λ（Ｑ−１）}〜Ｖ_λ０中の１つの臨界点であり、制御ワードＩ_{λ（Ｑ−１）}〜Ｉ_λ０の値と臨界点作動型スイッチ組Ｓ_{λ（Ｑ−１）}〜Ｓ_λ０の選択開通点とにより点電位Ｖ_λＧを決定する。

【0043】

点電位Ｖ_λＧは、参考点Ｖ_{λ（Ｑ−１）}〜Ｖ_λ０と制御ワードＩ_{λ（Ｑ−１）}〜Ｉ_λ０と臨界点作動型スイッチ組Ｓ_{λ（Ｑ−１）}〜Ｓ_λ０との間の対応関係により獲得する。

【0044】

一方面において、Ｖ_{λ（Ｑ−１）}〜Ｖ_λ０とデジタル信号の対応関係は、Ｖ_{λ（Ｑ−１）}〜Ｖ_λ０と制御ワードＩ_{λ（Ｑ−１）}〜Ｉ_λ０の対応関係である（制御ワードをデジタル信号に変換する）。比較電圧が参考点電圧より高いので「１」に示す。Ｖ_{λ（Ｑ−１）}〜Ｖ_λ０中には１つの臨界点Ｖ_λＧが存在し、第λ番目の比較電圧Ｕ_λＺ＞（Ｖ_λＧ〜Ｖ_λ０）であることにより、参考点Ｖ_λＧ〜Ｖ_λ０に対応する制御ワードＩ_λＧ〜Ｉ_λ０は１になる。すなわち、Ｖ_λＧの以下（すなわち、ｇ＝０〜（Ｇ−１））に接続された各臨界点作動型スイッチ（Ｓ_{λ（Ｇ−１）}〜Ｓ_λ０）の制御ワードＩ_{λ（ｇ＋１）}＝Ｉ_λｇ＝１になり、すべての（Ｓ_{λ（Ｇ−１）}〜Ｓ_λ０）は表３中のオフ状態になる。Ｕ_λＺ＜（Ｖ_λＱ〜Ｖ_{λ（Ｇ＋１）}）であることにより、参考点Ｖ_λＱ〜Ｖ_{λ（Ｇ＋１）}に対応する制御ワードＩ_λＱ〜Ｉ_{λ（Ｇ＋１）}は０になる。すなわち、Ｖ_λＧの以上（すなわち、ｇ＝（Ｇ＋１）〜（Ｑ−１））に接続された各臨界点作動型スイッチ（Ｓ_{λ（Ｇ＋１）}〜Ｓ_{λ（Ｑ−１）}）の制御ワードＩ_{λ（ｇ＋１）}＝Ｉ_λｇ＝０になり、すべての（Ｓ_{λ（Ｇ＋１）}〜Ｓ_{λ（Ｑ−１）}）がオフ状態になり、臨界点の臨界点作動型スイッチＳ_λＧの制御ワードのみがＩ_{λ（Ｇ＋１）}＝０、Ｉ_λＧ＝１になる。すなわち、表３中のオン状態になる。一方面において、Ｖ_{λ（Ｑ−１）}〜Ｖ_λ０とＳ_{λ（Ｑ−１）}〜Ｓ_λ０とが対応し、両者は直接に接続されるか或いは算術回路により間接的に一対一に接続される（対応接続という）。Ｓ_{λ（Ｑ−１）}〜Ｓ_λ０中の選択開通点Ｓ_λＧは取得した点電位Ｖ_λＧ（又はＶ_λＧで演算をした後の点出力値形式）を点電位スイッチバスＳ_λに送信するとともに、他の子次元ＡＤＤＡの点出力値に送信して集合演算を行うことにより、Ａ／Ｄ又はＤ／Ａ変換を行う。上述した点電位Ｖ_λＧは比較電圧Ｕ_λＺに最接近する参考点であり、両者の関係はＶ_λＧ＝Ｕ_λＺ−Ｕ_λＸである。Ｕ_λＸは小数電圧であり、その参考電位の電圧範囲より小さい。

【0045】

実際の多電気路線スイッチは１つの臨界点作動型スイッチ組であるが、その制御ワードはデジタル信号を解読して得たことである。すなわち、多電気路線スイッチは１つのデコーダーと１つの臨界点作動型スイッチ組で構成される。まずデコーダーでデジタル信号を制御ワードに解読した後、制御ワードで臨界点作動型スイッチ組中の１つのスイッチ点を選択開通した選択開通点にする。臨界点作動型スイッチ組と多電気路線スイッチとは同じものであるので、互いに交換することができ、両者を点電位スイッチという。

【0046】

臨界点作動型スイッチは、従来の信号損失スイッチと本発明の無損失臨界点作動型スイッチ（臨界点作動型スイッチと略称）とを含む。無損失スイッチは、電圧フォロースイッチ（フォロースイッチと略称）を信号スイッチにすることにより、信号を送信するか或いは信号を切断する。電圧フォロースイッチは、電圧フォロー部（電圧フォロー部と略称）と電源回路スイッチ（電源スイッチと略称）とを含む。電源スイッチは、該フォロー部作動電源回路（電源回路と略称）上に設けられた電子装置であり、かつ制御ワードで該フォロー部電源回路の開閉を制御することにより、フォロー部信号回路の開閉を制御することができる。

【発明を実施するための形態】

【0047】

実施例（この実施例中の符号は図面の符号に対応する）
実施例１．１−−臨界点作動型スイッチ。各臨界点作動型スイッチは、２つの制御ワードで制御し、第λ番目の第ｇ次元の各臨界点作動型スイッチＳ_λｇは、制御ワードＩ_{λ（ｇ＋１）}とＩ_λｇで制御し、それらの制御関係は、表３に示すとおりである。Ｉ_λｇ＝０であり、Ｉ_{λ（ｇ＋１）}＝１である場合、臨界点作動型スイッチＳ_λｇがオフされ、Ｉ_λｇ＝１であり、Ｉ_{λ（ｇ＋１）}＝０である場合のみ、臨界点作動型スイッチＳ_λｇがオンされる。臨界点作動型スイッチは、有損失スイッチと本発明の無損失スイッチを含む。

【0048】

実施例１．１．１−−フォロースイッチ。無損失スイッチは、フォロースイッチを信号スイッチにすることにより信号を送信するか或いは切断する。電圧フォロースイッチは、主にフォロー部と電源スイッチを含む２つのモジュールで構成される。電源スイッチは、該フォロー部電源回路に設けられた電子装置であり、制御ワードで該フォロー部電源回路の開閉を制御することができる。

【0049】

作動電源がオンされた（電源オンと略称する）状態において、前記フォロー部は電圧フォロー状態になる。この場合、信号が同相端から入力され、かつ該フォロー部の出力端の電圧とその同相端の電圧とが完全に同値になることにより、入力端の信号が出力端の送信される（信号オン状態と略称する）。信号オン状態において、電圧降下が極めて小さい（１０^−８Ｖより小さし）ので、技術面で電圧降下が略ゼロであるか或いは導電抵抗が略ゼロであり、理想的な短絡回路に近似すると認定するすることができる。作動電源がオフされた（電源オフと略称する）状態において、フォロー部の出力端とその同相端とは信号オフ状態になる（信号オフ状態と略称する）。信号オフ状態になったとき、フォロー部の出力端とその同相端の抵抗が極めて多くなる（１０^９Ω程度までなることができる）ので、技術面で抵抗が遥かに大きく、理想的なオフ状態に近似すると認定するすることができる。

【0050】

フォロースイッチは、電源オンのときに信号オン状態になり、電源オフのときに信号オフ状態になる。そのため、フォロースイッチは、制御ワードでフォロー部電源回路の開閉を制御するとともに、フォロー部信号回路の開閉を制御することができる。制御ワードは、フォロースイッチの開閉論理関係を構成することにより自由に設定することができる。例えば、常開、常閉、臨界点作動型スイッチなどに設定することができる。本発明においては、フォロースイッチを表３に示す臨界点作動型スイッチの開閉論理関係に設定する。臨界点作動型スイッチＳ_λｇは、後述するＳ_λｇ１、Ｓ_λｇ２及びＳ_λｇ３などの複数の回路構造の臨界点作動型スイッチを含む。

【0051】

実施例１．２．１−−Ｓ_λｇ１類無損失スイッチ。逆相端と出力端とが短絡されることにより、オペアンプがフォロー部になる。ダイナトロンＶＴ１、ＶＴ３、ＶＴ０及びＶＴ２はＡ_λｇの電源回路に設けられ、Ｉ_λｇ＝１でありかつＩ_{λ（ｇ＋１）}＝０である場合のみ、Ａ_λｇ電源がオンされ（解釈：Ｉ_λｇ＝１であることによってＶＴ１とＶＴ３が飽和オンされ、かつＩ_{λ（ｇ＋１）}＝０であることによってＶＴ０とＶＴ２が飽和オンされることにより、Ａ_λｇ電源がオンされる）、Ａ_λｇ信号もオンされる。逆に、Ｉ_λｇ＝０であるか或いはＩ_{λ（ｇ＋１）}＝１であるときは、Ａ_λｇ電源が必ずオフされる（解釈：Ｉ_λｇ＝０であることによってＶＴ１とＶＴ３がオフされ、かつＩ_{λ（ｇ＋１）}＝１であることによってＶＴ０とＶＴ２がオフされる）。この場合、Ａ_λｇが増幅機能を失うので、同相端の入力抵抗が極めて大きくなり、Ａ_λｇ信号がオフされる。

【0052】

電気回路を簡素化するため、ＶＴ０とＶＴ２のうちいずれか１つを短絡させることができ、かつＶＴ１とＶＴ３のうちいずれか１つを短絡させることもできる。

【0053】

実施例１．２．２−−Ｓ_λｇ２類無損失スイッチ。Ａ_λｇは電圧フォロー部であり、ダイナトロンＶＴ４、ＶＴ５、ＶＴ６、ＶＴ７、ＶＴ８及びＶＴ９はＡ_λｇの電源回路に設けられる。同様に、Ｉ_λｇ＝１でありかつＩ_{λ（ｇ＋１）}＝０である場合のみ、Ａ_λｇ電源がオンされ（解釈：Ｉ_λｇ＝１であることによってＶＴ６とＶＴ９が飽和オンされ、Ｉ_{λ（ｇ＋１）}＝０であることによってＶＴ５とＶＴ８がオフされ、かつＶＴ４とＶＴ７が飽和オンされる）、かつＡ_λｇ信号がオンされる。逆に、Ｉ_λｇ＝０であるか或いはＩ_{λ（ｇ＋１）}＝１であるときは、Ａ_λｇの電源が必ずオフされ（解釈：Ｉ_λｇ＝０であることによってＶＴ６とＶＴ９がオフされ、かつＩ_{λ（ｇ＋１）}＝１であることによってＶＴ５とＶＴ８が飽和オンされ、ドレイン電位Ｖ_５Ｃ及び電位Ｖ_８Ｃが低いことにより、ＶＴ４とＶＴ７がオフされる）、Ａ_λｇ信号もオフされる。

【0054】

電気回路を簡素化するため、ＶＴ６とＶＴ９のうちいずれか１つを短絡させることができ、かつＶＴ４とＶＴ７のうちいずれか１つを短絡させることもできる。

【0055】

実施例１．２．３−−広義の無損失スイッチ（Ｓ_λｇ３類）。Ａ_λｇ電源の開閉を制御する電源スイッチの種類が多いので、広義の定義を用いる。ＫＳ１とＫＳ３は高電位オン型電源スイッチであり、ＫＳ０とＫＳ２は低電位オン型電源スイッチである。Ｉ_λｇ＝１でありかつＩ_{λ（ｇ＋１）}＝０である場合のみ、ＫＳ１とＫＳ３がオンされるとともに、ＫＳ０とＫＳ２がオンされる。これにより、Ａ_λｇ電源がオンされるとともに、Ａ_λｇ信号がオンされる。逆に、Ｉ_λｇ＝０であるか或いはＩ_{λ（ｇ＋１）}＝１であるときは、ＫＳ１とＫＳ３がオフされるか或いはＫＳ０とＫＳ２がオフされる。これにより、Ａ_λｇ電源がオフされるとともに、Ａ_λｇ信号がオフされる。

【0056】

実施例１．２．４−−ｑビット多電気路線スイッチ。Ｓ_λ０〜Ｓ_{λ（Ｑ−１）}は、第λ番目の０階〜（Ｑ−１）階の臨界点作動型スイッチであり、これらの臨界点作動型スイッチを囲むフレームは、第λ番目の臨界点作動型スイッチ組ＬＪＫＧＺ_λを示す。Ｖ_λ０〜Ｖ_{λ（Ｑ−１）}は第λ番目の０階〜（Ｑ−１）階の入力端電位であり、Ｉ_λ０〜Ｉ_λＱは第λ番目の０階〜（Ｑ−１）階の制御ワードであり、ｄ_λ０〜ｄ_{λ（ｑ−１）}は第λ番目の多電気路線スイッチの制御端である。デコーダーＪＭ_λは、制御端のデジタル信号を第λ番目の０階〜（Ｑ−１）階の制御ワードＩ_λ０〜Ｉ_λＱに解読し、第０階〜（Ｑ−１）階の入力端電位Ｖ_λ０〜Ｖ_{λ（Ｑ−１）}の選択開通端を得る。

【0057】

実施例２．１−−ｍ番＊ｑビット同抵抗式対数ＡＤＣ。本実施例の原理を簡単に説明するため、この実施例と実施例３．１はいずれもｑビットを採用したが、理論的には各点のビットが異なることができる。前置回路ＱＺＤＬに処理された後、原始入力交流信号ｕ_αyが第α番目の入力電圧Ｕ_αyになる。第λ番目の入力電圧Ｕ_λyの範囲は０〜Ｖ_ｐであり、第λ番目の子次元ＡＤ＃_λが第λ番目の入力電圧Ｕ_λyに対してＡＤ変換を行うことは、下記の５つのモジュールによって行われる。

【0058】

（１）点電位Ｖ_λＧ形成モジュール。Ｑ＝２^ｑであり、第λ番目の同時実行部の分圧抵抗チェーンＲ_{λ（Ｑ−１）}〜Ｒ_λ０（Ｒ_λ０＝Ｒ'_λ０＋Ｒ_λＳ）は、第λ番目の電位参考点Ｖ_{λ（Ｑ−１）}〜Ｖ_λ０を形成する。この式において、Ｖ_λ０は最小電位である。参考点Ｖ_{λ（Ｑ−１）}〜Ｖ_λ１は、同時実行部中のコンパレータＣ_{λ（Ｑ−１）}〜Ｃ_λ１の逆相端に接続される。第λ番目の入力電圧Ｕ_λｙは、サンプリングした後に暫時安定電圧Ｕ^*_λｙになり、最小電位Ｖ_λ０を加えた後に比較電圧Ｕ_λｚになる。次は、該電圧をコンパレータＣ_{λ（Ｑ−１）}〜Ｃ_λ１の同相端に入力して、電位参考点Ｖ_{λ（Ｑ−１）}〜Ｖ_λ０と比較をする。Ｖ_λＱ＞Ｕ_λｚ＞Ｖ_λ０であるので、（Ｖ_λＱ〜Ｖ_λ０）範囲内には必ず１つの臨界点Ｖ_λＧが存在し、該Ｖ_λＧを点電位という。関係式Ｖ_{λ（Ｇ＋１）}＞Ｕ_λｚ＞Ｖ_λＧにより、第λ番目の比較値Ｉ_{λ（Ｑ−１）}〜Ｉ_λ１の分界点Ｇを獲得し、かつＩ_{λ（Ｑ−１）}〜Ｉ_{λ（Ｇ＋１）}＝０、Ｉ_λＧ〜Ｉ_λ１＝１になる。Ｉ_λＱは定値０であり、Ｉ_λ０は定値１であり。比較値Ｉ_{λ（Ｑ−１）}〜Ｉ_λ０がエンコーダーＢＭ_λによって符号化されることにより、点電位Ｖ_λＧのデジタル出力値Ｄ_{λ（ｑ−１）}〜Ｄ_λ０を得る。上述したとおり、点電位Ｖ_λＧをブリッジとすることにより、比較電圧Ｕ_λｚを点電位Ｖ_λＧに変換した後、再びデジタル信号Ｄ_{λ（ｑ−１）}〜Ｄ_λ０に変換する。

【0059】

（２）スイッチ誤差低減モジュール。スイッチ誤差を低減する方法は二種がある。一番目の方法は、参考点電位と入力電圧を同じ幅にベッドフォームすることである。従来のアナログ信号スイッチ（スイッチと略称）のいずれにも電圧降下が発生するので、Ｓ_λ０に対応する参考点電位Ｖ_λ０でＳ_λ０をオンさせるため、Ｒ_λ０によって得た分圧Ｖ_λ０でＳ_λ０がオンされることを補償することができる。いずれの参考点電位がＶ_λ０程度ベッドフォームされるので、バランスをとるため、暫時安定電圧Ｕ^*_λｙもＶ_λ０程度ベッドフォームしなければならない。ベッドフォーム方法として、フォロー部で得たＶ_λ０をベッドフォーム合計計算機Σ'_λに入力することにより、入力電圧Ｕ^*_λｙを比較電圧Ｕ_λｚにベッドフォームすることができる。参考点電位と入力電圧とが共にベッドフォームされたので、電位の面において、いずれもベッドフォームされなかったとみなすことができる。選択開通点Ｓ_λＧが点電位Ｖ_λＧを取得するとき、一単位量のスイッチ電圧降下Ｖ_λＳ（通常、各スイッチの間の電圧降下が異なるが、本発明では各スイッチの間の差異を無視し、同じＶ_λＳに取り扱う）が発生することにより、準点電位Ｖ'_λＧまで降下する。それにより、Ｒ_λ０＝Ｒ'_λ０＋Ｒ_λＳになり、Ｒ_λＳによって発生した電圧降下はＶ_λＳに等しくなる。次は、フォロー部Ｖ_λＳで該電圧降下を獲得し、それを小数合計計算機Σ_λに入力することにより、小数電圧Ｕ_λＸ＝Ｕ_λｚ−Ｖ'_λＧ−Ｖ_λＳを得る。二番目の方法は、無損失スイッチを採用することである。無損失スイッチの電圧降下がゼロであるので、選択開通点Ｓ_λＧが点電位Ｖ_λＧを取得するとき電圧を維持することができる。図２．１において、Ｒ'_λ０＝０に、Ｒ_λＳ＝０にすることにより、Ｖ_λ０＝０に、Ｖ_λＳ＝０になる。したがって、Ｒ'_λ０とＲ_λＳを削除するとともに、Ｖ_λ０とＶ_λＳに対応するフォロー部とベッドフォーム合計計算機Σ'_λを削除することができる。この場合、Ｕ_λｚ＝Ｕ^*_λｙになり、Ｖ'_λＧ＝Ｖ_λＧになる。

【0060】

（３）点電位Ｖ_λＧ取得モジュール。ＡＤ＃＃において、点電位Ｖ_λＧを取得する必要がない最後のモジュールの以外、他のすべてのモジュールは次の変換を行うために点電位Ｖ_λＧを取得しなければならない。点電位を取得する目的は、次の変換を行うためである。各子次元変換のビットはいずれもｑビットであり、Ｑ＝２^ｑである。抵抗チェーンは電圧Ｖ_ｐをＱ等分し、各当分電圧ΔＶは固定値ΔＶ＝Ｖ_ｐ／Ｑである。点電位Ｖ_λＧは、比較電圧Ｕ_λｚの参考電位より小さく、かつそれに最接近する。第λ番目の測量精度範囲内で、Ｖ_λＧ＝Ｕ_λｚであると認定する。点電位Ｖ_λＧを取得するモジュールは、点電位スイッチであり、臨界点作動型スイッチモジュール組ＬＪＫＧＺ_λと多電気路線スイッチＤＬＫＧ_λとを含む。参考電位点Ｖ_{λ（Ｑ−１）}〜Ｖ_λ０はそれぞれ、各スイッチ点Ｓ_{λ（Ｑ−１）}〜Ｓ_λ０に接続される。ＡＤ＃_λ中の実線フレームＬＪＫＧＺ_λに囲まれたことは、臨界点作動型スイッチ組を示す図である。上記の臨界点作動型スイッチ組の選択開通を制御することにより、選択開通点Ｓ_λＧを確定する。選択開通点Ｓ_λＧは点電位Ｖ_λＧに対応し、選択開通点Ｓ_λＧは点電位Ｖ_λＧをスイッチバスＳ_λに送信する。

【0061】

（４）点間演算モジュール。点間演算モジュールは、サンプル取得格納部ＣＢ_λと、小数合計計算機Σ_λと、小数増幅器ＦＤ_λとを含む。第λ番目のサンプル取得格納部ＣＢ_λを通過した後、第λ番目の入力電圧Ｕ_λｙは安定電圧Ｕ^*_λｙになる。点間サンプル取得格納部ＣＢ_λの役割は、各子次元の入力電圧が１サンプリング周期内で独立・安定し、ｍ個の子次元が同時実行をするように確保し、かつパイプライン式変換を形成することにある。小数合計計算機Σ_λは、小数電圧Ｕ_λＸ＝Ｕ_λｚ−Ｖ'_λＧ−Ｖ_λＳを獲得する。小数増幅器ＦＤ_λの役割は、小数電圧Ｕ_λＸの範囲が０〜ΔＶになるとき、増幅器ＦＤ_λが小数電圧信号をＱ倍拡大することにより、Ｕ_{（λ＋１）ｙ}＝Ｕ_μｙ＝Ｑ＊Ｕ_λＸを獲得することにある。したがって、Ｕ_μｙの範囲は、最大の満量範囲０〜Ｖ_ｐまで拡大されることにより、第λ＋１番目（すなわち、第μ番目）の入力電圧Ｕ_μｙになり、かつ第μ番目のＡＤ＃_μに入って精度一層高い測量と変換を行うことができる。

【0062】

（５）対数変換モジュール及びその過程。この実施例の対数変換モジュールは、アナログ式変換とデジタル式変換とを含む。デジタル式変換を行う前提は、総入力電圧Ｕ_αｙを高ビット等量子化間隔のデジタル信号に変換し、かつ該高ビットデジタル信号を対数検針器により低ビット対数量子化間隔のデジタル信号に変換することにある。アナログ式変換は、第α番目の入力を行う前、アナログ式対数変換器により線形入力電圧を対数入力電圧に変換する。実際のＡＤＣは、対数入力電圧を対数量子化間隔デジタル信号に変換する。

【0063】

実施例２．２−−前置回路ＱＺＤＬの作動原理。サンプリング実施信号が入力されるとき、サンプル取得格納部ＣＢが原始入力交流信号ｕ_αyに対してサンプリングを行うことにより、１サンプリング周期内の安定維持可能な交流見本採取保存信号ｕ_ｇを得る。正負判別器ＺＦＰ_Ｘは、ｕ_ｇに対して極性の判断と処理を行い、ｕ_ｇ＞０である場合は、極性保存器Ｄ_Ｘ＝０にし、ＺＦＰ_Ｘの判別出力信号Ｕ_ｇ＝ｕ_ｇにする。ｕ_ｇ＜０である場合は、Ｄ_１＝１、Ｕ_ｇ＝−ｕ_ｇにする。それにより、Ｕ_ｇがいつでも正極性に、すなわちＵ_ｇ＝|ｕ_ｇ|になるので、正入力電圧Ｕ_ｇという。アナログ対数圧縮比モジュールＬＯＧは選択して使用することができる。例えば、アナログ式圧縮技術を採用するときは、ＬＯＧモジュール（ＬＯＧモジュールは常用技術であるので、ここでは再び説明しない。本文において説明したとおり、対数比率圧縮を行うとき、対数近似圧縮比とするＡ圧縮比とμ圧縮比とを含む。）を採用する必要がある。この場合、第α番目の入力電圧Ｕ_αｙがＵ_ｇの対数圧縮比に等しくなり、等間隔ＡＤ変換を行った後に対数圧縮比デジタル信号を得ることができる。ＬＯＧモジュールを採用しないときは、Ｕ_αｙ＝Ｕ_ｇになり、ＡＤ変換が線形変換になる。

【0064】

実施例２．３−−信号正負判別器の作動原理
ｕ_ｇが正数であるとき、ＹＦ_Ａは低電位になり、Ｄ_Ｘ＝０になり、かつＳ_Ｘを上方に移動させることによりｕ_ｇをＵ_ｇに直接出力する。Ｒ_Ｃ５＝Ｒ_Ｃ６であることによりＹＦ_Ｂ拡大倍数は−１になる。ｕ_ｇが負数であるとき、ＹＦ_Ａは高電位になり、Ｄ_Ｘ＝１になり、かつＳ_Ｘを下方に移動させることにより、ＹＦ_Ｂでｕ_ｇを逆相させるとともにＵ_ｇに出力する。

【0065】

実施例３．１−−ｍ番＊ｑビット同抵抗式対数ＤＡＣ。Ｎビットデジタル信号はｍ番＊ｑビットに従って次のとおりに配置される。

【0066】

（Ｄ_{（Ｎ−１）}、・・・、Ｄ_０）＝（Ｄ_{α（ｑ−１）}、・・・、Ｄ_α０）、（Ｄ_{β（ｑ−１）}、・・・、Ｄ_β０）、・・・、（Ｄ_{ｍ（ｑ−１）}、・・・、Ｄ_ｍ０）であり、Ｄは、ｄの所定の点電位スイッチ制御端（ｄ_{α（ｑ−１）}、・・・、ｄ_α０）、（ｄ_{β（ｑ−１）}、・・・、ｄ_β０）、・・・、（ｄ_{ｍ（ｑ−１）}、・・・、ｄ_ｍ０）に送信される。

【0067】

第λ番目の子次元ＤＡＣ_λが第λ番目のデジタル信号（Ｄ_{λ（ｑ−１）}、・・・、Ｄ_λ０）に対してＤＡ変換を行うことは、次の４つのモジュール及びその過程により行う。

【0068】

（１）点電位Ｖ_λＧ形成モジュール。Ｑ＝２^ｑであり、第λ番目の同時実行部の分圧抵抗チェーンＲ_λＱ〜Ｒ_λ０により第λ番目の電位参考点Ｖ_{λ（Ｑ−１）}〜Ｖ_λ０を形成し、デジタル信号（Ｄ_{λ（ｑ−１）}、・・・、Ｄ_λ０）を受信した後、デジタル信号に対応する参考電位点Ｖ_λＧは点電位になる。Ｖ_λ０は最小電位である。

【0069】

（２）スイッチ誤差低減モジュール。実施例２．１のものと同様である。

【0070】

（３）点電位Ｖ_λＧ取得モジュール。各点の点電位Ｖ_λＧを取得することは、各点の出力電圧Ｖ_λΨを取得するためにすることである。それは実施例２．１中の点電位Ｖ_λＧ取得モジュール及びその過程と同様である。

【0071】

（４）点間演算モジュール。点電位Ｖ_λＧと出力電圧Ｖ_λΨと縮小倍数Ψ_λとの間の関係は、Ｖ_λΨ＝Ｖ_λＧ／Ψ_λであり、（Ｑ＝２^ｑであることを注意）、Ψ_λ＝Ｑ^{（λ−１）}である。すなわち、第λ番目の縮小器Ψ_λの縮小倍数Ψ_λはΨ_λ＝Ｑ^{（λ−１）}であり、λはα、β、γ、・・・、ｍを示し、α、β、γ、・・・を数値で示すとα＝１、β＝２、γ＝３、・・・になる。すなわち、λで所定の番を示す。例えば、第γが第３番目であり、λ＝３であることにより、Ψ_γ＝Ｑ^２になる。各点のＶ_λΨの合計を総合計計算機Σ_Ψで算出することにより、総出力アナログ電圧Ｖ_Ψを獲得する。各点の最小電位を縮小して得た合計は、定値Ｖ_ＲＳであり、Ｖ_ＲＳ＝Ｖ_α０／Ψ_α＋Ｖ_β０／Ψ_β＋・・・＋Ｖ_ｍ０／Ψ_ｍ＝Ｖ_α０／（Ｑ^ｍ−α）＋Ｖ_β０／（Ｑ^ｍ−β）＋・・・＋Ｖ_ｍ０／（Ｑ^ｍ−ｍ）である。Ｖ_ＲＳは、総出力アナログ電圧Ｖ_Ψの波形に影響を与えず、波形のみをＶ_ＲＳ程度増波させたことであるので、総合計計算機Σ_ΨからＶ_ＲＳを引くべきである。

【0072】

（５）対数変換モジュール。該対数変換モジュールもアナログ式変換とデジタル式変換とを含む。デジタル式変換は、低ビット対数量子化間隔のデジタル信号を受信するとき、反対数検針器で該対数デジタル信号を高ビット等量子化間隔デジタル信号に変換するとともに、高ビット等量子化間隔のＤＡＣでそれをアナログ信号に変換する。ＤＡＣがデジタルアナログ変換を行った後、アナログ式変換はアナログ式反対数変換器によって得た該対数アナログ信号を線形出力電圧に変換する。

【0073】

実施例４−−二次元式対数チェーンＡＤＣ。該対数チェーンＡＤＣは、子次元であるＬＡＤ＃_αとＬＡＤ＃_βを含む。ＬＡＤ＃_αは第一番目の対数チェーン子ＡＤＣであり、ＬＡＤ＃_βは二番目の対数チェーン子ＡＤＣである。この実施例においては無損失スイッチを採用する。

【0074】

第一番目のＬＡＤ＃_αは、ｑビット変換を行い、対数比率抵抗チェーンＲ_Ｑ〜Ｒ_１とＲ_θは、電圧０〜Ｖ_ＰをＱ＋１個の大段、合計Ｑ＋２個の電位点に分ける。０点とＶ_Ｐを除去するとき、残ったＶ_Ｑ−１〜Ｖ_θを参考電位点（量子化点ともいう）にすることにより、Ｑ＝２^ｑ次元を形成する。参考電位チェーンＶ_Ｑ−１〜Ｖ_θを対数比率にし、Ｖ_Ｑ−１〜Ｖ_１を所定の第一番目のコンパレータＣ_Ｑ−１〜Ｃ_１の逆相端に入力し、かつ第一番目の比較電圧Ｕ_αＺを第一番目のコンパレータの同相端に入力することにより、第一番目の比較値Ｉ_Ｑ−１〜Ｉ_１を得る。次は、この値を第一番目のエンコーダーＢＭで符号化することにより、第一番目の対数比率デジタル出力信号Ｄ_ｑ−１〜Ｄ_０を生成する。第一番目の比較値Ｉ_Ｑ−１〜Ｉ_１又はデジタル出力信号Ｄ_ｑ−１〜Ｄ_０で点電位スイッチＪＤＷＫＧを制御することにより、比較電圧Ｕ_αＺの点電位Ｖ_Ｇを得る。すなわち、比較電圧Ｕ_αＺが最初電位点チェーン中のどこの大段に属するかを検知し、Ｕ_αＺの粗略測量結果を得る。第一番目の合計計算機Σ_Ｑ−１〜Σ_０に入力した比較電圧Ｕ_αＺは引かれ数になり、Σ_Ｑ−１〜Σ_０に入力した参考電位点Ｖ_Ｑ−１〜Ｖ_θは引き数になり、かつ両者により差異電圧Ｕ_{Ｘ（Ｑ−１）}〜Ｕ_Ｘ０を得る。第一番目の増幅器Ｆ_Ｑ−１〜Ｆ_０で差異電圧Ｕ_{Ｘ（Ｑ−１）}〜Ｕ_Ｘ０を増幅することにより、演算電圧Ｕ_{ｙ（Ｑ−１）}〜Ｕ_ｙ０を得る。点電位Ｖ_Ｇに対応する差異電圧は小数電圧Ｕ_ＸＧ（Ｕ_ＸＧの位置がランダム的であるものであるので、それを示せない）といい、点電位Ｖ_Ｇに対応する演算電圧は演算点電圧Ｕ_ｙＧという。合計計算機が算出した小数電圧はＵ_ＸＧ＝Ｕ_αＺ−Ｖ_Ｇであり、Ｕ_ＸＧの変化範囲は（０〜ΔＶ_Ｇ）である。ΔＶ_Ｇは点電位量子化間隔という。ΔＶ_Ｇ＝（Ｖ_{（Ｇ＋１）}−Ｖ_Ｇ）であることにより、増幅器Ｆ_Ｇの増幅倍数はＶ_Ｐ／ΔＶ_Ｇになる。増幅器Ｆ_Ｇによって演算点電圧Ｕ_ｙＧを獲得し、Ｕ_ｙＧ＝Ｕ_ＸＧ＊Ｖ_Ｐ／ΔＶ_Ｇである。Ｕ_ｙＧに増幅された後、この電圧の変化範囲は最大の満量範囲０〜Ｖ_ｐになる。点電位スイッチは、取得した演算点電圧Ｕ_ｙＧは、スイッチバスＳ_αに送信するとともに二番目に出力する。サンプル取得格納部ＣＢ_βがサンプリングを行った後、Ｕ_ｙＧは二番目の比較電圧Ｕ_βＺになり、かつこれを第二番目に送信して精密測量を行う。点間サンプル取得格納部ＣＢ_βの役割は、二次元の入力電圧が１サンプリング周期内で独立・安定し、２つの子次元が同時実行をするように確保し、かつパイプライン式変換を形成することにある。

【0075】

第二番目のＬＡＤ＃_βの主な部分は、第二番目の対数チェーン同時実行部ＬＢＸＱ_βであり、第二番目の対数式抵抗チェーンＲ'_Ｔ〜Ｒ'_１は、電位点Ｖ_ＰとＶ'_Ｔ−１〜Ｖ'_０を形成し、Ｖ_Ｐを除去した後、Ｖ'_Ｔ−１〜Ｖ'_０は第二番目の対数式参考電位点になる。Ｖ'_Ｔ−１〜Ｖ'_１を第二番目のコンパレータＣ'_Ｔ−１〜Ｃ'_１の所定の逆相端に接続し、第二番目の比較電圧Ｕ_βＺを各第二番目のコンパレータの同相端に接続することにより、第二番目の比較値Ｉ'_Ｔ−１〜Ｉ'_１を獲得し、かつそれを第二番目のエンコーダーＢＭ'で符号化することにより、第二番目の対数比率デジタル出力信号Ｄ'_ｔ−１〜Ｄ'_０を得る。ＬＡＤ＃_αとＬＡＤ＃_βは共に、ｑ＋ｔビット対数比率デジタル信号変換を行う。ここにおいて、Ｄ_ｑ−１〜Ｄ_０は高電位であり、Ｄ'_ｔ−１〜Ｄ'_０は低電位である。

【0076】

信号雑音比と信号ダイナミックレンジ値を向上させるため、対数比率の抵抗チェーンを採用することにより、２つの子次元ＬＡＤ＃_αとＬＡＤ＃_βの抵抗チェーンが対数比率設計を採用するようにする。以下、第一番目と第二番目の抵抗チェーンのデジタル化設計を分析する。

【0077】

第一番目の抵抗チェーンの対数化設計：ＬＡＤ＃_αの抵抗チェーンの抵抗値は定値であるので、チェーン電流Ｉ_αも定値である。これにより、基準電位Ｖ_θはセンサーの有効検出値の最小値に等しくなり、基準抵抗Ｒ_θ＝Ｖ_θ／Ｉ_αになり、Ｒ_Ａ／Ｒ_θ＝η−１になる。Ｒ_Ａは存在しない仮設の最小抵抗である。第一番目のチェーン抵抗はいずれも、Ｒ_Ａを起点とするとともに大比率η^Ｔに従って逓増するので、大比率抵抗チェーンといい、かつ各抵抗はＲ_１＝Ｒ_Ａ＊η^Ｔ、Ｒ_２＝Ｒ_Ａ＊η^２＊Ｔ、・・・、Ｒ_Ｑ−３＝Ｒ_Ａ＊η^{（Ｑ−３）＊Ｔ}、Ｒ_Ｑ−２＝Ｒ_Ａ＊η^{（Ｑ−２）＊Ｔ}、Ｒ_Ｑ−１＝Ｒ_Ａ＊η^{（Ｑ−１）＊Ｔ}である。大比率抵抗チェーンＲ_θ〜Ｒ_Ｑによって生成された大比率電位チェーン（Ｖ_ｊ＋１／Ｖ_ｊ＝η^Ｔ）はそれぞれ、ゼロ電位、Ｖ_θ、Ｖ_１＝Ｖ_θ＊η^Ｔ、Ｖ_２＝Ｖ_θ＊η^２＊Ｔ、Ｖ_３＝Ｖ_θ＊η^３＊Ｔ、・・・、Ｖ_Ｑ−２＝Ｖ_θ＊η^{（Ｑ−２）＊Ｔ}、Ｖ_Ｑ−１＝Ｖ_θ＊η^{（Ｑ−１）＊Ｔ}、Ｖ_Ｑ＝Ｖ_θ＊η^Ｑ＊Ｔ＝Ｖ_Ｐである。Ｖ_Ｑ＝Ｖ_Ｐを除去すると、Ｑ個の参考電位点（量子化点ともいう）Ｖ_θ、Ｖ_１、・・・、Ｖ_Ｑ−１が形成される。Ｖ_θより小さい区域がセンサー検出不可能区域であるので、（Ｖ_１〜Ｖ_θ〜０）はＶ_θを量子化点とし、（Ｖ_１〜Ｖ_θ〜０）→Ｖ_θに示す。他の量子化点の量子化区間は（Ｖ_２〜Ｖ_１]→Ｖ_１、（Ｖ_３〜Ｖ_２]→Ｖ_２、・・・、（Ｖ_Ｑ−１〜Ｖ_Ｑ−２]→Ｖ_Ｑ−２、（Ｖ_Ｑ〜Ｖ_Ｑ−１]→Ｖ_Ｑ−１である。第一番目の量子化点が大比率η^Ｔによって得た粗略型量子化点であるので、第一番目の量子化点の間に小比率ηによって得たＴ個の精細型量子化点を挿入する。

【0078】

第二番目の抵抗チェーンの対数化設計：ＬＡＤ＃_βの抵抗チェーンはＴ＝２^ｔ個の抵抗Ｒ'_１〜Ｒ'_Ｔを有する。第一番目において得た小数電圧はＵ_ＸＧ＝Ｕ_αＺ−Ｖ_Ｇであり、Ｕ_ＸＧの変化範囲は（０〜ΔＶ_Ｇ）である。ΔＶ_Ｇ＝（Ｖ_{（Ｇ＋１）}−Ｖ_Ｇ）であり、Ｖ_Ｇ＝Ｖ_θ＊η^Ｇ＊Ｔであり、Ｖ_{（Ｇ＋１）}＝Ｖ_θ＊η^{（Ｇ＋１）＊Ｔ}であり、ΔＶ_Ｇは第一番目の電位Ｖ_Ｇの量子化間隔である。理論的にはＶ_Ｇ〜Ｖ_{（Ｇ＋１）}の間に第二番目中のＴ個の精細量子化点を挿入する。Ｖ_Ｇ〜Ｖ_{（Ｇ＋１）}の精細量子化点は、Ｖ''_０＝Ｖ_Ｇ＝Ｖ_θ＊η^Ｇ＊Ｔ、Ｖ''_１＝Ｖ_Ｇ＊η^１、Ｖ''_２＝Ｖ_Ｇ＊η^２、Ｖ''_３＝Ｖ_Ｇ＊η^３、・・・、Ｖ''_Ｔ−２＝Ｖ_Ｇ＊η^{（Ｔ−２）}、Ｖ''_Ｔ−１＝Ｖ_Ｇ＊η^{（Ｔ−１）}であり、かつそれらは比率ηにより同比率に増加する。（Ｖ''_Ｔ＝Ｖ_Ｇ＊η^Ｔ＝Ｖ_Ｇ＋１は第一番目中の次の次元の量子化点あり、挿入点から除去されている）。これは、第二番目の抵抗チェーンが同比率関係ηを満たし、かつ１係数を掛けるとき、小数電圧の対数変換を実現することができることを説明する。実際の第二番目の変更は精細量子化点をＶ_Ｇ〜Ｖ_{（Ｇ＋１）}中に挿入せず、第一番目の小数電圧Ｕ_ＸＧを取得する。Ｕ_ＸＧの変化範囲は（０〜ΔＶ_Ｇ）であるが、所定の増幅器Ｆ_Ｇによって増幅された後、第一番目の小数電圧Ｕ_ＸＧは第一番目の演算点電圧Ｕ_ｙＧに増幅される。この場合、増幅器Ｆ_Ｇの増幅倍数はＶ_Ｐ／ΔＶ_Ｇであり、Ｕ_ｙＧ＝Ｕ_ＸＧ＊Ｖ_Ｐ／ΔＶ_Ｇであり、電圧の変換範囲は第二番目の最大満量範囲０〜Ｖ_ｐまで拡大される。サンプル取得格納部ＣＢ_βがサンプリングを行った後、演算点電圧Ｕ_ｙＧは第二番目の比較電圧Ｕ_βＺになる。第二番目の抵抗チェーン中の構造は、対数比率量子化点に対しては重要な一環である。第二番目の抵抗チェーンにおいて、Ｒ_Ｂは任意に設定した仮設抵抗である。Ｔ個のチェーン抵抗が比率ηに従って同比率に逓増することにより、Ｒ'_１＝Ｒ_Ｂ＊η^１、Ｒ'_２＝Ｒ_Ｂ＊η^２、Ｒ'_３＝Ｒ_Ｂ＊η^３、・・・、Ｒ'_Ｔ−２＝Ｒ_Ｂ＊η^{（Ｔ−２）}、Ｒ'_Ｔ−１＝Ｒ_Ｂ＊η^{（Ｔ−１）}、Ｒ'_Ｔ＝Ｒ_Ｂ＊η^Ｔになる。自然に形成され、かつ比率ηに従って同比率に逓増するＴ個の電位量子化点は、０、Ｖ'_１＝Ｖ_Ｂ＊η^１、Ｖ'_２＝Ｖ_Ｂ＊η^２、Ｖ'_３＝Ｖ_Ｂ＊η^３、・・・、Ｖ'_Ｔ−２＝Ｖ_Ｂ＊η^Ｔ−２、Ｖ'_Ｔ−１＝Ｖ_Ｂ＊η^Ｔ−１であり、それらの量子化区間は、（Ｖ'_１〜０]→０、（Ｖ'_２〜Ｖ'_１]→Ｖ'_１、（Ｖ'_３〜Ｖ'_２]→Ｖ'_２、・・・、（Ｖ'_Ｔ−１〜Ｖ'_Ｔ−２]→Ｖ'_Ｔ−２、（Ｖ'_Ｔ〜Ｖ'_Ｔ−１]→Ｖ'_Ｔ−１であり、Ｖ'_Ｔ＝Ｖ_Ｐはそれらの量子化点から除去される。

【0079】

上述したことにより、前記二次元対数チェーンＡＤＣは、アナログ信号を対数式デジタル信号に変換する。信号雑音比は図１．３の曲線３で示し、該信号雑音比は定値である。その状況において、基準抵抗Ｒ_θを調整抵抗Ｒ^＊_θに調節することにより、Ｒ^＊_θ＝Ｒ_θ〜Ｒ_θ／１５になり、かつＲ^＊_θ＝検出器の最小有効信号になるので、調整抵抗Ｒ^＊_θを低減することができる。これにより、信号雑音比曲線は小信号の端で降下し、そのダイナミックレンジは増加する。そのときの信号雑音比は図１．３の曲線４で示す。

【0080】

実施例５．１−−二次元対数チェーンＤＡＣ。該ＤＡＣの抵抗チェーンと参考電位チェーンはいずれも対数関係になっている。受信した対数比率デジタル信号において、高ビットはＤ_ｑ−１〜Ｄ_０であり、低ビットはＤ'_ｔ−１〜Ｄ'_０である。高ビットＤ_ｑ−１〜Ｄ_０を所定の第一番目の多電気路線スイッチ制御端ｄ_ｑ−１〜ｄ_０に送信して、第一番目の電位Ｖ_Ｇを獲得し、低ビットＤ'_ｔ−１〜Ｄ'_０を所定の第二番目の多電気路線スイッチ制御端ｄ'_ｔ−１〜ｄ'_０に送信して、第二番目の点電位Ｖ'_Ｂを獲得することにより、ｂは（０〜Ｔ−１）中のいずれかの１つの点に等しくなる。Ｖ'_ｂは第二番目の第ｂ次元参考電位点といい、そのうちでオンされた電位点は第二番目の点電位Ｖ'_Ｂという。本実施例は無損失スイッチを採用する。

【0081】

ＬＤＡ＃_βは、ＤＺＬ_β、ＪＤＷＫＧ'及びΣ_βＵを含む。ＤＺＬ_βは第二番目の対数抵抗チェーンであり、かつ第二番目の対数式抵抗チェーンＲ'_Ｔ〜Ｒ'_１と、第二番目の対数式参考電位点Ｖ'_Ｔ−１〜Ｖ'_０とを含む。第二番目の抵抗チェーンの対数化設計は実施例４．１と同様である。

【0082】

第二番目の抵抗チェーンは、Ｔ個の参考電位点Ｖ'_Ｔ−１、Ｖ'_Ｔ−２、・・・、Ｖ'_１、Ｖ'_０を形成し、その量子化区間は、（Ｖ'_１〜０]→Ｖ'_０、（Ｖ'_２〜Ｖ'_１]→Ｖ'_１、（Ｖ'_３〜Ｖ'_２]→Ｖ'_２、・・・、（Ｖ'_Ｔ−１〜Ｖ'_Ｔ−２]→Ｖ'_Ｔ−２、（Ｖ'_Ｔ〜Ｖ'_Ｔ−１]→Ｖ'_Ｔ−１である。可知Ｖ'_ｂの量子化間隔又は次元差は、ΔＶ'_ｂ＝（Ｖ'_ｂ＋１−Ｖ'_ｂ）である。第二番目の点電位スイッチＪＤＷＫＧ'の制御端ｄ'_ｔ−１〜ｄ'_０は、低ビットデジタル信号Ｄ'_ｔ−１〜Ｄ'_０を受信した後、第二番目のスイッチ点Ｓ'_Ｔ−１〜Ｓ'_０のうち１つの選択開通端Ｓ'_ｂを選択し、かつこの選択開通端をＳ'_Ｂに表記する。該選択開通端Ｓ'_Ｂに対応する電位点Ｖ'_ｂは第二番目の点電位Ｖ_βＢであり、第二番目の点電位Ｖ_βＢはＴ個の電位点Ｖ'_０、Ｖ'_１、・・・、Ｖ'_Ｔ−２、Ｖ'_Ｔ−１の範囲内で変化し、各点の量子化区間はそれぞれ（Ｖ'_１〜Ｖ'_０]→Ｖ'_０、（Ｖ'_２〜Ｖ'_１]→Ｖ'_１、（Ｖ'_３〜Ｖ'_２]→Ｖ'_２、・・・、（Ｖ'_Ｔ−１〜Ｖ'_Ｔ−２]→Ｖ'_Ｔ−２、（Ｖ'_Ｔ〜Ｖ'_Ｔ−１]→Ｖ'_Ｔ−１である。したがって、第二番目の点電位Ｖ_βＢに対応するアナログ電圧の変化範囲は０〜Ｖ_Ｐになる。

【0083】

ＬＤＡ＃_αは、ＤＺＬ_α、ＳＪＱＨ、ＪＤＷＫＧ及びΣ_ＡＵを含む。ＤＺＬ_αは第一番目の対数抵抗チェーンであり、第一番目の対数式抵抗チェーンＲ_Ｑ〜Ｒ_１及びＲ_θと、第一番目の対数式参考電位点Ｖ_Ｑ−１〜Ｖ_θを含む。第一番目の抵抗チェーンの対数化設計は実施例４．１と同様である。上述したことにより、ｇは０〜（Ｑ−１）中のいずれかの１つの点に等しくなる。各最初電位点Ｖ_ｇに合計計算機Σ_ｇ、縮小器Ψ_ｇ及びスイッチ点Ｓ_ｇを接続させることにより、ｇ側回路を構成する。電位点Ｖ_ｇと電位点Ｖ_ｇ＋１の電圧を電位点Ｖ_ｇ次元差ΔＶ_ｇといい、この三者の間の関係はΔＶ_ｇ＝Ｖ_ｇ＋１−Ｖ_ｇである。

【0084】

第二番目の点電位Ｖ_βＢと第一番目の電位Ｖ_Ｇとを加えるとき、第二番目の点電位Ｖ_βＢは点電位Ｖ_Ｇの小数電圧として現れる。第二番目の点電位Ｖ_βＨに対応するアナログ電圧の変化範囲が０〜Ｖ_Ｐであるので、電圧の変化範囲が０〜ΔＶ_Ｇになることが好ましい。つまり、第ｇ次元電位に応じて、Ｖ_βＢの変化範囲を０〜Ｖ_Ｐから０〜ΔＶ_ｇに縮小することが好ましいので、縮小器Ψ_ｇを採用して縮小処理を行う。また、各次元のΔＶ_ｇが互いに異なり、かつ同比率に変化するので、各次元の縮小器Ψ_ｇ（Ψは大文字である）の縮小比率ψ_ｇ（ψは小文字である）も同比率に変化し、ψ_ｇ＝ΔＶ_ｇ／Ｖ_Ｐになり、かつ第二番目の点電位Ｖ_βＢは縮小値Ｖ_Ψｇに縮小される。縮小計算式Ｖ_Ψｇ＝Ｖ_βＢ＊ψ_ｇ＝Ｖ_βＢ＊ΔＶ_ｇ／Ｖ_Ｐにより、電圧変化範囲はＶ_βＢの０〜Ｖ_ＰからＶ_Ψｇの０〜ΔＶ_ｇに縮小される。縮小電圧Ｖ_Ψｇは第一番目の参考電位点Ｖ_Ｑ−１〜Ｖ_θのうちの第ｇ次元の小数電圧であり、オンされることを待つ。第一番目の参考電位Ｖ_ｇを粗略アナログ値にし、対応する縮小電圧Ｖ_Ψｇを精細アナログ値であるＶ_ｇの小数電圧にする。Ｖ_ｇとＶ_Ψｇを合計計算機Σ_ｇで加えることにより、第一番目の粗略アナログ値Ｖ_ｇと第二番目の精細アナログ値Ｖ_Ψｇとの合計を獲得し、該合計を参考電位合計値Ｖ_Σｇという。第一番目の各参考電位Ｖ_ｇはいずれも、出力する１つの参考電位合計値Ｖ_Σｇを含む。第一番目の電位スイッチＪＤＷＫＧの制御端ｄ_ｑ−１〜ｄ_０は高ビットデジタル信号Ｄ_ｑ−１〜Ｄ_０を受信するとき、第一番目の選択開通点Ｓ_Ｇを確定する。所定の参考電位合計値Ｖ_Σｇを点電位合計値Ｕ_ΣＧとして集合器Σ_αＵに送信する。集合器Σ_αＵは唯一の点電位合計値Ｕ_ΣＧのみを受信するとともに、それをデジタルアナログ変換値Ｕ_αβとして出力する。それにより、二次元対数チェーンＤＡＣ変換が済む。

【0085】

しかし、反対数を求めるときにも対数チェーンを使う訳は、対数チェーンから入力されたアナログ信号はデジタル信号に変更され、このデジタル信号は同じ構造を有する対数チェーンからそのまま出力されることにより、自然的に元々のアナログ信号に還元されるからである。例えば、Ｕ_αｙ＝Ｖ'_３は対数チェーンＡＤによりＤ_２Ｄ_１Ｄ_０＝０００とＤ'_３Ｄ'_２Ｄ'_１Ｄ'_０＝００１１に変更され、Ｄ_２Ｄ_１Ｄ_０とＤ'_３Ｄ'_２Ｄ'_１Ｄ'_０は対数チェーンＤＡによって元々のＶ'_３に還元されることができる。すなわち、対数−反対数の逆処理はＡＤ−ＤＡの逆処理により行うことができる。

【0086】

実施例５．２−−半次元量子化点の二次元対数チェーンＤＡＣ。このＤＡＣの基本原理と実施例５．１の基本原理とが同様である。相違点は、参考電位点の設定に対して半次元化処理を行うことにある。理論分析において説明した半次元量子化点（００１０段落を参考）をそのＤＡＣの参考電位点に採用するとき、すべての参考電位点が半次元上昇するので、それらの参考点を半次元参考点といい、かつすべての抵抗は半次元上昇するので、それらの抵抗を半次元抵抗という。第一番目の半次元参考点をＵ_ｇに示し、第一番目の半次元抵抗をＰ_ｇに示し、第二番目の半次元参考点をＵ'_ｂに示し、第二番目の半次元抵抗をＰ'_ｂに示す。それらと元抵抗チェーンとの対応関係は、Ｕ_ｇ→Ｖ_ｇ、Ｐ_ｇ→Ｒ_ｇ、Ｕ'_ｂ→Ｖ'_ｂ、Ｐ'_ｂ→Ｒ'_ｂである。半次元とは、参考電位点が現有の基準から半次元上昇することを意味し、その計算方法は次のとおりである。

【0087】

すべての参考電位点が半次元上昇するとき、第一番目の半次元参考点はＵ_ｇ＝（Ｖ_ｇ＋Ｖ_ｇ＊η）／２に変化し、第一番目の半次元抵抗はＰ_ｇ＝（Ｒ_ｇ＋Ｒ_ｇ＊η）／２に変化し、第二番目の半次元参考点はＵ'_ｂ＝（Ｖ'_ｂ＋Ｖ'_ｂ＊η）／２に変化し、第二番目の半次元抵抗Ｐ'_ｂ＝（Ｒ'_ｂ＋Ｒ'_ｂ＊η）／２に変化する。これにより、すべての参考電位と抵抗が半次元上昇する。

【0088】

二次元対数チェーンＤＡＣは、半次元化されるとき、半次元量子化点の二次元対数チェーンＤＡＣになる。参考電位点が半次元化されるとき、量子化間隔は元の半分になる。それにより、量子化誤差を元の１／４まで低減し、[Ｓ_ｊ／Ｎ_ｊ]_ｄＢを１０ ｌｏｇ４＝６．０２ｄＢに上昇させることができる。

【0089】

実施例６．１−−デジタル対数変換器。
まずは、実施例４．１において説明した二次元で合計Ｎビットである対数チェーンＡＤＣにより、１つの線形アナログ信号をＮビット対数比率デジタル信号に変換し、つぎはＮビットの線形ＤＡＣにより、このデジタル信号を出力アナログ信号に変換する。該出力アナログ信号は対数比率のアナログ信号である。

【0090】

実施例６．２−−デジタル逆対数変換器。
まずは、Ｎビットの線形チェーンＡＤＣにより、１つの対数比率アナログ信号をＮビット対数比率デジタル信号に変換し、次はＮビット二次元対数チェーンＤＡＣにより、このデジタル信号を出力アナログ信号に変換する。該出力アナログ信号は線形アナログ信号である。Ｎビット二次元対数チェーンＤＡＣは実施例５．１で説明したことと同様である。

【0091】

実施例７．１−−三次元以上の対数チェーンＡＤＣ。この対数チェーンＡＤＣと二次元対数チェーンＡＤＣの原理が同様である。相違点は、この実施例において、第二番目を最後点にし、かつ第一番目の構造と同様な１つ又は複数の中間点、例えば第二番、第三番、第四番などを増設することにある。

【0092】

実施例７．２−−三次元以上の対数チェーンＤＡＣ。この対数チェーンＡＤＣと二次元対数チェーンＤＡＣの原理が同様である。相違点は、この実施例において、新増番と第二番目が同様であり、かつ抵抗チェーン、点電位スイッチ及び対応する縮小器組を含むことにある。複数の新増番を含む場合も同様である。

【図面の簡単な説明】

【0093】

図１．１は、臨界点作動型スイッチを示す図である。図面において、符号λｇは第λ番目の第ｇ次元を示し、四角形のＳ_λｇは第λ番目の第ｇ次元臨界点作動型スイッチであり、Ｖ_λｇは第λ番目の第ｇ次元信号点であり、Ｉ_λｇは第λ番目の第ｇ次元制御値であり、Ｉ_{λ（ｇ＋１）}は第λ番目の第ｇ＋１階制御値であり、Ｓ_λは第λ番目のスイッチバスである。Ｖ_λＧは第λ番目のバス電位である。

【0094】

図１．２．１は、Ｓ_λｇ１類無損失スイッチの原理を示す図である。図面において、Ａ_λｇはフォロー部であり、Ｖ_λｇ、Ｉ_λｇ、Ｉ_{λ（ｇ＋１）}、Ｓ_λ、Ｖ_λＧは図１．１のことと同様である。ＶＴ１とＶＴ３はＮＰＮ型ダイナトロンであり、ＶＴ０とＶＴ２はＰＮＰ型ダイナトロンであり、＋Ｖ_Ｐは電源正極であり、−Ｖ_Ｎは電源負極である。点線フレーム内の回路はＳ_λｇ１類無損失臨界点作動型スイッチを構成する。

【0095】

図１．２．２は、Ｓ_λｇ２類無損失スイッチの原理を示す図である。図面において、Ａ_λｇ、Ｖ_λｇ、Ｉ_λｇ、Ｉ_{λ（ｇ＋１）}、Ｓ_λ、＋Ｖ_Ｐ、−Ｖ_Ｎと図１．２．１のこととは同様である。ＶＴ４〜ＶＴ９はＮＰＮ型ダイナトロンであり、Ｖ_５ＣとＶ_８ＣはＶＴ５とＶＴ８のドレイン電位であり、Ｒ_λは抵抗である。点線フレーム内の回路は、Ｓ_λｇ２類無損失臨界点作動型スイッチを構成する。

【0096】

図１．２．３は、Ｓ_λｇ３類広義の無損失スイッの原理を示す図である。図面において、ＫＳ１とＫＳ３は高電位オン型電源スイッチであり、ＫＳ０とＫＳ２は低電位オン型電源スイッチである。

【0097】

図１．２．４は、ｑビット多電気路線スイッチの原理を示す図である。図面において、Ｓ_λ０〜Ｓ_{λ（Ｑ−１）}は第λ番目の０階〜（Ｑ−１）階の臨界点作動型スイッチであり、実線フレームＬＪＫＧＺ_λは第λ番目の臨界点作動型スイッチ組を示す。Ｖ_λ０〜Ｖ_{λ（Ｑ−１）}は第λ番目の０階〜（Ｑ−１）階の入力端電位であり、Ｉ_λ０〜Ｉ_λＱは第λ番目の０階〜（Ｑ−１）階の制御ワードであり、ｄ_λ０〜ｄ_{λ（ｑ−１）}は第λ番目の多電気路線スイッチの制御端である。ＪＭ_λはデコーダーであり、点線フレームＤＬＫＧ_λは多電気路線スイッチである。

【0098】

理論分析部分において、図１．３と、図１．４と、図１．５とを参照する。
図１．３は、Ａ圧縮比、μ圧縮比及び対数圧縮比の７ビット圧縮増幅符号の信号雑音比を示す曲線図である。図面において、Ａ圧縮比信号雑音比を示す曲線は１であり、μ圧縮比信号雑音比を示す曲線は２であり、定値の信号雑音比の対数圧縮比信号雑音比を示す曲線は３であり、変化信号雑音比の対数圧縮比信号雑音比を示す曲線は４である。

【0099】

図１．４は、ｑビット全同時実行式ＡＤＣを示す図である。Ｑ＝２^ｑになるようにする。Ｑは量子化次元であり、Ｖ_θは基準電位点であり、Ｖ_１は開始電位点であり、Ｖ_θはＶ_０である。Ｖ_０が重要な点であるので、他の点と区別するため、それをＶ_θに示す。同様に、Ｒ_θは基準抵抗であり、Ｒ_１は開始抵抗である。電位参考点はＶ_θ、Ｖ_１〜Ｖ_Ｑ−１であり、抵抗Ｒ_θ〜Ｒ_Ｑの値によって決められる。抵抗Ｒ_θ〜Ｒ_Ｑの値は、実施の需要に応じて設定することができる。アナログ入力信号はｕであり、Ｃ_１〜Ｃ_Ｑ−１はコンパレータであり、ＢＭＱはエンコーダーである。Ｙ_０〜Ｙ_Ｑ−１の合計Ｑ種の状態をｑビットの二進数Ｄ_０〜Ｄ_ｑ−１に符号化する。回路中の通用符号、例えば電源正極Ｖ_Ｐ、ゼロ電位などについて、以下の図面の説明では再び説明しない。

【0100】

図１．５は、圧縮特性を示す局部図である。Ｖ軸のＶ_θとＶ_Ｐとの間に同比率Ｖ_ｊ＋１／Ｖ_ｊ＝ηの間隔で合計Ｑ−１個の量子化点Ｖ_Ａ、Ｖ_２、・・・、Ｖ_Ｑ−１を挿入する。Ｖ_θ及びＶ_Ｑ＝Ｖ_Ｐであり、Ｑ＋１個の量子化点により、Ｖ_θとＶ_Ｐとの間がＱ個に分けられ、Ｑ個の折れ線が形成される。Ｙ軸に等間隔でＱ＋１個の座標点（ｙ_０〜ｙ_Ｑ）を形成する。それはデジタル量であるか、或いは等間隔のアナログ量であり、かつＱ個の折れ線が形成される。それにより、圧縮曲線中のＶとｙの対応関係は、（Ｖ_１〜Ｖ_θ〜０）→ｙ_０、（Ｖ_２〜Ｖ_１）→ｙ_１、（Ｖ_３〜Ｖ_２）→ｙ_２、・・・、（Ｖ_Ｑ〜Ｖ_Ｑ−１）→ｙ_Ｑ−１、Ｖ_Ｑ→ｙ_Ｑになる。ｙ_０＋とｙ_０−が原点で重なることにより、正負各Ｑ個は２＊Ｑ−１個に合併される。

【0101】

参照を便利にするため、以下の説明において実施例中の符号と図面中の符号とが互いに対応するようにする。また、図面の各説明と各実施例とが互いに対応するようにし、両者を対照しながら説明をする。１つの符号について一度釈明した後、この符号に対する新釈明が出るまで、この釈明をそのまま使う。図面中のすべての符号λｇを第λ番目の第ｇ次元という。

【0102】

図２．１は、ｍ番＊３ビット同抵抗式対数ＡＤＣの原理を示す図である。本説明においてλで図面中のα、β、γ及びｍを示す。ｕ_αｙは原始入力交流信号であり、ＱＺＤＬは前置回路である。ＡＤ＃_λは、ＡＤＣの第λ番目のＡ／Ｄ変換子モジュール、すべての子モジュールＡＤ＃_α〜ＡＤ＃_ｍを示すことができる。ＡＤ＃_ｍには臨界点作動型スイッチ組ＬＪＫＧＺ_ｍを設ける必要がなく、Ｕ_λｙは第λ番目の入力電圧である。Ｒ_λ８〜Ｒ_λ０は第λ番目の分圧抵抗チェーンであり、Ｖ_λ７〜Ｖ_λ０は第λ番目の電位参考点であり、Ｃ_λ７〜Ｃ_λ１は第λ番目のコンパレータであり、Ｉ^*_λ７〜Ｉ^*_λ１は第λ番目の比較値であり、Ｉ_λ８は定値0であり、Ｉ_λ０は定値1であり、Ｄ_λ２〜Ｄ_λ０は第λ番目のデジタル出力値である。Ｖ_ｐは電源正極であり、Ｓ_λ７〜Ｓ_λ０は第λ番目の臨界点作動型スイッチの開閉点である。Ｓ_λ７〜Ｓ_λ０と制御値Ｉ_λ８〜Ｉ_λ０とを囲んだ実線フレームＬＪＫＧＺ_λは、臨界点作動型スイッチ組である（Ｉ_λ８〜Ｉ_λ０は制御値であり、Ｉ^*_λｇとＩ_λｇは導線の導線連結によった同じ値であり、以下のＩ_ｇとＩ^*_ｇもそのとおりである）。Ｓ_λは第λ番目の級電位スイッチバスであり、Ｖ'_λＧは第λ番目の準級電位であり、Ｖ_λＧは第λ番目の級電位（Ｖ_λＧは図示せず）であり、Ｖ_λ０は最小電位であり、Σ'_λは第λ番目のベッドフォーム合計計算機であり、Σ_λは第λ番目の小数合計計算機であり、Ｕ_λＺは第λ番比較電圧であり、ＣＢ_λは第λ番目のサンプル取得格納部であり、Ｕ^*_λｙは見本採取保存電圧であり、Ｕ_λＸは第λ番目の小数電圧であり、ＦＤ_λは第λ番目の小数電圧増幅器である。Ｕ_μｙは、小数電圧Ｕ_λＸの増幅値であり、第二番目のＡＤ＃_μの入力電圧になる。空心三角形は電圧フォロー部である。

【0103】

図２．２は、前置回路ＱＺＤＬを示すフレーム図である。図面において、原始入力交流信号はＵ_αｙであり、サンプル取得格納部はＣＢであり、交流見本採取信号はｕ_ｇであり、正負判別器はＺＦＰ_Ｘであり、正入力電圧はＵ_ｇであり、極性保存器はＤ_Ｘであり、アナログ対数圧縮比モジュールはＬＯＧであり、第α番目の入力電圧はＵ_αｙである。

【0104】

図２．３は、信号正負判別器の原理を示す図である。図面において、点線フレームＺＦＰは信号正負判別器であり、ｕ_ｇ、Ｕ_ｇ、Ｄ_Ｘは上記のとおりである。演算増幅器ＹＦは、正負判別器ＹＦ_Ａ及び逆相器ＹＦ_Ｂと、逆相器入力抵抗及びフィードバック抵抗Ｒ_Ｃ５及びＲ_Ｃ６と、逆相スイッチＳ_Ｘとを含む。

【0105】

図３．１は、ｍ番＊３ビット同抵抗式対数ＤＡＣの原理を示す図である。前の図面において、既に説明したことは、Ｖ_λＧ、Ｖ'_λＧ、Ｒ_λ８〜Ｒ_λ０、Ｖ_λ７〜Ｖ_λ０、Ｉ_λ８〜Ｖ_λ０、Ｓ_λ、ＣＢ_λ、ＧＳ、ＬＪＫＧＺ_λ、多電気路線スイッチＤＬＫＧ_λ、点電位スイッチＪＤＷＫＧ_λである。以下の符号について新たに説明する。ＤＡ＃_λは第λ子次元対数ＤＡＣであり、実線フレームＪＭ_αは第α番目のデコーダーであり、ｄ_α２〜ｄ_α０はＪＭ_αの入力端である。解読により得た制御値Ｉ_α７〜Ｉ_α１により、点電位選択開通点Ｓ_αＧを確定し、ＪＭ_α＋ＬＪＫＧＺ_α＝ＤＬＫＧ_αを得る。したがって、ｄ_α２〜ｄ_α０はＪＭ_αの入力端になるとともに、多電気路線スイッチＤＬＫＧ_αの制御端になる。Ψ_λは第λ番目の縮小器であり、Ｖ_λΨは第λ番目のアナログ出力信号電圧であり、この電圧を出力電圧Ｖ_λΨと略称する。Σ_Ψは総合計計算機であり、Ｖ_Ψは総出力アナログ電圧である。

【0106】

図３．２．１は、三角形ＧＳで電圧フォロー部を示す図である。出力電圧と入力電圧とは等しく、かつＵ_Ｘ２を採用することにより、負荷能力を向上させることができる。本考案のすべての図面において、三角形が電圧フォロー部を示しているが、その構造が簡単であるので、ＧＳを付けなくてもよい。

【0107】

図３．２．２は、比例縮小器Ψ_Ｘを示す図である。Ψは縮小器を示す符号であり（Ψは大文字である）、下付き符号Ｘは通用符号である。比例縮小でψ_Ｘを示す（ψは小文字である）。入力信号はＵ_Ｘ１と出力信号Ｕ_Ｘ２と比例縮小ψ_Ｘとの間の関係は、Ｕ_Ｘ２＝Ｕ_Ｘ１／ψ_Ｘである。

【0108】

図３．２．３は、比例縮小器Ψ_Ｘの原理を示す図である。図面において、オペアンプＧＳは図３．２．１の電圧フォロー部であり、Ｒ_Ｘ１とＲ_Ｘ２は分圧回路を構成する。電圧フォロー部ＧＳは同相端を入力端にし、仮定切断状態になっているので、電流がゼロだとみなすことができる。すなわち、Ｒ_Ｘ１の電流とＲ_Ｘ２の電流とが同様であるので、得た分圧関係はＵ_Ｘ２＝Ｕ_Ｘ１＊Ｒ_Ｘ２／（Ｒ_Ｘ１＋Ｒ_Ｘ２）である。それにより、ψ_Ｘ＝（Ｒ_Ｘ１＋Ｒ_Ｘ２）／Ｒ_Ｘ２になり、Ｕ_Ｘ２＝Ｕ_Ｘ１／ψ_Ｘになる。

【0109】

図４は、二次元対数チェーンＡＤＣの原理を示す図である。該ＡＤＣの抵抗チェーンと参考電位チェーンはいずれも対数関係になっているので、対数チェーンＡＤＣという。対数チェーンＡＤＣは、符号ＬＡＤ＃＃に示し、かつ２つの子次元ＬＡＤ＃_αとＬＡＤ＃_βを含む。ＬＡＤ＃_αは第一番目の対数チェーン子ＡＤＣであり、ＬＡＤ＃_βは第二番目の対数チェーン子ＡＤＣである。図４において、第二番目、すなわち第β番目の符号は引用符'で表記する。引用符'が付いていないことは第一番目、すなわち第α番目を示すことである。

【0110】

ＬＡＤ＃_αは、ＬＢＸＱ_αと、ＪＤＷＫＧと、ＱＨＦＤとを含む。ＬＢＸＱ_αは第一番目の対数チェーン同時実行部であり、第一番目の対数式抵抗チェーンＲ_Ｑ〜Ｒ_１及びＲ_θと、第一番目の対数式参考電位点Ｖ_Ｑ−１〜Ｖ_θと、第一番目のコンパレータＣ_Ｑ−１〜Ｃ_１と、第一番目の比較値Ｉ_Ｑ−１〜Ｉ_１と、第一番目のエンコーダーＢＭと、第一番目の対数比率デジタル出力信号Ｄ_ｑ−１〜Ｄ_０とを含む。ＱＨＦＤは合計計算増幅演算回路であり、第一番目の合計計算機Σ_Ｑ−１〜Σ_０と、差異電圧Ｕ_{Ｘ（Ｑ−１）}〜Ｕ_Ｘ０と、増幅器Ｆ_Ｑ−１〜Ｆ_０と、演算電圧Ｕ_{ｙ（Ｑ−１）}〜Ｕ_ｙ０と、演算点電圧はＵ_ｙＧとを含む。ＪＤＷＫＧは点電位スイッチであり、スイッチ点Ｓ_{（Ｑ−１）}〜Ｓ_０と、多電気路線スイッチ制御端ｄ_ｑ−１〜ｄ_０と、第一番目の制御値Ｉ_Ｑ−１〜Ｉ_１と、定値０であるＩ_Ｑと、定値１であるＩ_０と、スイッチバスＳ_αと、選択開通点電圧降下Ｖ_ｒとを含む。

【0111】

ＬＡＤ＃_βの主な構成部分は、第二番目の対数チェーン同時実行部ＬＢＸＱ_βであり、第二番目の対数式抵抗チェーンＲ'_Ｔ〜Ｒ'_１を含む。第二番目の対数式参考電位点Ｖ'_Ｔ−１〜Ｖ'_０と第二番目の比較電圧Ｕ_βＺをそれぞれ第二番目のコンパレータＣ'_Ｔ−１〜Ｃ'_１の同相端と逆相端に接続させることにより、第二番目の比較値Ｉ'_Ｔ−１〜Ｉ'_１を獲得する。かつ第二番目のエンコーダーＢＭ'で符号化することにより、第二番目のデジタル出力信号Ｄ'_ｔ−１〜Ｄ'_０を得る。ＬＡＤ＃_βはサンプル取得格納部ＣＢ_βを更に含む。準演算点電圧はＵ'_ｙＧであり、演算点電圧はＵ_ｙＧであり、第二番目の比較電圧はＵ_βＺである。

【0112】

図５は、二次元対数チェーンＤＡＣの原理を示す図である。該ＤＡＣの抵抗チェーンと参考電位チェーンはいずれも対数関係になっているので、対数チェーンＤＡＣという。対数チェーンＤＡＣは、符号ＬＤＡ＃＃に示し、かつ２つの子次元ＬＤＡ＃_αとＬＤＡ＃_βを含む。ＬＤＡ＃_αは第一番目の対数チェーン子ＤＡＣであり、ＬＤＡ＃_βは第二番目の対数チェーン子ＤＡＣである。この図において、第二番目、すなわち第β番目の符号は引用符'で表記する。引用符'が付いていないことは第一番目、すなわち第α番目を示すことである。

【0113】

ＬＤＡ＃_αは、ＤＺＬ_αと、ＳＪＱＨと、ＪＤＷＫＧと、Σ_ＡＵとを含む。ＤＺＬ_αは第一番目の対数抵抗チェーンであり、第一番目の対数式抵抗チェーンＲ_Ｑ〜Ｒ_１と及びＲ_θと、第一番目の対数式参考電位点Ｖ_Ｑ−１〜Ｖ_θとを含む。ＳＪＱＨは縮小合計計算モジュールであり、縮小器Ψ_Ｑ−１〜Ψ_０と、第二番目の点電位縮小値Ｖ_{Ψ（Ｑ−１）}〜Ｖ_Ψ０と、合計計算機Σ_Ｑ−１〜Σ_０と、参考電位合計値Ｖ_{Σ（Ｑ−１）}〜Ｖ_Σ０と、フォロー部ＧＳとを含む。ＪＤＷＫＧは第一番目の電位スイッチであり、第一番目の制御値Ｉ_Ｑ−１〜Ｉ_１と、第一番目が定値０であるＩ_Ｑと、第一番目が定値１であるＩ_０と、第一番目のスイッチバスＳ_{（Ｑ−１）}〜Ｓ_０と、第一番目の多電気路線スイッチ制御端ｄ_ｑ−１〜ｄ_０とを含む。Σ_ＡＵは集合モジュールであり、集合器Σ_αＵと、点電位合計値Ｕ_{Σ（Ｑ−１）}〜Ｕ_Σ０と、アナログ電圧出力値Ｕ_αβとを含む。

【0114】

ＬＤＡ＃_βは、ＤＺＬ_βと、ＪＤＷＫＧ'と、Σ_βＵとを含む。ＤＺＬ_βは第二番目の対数抵抗チェーンであり、第二番目の対数式抵抗チェーンＲ'_Ｔ〜Ｒ'_１と、第二番目の対数式参考電位点Ｖ'_Ｔ−１〜Ｖ'_０とを含む。点電位スイッチＪＤＷＫＧ'は、第二番目の制御値Ｉ'_Ｔ−１〜Ｉ'_１と、第二番目が定値０であるＩ'_Ｔと、第二番目が定値１であるＩ'_０と、第二番目のスイッチ点Ｓ'_{（Ｔ−１）}〜Ｓ'_０と、第二番目の多電気路線スイッチ制御端ｄ'_ｔ−１〜ｄ'_０とを含む。

【図1.1】

【図1.2.1】

【図1.2.2】

【図1.2.3】

【図1.2.4】

【図1.3】

【図1.4】

【図1.5】

【図2.1】

【図2.2】

【図2.3】

【図3.1】

【図3.2.1】

【図3.2.2】

【図3.2.3】

【図4】

【図5】