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特許6073920対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（ｓｔａｇｅ−ｐｏｔｅｎｔｉａｌａｒｃｈｉｔｅｃｔｕｒｅ）
発明の名称 対数コンパンディング比率複数同時実行式超高速ＡＤＣ及びＤＡＣの級電位アーキテクチャ（ｓｔａｇｅ−ｐｏｔｅｎｔｉａｌａｒｃｈｉｔｅｃｔｕｒｅ）
出願人 陳啓星 （識別番号 514161822）
特許公開件数ランキング 30918 位（0件）（共同出願を含む）
特許取得件数ランキング 24983 位（0件）（共同出願を含む）
出願人 羅啓宇 （識別番号 514161833）
特許公開件数ランキング 30918 位（0件）（共同出願を含む）
特許取得件数ランキング 24983 位（0件）（共同出願を含む）
公報番号 特許-6073920
公報発行日 2017年2月1
公報URL https://ipforce.jp/patent-jp-B9-6073920
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