特許 6083269 電源回路及び半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6083269

(24)【登録日】2017年2月3日

(45)【発行日】2017年2月22日

(54)【発明の名称】電源回路及び半導体装置

(51)【国際特許分類】

   G05F 1/56 20060101AFI20170213BHJP

【ＦＩ】

   G05F1/56 310C

【請求項の数】5

【全頁数】13

(21)【出願番号】特願2013-55461(P2013-55461)

(22)【出願日】2013年3月18日

(65)【公開番号】特開2014-182487(P2014-182487A)

(43)【公開日】2014年9月29日

【審査請求日】2015年12月3日

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100090273

【弁理士】

【氏名又は名称】國分 孝悦

(72)【発明者】

【氏名】神谷 和宏

(72)【発明者】

【氏名】吉岡 顕人

【審査官】 麻生 哲朗

(56)【参考文献】

【文献】 特開２００６−０６５８３６（ＪＰ，Ａ）

【文献】 特開２００８−２７６４７７（ＪＰ，Ａ）

【文献】 特開２００８−１７１１７７（ＪＰ，Ａ）

【文献】 特開２０１１−２２９０７３（ＪＰ，Ａ）

【文献】 特開２００８−２８２３１３（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００９／００７９４０６（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１２／００１９２２７（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０５Ｆ １／５６

(57)【特許請求の範囲】

【請求項1】

入力電圧が入力される入力端子と出力電圧が出力される出力端子との間に接続される第１のトランジスタと、
前記出力電圧に応じた電圧と基準電圧との差電圧に基づいて、第１の誤差信号及び第２の誤差信号を生成し、前記第１の誤差信号を前記第１のトランジスタのゲート端子に出力する誤差増幅器と、
前記出力電圧の交流成分に応じた第１電流に基づいた制御信号を前記第１の誤差信号に加算する制御回路と、
前記出力電圧が所定電圧より高いときに、前記第２の誤差信号に基づいて前記第１電流を減少させる調整回路とを有することを特徴とする電源回路。

【請求項2】

前記調整回路は、前記第２の誤差信号に基づいて抵抗値が制御されて、前記第１電流の増減を制御する抵抗部を有することを特徴とする請求項１記載の電源回路。

【請求項3】

前記抵抗部は、
並列に接続された第１の抵抗部と第２の抵抗部とを有し、
前記出力電圧が所定電圧より高いときに第１の抵抗部と第２の抵抗部の両方が活性化され、前記出力電圧が所定電圧以下のときに第１の抵抗部のみが活性化されることを特徴とする請求項２記載の電源回路。

【請求項4】

前記第１の抵抗部は、前記電源回路の動作開始時の前記出力電圧に基づいて抵抗値が制御されることを特徴とする請求項３記載の電源回路。

【請求項5】

負荷と、当該負荷に電力を供給する電源回路とを有し、
前記電源回路は、
入力電圧が入力される入力端子と出力電圧が出力される出力端子との間に接続される第１のトランジスタと、
前記出力電圧に応じた電圧と基準電圧との差電圧に基づいて、第１の誤差信号及び第２の誤差信号を生成し、前記第１の誤差信号を前記第１のトランジスタのゲート端子に出力する誤差増幅器と、
前記出力電圧の交流成分に応じた第１電流に基づいた制御信号を前記第１の誤差信号に加算する制御回路と、
前記出力電圧が所定電圧より高いときに、前記第２の誤差信号に基づいて前記第１電流を減少させる調整回路とを有することを特徴とする半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、電源回路及び半導体装置に関する。

【背景技術】

【0002】

マイクロコントローラやメモリ等に電力を供給する電源回路として使用されるオンチップレギュレータにおいては、低消費電力化や、外付け容量を付けないＣａｐＦｒｅｅ方式（端子削減、外付け部品削減）等の要求がある。しかし、リニアレギュレータは、応答特性が回路の消費電流に依存しており、低消費電力化することでフィードバックループが遅くなり出力電圧の変動に追従しにくくなる。また、容量を付けないことによって出力電圧の変動量が増大する。そのため、リニアレギュレータは、低消費電力化を図りＣａｐＦｒｅｅ方式を採用すると、負荷の変動に対する応答特性が低下し、例えば負荷が急峻に変動すると出力電圧が大きく変化し出力電圧が安定するまでに多大な時間を要する。低消費電力かつＣａｐＦｒｅｅ方式で、安定した電圧を供給できるリニアレギュレータを実現する方法の１つとして、例えば図８に示すようにフィードバックループの他に出力電圧を制御する制御回路を設ける方法が提案されている（例えば、特許文献１参照）。

【0003】

図８は、従来の電源回路（リニアレギュレータ）の構成例を示す図である。図８に示す電源回路は、誤差増幅器（エラーアンプ）１０１、Ｐチャネルトランジスタを用いた出力トランジスタＴＲ１０１、抵抗Ｒ１０１、Ｒ１０２、容量Ｃ１０１、オーバーシュート／アンダーシュート対策回路１０３、及びトランジスタＴＲ１０２、ＴＲ１０３を有する。電源回路の出力端子に負荷１０２が接続されている。また、ＶＲＥＦは図示しない基準電圧回路から供給される一定の基準電圧、ＶＤＤは電源回路の出力電圧、ＶＧＡＴＥは出力トランジスタＴＲ１０１のゲート端子に供給される電圧、ＶＦＢは出力電圧ＶＤＤを直列接続された抵抗Ｒ１０１、Ｒ１０２で分圧して生成される分圧電圧である。

【0004】

図８に示した電源回路において、出力電圧ＶＤＤに応じた分圧電圧ＶＦＢが基準電圧ＶＲＥＦより低くなると、誤差増幅器１０１の出力電圧が低下し、出力トランジスタＴＲ１０１のゲートに供給される電圧ＶＧＡＴＥが低下する。その結果、出力トランジスタＴＲ１０１のオン抵抗が減少し、出力電圧ＶＤＤが上昇する。逆に、出力電圧ＶＤＤに応じた分圧電圧ＶＦＢが基準電圧ＶＲＥＦより高くなると、誤差増幅器１０１の出力電圧が上昇し、出力トランジスタＴＲ１０１のゲートに供給される電圧ＶＧＡＴＥが上昇する。その結果、出力トランジスタＴＲ１０１のオン抵抗が増大し、出力電圧ＶＤＤが低下する。このようにして電源回路は、出力電圧ＶＤＤとして一定の電圧が出力端子から出力されるように制御する。

【0005】

ここで、負荷１０２への負荷電流Ｉｌｄが変動すると、負荷電流Ｉｌｄの変動によって電源回路の出力電圧ＶＤＤが変化する。例えば、図９に示すように、負荷１０２が重くなり負荷電流Ｉｌｄが急峻に増加すると電源回路の出力電圧ＶＤＤが低下してしまう（時刻Ｔ１０１）。また、負荷１０２が軽くなり負荷電流Ｉｌｄが急峻に減少すると電源回路の出力電圧ＶＤＤが上昇してしまう（時刻Ｔ１０２）。このような負荷電流Ｉｌｄの変動による出力電圧の変化を抑制するために、図８に示した電源回路では、オーバーシュート／アンダーシュート対策回路１０３が、出力電圧ＶＤＤをモニターし、出力電圧ＶＤＤの交流成分に応じてトランジスタＴＲ１０２、ＴＲ１０３の制御を行う。

【0006】

オーバーシュート／アンダーシュート対策回路１０３は、出力電圧ＶＤＤのオーバーシュート時にはトランジスタＴＲ１０２をオン状態（導通状態）にして出力電圧ＶＤＤを低下させて変動量を抑える。また、オーバーシュート／アンダーシュート対策回路１０３は、出力電圧ＶＤＤのアンダーシュート時にはトランジスタＴＲ１０３をオン状態（導通状態）にして出力トランジスタＴＲ１０１のゲートに供給される電圧ＶＧＡＴＥを低下させ、出力電圧ＶＤＤの変動量を抑える。このようにして図８に示した電源回路は、負荷電流の急峻な変動による出力電圧ＶＤＤのオーバーシュートやアンダーシュートを低減し、出力電圧ＶＤＤの変動を抑制している。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１０−１９１８８５号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

図８に示した電源回路において、例えば負荷１０２がメモリであると、メモリへのデータの書き込みやメモリからのデータの読み出し等、メモリがアクティブに動作しているときに負荷電流Ｉｌｄが発生する。図１０に示すように、期間ＰＡにおいてメモリへのデータの書き込み等が繰り返し行われた後、メモリを動作させない状態で時刻Ｔ１１１〜Ｔ１１２のインターバル期間を経過し、再度時刻Ｔ１１２からの期間ＰＢにおいてメモリへのデータの書き込み等が繰り返し行われる場合について考える。

【0009】

図８に示した電源回路は、電源回路の出力電圧ＶＤＤの交流成分だけに応じて、トランジスタＴＲ１０２、ＴＲ１０３の制御を行っている。そのため、図１０の期間ＰＡに示したように負荷電流Ｉｌｄが繰り返し発生し、その後時刻Ｔ１１１において急峻に負荷電流Ｉｌｄがなくなると、電源回路のフィードバックループによる応答が遅いために出力トランジスタＴＲ１０１の制御が間に合わず、出力電圧ＶＤＤがオーバーシュートしてしまう。

【0010】

出力電圧ＶＤＤがオーバーシュートして高い位置にあるときに、時刻Ｔ１１２において再度メモリを動作させると負荷電流Ｉｌｄの変動による出力電圧ＶＤＤのアンダーシュートを抑えるためにトランジスタＴＲ１０３がオン状態（導通状態）になる。これにより、電源回路の出力電圧ＶＤＤが高い位置にあるにもかかわらず、出力電圧ＶＤＤが定常値であるときと同じ量だけ出力電圧ＶＤＤが上昇する。その結果、出力電圧ＶＤＤが、負荷１０２の動作可能な電源電圧範囲の上限値Ｖｍａｘを超えてしまい、動作不良や製品寿命の低下等の信頼性の問題を引き起こすおそれがある。

【0011】

つまり、図８に示した従来の電源回路は、負荷電流Ｉｌｄが繰り返し発生する負荷の動作期間が所定の時間間隔をあけて連続的に繰り返すと、出力電圧ＶＤＤがオーバーシュートして負荷１０２の動作可能な電源電圧範囲の上限値Ｖｍａｘを超えてしまうことがあった。

【課題を解決するための手段】

【0012】

電源回路の一態様は、入力電圧が入力される入力端子と出力電圧が出力される出力端子との間に接続される第１のトランジスタと、出力電圧に応じた電圧と基準電圧との差電圧に基づいて、第１の誤差信号及び第２の誤差信号を生成し、第１の誤差信号を第１のトランジスタのゲート端子に出力する誤差増幅器と、出力電圧の交流成分に応じた第１電流に基づいた制御信号を第１の誤差信号に加算する制御回路と、出力電圧が所定電圧より高いときに、第２の誤差信号に基づいて第１電流を減少させる調整回路とを有する。

【発明の効果】

【0013】

開示の電源回路は、出力電圧が所定電圧より高いときには、出力電圧の交流成分に応じて第１のトランジスタのゲート端子に出力する電流を減少させ、出力電圧を負荷の動作可能な電源電圧範囲内に確実に収めることが可能になる。

【図面の簡単な説明】

【0014】

【図1】本発明の実施形態における電源回路の構成例を示す図である。

【図2】本実施形態における電源回路の動作例を示す波形図である。

【図3】本実施形態における電源回路の回路構成例を示す図である。

【図4】本実施形態における誤差増幅器の回路構成例を示す図である。

【図5】本実施形態における電源回路の動作例を示す波形図である。

【図6】本実施形態における電源回路の他の回路構成例を示す図である。

【図7】本実施形態における電源回路を有する半導体装置の構成例を示す図である。

【図8】従来の電源回路の構成例を示す図である。

【図9】負荷電流の変動に伴う出力電圧の変化を示す図である。

【図10】従来の電源回路の動作例を示す波形図である。

【発明を実施するための形態】

【0015】

以下、本発明の実施形態を図面に基づいて説明する。

【0016】

図１は、本発明の一実施形態における電源回路の構成例を示す図である。本実施形態における電源回路は、誤差増幅器（エラーアンプ）１１、出力トランジスタＴＲ１、抵抗Ｒ１、Ｒ２、容量Ｃ１、オーバーシュート対策回路１３、及びアンダーシュート対策回路１４を有する。電源回路の出力端子に、負荷１２が接続されており、負荷電流Ｉｌｄが電源回路から負荷１２に供給される。負荷１２は、例えばメモリやマイクロコントローラである。

【0017】

誤差増幅器１１は、正側入力端子に分圧電圧ＶＦＢが入力され、負側入力端子に予め設定された基準電圧ＶＲＥＦが入力される。分圧電圧ＶＦＢは、電源回路の出力端子から出力される出力電圧ＶＤＤを直列接続された抵抗Ｒ１、Ｒ２で分圧して生成される電圧である。また、基準電圧ＶＲＥＦは、例えば図示しない基準電圧回路から供給される一定の電圧である。誤差増幅器１１は、出力電圧ＶＤＤに応じた分圧電圧ＶＦＢと基準電圧ＶＲＥＦとに基づいて、第１の誤差信号を出力トランジスタＴＲ１のゲート端子に出力するとともに、第２の誤差信号ＶＯＶＰをオーバーシュート対策回路１３及びアンダーシュート対策回路１４に出力する。

【0018】

出力トランジスタＴＲ１は、例えばＰチャネルトランジスタが用いられる。出力トランジスタＴＲ１は、ソース端子が電源回路の入力端子に接続され、ドレイン端子が電源回路の出力端子に接続される。ここで、入力端子は入力電圧が入力され、出力端子は出力電圧が出力される。また、出力トランジスタＴＲ１は、ゲート端子に、誤差増幅器１１が出力する第１の誤差信号に、アンダーシュート対策回路１４から出力される第１電流（付加電流）に基づいた制御信号を加算して得られる電圧ＶＧＡＴＥが供給される。

【0019】

抵抗Ｒ１、Ｒ２は、出力トランジスタＴＲ１のドレインと接地電圧との間に直列に接続され、抵抗Ｒ１、Ｒ２の接続点の電圧が分圧電圧ＶＦＢとして誤差増幅器１１に供給される。また、容量Ｃ１が電源回路の出力端子と接地電圧との間に接続される。オーバーシュート対策回路１３は、誤差増幅器１１から出力される第２の誤差信号ＶＯＶＰに応じて動作し、出力電圧ＶＤＤがオーバーシュートしすぎたときに出力電圧ＶＤＤを強制的に引き下げる。

【0020】

アンダーシュート対策回路１４は、出力電圧ＶＤＤの交流成分に応じた第１電流に基づいた制御信号を第１の誤差信号に加算する。アンダーシュート対策回路１４は、負荷電流Ｉｌｄの急峻な増加によって出力電圧ＶＤＤが低下するときに付加電流を出力することで、出力トランジスタＴＲ１のゲート端子に供給される電圧ＶＧＡＴＥを引き下げて出力電圧ＶＤＤのアンダーシュートを抑制する。アンダーシュート対策回路１４は、感度調整部１５及び出力トランジスタ制御部１６を有する。

【0021】

感度調整部１５は、誤差増幅器１１から出力される第２の誤差信号ＶＯＶＰに基づいて、出力電圧ＶＤＤの変動に対する出力トランジスタ制御部１６の感度を調整する。出力トランジスタ制御部１６は、カップリング容量ＣＰＣを介することで抽出される出力電圧ＶＤＤの交流成分に応じた第１電流に基づいた制御信号を生成して出力トランジスタＴＲ１のゲート端子に対し出力する。出力トランジスタ制御部１６は、感度調整部１５によって出力電圧ＶＤＤの変動に対する感度が調整され、出力電圧ＶＤＤの直流成分（ＤＣレベル）が所定の電圧より高いときには出力する第１電流を減少させるように制御される。

【0022】

次に、本実施形態における電源回路の動作について説明する。図１に示した本実施形態における電源回路の基本的な動作は、従来の電源回路と同様である。すなわち、出力電圧ＶＤＤに応じた分圧電圧ＶＦＢが基準電圧ＶＲＥＦより低くなると、誤差増幅器１１の出力電圧が低下し、出力トランジスタＴＲ１のゲートに供給される電圧ＶＧＡＴＥが低下する。その結果、出力トランジスタＴＲ１のオン抵抗が減少し、出力電圧ＶＤＤが上昇する。逆に、出力電圧ＶＤＤに応じた分圧電圧ＶＦＢが基準電圧ＶＲＥＦより高くなると、誤差増幅器１１の出力電圧が上昇し、出力トランジスタＴＲ１のゲートに供給される電圧ＶＧＡＴＥが上昇する。その結果、出力トランジスタＴＲ１のオン抵抗が増大し、出力電圧ＶＤＤが低下する。このようにして電源回路は、出力電圧ＶＤＤとして一定の電圧が出力端子から出力されるように制御する。

【0023】

また、本実施形態における電源回路は、負荷１２への負荷電流Ｉｌｄが急峻に増加したときに、負荷電流Ｉｌｄの増加による出力電圧ＶＤＤの急峻な低下（アンダーシュート）に応じて、アンダーシュート対策回路１４が出力トランジスタＴＲ１のゲート端子に付加電流を供給する。これにより、出力トランジスタＴＲ１のゲート端子に供給される電圧ＶＧＡＴＥを引き下げて出力電圧ＶＤＤが低下するのを抑制する。ここで、本実施形態では、誤差増幅器１１から出力される第２の誤差信号ＶＯＶＰに基づいて、出力トランジスタＴＲ１のゲート端子に供給する付加電流を調整し、出力電圧ＶＤＤの直流成分（ＤＣレベル）が所定の電圧より高いときには出力する付加電流を減少させる。これにより、出力電圧ＶＤＤがオーバーシュートして高い位置にあるときには、付加電流による出力電圧ＶＤＤの上昇を抑制することができる。したがって、出力電圧ＶＤＤを負荷１２の動作可能な電源電圧範囲内に確実に収めることができ、出力電圧ＶＤＤが負荷１２の動作可能な電源電圧範囲の上限値を超えることを防止できる。また、本実施形態における電源回路は、出力電圧ＶＤＤがオーバーシュートしすぎたときには、誤差増幅器１１から出力される第２の誤差信号ＶＯＶＰに応じてオーバーシュート対策回路１３が出力電圧ＶＤＤを引き下げて出力電圧ＶＤＤが上昇するのを抑制する。

【0024】

本実施形態における電源回路は、例えば負荷１２がメモリであり、図２に示すように、期間ＰＡにおいてメモリへのデータの書き込み等が繰り返し行われた後、メモリを動作させない状態で時刻Ｔ１１〜Ｔ１２のインターバル期間を経過し、再度時刻Ｔ１２からの期間ＰＢにおいてメモリへのデータの書き込み等が繰り返し行われたとしても、出力電圧ＶＤＤが負荷１２の動作可能な電源電圧範囲の上限値を超えることを防止できる。図２の期間ＰＡに示すように負荷電流Ｉｌｄが繰り返し発生し、その後時刻Ｔ１１において急峻に負荷電流Ｉｌｄがなくなると、電源回路のフィードバックループによる応答が遅いために出力トランジスタＴＲ１の制御が間に合わず、出力電圧ＶＤＤがオーバーシュートする。この出力電圧ＶＤＤがオーバーシュートして高い位置にある時刻Ｔ１２において再度メモリを動作させた場合、出力電圧ＶＤＤがアンダーシュート対策回路１４の感度調整部１５が動作する所定の電圧を超えているので、負荷電流Ｉｌｄの急峻な変動による出力電圧ＶＤＤのアンダーシュートを抑えるための上昇量が抑制され負荷１２の動作可能な電源電圧範囲の上限値Ｖｍａｘを超えることはない。

【0025】

図３は、本実施形態における電源回路の回路構成例を示す図である。なお、図３において、図１に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。

【0026】

オーバーシュート対策回路１３は、例えばＮチャネルトランジスタＴＲ１１である。トランジスタＴＲ１１は、ドレイン端子が電源回路の出力端子に接続され、ソース端子に接地電圧が供給され、ゲート端子に第２の誤差信号ＶＯＶＰが供給される。トランジスタＴＲ１１は、ゲート端子に供給される第２の誤差信号ＶＯＶＰに応じてオン／オフ（導通状態／非導通状態）が制御され、電源回路の出力端子と接地電圧との接続を制御する。

【0027】

アンダーシュート対策回路１４は、トランジスタＴＲ１２〜ＴＲ１６、電流源２１、２２、抵抗Ｒ１１、Ｒ１２、及びカップリング容量ＣＰＣを有する。ＰチャネルトランジスタＴＲ１２は、ソース端子に電源電圧が供給され、ドレイン端子及びゲート端子がカップリング容量ＣＰＣの一方の電極に接続される。カップリング容量ＣＰＣの他方の電極には出力電圧ＶＤＤが入力される。また、ＰチャネルトランジスタＴＲ１２のドレイン端子は、電流源２１に接続される。

【0028】

ＰチャネルトランジスタＴＲ１３は、ソース端子に電源電圧が供給され、ゲート端子がカップリング容量ＣＰＣの一方の電極に接続され、ドレイン端子が電流源２２に接続される。ＮチャネルトランジスタＴＲ１４は、ソース端子に接地電圧が供給され、ドレイン端子及びゲート端子がトランジスタＴＲ１３のドレイン端子に接続される。ＮチャネルトランジスタＴＲ１５は、ソース端子に接地電圧が供給され、ドレイン端子が出力トランジスタＴＲ１のゲート端子に接続され、ゲート端子がトランジスタＴＲ１４のゲート端子とドレイン端子とに接続される。つまり、トランジスタＴＲ１４とトランジスタＴＲ１５とはカレントミラー接続されている。

【0029】

また、トランジスタＴＲ１４のドレイン端子は、抵抗Ｒ１１及びトランジスタＴＲ１６を介して接地電圧に接続されるとともに、抵抗Ｒ１２を介して接地電圧に接続される。トランジスタＴＲ１６は、ゲート端子に第２の誤差信号ＶＯＶＰが供給される。抵抗Ｒ１１、Ｒ１２及びトランジスタＴＲ１６が、感度調整部１５Ａを構成する。

【0030】

図３に示すアンダーシュート対策回路１４は、カップリング容量ＣＰＣを介して出力電圧ＶＤＤの交流成分が入力されており、出力電圧ＶＤＤが急峻に低下するとトランジスタＴＲ１２、ＴＲ１３を流れる電流が増加する。この出力電圧ＶＤＤの交流成分に応じて増加した電流がトランジスタＴＲ１４を流れ、それをトランジスタＴＲ１５によりカレントミラーして第１電流（付加電流）Ｉ１を生成し、出力トランジスタＴＲ１のゲート端子をディスチャージして電圧ＶＧＡＴＥを下げる。これにより、出力電圧ＶＤＤが急峻に低下した場合に、出力電圧ＶＤＤを高くするように出力トランジスタＴＲ１を制御する。

【0031】

ここで、トランジスタＴＲ１４のドレイン端子は、前述したように抵抗Ｒ１１及びトランジスタＴＲ１６を介して接地電圧に接続されるとともに、抵抗Ｒ１２を介して接地電圧に接続されている。トランジスタＴＲ１６は、出力電圧ＶＤＤのＤＣレベルが所定の電圧を超えていないときには、第２の誤差信号ＶＯＶＰによりオフ状態（非導通状態）とされ、出力電圧ＶＤＤのＤＣレベルが所定の電圧を超えているときには、第２の誤差信号ＶＯＶＰによりオン状態（導通状態）とされる。つまり、出力電圧ＶＤＤのＤＣレベルが所定の電圧を超えているときには、出力電圧ＶＤＤのＤＣレベルが所定の電圧を超えていないときよりも感度調整部１５の抵抗は小さくなり抵抗部に流れる電流が増えるため、トランジスタＴＲ１４を流れる電流が減少する。これにより、出力電圧ＶＤＤのＤＣレベルが所定の電圧を超えているときには、出力電圧ＶＤＤの交流成分の変動に対するアンダーシュート対策回路１４の感度を低下させ、出力電圧ＶＤＤの上昇量を抑制する。

【0032】

図４は、本実施形態における誤差増幅器１１の回路構成例を示す図である。ＰチャネルトランジスタＴＲ２１は、ソース端子が電流源を介して電源電圧に接続され、ゲート端子に基準電圧ＶＲＥＦが入力される。ＰチャネルトランジスタＴＲ２２は、ソース端子が電流源を介して電源電圧に接続され、ゲート端子に分圧電圧ＶＦＢが入力される。

【0033】

また、ＮチャネルトランジスタＴＲ２３は、ソース端子に接地電圧が供給され、ドレイン端子及びゲート端子がＰチャネルトランジスタＴＲ２１のドレイン端子に接続される。ＮチャネルトランジスタＴＲ２４は、ソース端子に接地電圧が供給され、ドレイン端子及びゲート端子がＰチャネルトランジスタＴＲ２２のドレイン端子に接続される。ＮチャネルトランジスタＴＲ２５は、ソース端子に接地電圧が供給され、ゲート端子がＮチャネルトランジスタＴＲ２３のドレイン端子に接続される。ＮチャネルトランジスタＴＲ２６、ＴＲ２７は、ソース端子に接地電圧が供給され、ゲート端子がＮチャネルトランジスタＴＲ２４のドレイン端子に接続される。

【0034】

また、ＰチャネルトランジスタＴＲ２８は、ソース端子に電源電圧が供給され、ドレイン端子及びゲート端子がＮチャネルトランジスタＴＲ２５のドレイン端子に接続される。ＰチャネルトランジスタＴＲ２９は、ソース端子に電源電圧が供給され、ドレイン端子がＮチャネルトランジスタＴＲ２６のドレイン端子に接続され、ゲート端子がＰチャネルトランジスタＴＲ２８のドレイン端子に接続される。ＰチャネルトランジスタＴＲ３０は、ソース端子に電源電圧が供給され、ドレイン端子がＮチャネルトランジスタＴＲ２７のドレイン端子に接続され、ゲート端子がＰチャネルトランジスタＴＲ２８のドレイン端子に接続される。

【0035】

ＰチャネルトランジスタＴＲ２９のドレイン端子と、ＮチャネルトランジスタＴＲ２６のドレイン端子との接続点の電位が、出力トランジスタＴＲ１のゲート端子に供給される。また、ＰチャネルトランジスタＴＲ３０のドレイン端子と、ＮチャネルトランジスタＴＲ２７のドレイン端子との接続点の電位が、第２の誤差信号ＶＯＶＰとして出力される。例えば、分圧電圧ＶＦＢが上昇すると、ＰチャネルトランジスタＴＲ２２のドレイン端子とＮチャネルトランジスタＴＲ２４のドレイン端子との接続点の電位が低下し、ＰチャネルトランジスタＴＲ３０のドレイン端子とＮチャネルトランジスタＴＲ２７のドレイン端子との接続点の電位である第２の誤差信号ＶＯＶＰが上昇する。逆に、分圧電圧ＶＦＢが低下すると、ＰチャネルトランジスタＴＲ２２のドレイン端子とＮチャネルトランジスタＴＲ２４のドレイン端子との接続点の電位が上昇し、ＰチャネルトランジスタＴＲ３０のドレイン端子とＮチャネルトランジスタＴＲ２７のドレイン端子との接続点の電位である第２の誤差信号ＶＯＶＰが低下する。

【0036】

図５は、本実施形態における電源回路の動作例を示す波形図である。時刻Ｔ２１において負荷１２が動作を開始し、負荷電流Ｉｌｄが繰り返し発生する。時刻Ｔ２１においては、出力電圧ＶＤＤのＤＣレベルが所定の電圧を超えていないので、付加電流Ｉ１として電流Ｉａが供給され、出力電圧ＶＤＤはΔＶａ上昇される。

【0037】

時刻Ｔ２２において、負荷の動作を停止すると、時刻Ｔ２２〜Ｔ２３のインターバル期間において出力電圧ＶＤＤがオーバーシュートした高い状態になり、第２の誤差信号ＶＯＶＰのレベルが高くなる。そして、第２の誤差信号ＶＯＶＰのレベルが所定のレベルを超える、すなわち出力電圧ＶＤＤが所定の電圧を超えると、感度調整部１５ＡのトランジスタＴＲ１６がオン状態となる。この状態で、時刻Ｔ２３において再び負荷１２が動作を開始し、負荷電流Ｉｌｄが繰り返し発生すると、出力電圧ＶＤＤのＤＣレベルが所定の電圧を超えているので、付加電流Ｉ１として電流Ｉａよりも小さい電流Ｉｂが供給され、出力電圧ＶＤＤはΔＶｂ上昇される。このようにして、出力電圧ＶＤＤのＤＣレベルが所定の電圧を超えている場合には、出力電圧ＶＤＤの急峻な変動に対する出力電圧ＶＤＤの上昇量が抑制される。

【0038】

図６は、本実施形態における電源回路の他の回路構成例を示す図である。なお、図６において、図１、図３に示した構成要素等と同一の機能を有する構成要素等には同一の符号を付し、重複する説明は省略する。図６に示す電源回路は、図３に示した電源回路と感度調整部１５Ｂが異なる。

【0039】

感度調整部１５Ｂは、抵抗Ｒ１１、トランジスタＴＲ１６、及び抵抗ＲＡ、ＲＢ、ＲＣ、トランジスタＴＲＡ、ＴＲＢ、ＴＲＣ、比較回路２１を有する。抵抗ＲＡ、ＲＢ、ＲＣは、トランジスタＴＲ１４のドレイン端子と接地電圧との間に直列に接続される。また、抵抗ＲＡにトランジスタＴＲＡが並列に接続され、抵抗ＲＢにトランジスタＴＲＢが並列に接続され、抵抗ＲＣにトランジスタＴＲＣが並列に接続される。トランジスタＴＲＡ、ＴＲＢ、ＴＲＣは、ゲート端子に比較回路２１の出力信号が入力されている。

【0040】

比較回路２１は、電源回路の動作開始時の出力電圧ＶＤＤＩと所定の閾値電圧とを比較し、比較結果に応じた出力信号をトランジスタＴＲＡ、ＴＲＢ、ＴＲＣのゲート端子に出力する。すなわち、比較回路２１は、電源回路の動作開始時の出力電圧ＶＤＤＩに応じて、トランジスタＴＲＡ、ＴＲＢ、ＴＲＣをオン／オフ制御する。例えば、電源回路の動作開始時の出力電圧ＶＤＤＩのＤＣレベルが基準とする閾値電圧より高い場合には、抵抗を小さくするようにトランジスタＴＲＡ、ＴＲＢ、ＴＲＣを制御して、出力電圧ＶＤＤの交流成分の変動に対するアンダーシュート対策回路１４の感度を低下させる。また、例えば、電源回路の動作開始時の出力電圧ＶＤＤＩのＤＣレベルが基準とする閾値電圧より低い場合には、抵抗を大きくするようにトランジスタＴＲＡ、ＴＲＢ、ＴＲＣを制御して、出力電圧ＶＤＤの交流成分の変動に対するアンダーシュート対策回路１４の感度を高くする。

【0041】

このように電源回路の動作開始時の出力電圧ＶＤＤＩに応じて、出力電圧ＶＤＤの交流成分の変動に対するアンダーシュート対策回路１４の感度を制御することで、基準電圧回路のばらつき等による基準電圧ＶＲＥＦのばらつきを吸収することができ、より精度良く感度を制御することができる。なお、抵抗ＲＡ、ＲＢ、ＲＣの抵抗値は、同じであっても異なっていても良い。

【0042】

図７（Ａ）及び図７（Ｂ）は、本実施形態における電源回路を有する半導体装置の構成例を示す図である。図７（Ａ）及び図７（Ｂ）に示す半導体装置は、例えばセンサ部１３０で検出された信号をアナログデジタル変換器（ＡＤＣ）１２０により変換して得られるデジタルデータをメモリに記録する機能を有する。

【0043】

図７（Ａ）に示す半導体装置１００Ａは、ＣＰＵ（Central Processing Unit）１０１、電源回路１０２、ＬＣＤ（Liquid Crystal Display）コントローラ１０３、インタフェース部１０４、及びＵＡＲＴ（Universal Asynchronous Receiver Transmitter）１０５を有する。ＣＰＵ１０１は、半導体装置１００Ａが有する各機能部を制御する。電源回路１０２は、前述した本実施形態における電源回路であり、半導体装置１００Ａが有する機能部に電力を供給する。ＬＣＤコントローラ１０３は、表示部１１０に係る表示制御を行う。表示部１１０は、例えば液晶表示装置（ＬＣＤ）である。インタフェース部１０４は、ＡＤＣ１２０との間でデータを送受信する。ＵＡＲＴ１０５は、外部メモリ１４０へのデータの書き込みや外部メモリ１４０からのデータの読み出しを行うためのシリアルインタフェースである。外部メモリ１４０は、例えば強誘電体メモリ（ＦＲＡＭ（登録商標））である。なお、図７（Ａ）に示した半導体装置１００Ａでは、外部にメモリ１４０を有するようにしているが、図７（Ｂ）に示すように半導体装置１００Ｂの内部にメモリ１４０を備えるようにしても良い。

【0044】

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

【0045】

（付記１）
入力電圧が入力される入力端子と出力電圧が出力される出力端子との間に接続される第１のトランジスタと、
前記出力電圧に応じた電圧と基準電圧との差電圧に基づいて、第１の誤差信号及び第２の誤差信号を生成し、前記第１の誤差信号を前記第１のトランジスタのゲート端子に出力する誤差増幅器と、
前記出力電圧の交流成分に応じた第１電流に基づいた制御信号を前記第１の誤差信号に加算する制御回路と、
前記出力電圧が所定電圧より高いときに、前記第２の誤差信号に基づいて前記第１電流を減少させる調整回路とを有することを特徴とする電源回路。
（付記２）
前記調整回路は、前記第１電流が流れるノードに接続され、前記第２の誤差信号に基づいて抵抗値が制御される抵抗部を有することを特徴とする付記１記載の電源回路。
（付記３）
前記抵抗部は、
第１の抵抗部と第２の抵抗部とを有し、
前記第１電流が流れるノードに対して、前記出力電圧が所定電圧より高いときに第１の抵抗部と第２の抵抗部とを並列に接続し、前記出力電圧が所定電圧以下のときに第１の抵抗部を接続することを特徴とする付記２記載の電源回路。
（付記４）
前記第１の抵抗部は、前記第１電流が流れるノードに接続される第１の抵抗を有し、
前記第２の抵抗部は、前記第１電流が流れるノードに接続される、ゲート端子に前記第２の誤差信号が供給される第３のトランジスタと第２の抵抗とが直列接続された直列回路を有することを特徴とする付記３記載の電源回路。
（付記５）
前記第１の抵抗部は、前記電源回路の動作開始時の前記出力電圧に基づいて抵抗値が制御されることを特徴とする付記３記載の電源回路。
（付記６）
前記第１の抵抗部は、
前記第１電流が流れるノードに接続される複数の抵抗と、
前記電源回路の動作開始時の前記出力電圧と閾値電圧とを比較し、比較結果に応じて前記抵抗の各々を前記第１電流が流れるノードに対して接続するか否かを切り替える比較回路とを有することを特徴とする付記５記載の電源回路。
（付記７）
負荷と、当該負荷に電力を供給する電源回路とを有し、
前記電源回路は、
入力電圧が入力される入力端子と出力電圧が出力される出力端子との間に接続される第１のトランジスタと、
前記出力電圧に応じた電圧と基準電圧との差電圧に基づいて、第１の誤差信号及び第２の誤差信号を生成し、前記第１の誤差信号を前記第１のトランジスタのゲート端子に出力する誤差増幅器と、
前記出力電圧の交流成分に応じた第１電流に基づいた制御信号を前記第１の誤差信号に加算する制御回路と、
前記出力電圧が所定電圧より高いときに、前記第２の誤差信号に基づいて前記第１電流を減少させる調整回路とを有することを特徴とする半導体装置。
（付記８）
前記負荷は、メモリであることを特徴とする付記７記載の半導体装置。
（付記９）
前記負荷は、マイクロコントローラであることを特徴とする付記７記載の半導体装置。

【符号の説明】

【0046】

１１ 誤差増幅器
１２ 負荷
１３ オーバーシュート対策回路
１４ アンダーシュート対策回路
１５ 感度調整部
１６ 出力トランジスタ制御部
ＴＲ１ 出力トランジスタ
Ｒ１、Ｒ２ 抵抗
Ｃ１、ＣＰＣ 容量

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】