(58)【調査した分野】(Int.Cl.,DB名)
少なくとも1つの前記柱筒における前記アクティブピラーの断面は、前記第1および第2の導電ストリップと略平行な長軸を有する略楕円形であり、前記断面の前記長軸は短軸よりも長い、
請求項1に記載のメモリデバイス。
前記柱筒における前記アクティブピラーの断面は、前記第1の弧状端縁および前記第2の弧状端縁の平均曲率半径が同じ層の前記絶縁柱に隣接する前記柱筒の平均曲率半径よりも大きくなるように構成される、
請求項1に記載のメモリデバイス。
複数のワード線層であって、当該複数のワード線層のうちのワード線層が、第1のランディングパッド素子および前記第1のランディングパッド素子から離れて延びる複数の偶数ワード線を含む第1のワード線構造と、第2のランディングパッド素子および前記第2のランディングパッド素子から離れて延びて前記複数の偶数ワード線と互いに組み合わされる複数の奇数ワード線を含む第2のワード線構造とを含む、複数のワード線層と、
前記複数のワード線層を通って延びるアクティブピラーおよび絶縁ピラーの複数の行であって、前記複数の行のうちの行が、対応する偶数ワード線と奇数ワード線との間に配置され、前記複数の行のうちの行における前記アクティブピラーが、それぞれ、垂直チャネル構造、電荷蓄積層、および外側絶縁層を含み、当該行における前記絶縁ピラーが、前記アクティブピラーの間の前記偶数および奇数のワード線を分離する、アクティブピラーおよび絶縁ピラーの複数の行と、
前記複数のワード線層における前記アクティブピラーの柱筒では、前記アクティブピラーの前記外側絶縁層が偶数ワード線の第1の弧状端縁および奇数ワード線の第2の弧状端縁と接触する、
前記複数の行における前記アクティブピラーの列のそれぞれをページバッファへ接続するスタックの上のグローバルビット線と、
前記アクティブピラーの最上柱筒のストリング選択スイッチと、
前記複数の層における第1および第2のワード線構造の独立バイアシングのために構成されるワード線駆動回路と、
前記アクティブピラーの複数の行の下方のソース線導体構造と、を含み、
各行における少なくとも1つの前記複数のアクティブピラーが、当該行の下方の前記ソース線導体構造と前記複数のワード線層の上のソース線とに接続される、
メモリデバイス。
少なくとも1つの前記柱筒における前記アクティブピラーの断面は、第1および第2の導電ストリップと略平行な長軸を有する略楕円形であり、前記断面の前記長軸は短軸よりも長い、
請求項7に記載のメモリデバイス。
前記柱筒における前記アクティブピラーの断面は、前記第1の弧状端縁および前記第2の弧状端縁の平均曲率半径が同じ層の絶縁柱に隣接する前記柱筒の平均曲率半径よりも大きくなるように構成される、
請求項7に記載のメモリデバイス。
前記第2のパターンの孔のうちの孔は、前記行と並ぶ長軸を有する楕円形であり、前記第1および第2の弧状端縁の平均曲率半径は、前記第1のパターンの孔に隣接する前記第2のパターンの孔の平均曲率半径よりも大きい、
請求項10に記載の方法。
【発明を実施するための形態】
【0021】
図2〜22を参照して本発明の実施形態の詳細な説明を行う。
【0022】
図2は、3Dアレイにおけるフラッシュメモリセルの柱(column)を通るワード線レベルの水平断面図である。図示されるように、半導体材料の垂直チャネル構造10がワード線層のスタックを通って垂直に延びる。垂直チャネル構造10は、中央を通るシーム(seam)21を有していてもよい。例えば第1のシリコン酸化物層22、シリコン窒化物層13、および第2のシリコン酸化物層24を含む多層誘電体電荷トラッピング構造が垂直チャネル構造10を取り囲む。半導体材料の垂直チャネル構造10と、垂直チャネル構造10を取り囲む多層誘電体電荷トラッピング構造とを含むこの柱状構造(columnar structure)を、ここではアクティブピラー(active pillar)と呼ぶことができる。
【0023】
偶数ワード線25および奇数ワード線26がアクティブピラーの反対側に配置される。二酸化ケイ素または他の絶縁材料を含むことが可能な絶縁ピラー28および29がワード線方向に沿ってアクティブピラーの両側に配置され、後続の図面からより明確にわかるように、偶数ワード線25を奇数ワード線26から分け隔てている。偶数ワード線25および奇数ワード線26は、これらのワード線を独立に動作させるべく構成されるワード線駆動回路に結合できる。
【0024】
特定のワード線層では、偶数ワード線および奇数ワード線がアクティブピラーの柱筒と組み合わさって、独立二重ゲートフラッシュメモリセルを形成する。
【0025】
ワード線は、ドープされた半導体と、金属と、Si、Ge、SiGe、SiC、TiN、TaN、W、Pt等の導電性化合物とを含む多様な材料を含むことができる。垂直半導体チャネルは、メモリデバイスにおけるアクティブピラーの一部であり、メモリセルのためのチャネルとして動作するべく適応された、Si、Ge、SiGE、GaAs、SiC、グラフェン等の材料を含む半導体材料を含むことができる。メモリデバイスにおける電荷蓄積構造は、SONOS、BE−SONOS、TANOS、MA BE−SONOS等の、フラッシュメモリ技術から周知の多層誘電体電荷トラッピング構造を含むことができる。
【0026】
図3は、単一のアクティブピラー40をアレイの他の要素を取り除いて示した斜視図である。これからわかるように、アクティブピラー40はソース線導体構造30からワード線層を通って延びる。ソース線導体構造30は多様な方法で実装可能であり、グラウンド選択線GSLスイッチ等のスイッチを含むことができる。ソース線導体構造30は、アクティブピラーにおけるメモリセルのストリングのためのソース側バイアス電圧回路への電流路を提供する。
【0027】
ワード線層のそれぞれは、絶縁体33,32によって、その上に積み重なる層から分離される。絶縁層34は最下層のワード線層をその下のソース線導体構造30から絶縁する。柱状構造40に隣接するワード線層のそれぞれは、偶数ワード線25−1,25−2,25−3および奇数ワード線26−1,26−2,26−3を含む。絶縁ピラー28,29はアクティブピラー40の両側に沿って配置され、偶数と奇数のワード線を分離する。
【0028】
図4は、フラッシュメモリセルの柱(column)を通る
図2に類似の水平断面図である。
図4を参照して、本明細書に記載の独立二重ゲートメモリセルの多様な特徴を説明する。
図2に使用されている参照番号を
図4に適用して再度の説明を省略する。図示された実施形態では、パイプ形状の垂直チャネル構造20と、断面においてそれを取り囲む誘電体電荷蓄積層22,23,24とを含むアクティブピラーは、長軸および短軸を有するとみなし得るような楕円形を形成している。厳密な意味での楕円を形成する必要はない。いくつかの実施形態では長軸が短軸よりもかなり長い(substantially longer)。これに関して「かなり長い」とは、図示の例のような約7/6倍長い場合のように、アクティブピラーにおける垂直チャネル構造と導電性ワード線ストリップの間の電界増強が、円形断面の場合と比較して、読み出し擾乱がはっきりと低減され得るような量低減される程に十分に長いことを意味する。
【0029】
図4に示される実施形態において、この例ではアクティブピラーの外側表面がシリコン酸化物層24の外側表面であり、第1の弧状端縁41に沿って偶数ワード線25と接触し、第2の弧状端縁42に沿って奇数ワード線26と接触する。第1および第2の弧状端縁41,42の平均曲率半径は、絶縁柱28,29と隣接するアクティブピラー40の平均曲率半径より大きくなり得る。この増大された平均曲率半径は、ワード線と柱20の半導体材料の間の電界増強を大幅に低減し、かつ、デバイスのための読み出しディスターブパフォーマンスおよびプログラムディスターブパフォーマンスを有意に改善させることができる。
【0030】
図示されるように、アクティブピラーの断面の楕円形状の長軸は、偶数および奇数のワード線25,26に対し略平行である。結果として、アクティブピラー20の断面の楕円形状の短軸上で得られる幅Wは、アクティブピラー20の断面の楕円形状の長軸に沿って得られる長さよりも短くすることができる。このことにより、偶数および奇数のワード線構造のピッチを小さくできることがある。
【0031】
独立二重ゲートメモリ構造の実施形態には、ワード線層のうちの1つまたは複数において方形、矩形、円形、および/または他の形状の断面を有するアクティブピラーを含めることができる。
【0032】
図5Aおよび5Bは、複数のアクティブピラーを含む3Dブロックのレイアウト図および斜視図である。
図5Aには、アクティブピラーを密に詰め込むことが可能なハニカムパターンで配置された4行(row)(「行」はアレイレイアウトのためのワード線の方向とみなす)7列(column)(「列」はアレイレイアウトのためのグローバルビット線の方向とみなす)のアクティブピラーを含むレイアウト図が提供されている。
図5Bには、3行5列のアクティブピラーを含むブロックの斜視図が示されている。
図5Aを参照すると、アクティブピラーの行のそれぞれがソース線導体構造60,61,62,63の上に重なっているが、その例を以下に説明する。ソース線導体構造は基板(半導体チップの上の絶縁層等)の上に配置できる。したがって、アクティブピラーの第1の行は柱80−1,80−2,および80−3を含む。第2の行は、アクティブピラー81−1,81−2,81−3,および81−4を含む。第3の行は、アクティブピラー82−1,82−2,および82−3を含む。第4の行は、アクティブピラー83−1,83−2,83−3,および83−4を含む。行におけるアクティブピラーは、図示されるように、ハニカムパターンを形成するべくオフセットされる。各層における偶数および奇数のワード線として構成される導電ストリップ25,26,45,46,65が、図示されるように、行の間に配置されている。
【0033】
アクティブピラーのアレイの列は、図示されるように、上に重なる金属ビット線90,91,92によって相互接続される。上に重なる金属ビット線はアレイの列93,94,95,および96にも沿って配置されることになるが、図には示されていない。図示されるように、偶数および奇数のワード線は、アクティブピラーおよび絶縁ピラー(例えば、絶縁ピラー98および99)によって互いに絶縁されて独立二重ゲート動作が可能になる。
【0034】
図5Bを参照すると、アレイ構造の斜視図が図示されている。このアレイは、ソース線導体構造60,61,62の組の上に重なっている。アレイは、ソース線導体構造60の上の第1の行におけるアクティブピラー80−2および80−3と、ソース線導体構造61の上の第2の行におけるアクティブピラー81−2,81−3,および81−4と、ソース線導体構造62の上の第3の行におけるアクティブピラー82−2および82−3とを含む。上に重なる金属ビット線90および91は、図示されるように、対応するアレイの列のアクティブピラー81−4や、アクティブピラー80−3および82−3と接続される。説明を目的として、アクティブピラー81−2は、最上部のワード線層101Aと交わる箇所である柱筒101、中間のワード線層102Aにおける偶数および奇数のワード線と交わる箇所である柱筒102、および下側のワード線層103Aにおける偶数と奇数のワード線と交わる箇所である柱筒103に概略的に分割されている。以上に説明したように、独立二重ゲートメモリセルは、アクティブピラー81−2に沿って柱筒101,102,103のそれぞれにおける構造によって形成される。アクティブピラーのそれぞれは、メモリセルが形成されるピラーの柱筒を参照して説明することが可能である。
【0035】
上記のアクティブピラーは、アクティブピラーのそれぞれの端にストリング選択スイッチとグラウンド選択スイッチを配置して、NANDストリングとして構成可能である。ストリング選択スイッチおよびグラウンド選択スイッチに関しては、説明の簡略化のために、以上では説明していない。
【0036】
図6〜12はメモリブロックのための製造プロセスにおける段階を図示しており、これらの図について
図5Aおよび5Bを参照して説明する。
【0037】
図6および7は、基板(図示せず)上の絶縁層110(
図7)上に形成されるソース線構造のためのパターンを図示している。製造プロセスは、基板上に絶縁層を形成した後、3D構造のNANDストリング上のグラウンド選択線GSLとして使用するのに適したポリシリコン等の導電材料または他の導体の層を堆積することによって開始することができる。続いてこの層が、絶縁基板110上のグラウンド選択線111,112,113,114を画定するべくパターン化される。グラウンド選択線の間の溝(trench)は、シリコン窒化物等の犠牲材料、または、以下に述べる後続のプロセスステップにおいて除去可能な他の材料で満たされる。犠牲材料によってグラウンド選択線の間にフォーム106,107,108,109が提供され、ソース線構造の導電素子がアレイの行に沿って形成される。
【0038】
図8Aおよび8Bは、他の一連の製造ステップの後の構造を図示している。製造ステップは、グラウンド選択線111〜114およびフォーム106〜109の上の、ワード線材料と絶縁材料が交互に入れ替わるスタックを形成することと、その後、孔をエッチングすることと、絶縁ピラー128〜141を形成するために絶縁材料で孔を満たすこととを含む。絶縁ピラー128〜141はフォーム106,107,108,109に沿うアレイの行に、アレイの列に沿って配列される。
図8Aは、アレイブロックの部分のレイアウト図であるが、ワード線の接続を示していない。NANDストリングの実施形態では最上部のワード線層をストリング選択線の形成に利用することができる。より完全なワード線層およびストリング選択線のレイアウトについては、
図13および14を参照しながら後で説明する。
【0039】
図8Bからわかるように、このワード線層のスタックは、最上層125−1、中間層125−2、および最下層125−3を含む。絶縁層140−1,140−2,140−3がワード線層を分け隔てる。典型的な実施形態では、より多くのワード線層が存在していてもよい。絶縁ピラー(例えば128,129)は、ワード線層のスタックを通り抜けて、犠牲フォーム106,107,108に至るまで、または、部分的に犠牲フォーム106,107,108の中まで延伸する。絶縁孔がエッチングされ、その後、絶縁孔が二酸化ケイ素等の絶縁体または他の適切な絶縁体で満たされ、それが、アレイにおけるアクティブピラーとともに、ワード線層を分離して独立したワード線にする役割を果たす。
【0040】
孔のエッチングプロセスは、ハードマスクプロセスを使用して行うことができる。例えば、孔パターンは、フォトレジストや、カーボンハードマスク膜の上に重なる誘電体膜の上から液浸193nmリソグラフィツールを用いる光露出を利用して作成することができる。その後、エッチングによってフォトレジストパターンが誘電体膜上に転写される。誘電体膜は、犠牲カーボンハードマスクに孔を開けるためのハードマスクとしての役割を果たすことになり、犠牲カーボンハードマスクは、スタック内に孔を開けるために使用されることになり、いずれも同じ領域で行なわれる。
【0041】
エッチングは、この例では誘電体電荷トラッピング構造のシリコン窒化物およびシリコン酸化物等であるメモリ材料や導体材料(この例ではポリシリコン)に対して同一の(もしくは同一に近い)エッチングレートを有するプラズマエッチング法を利用して行うことができる。これは、例えばNF3、CH2F2、HBr、O2、CH4、およびHeの組み合わせを使用して行うことが可能である。
【0042】
図9Aおよび9Bは、さらに別の一連の製造ステップの後の構造を図示している。製造ステップには、図示されるように、アレイの行およびアレイの列に沿って絶縁ピラー128〜141と交互配置される楕円孔150〜163のアレイを形成することが含まれる。楕円孔150〜163の形成後、スタックにおけるワード線層が偶数ワード線300,302,304,・・・と、奇数ワード線301,303,・・・とに分離される。
図9Bからわかるように、楕円孔は、ワード線層を通り抜けて、犠牲フォーム106,107,108まで、または、部分的に犠牲フォーム106,107,108の中まで延伸する。孔のエッチングは、前述したプロセスを使用して行うことができる。楕円形状の使用は、孔のエッチングプロセスのためのより大きなプロセスウインドウを提供し、結果として、前述のような改善された特性を有することが可能な構造がもたらされる。楕円形状の孔は、ワード線層が分離されるように、絶縁ピラーにオーバーラップする。エッチングプロセスは、犠牲フォーム106,107,108の内側で停止することができる。孔の先細り(taper)により、スタックの低部の層において楕円形状の孔と絶縁ピラーとがオーバーラップしない場合に発生し得るような、偶数と奇数のワード線の間の橋絡の発生確率を低減するために、楕円形状の長さを増加させることができる。また、絶縁材料を用いて絶縁ピラーを充填する前に、絶縁ピラーの外縁の周りの層におけるシリコンを消費することが可能な酸化ステップを実行することもできる。
【0043】
また図示されるように、後述のようにアレイの列に沿って、上に重なるビット線の密度が高く、かつ、ピッチが小さくなるようにすべく、ハニカム構造で配置されるように、レイアウトは「ねじれて(twisted)」いる。
【0044】
図10は、犠牲フォーム106,107,108,109の除去に使用されるエッチングプロセス後の構造の斜視図である。この結果、グラウンド選択線導体111,112,113,114の間に溝状のボイド170,171,172が形成される。このエッチングは、犠牲材料がシリコン窒化物である場合には熱リン酸溶液を使用して、または、ボイド内から犠牲材料を効果的に除去可能な他のエッチング方法を使用して実行できる。その結果、アクティブピラーのための孔は構造内で浮いた状態となる。しかしながら、構造は、周囲のワード線構造および絶縁ピラーによって容易に支持される。また、最下部(底部)のゲート選択線構造が全体の構造の支持を助ける。
【0045】
図11A〜11Cは、さらなる製造ステップの後の構造を図示している。具体的には、誘電体電荷トラッピング構造を形成するシリコン酸化物、シリコン窒化物、及びシリコン酸化物の層の共形堆積(conformal deposition)と、それに続く、シリコン等の材料を使用する垂直チャネル構造の共形堆積とを含む製造ステップが
図10の構造に対して適用され、これらの組み合わせにより、「マカロニ」型のアクティブピラー250〜263、または、材料の共形堆積からもたらされるシームとともに垂直チャネル構造を含むアクティブピラーがもたらされる。代表的なデバイスでは、メモリ材料の層115はバンドギャップエンジニアド複合トンネリング誘電体層(bandgap engineered composite tunneling dielectric layer)を含むことができ、バンドギャップ操作複合トンネリング誘電体層は、2nm未満の厚さの二酸化ケイ素の層と、3nm未満の厚さのシリコン窒化物の層と、4nm未満の厚さの二酸化ケイ素の層とを含む。1つの実施形態では、複合トンネリング誘電体層が、超薄シリコン酸化物層O1(例えば15Å以下)、超薄シリコン窒化物層N1(例えば30Å以下)、および超薄シリコン酸化物層O2(例えば35Å以下)からなり、これは、半導体ボディとの境界面から15Å以下のオフセットにおいて、約2.6eVの価電子帯エネルギーレベルの増加をもたらす。第2のオフセット(例えば、境界面から約30Å〜45Å)において、価電子帯エネルギーレベルが低く(正孔トンネリング障壁が高く)、かつ、伝導帯エネルギーレベルが高い領域で、O2層は電荷トラッピング層からN1層を分離する。第2の位置は境界面から大きく離れていることから、正孔トンネリングの誘導に十分な電界が、第2の位置の後の価電子帯エネルギーレベルを、正孔トンネリング障壁を効果的に除去するレベルまで上昇させる。したがって、O2層は、正孔トンネリングをアシストする電界と大きく干渉することはなく、電界が小さいときにリーク(leakage)をブロックするエンジニアドトンネリング誘電体(engineered tunneling dielectric)の性能を改善する。これらの層は、例えばLPCVDを使用して共形堆積できる。
【0046】
本実施形態のメモリ材料の層115における電荷トラッピング層は、50Åよりも厚いシリコン窒化物を含み、その厚さは、例えばLPCVDを使用して形成される本実施形態では約70Åである。例えば、酸窒化ケイ素(Si
xO
yN
z)、シリコンリッチ窒化物、シリコンリッチ酸化物、埋め込みナノ粒子を含むトラッピング層等の他の電荷トラッピング材料および構造も採用することができる。
【0047】
本実施形態のメモリ材料の層115におけるブロッキング誘電体層は、50Åよりも厚い(本実施形態では例えば約90Åの厚さの)二酸化ケイ素の層を含み、LPCVD、または、他の湿式炉酸化プロセスによる窒化物からの湿式転化によって形成可能である。他のブロッキング誘電体は酸化アルミニウム等の高κ材料を含むことができる。
【0048】
これらのBE−SONOS ONO膜およびチャネル材料の層を形成するために適用される堆積技術は、従来のLPCVDプロセスによって簡単に実行可能であり、それにより、必要とされる優れた膜品質および共形性が提供される。一方、これらの膜のために原子層堆積ALDツール等のツールを開発することも可能である。
【0049】
誘電体電荷トラッピング構造および垂直チャネル構造を形成する層の堆積において、ボイド170,171,172も充填され、その結果、誘電体電荷トラッピング構造の誘電体層をボイドにライニング(lining)し、それらを又は部分的にそれらを、垂直チャネル構造の形成にも使用される半導体層で満たす構造がもたらされる。この結果、領域206,207,208,209によって模式的に表わされているソース線構造がもたらされ、当該ソース線構造は、メモリ構造における「U字形」電流路のための、アクティブピラーの最上部からソース線構造を通って隣接するアクティブピラーまでの、または、そのソース線導体構造を共有する他のアクティブピラーまでの電流路を提供する。
【0050】
図11Cは、アレイの行に沿って得られる断面構造を図示しており、当該断面構造は絶縁ピラー128,129,130によって分け隔てられるアクティブピラー250,251,252を含む。ソース線構造206は、誘電体電荷トラッピング材料310,311によってライニングされ、垂直チャネルの半導体材料で満たされる。垂直チャネル構造のそれぞれは、この例ではシームを含み、各セルの独立二重ゲートの両側の間に改善された絶縁を提供できる。
【0051】
これらの材料の堆積の後、ブロックの最上部を、例えば化学機械研磨を使用して平坦化し、スタックの最上部の垂直チャネル構造を孤立させる(isolate)ことができる。
【0052】
図12は、後続の製造ステップの後の構造を図示している。当該ステップは、スタックの最上部の上における層間絶縁体と、層間コネクタ(図示せず)と、アレイの列のそれぞれにおけるアクティブピラーと接触するビット線190〜196を含むパターン化された金属層との形成を含む。
【0053】
図12を参照しながら、アレイ領域におけるメモリセルのブロックのレイアウト寸法について代表的な設計規則を説明する。図では、楕円アクティブピラーの長軸をY寸法とし、楕円アクティブピラーの短軸をX寸法として考える。したがって、アクティブピラーはYピッチY1を有し、それを70nm台とすることができる。同様に、絶縁ピラーはYピッチY2を有し、それも70nm台(図でのスケール)とすることができる。アクティブピラーおよび絶縁ピラーのレイアウトピッチは、先細りする構造(tapered structures)により、アクティブピラー/絶縁ピラーのセルのYピッチY3をハーフピッチ約60nmに対応して約120nmとして、パターン化されたマスク層において互いにオーバーラップするようにさせることができる。単一行におけるハーフピッチがY寸法で約60nmとなる結果として、上に重なる金属ビット線のピッチを図示のハニカムレイアウト構造では約30nmとすることができる。
【0054】
X寸法においては、絶縁ピラーのピッチX1およびアクティブピラーのピッチX1を、それぞれ約60nmとすることができる。他の実施形態ではこれらの値を変えてもよい。アクティブピラー/絶縁ピラー、ワード線の組み合わせのXピッチも60nmのハーフピッチに対応して約120nmとすることができる。
【0055】
楕円アクティブピラーの短軸に関する最小Xピッチは、誘電体電荷トラッピング層の厚さや垂直チャネル構造の最小直径に対応する必要がある。誘電体電荷トラッピング構造が最大で約20nmの厚さを有し、垂直チャネル構造が少なくとも20nmの外径を有していなければならないと仮定すると、構造は最下層で少なくとも60nmに対応できなければならない。パターン化された層のピッチはこの結果に対応する程に十分な大きさでなければならない。楕円または細長いパターンではアクティブピラーのXピッチをより小さくできることから、電界増強の低減のため、Xピッチを以前の設計より小さくすることができる。
【0056】
当然のことながら、特定の実装の必要性に合うようサイズを増加または減少させることができる。
【0057】
図13は、層間コネクタ構造と、偶数および奇数のワード線構造とを含むメモリセルのブロックのためのワード線層のレイアウトを示している。図示されるように、偶数ワード線構造200および奇数ワード線構造201は、互いに組み合わせられたアクティブピラーのアレイ内へのワード線の延長を有する。アクティブピラーのアレイは、ハニカム配置でオフセットされる複数の行を含む。第1の行はアクティブピラー202−1,202−2,202−3,202−4,および202−5を含む。図示されるように、絶縁ピラー212−1〜212−5がアクティブピラーの間に配置される。次の行の第1のアクティブピラーはピラー203−5を含む。レイアウトの右側の他のアクティブピラーの行はアクティブピラー208−1〜208−5を含み、それらは絶縁ピラー218−1〜218−5によって分離される。偶数ワード線構造200は切り抜き(cutout)220,221,222,および223によって奇数ワード線構造201から分離される。同様に、奇数ワード線構造201は切り抜き224〜228によって偶数ワード線構造200から分離される。その結果、各行において偶数ワード線(例えば切り抜き226において終了しているワード線244)と奇数ワード線(例えば切り抜き222において終了しているワード線245)とが各アクティブピラーの両側で隣接して存在するように、ワード線がアクティブピラーの行の間に延びる。
【0058】
各行の端のアクティブピラー(例えばアクティブピラー202−1およびアクティブピラー203−5)はメモリ動作において利用されないことがあるが、それにもかかわらず、偶数と奇数のワード線を分離するためのプロセスの一部として形成される。
【0059】
偶数ワード線構造200はランディングパッド領域(landing pad area)250を含む。同様に、奇数ワード線構造201はランディングパッド領域251を含む。階段状コンタクト構造(stairstep contact structure)240,241は個々の層へのアクセスに使用される。偶数ワード線構造200上の階段状コンタクト構造240を参照すると、8つの層間コンタクト230〜237が形成され、それらは、この例における8つのワード線層のそれぞれのランディングパッド領域と接触する。層間コンタクト230は最上層の偶数ワード線構造200のパッド領域250の上に接地する。層間コンタクト231は上から2番目の偶数ワード線構造のパッド領域の上に接地するなどし、層間コンタクト237は上から8番目の層における偶数ワード線構造のパッド領域の上に接地する。図示されるように、これらの層間コンタクトはビア(via)内に配置可能であり、そこでは、ワード線コンタクト234〜237を囲い込む大きい破線の矩形が4つの層を通って開口している。ワード線コンタクト236および237、ならびにコンタクト232および233を囲い込んでいる中サイズの破線の矩形はそれぞれ2つの層を通って開口している。ワード線コンタクト231,233,235,および237を囲い込んでいる小さい破線の矩形はそれぞれ1つの層を通って開口している。当然のことながら、ワード線層の間での層間接触のために他の配置を利用してもよい。
【0060】
図14は、メモリアレイのブロックにおける最上位のワード線層のストリング選択線層のレイアウト図である。この構造は、
図13に示されるパターンを有する最上位のワード線層を通る切り込み(cut)を、切欠き220〜223および224〜228を通る線に沿って作ることによって形成される。このパターンは、アクティブピラーの各行の間に独立したストリング選択線270,271,272,273,274,・・・,278の形成をもたらす。層間コンタクトは、構造の偶数側では部位290〜298に、奇数側では部位291〜297に配置できる。以下に説明するように、これらの層間コンタクトは上に重なるストリング選択線構造への接続の形成を可能にする。
【0061】
図14に示されるストリング選択線層の形成は、アレイにおけるアクティブ列(active columns)のそれぞれのための、アクティブピラーの上側柱筒と、隣接する独立ストリング選択線との組み合わせによって形成される独立二重ゲートストリング選択線スイッチ(independent double gate string select line switches)の形成をもたらす。
【0062】
図15は、上に重なるパターン化された導体層(金属層等)のレイアウトを図示しており、これらは、3次元メモリのブロックと結合されるグローバルビット線、ストリング選択線、およびワード線として作用する。アクティブアレイ(active array)は破線290と291の間に配置され、それぞれの端に使用されないアクティブピラーがある。
図14に示されるような構造をブロックの最上位にもたらす独立二重ゲートストリング選択切り抜き(independent double gate string select cut)が直線294および296上に作られている。
図13の階段状導体領域(stairstep conductor regions)240および241上の層間導体は、偶数側ではパターン化されたワード線301−E〜308−Eに、奇数側ではパターン化されたワード線301−O〜308−Oに結合される。同様に、上に重なる導体線(金属線等)はグローバルビット線として構成され、アクティブピラーのハニカムパターンに起因する狭いピッチで配される。したがって、導体線325が、1つのアレイの列に沿って配置され、導体線330が、隣接するがオフセットされたアレイの列に配置される。導体線331,326,327,328,および329は、メモリで使用されるアクティブピラーのそれぞれの列に沿って配置される。
【0063】
図11Cで示されるソース線導体構造を使用するアーキテクチャでは、アクティブピラーのうちのいくつかを、ソース線導体構造によって単一行の他のソース線と結合される電気的ローカルソース線として専用することができる。電気的ローカルソース線として専用されるアクティブピラーは低閾値状態または消去状態に維持される。本実施形態では、ソース線導体構造によってU字形経路が提供され、アクティブピラーの列のうちの少なくとも1つがローカルソース線として使用される。この例では、アクティブピラーの行のそれぞれが少なくとも1つのローカルソース線を含むように、導体線330および導体線331がローカルソース線として使用される。この形態で実装されるローカルソース線の数は、構造のコンダクタンスおよび他のファクターに依存する。1つの例では、1つの行において4つのアクティブピラーごとに少なくとも1つのローカルソース線が存在する場合がある。
【0064】
選択されたページ(ページバッファに結合可能なグローバルビット線で並列に読み出し可能なビット)は、2つの独立二重ゲートストリング選択線スイッチと、それらの対応する偶数および奇数のストリング選択線(SSL(i)およびSSL(i+1))とによって制御される。ストリング選択線は、上に重なるパターン化された導体線と、偶数側ではコンタクト310〜314において、奇数側ではコンタクト316〜319において結合される。2つの選択されたSSLスイッチの互いに対向するサイドと直に隣接する非選択の独立二重ゲートストリング選択線スイッチは、隣接行のアクティブ列(active column)における垂直チャネル構造を空乏化(deplete)させることによって非選択のストリングをオフにするのに十分な、比較的高い強度の負電圧を隣接するストリング選択線に印加することによってオフにすることができる。他のSSL線(離れた(遠い)側の線)は、約−0.5V等のオフ電圧に設定することができる。
【0065】
図15に示される導体構造およびブロックアーキテクチャを使用し、選択されたワード線層上のセルの行の偶数サイド350,351,352を読み出すための読み出しバイアス設定(read bias arrangement)を理解することができる。アドレシングスキームによれば、ワード線層および偶数または奇数のワード線構造は、ワード線導体301−E〜308−E、または301−O〜308−Oのうちの1つを使用して選択される。ページは、選択されたブロックに結合され、かつ、アクティブピラーの選択されたサイドに接触しているグローバルビット線の組と、選択された行のアクティブピラーの両サイドのストリング選択線によって選択される特定の行との組み合わせによって選択される。
【0066】
表1に、代表的な読み出しバイアス設定を示す。
【表1】
【0067】
なお、各ページにつき、グローバルビット線の半分だけが利用される。グローバルビット線の他方の半分におけるデータを検知するためには、このバイアス設定を使用して同じワード線上の2つの隣接ページを順次アクセスしなければならない。偶数/奇数のワード線がそれぞれ、2つのアクティブピラーの1つのサイドと接触することから、説明した読み出し方法は、選択されたワード線の1つのサイドに蓄積された電荷のみを読み出す。この方法では、選択されたアクティブ列におけるセルの各サイドに別々にアクセスすることが可能であり、各ピラーの各柱筒のセル1つ当たり、2つの電荷蓄積サイトが配置される。いくつかの実施形態では、2つの電荷蓄積サイトのそれぞれがセル当たり1ビットを記憶できる。他の実施形態では、セル毎の2つの電荷蓄積サイトのそれぞれが、サイド当たり2ビットというように、1ビットより多く記憶できる。この形態では、各ピラーの各柱筒のセルが4ビット以上のデータを記憶する。これは、非常に高密度のメモリアレイをもたらすことができる。
【0068】
例えば、SSL(i)およびSSL(i+1)によって選択されたページと、SSL(i)およびSSL(i−1)によって選択されたページのような、2つのページを一緒に開くことにより、アクティブピラーの第1の行における1つのサイド(この説明では左側)のセルの偶数ワード線側350〜352と、隣接行におけるアクティブピラーの1つのサイド(この説明では右側)のセルの偶数ワード線サイド353,354とを読み出すべく、表2に示されているようなバースト読み出しバイアス(burst read bias)を使用して、すべてのグローバルビット線325,326,327,328,329を並列に使用することができる。
【表2】
【0069】
表3は、代表的なプログラムバイアス設定(program bias arrangement)を示している。このアーキテクチャでのアレイは、一度に各アクティブピラーの一方のサイドだけにプログラムするようバイアスをかけることできる。これは、所望の実装および利用されるプログラミングアルゴリズムに応じて、サイド当たり1ビットまたはサイド当たりマルチビットのいずれかで、各層の各アクティブピラーの両サイドをデータの記憶に使用することを可能にする。1つの例では、プログラミングアルゴリズムを、パルス高の増大と所望の閾値レベルが満たされるまで実行されるプログラム検証ステップとを伴う増加型ステップパルスプログラミングシーケンスISPPとすることが可能である。
【0070】
同時係属の共有の特許文献1に記載されるように、他のシステムでは、単一パスでマルチレベルのプログラム動作を適用することが可能である。当該出願は、参照することにより全体が記載されているかのように本明細書に引用される。マルチビット・パー・セル・メモリを動作させるためにコントローラによって実行されるプロセスの1つの例は、複数のマルチレベルメモリセルにプログラムするためのデータセットの記憶を含み、当該データセットは、複数のメモリセルのそれぞれについて、複数のプログラム状態のいずれかまたは禁止状態を示し、複数のプログラム状態は、マルチレベルメモリセルについての、対応する複数のターゲットプログラムレベル(target progmram level)に対応する。データセットに関しては、この方法は、複数のマルチレベルメモリセルのための複数のプログラムサイクルの実行を含み、複数のプログラムサイクルのうちの1つのプログラムサイクルは、複数のプログラム状態にあるマルチレベルメモリセルにプログラムバイアスを印加することと、プログラムバイアスの印加後に、複数のマルチレベルメモリセルのうちの、示されたターゲットプログラムレベルにおける検証を通過したマルチレベルメモリセルに対して、データセットのプログラム状態を禁止状態に変更するために、複数のプログラムレベルのうちの2以上のためのプログラム検証ステップを適用することとを含む。データセットへは、1パス内の各サイクルで、選択されたセルについて禁止状態かプログラム状態かを判断するマルチレベル動作を適用することができる。
【表3】
【0071】
表4は、代表的な消去バイアス設定(erace bias arrangement)を示している。ブロック消去バイアスは、
図15に図示されるような、複数のセルブロックを含む周期的なアレイに印加することができる。
【表4】
【0072】
図16は、
図15に図示される構造を有する複数のブロックのレイアウトの実施形態を示している。
図15に適用されている参照番号が
図16においても使用されている。
【0073】
図16では、第1のブロック401および第2のブロック402が図示されており、それらはアレイの列方向、またはビット線方向に沿ってレイアウトされている。したがって、ブロック401の上に重なるグローバルビット線は、当該グローバルビット線に沿って続くブロック402等と共有される。グローバルビット線の単一セットに沿って共有されるブロックの数は、アレイの特性に基づいて決定することができる。
【0074】
ブロックは、ワード線層の間に絶縁領域403を形成することによって分離される。また、偶数および奇数のワード線構造での導電率を向上させるために、シリサイド等の導電性材料を用いて、ワード線構造のサイド404,405,406,407をコーティングできる。シリサイドは、サリサイド(SAlicide)として知られる自己整合プロセスを使用して形成することができる。
【0075】
このレイアウトでは、グローバルビット線は、ブロックによって共有されるページバッファまでグローバルビット線に沿って延びるパターン化された導体の第1の金属層を使用して実装することができる。ワード線も、偶数ワード線層を偶数ワード線デコーダに接続し、かつ、奇数ワード線層を奇数ワード線デコーダに接続するパターン化された導体の第1の金属層を使用して実装することができる。
【0076】
ストリング選択線SSLは、第1の金属層の上に重なる第2の金属層を使用して実装することができ、SSL線はストリング選択デコーダへ接続される。
【0077】
他の実施形態では、上に重なるパターン化された導体層の他の組み合わせをメモリセルのブロックの相互接続のために使用することができる。
【0078】
図17は、ストリング選択線が独立二重ゲート線ではなく二重ゲート線として実装される代替的な構造を図示している。この例では、ワード線材料のストリング選択線層がゆとりのあるピッチを有し、アクティブピラーの行のペアの間のSSL層内に絶縁切断480,481のためのスペースがある。ストリング選択線は、各行の一方の端のコンタクト領域482まで延び、層間コンタクト483は、上に重なるパターン化された導体線への接続を提供する。二重ゲートストリング選択線構造は、メモリデバイスのいくつかの動作モードのためのデコーディングプロセスを簡略化することができる。
【0079】
図18は、「ねじれた」配置または「ハニカム」配置とは別のものとして、アクティブピラーが「方形」配置でレイアウトされるアレイレイアウトについてのさらに別の代替案を図示している。したがって、行に沿った第1の列におけるアクティブピラー(例えば490)は、アレイの列方向に、列に沿った各行におけるアクティブピラー(例えば491,492,493)と整列される。ハニカムレイアウト内に図示されるように、上に重なる金属ビット線495,496,497は、隔行ではなく、各行のアクティブピラーに接する。この方形レイアウトはそれほど複雑でないが、これはビット線の大きいピッチおよび低い密度の代償としてもたらされるものである。
【0080】
図19は、代替的なソース線導体構造を、
図11Bに関して前述したものとの比較で図示している。
図11Bの参照番号を適切なところで再度使用する。この例では、ドープされたポリシリコンまたは他の導電層501(基板から絶縁されている)が、共通ソース線CSLとしてアクティブピラーのアレイの最下部に配置される。層間コンタクト(模式的に示した502)が、ドープされた導体領域501を共通ソース線CSLのためのソース側基準電圧回路またはバイアス電圧回路へ接続するために、アレイ上(例えば各ブロックの間又はブロックの周囲のパターン内など)に配置される。
【0081】
図20は、ワード線層の数を増加させることによってメモリセルのブロックの密度を増加させるための技術を図示している。エッチングプロセスが約89.5°未満のわずかなテーパー角度を有することから、多数のワード線層を有する構造については、最下層の孔の寸法が最上層より大幅に小さくなる場合があり、大きなスタックのためのアレイのピッチが制限される。また、構造の機械的な曲りもエッチングの深さに対する他の制限要因となり得る。したがって、
図20に表示される実施形態では、少なくともアクティブピラーのためであって、かつ、必要があれば絶縁ピラーのためでもある孔のエッチングプロセスを、1より多い数のエッチングステップに分割できる。このプロセスは、絶縁層によって分離されるワード線層の第1のスタックの形成(図中の2つより多く存在する場合がある)と、絶縁材料およびアクティブピラーのための孔を含むワード線層のパターンのエッチングとを含む。次にスタックが平坦化され、その構造の上にワード線層の第2のスタックが形成される。その後、第1のスタックに適用されたパターンに合わせて、第2のスタックにワード線層のパターンがエッチングされる。結果として、アクティブピラー600,601のための孔は、テーパー付きの壁602を有する下側部分と、下側部分と上側部分との間の遷移領域(transition region)603と、およびテーパー付きの壁604を有する上側部分とを有する。アクティブピラー600,601のための孔の形成後、誘電体電荷トラッピング層が堆積され、それに続いて垂直チャネル構造のための材料の堆積がなされる。誘電体電荷トラッピング層606および垂直チャネル構造607が電気的に接続されることを保証するために、誘電体電荷トラッピング層606および垂直チャネル構造607は上側スタックのパターン形成後に堆積される必要がある。
【0082】
図21は、3Dの独立二重ゲートの垂直チャネルNANDアレイを含む集積回路901のチップのブロックの簡略図である。集積回路901は、本明細書で説明した1または複数のメモリブロックを含むメモリアレイ960を、セル当たりマルチビットを有する独立二重ゲートの垂直チャネルセルとともに集積回路基板上に含む。
【0083】
SSLデコーダ940は、メモリアレイ960に配置される複数のSSL線945に結合される。偶数/奇数レベルデコーダ950は複数の偶数/奇数ワード線955に結合される。メモリアレイ960からのデータの読み出しおよびメモリアレイ960へのデータの書き込みのために、グローバルビット線列デコーダ970は、メモリアレイ960における列に沿って配置された複数のグローバルビット線965に結合される。アドレスは、バス930上において、制御ロジック910からデコーダ970、デコーダ940、およびデコーダ950へ供給される。センスアンプおよびプログラムバッファ回路980は、列デコーダ970に、この例では第1のデータ線975を介して結合される。回路980におけるプログラムバッファは、選択されたビット線のプログラム状態または禁止状態を示すために、マルチレベルプログラミングのためのプログラムコード、またはプログラムコードの関数である値を記憶することができる。列デコーダ970は、プログラムバッファのデータ値に応じてメモリのビット線にプログラム電圧および禁止電圧を選択的に印加するための回路を含むことができる。
【0084】
センスアンプ/プログラムバッファ回路からの検知データは、第2のデータ線985を介してマルチレベルデータバッファ990に供給され、マルチレベルデータバッファ990はデータパス993を介して入力/出力回路991に結合されている。また、この例では、アレイの独立二重ゲートセルの独立した各サイドについてのマルチレベルプログラム動作のサポートに使用するために、入力データがマルチレベルデータバッファ990に印加される。
【0085】
入力/出力回路991は集積回路901の外部の目的先にデータを送る。入力/出力データおよび制御信号は、データバス905を介して、入力/出力回路991、制御ロジック910、および集積回路901上の入力/出力ポート、または、集積回路901の内部または外部の他のデータ源の間を移動する。「他のデータ源」は、汎用プロセッサや専用回路、或いはメモリアレイ960にサポートされるシステムオンチップ(SoC)機能を提供するモジュールの組み合わせなどである。
【0086】
図21に示される例では、制御ロジック(control logic)910がバイアス設定状態マシン(bias arrangement state machine)を使用して、ブロック920における1または複数の電圧供給(例えば読み出しバイアス電圧、消去バイアス電圧、検証バイアス電圧、プログラムバイアス電圧等)を通じて生成または提供される供給電圧の印加を制御する。制御ロジック910は、マルチレベルバッファ990およびメモリアレイ960に結合される。制御ロジック910は、マルチレベルプログラム動作を制御するロジックを含む。本明細書に記載の独立二重ゲート垂直NAND構造をサポートする実施形態では、ロジックが次に示す方法を実行するように構成される。
アレイにおけるメモリセルの層を、ワード線層デコーダの使用等によって選択すること、
選択された層における垂直チャネル構造のサイドを、偶数サイドまたは奇数サイドのワード線構造を選択すること等によって選択すること、
アレイにおける選択された行における垂直チャネル構造を、垂直チャネル構造の行のSSLスイッチを使用すること等によって選択すること、および
アレイにおける1または複数の選択された列における垂直チャネル構造の選択されたサイドの選択された層の電荷トラッピングサイトに電荷を蓄積して、垂直チャネル構造の選択された行に結合されているグローバルビット線のページバッファ等のビット線回路を使用してデータを表わすこと。
【0087】
いくつかの実施形態では、ロジックが、層を選択したり、アレイの選択された層における奇数および偶数の互いに組み合わせられたワード線構造のうちの1つを選択すること(例えば偶数および奇数のワード線層デコーダを制御すること等)によってサイドを選択したりするように構成される。
【0088】
いくつかの実施形態では、ロジックが、1ビットよりも大きいデータを表すべく、選択されたサイドの選択された層における電荷トラッピングサイトに複数レベルの電荷を蓄積するように構成される。この形態では、アレイの垂直チャネル構造の選択された柱筒における選択されたセルが2ビットよりも大きいビットを記憶する(セルの各サイドに1ビットよりも大きいビットが含まれる)。
【0089】
制御ロジック910は、本技術分野で周知の専用ロジック回路(special-purpose logic circuitry)を使用して実装することができる。代替的な実施形態では、制御ロジックは、同一の集積回路上に実装可能であり、かつ、デバイスの動作を制御するコンピュータプログラムを実行する汎用プロセッサを含む。さらに他の実施形態では、制御ロジックの実装のために、専用ロジック回路および汎用プロセッサの組み合わせを利用することができる。
【0090】
メモリアレイ960は、蓄積される電荷の量に対応する複数のプログラムレベルの確立により、セル毎にマルチビットを記憶するように構成された電荷トラッピングメモリセルを含むことができ、メモリセル閾値電圧V
Tが設定される。
【0091】
図22は、メモリデバイスを製造するための方法を図示したフローチャートである。この方法は、
図15の構造に類似する構造を有する3Dメモリブロックを形成するために基板上の領域を識別することを含む。フローチャートは、3次元垂直チャネルNANDアレイを形成するための基板を用意することから開始される(1009)。このプロセスは、半導体基板の上の絶縁層、または他の絶縁構造をメモリアレイの領域に形成することを含んでもよい。そして、用意された基板上にソース線導体構造が形成される(1010)。このプロセスは、
図6および7に関連して上記で説明したステップ、すなわちメモリアレイ領域における行にグラウンド選択線および犠牲フォームのパターンが形成されるステップを含んでもよい。
【0092】
その後、ワード線導体材料の複数の層がソース線導体構造の上に形成される(1011)。ワード線導体材料の層は絶縁材料の層によって分離され、ワード線導体構造およびストリング選択線導体構造の形成のために使用される。第1のパターンの孔のエッチングがワード線導体材料の層のスタックを貫通するようにして行なわれ、その後、それらの孔が絶縁材料で満たされ、
図8A〜8Bに示されるようなアレイで使用される絶縁ピラーが形成される(1012)。
図9A〜9Bに図示される形態で、第2のパターンの孔のエッチングがワード線導体材料の層のスタックを貫通するようにして行われる(1013)。
【0093】
その後、第2のパターンの孔の下側の犠牲フォームが
図10に図示されるように取り除かれ、ソース線ボイドが形成される(1014)。続くプロセスは、
図11A〜11Cに図示されるように、第2のパターンの孔およびソース線ボイドに、誘電体電荷トラッピング構造および垂直チャネル構造を含むメモリ構造および材料を充填することを含む(1015)。また、プロセスは、ワード線導体材料の複数の層におけるワード線層パターンのエッチングと、
図13および14に図示されるパターン等のようなストリング選択線パターンに従うワード線導体材料の最上層のエッチングとをそれぞれ含む(1016)。メモリアレイの各ブロックに隣接する層間コネクタを使用して、グラウンド選択線構造に対する接続を行うことができる。
【0094】
上に重なるパターン化された導体であって、グローバルビット線、共通ソース線、ワード線、およびストリング選択線を含む導体が、
図12に示されるような1または複数のパターン化された導体層を使用して、基板上のメモリ領域に形成される(1017)。また、ビット線回路、ワード線回路、ページバッファ、センスアンプ等を含む周辺回路が基板上(通常はメモリ領域の外側)に設けられる(1018)。バック・エンド・オブ・ライン(BEOL)動作が完了してパッケージングされた集積回路が形成される。
【0095】
上記に詳細に記載した好ましい実施形態および実施例を参照して本発明を開示したが、これらの例は限定的な意味ではなく例示的な意味を意図していると理解されるべきである。当業者は変形および組み合わせを容易に思いつくであろうが、それらの変形および組み合わせは、本発明の趣旨および下記の特許請求の範囲内であることが意図されている。