特許 6088893 半導体装置及び配線基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6088893

(24)【登録日】2017年2月10日

(45)【発行日】2017年3月1日

(54)【発明の名称】半導体装置及び配線基板

(51)【国際特許分類】

   H01L 23/12 20060101AFI20170220BHJP

   H05K 3/46 20060101ALI20170220BHJP

【ＦＩ】

   H01L23/12 301Z

   H01L23/12 Q

   H05K3/46 Q

   H05K3/46 Z

   H05K3/46 B

   H05K3/46 N

【請求項の数】20

【全頁数】34

(21)【出願番号】特願2013-81064(P2013-81064)

(22)【出願日】2013年4月9日

(65)【公開番号】特開2014-204057(P2014-204057A)

(43)【公開日】2014年10月27日

【審査請求日】2016年2月16日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100089071

【弁理士】

【氏名又は名称】玉村 静世

(72)【発明者】

【氏名】仮屋崎 修一

(72)【発明者】

【氏名】及川 隆一

【審査官】 小山 和俊

(56)【参考文献】

【文献】 特開２００６−０４９６４５（ＪＰ，Ａ）

【文献】 特開２００５−０６４０２８（ＪＰ，Ａ）

【文献】 特開２００５−０６４０２７（ＪＰ，Ａ）

【文献】 特開２００４−２６５９８１（ＪＰ，Ａ）

【文献】 特開２００４−２６５９７０（ＪＰ，Ａ）

【文献】 特開２００４−２６５９８２（ＪＰ，Ａ）

【文献】 特開２００６−２３７３８５（ＪＰ，Ａ）

【文献】 特開２００８−０６６４８７（ＪＰ，Ａ）

【文献】 特開２００９−２２４４９１（ＪＰ，Ａ）

【文献】 特開２００９−２７６８７４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２３／１２

Ｈ０５Ｋ ３／４６

(57)【特許請求の範囲】

【請求項1】

半導体チップと、前記半導体チップが搭載される配線基板と、を有する半導体装置であって、
前記配線基板は、
前記半導体チップと電気的に接続される複数の第１電極が形成された第１主面と、
前記第１主面に対向する第２主面と、
前記第１主面と前記第２主面との間に設けられた配線領域と、を有し、
前記第１電極は、規則的に配列された、所定の周波数の信号の供給を受けるための複数の第１信号電極及び第２信号電極を含み、
前記第１信号電極と第２信号電極とは、その配列中に分散して配置され、
前記配線領域は、
コア基板と、
前記コア基板の両面に夫々形成された複数の配線層と、
インピーダンスを整合する容量を形成するための、前記コア基板を貫通する複数の第１スルーホールと、
インピーダンスを整合する容量を形成するための、前記コア基板の前記第１主面側に形成された前記配線層を貫通する複数の第１ビアと、
対応する前記第１信号電極に接続される複数の第１信号配線と、
対応する前記第２信号電極に接続される複数の第２信号配線と、を含み、
前記第１スルーホールは、前記第１信号電極から第１配線長だけ離れた位置で前記第１信号配線に接続され、
前記第１ビアは、前記第２信号電極から、前記第１配線長と実質的に等しい第２配線長だけ離れた位置で前記第２信号配線に接続される、半導体装置。

【請求項2】

前記配線領域は、
インピーダンスを整合する容量を形成するための、前記コア基板を貫通する複数の第２スルーホールと、
インピーダンスを整合する容量を形成するための、前記コア基板の前記第２主面側に形成された前記配線層を貫通する複数の第２ビアと、を更に含み、
前記第２スルーホールは、前記第２信号電極から前記第１配線長より長い第３配線長だけ離れた位置で前記第２信号配線と接続され、
前記第２ビアは、前記第１信号電極から、前記第３配線長と実質的に等しい第４配線長だけ離れた位置で前記第１信号配線と接続される、請求項１に記載の半導体装置。

【請求項3】

前記第１配線長は、前記信号の伝送線路に要求される信号帯域における第１周波数に応じた電磁波波長の４分の１に相当する長さである請求項２に記載の半導体装置。

【請求項4】

前記第３配線長は、前記信号の伝送線路に要求される信号帯域における前記第１周波数とは異なる第２周波数に応じた電磁波波長の４分の３に相当する長さである請求項３に記載の半導体装置。

【請求項5】

前記第１配線長は、前記信号の伝送線路に要求される信号帯域における第１周波数に応じた電磁波波長の４分の３に相当する長さである請求項２に記載の半導体装置。

【請求項6】

前記第１スルーホールと前記第１ビアとは、平面視において重なりを有しない、請求項２に記載の半導体装置。

【請求項7】

前記第１信号配線は、２つの配線が並走して形成された第１差動配線対であり、前記第２信号配線は、２つの配線が並走して形成された第２差動配線対である、請求項２に記載の半導体装置。

【請求項8】

前記第１信号電極と前記第２信号電極の何れか一方が、前記半導体チップに信号を入力するための受信用電極であり、他方が前記半導体チップから信号を出力するための送信用電極である、請求項２に記載の半導体装置。

【請求項9】

断面視において、前記第１スルーホールに接続される最上位のランドの径と、最下位のランドの径が相違する、請求項２に記載の半導体装置。

【請求項10】

前記第１スルーホールは、断面視において上下方向に複数のランドが接続される、請求項２に記載の半導体装置。

【請求項11】

断面視において、前記第１ビアに接続される最上位のランドの径と、最下位のランドの径が相違する、請求項２に記載の半導体装置。

【請求項12】

前記第１ビアは、断面視において上下方向に複数のランドが接続される、請求項２に記載の半導体装置。

【請求項13】

複数の前記第１ビアのうち、一部が１つのランドを介して前記第２信号配線に接続され、残りが複数のランドを介して前記第２信号配線に接続される、請求項２に記載の半導体装置。

【請求項14】

前記第１ビアは、前記第２ビアよりもランド径が大きくされる、請求項２に記載の半導体装置。

【請求項15】

前記第１ビアは、隣接する配線層間を接続するためのビアよりも、ランド径が大きくされる、請求項２に記載の半導体装置。

【請求項16】

前記半導体チップは、前記第１信号端子と前記第２信号端子の夫々に対応して接続される複数のインターフェースバッファを有する、請求項２に記載の半導体装置。

【請求項17】

複数の外部端子を更に有し、
前記第２主面は、対応する前記外部端子と電気的に接続される複数の第２電極を有し、
前記第１信号配線は、前記第１信号電極と対応する前記第２電極との間を電気的に接続する伝送線路を形成し、
前記第２信号配線は、前記第２信号電極と対応する前記第２電極との間を電気的に接続する伝送線路を形成する、請求項１６に記載の半導体装置。

【請求項18】

半導体チップと電気的に接続するための複数の第１電極が形成された第１主面と、
前記第１主面に対向する第２主面と、
前記第１主面と前記第２主面との間に設けられた配線領域と、を有し、
前記第１電極は、規則的に配列された、所定の周波数の信号の供給を受けるための複数の第１信号電極及び第２信号電極を含み、
前記第１信号電極と第２信号電極とは、その配列中に分散して配置され、
前記配線領域は、
コア基板と、
前記コア基板の両面に夫々形成された複数の配線層と、
インピーダンスを整合する容量を形成するための、前記コア基板を貫通する複数の第１スルーホールと、
インピーダンスを整合する容量を形成するための、前記コア基板の前記第１主面側に形成された前記配線層を貫通する複数の第１ビアと、
対応する前記第１信号電極に接続される複数の第１信号配線と、
対応する前記第２信号電極に接続される複数の第２信号配線と、を含み、
前記第１スルーホールは、前記第１信号電極から第１配線長だけ離れた位置で前記第１信号配線に接続され、
前記第１ビアは、前記第２信号電極から前記第１配線長と実質的に等しい第２配線長だけ離れた位置で前記第２信号配線に接続される、配線基板。

【請求項19】

前記配線領域は、
インピーダンスを整合する容量を形成するための、前記コア基板を貫通する複数の第２スルーホールと、
インピーダンスを整合する容量を形成するための、前記コア基板の前記第２主面側に形成された前記配線層を貫通する複数の第２ビアと、を更に含み、
前記第２スルーホールは、前記第２信号電極から前記第１配線長より長い第３配線長だけ離れた位置で前記第２信号配線と接続され、
前記第２ビアは、前記第１信号電極から、前記第３配線長と実質的に等しい第４配線長だけ離れた位置で前記第２信号配線と接続される、請求項１８に記載の配線基板。

【請求項20】

半導体チップと、
当該半導体チップが搭載される配線基板と、を有し、
前記配線基板は、前記半導体チップと電気的に接続され、所定の周波数の信号が供給される複数の信号電極が形成される第１主面と、
前記第１主面に対向する第２主面と、
前記第１主面と前記第２主面との間に設けられた配線領域と、を有し、
前記配線領域は、
コア基板と、
前記コア基板の両面に夫々形成された複数の配線層と、
前記配線層に形成され、前記信号電極から延在される複数の信号配線と、
前記信号電極から所定の配線長だけ離れた位置で前記信号配線に接続される複数のインピーダンス整合回路と、を含み、
前記複数のインピーダンス整合回路のうち一部は、前記コア基板を貫通する複数のスルーホールによって形成され、残りは、前記コア基板の前記第１主面側に形成された前記配線層を貫通する複数のビアによって形成される、半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及び配線基板に関し、特に高速通信が可能な半導体装置に適用して有効な技術に関する。

【背景技術】

【0002】

近年、ネットワーク通信における通信速度の高速化が進んでおり、ネットワーク機器では１０Ｇｂｐｓ超の信号伝送速度が一般的になってきている。これに伴い、ネットワーク機器に搭載される通信用の半導体装置（ＬＳＩ：ｌａｒｇｅ ｓｃａｌｅ ｉｎｔｅｇｒａｔｅｄ ｃｉｒｃｕｉｔ）のインターフェースバッファ（Ｉ／Ｏ素子）の寄生容量による信号反射が信号の品質劣化を引き起こすことが大きな問題となっている。これは、Ｉ／Ｏ素子の動作周波数が高くなるほど上記寄生容量のアドミタンスが増加することにより、Ｉ／Ｏ素子の入出力インピーダンスが大幅に低下し、Ｉ／Ｏ素子と信号伝送路との間でインピーダンス不整合が生じることが原因と考えられている。例えば、寄生容量を持つ出力側のＩ／Ｏ素子と寄生容量を持つ入力側のＩ／Ｏ素子とが、５０Ω（Ｏｈｍ）の特性インピーダンスを持つ信号伝送路によって接続される場合を考える。この場合において、入力側のＩ／Ｏ素子の入力抵抗と出力側のＩ／Ｏ素子の出力抵抗とが理想的に５０Ωであったとしても、伝達される信号の周波数が高くなると入力側／出力側のＩ／Ｏ素子の寄生容量のアドミタンスが増加し、信号線からみた入力側のＩ／Ｏ素子の入力インピーダンスと出力側のＩ／Ｏ素子の出力インピーダンスは低下する。例えば、入力側／出力側のＩ／Ｏ素子の寄生容量が１ｐＦであるとき、Ｉ／Ｏ素子の入力／出力インピーダンスは、１．２５ＧＨｚにおいて約４５Ωとなり、３．２ＧＨｚ（６．４Ｇｂｐｓ相当）において約２５Ωとなり、５．０ＧＨｚ（１０Ｇｂｐｓ相当）において約１４Ωとなる。このようなＩ／Ｏ素子の入出力インピーダンスの低下は、信号伝送路とＩ／Ｏ素子の間に大きなインピーダンスの不整合を生じさせ、信号波形を大きく歪ませてしまう。

【0003】

Ｉ／Ｏ素子の寄生容量の影響を低減するために、Ｉ／Ｏ素子が形成される半導体チップ上にインピーダンスの整合回路を形成したり、半導体チップを搭載するための半導体パッケージ用の配線基板（パッケージ基板）にインダクタ（Ｌ）やキャパシタ（Ｃ）、抵抗（Ｒ）を埋め込むことでインピーダンスの不整合を補正したりする手法が従来から知られている。その他に、関連する技術として、インピーダンス不整合による波形の歪を低減するための従来技術が、例えば特許文献１、２に開示されている。特許文献１には、プリント基板に接続されるコネクタのインダクタ成分をキャンセルするために、プリント基板において、信号用スルーホールの周囲に複数のグラウンド配線用スルーホールを配置する構成が開示されている。特許文献２には、多層基板の外層パターンと内層パターンとを接続する貫通ビアホール（スルーホール）を含んで形成される信号伝送路において、貫通ビアホールのインピーダンスを制御するために、貫通ビアホールに隣接する位置に絶縁体を挟んでベリードビアホールを配置する構成が開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００６−４９６４５号公報

【特許文献2】特開２０１２−２０９３４０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記のように半導体チップ上にインピーダンスの整合回路を形成する手法では、半導体チップの面積が大きくなるという問題がある。特に、多チャンネルの信号を扱う場合、各チャンネルのＩ／Ｏ素子毎に整合回路が必要となり、チップ面積が大幅に増加するため現実的ではない。また、半導体パッケージ用の配線基板にインダクタやキャパシタ等を埋め込む手法では、配線基板の製造が困難であり、コストが増大するという問題がある。

【0006】

本願発明者は、本願に先立って、Ｉ／Ｏ素子の寄生容量の影響を低減するために、半導体パッケージ用の配線基板のスルーホールを利用したインピーダンス整合回路を上記配線基板に形成することを検討した。具体的には、配線基板上のＩ／Ｏ素子に接続される信号伝送路において、Ｉ／Ｏ端子端から信号周波数のλ／４だけ離れた位置にインピーダンス整合回路としての寄生容量を形成する貫通ビアを設ける。これによれば、Ｉ／Ｏ素子に入力された信号がＩ／Ｏ端子の寄生容量によって反射され、その反射波が上記スルーホールの寄生容量で再び反射され、位相がλ／２ずれた状態でＩ／Ｏ素子端に戻ってくる。その結果、Ｉ／Ｏ端子の寄生容量によって反射された反射波と、上記スルーホールの寄生容量で反射した反射波とが打ち消し合い、その信号伝送路における信号の信号特性（例えば反射損失特性）が改善される。

【0007】

上記の技術を多チャンネルの信号を扱う半導体装置に適用する場合、各チャンネルの信号伝送路毎にインピーダンス整合回路としてのスルーホールを形成することになるので、配線基板上にスルーホールを複数形成するための広い領域が必要となる。特に、差動信号線対の場合、差動信号を上層から下層に伝播させるために、差動信号線に接続されるインピーダンス整合回路としてのスルーホールを囲むように、グラウンド電位に接続されたスルーホールを配置する必要があるため、配線基板上に広い面積が必要となる。しかしながら、ＳｉＰ（ｓｙｓｔｅｍ ｉｎ ａ ｐａｃｋａｇｅ）のような複数の半導体チップを１つの半導体パッケージに封止した半導体装置では、パッケージ基板の配線密度やビア密度が高いため、上記のようなスルーホールを形成するための十分な領域を確保することは容易ではない。例えば、複数の半導体チップが搭載されるＳｉＰでは、半導体チップ同士を電気的に接続する配線やスルーホール及びビアは、一方の半導体チップとそれに接続される他方の半導体チップと間の領域（例えば、配線基板上の中心エリア）に密集して形成される。それに対し、半導体チップと外部端子（外部バンプ）を接続する配線やスルーホール及びビア（例えば、半導体チップ上のＩ／Ｏ素子と外部バンプを電気的に接続するための配線やビア等）は、パッケージ基板における半導体チップの外周部、すなわち、半導体チップ端からパッケージ基板端までの狭いエリアに密集して形成される。Ｉ／Ｏ素子と外部バンプを接続する信号伝送路に上記インピーダンス整合回路としてのスルーホールを設ける場合、上記のような狭い領域に形成する必要があるため、Ｉ／Ｏ素子の数が多くなるほどスルーホールを形成する領域を確保することが困難になる。特に、Ｉ／Ｏ素子の多くが同じ周波数帯の信号を伝送する場合、Ｉ／Ｏ端子端からの距離が同じような位置（例えば、信号周波数のλ／４だけ離れた位置）にスルーホールが密集して形成されるため、配線の引き廻しが困難となる。そのため、パッケージ基板を大きくするなどの対策が必要となり、結果としてコストが増大する。なお、上記特許文献１、２の技術は、信号伝送路に含まれるスルーホールの寄生容量（インピーダンス）を調整するための技術であって、信号特性を改善するために信号伝送路に積極的にスルーホールを配置するものではなく、また、複数のスルーホールを配置する領域を確保することについて、特に考慮されていない。

【0008】

このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。

【課題を解決するための手段】

【0009】

本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記のとおりである。

【0010】

すなわち、本半導体装置は、半導体チップと、前記半導体チップが搭載される配線基板と、を有する。前記配線基板は、前記半導体チップと電気的に接続される複数の第１電極が形成された第１主面と、前記第１主面に対向する第２主面と、前記第１主面と前記第２主面との間に設けられた配線領域と、を有する。前記第１電極は、規則的に配列された、所定の周波数の信号の供給を受けるための複数の第１信号電極及び第２信号電極を含む。前記第１信号電極と第２信号電極とは、その配列中に分散して配置される。前記配線領域は、コア基板と、前記コア基板の両面に夫々形成された複数の配線層と、インピーダンスを整合する容量を形成するための、前記コア基板を貫通する複数の第１スルーホールとを有する。前記配線領域は、更に、インピーダンスを整合する容量を形成するための、前記コア基板の前記第１主面側に形成された前記配線層を貫通する複数の第１ビアを有する。前記配線領域は更に、対応する前記第１信号電極に接続される複数の第１信号配線と、対応する前記第２信号電極に接続される複数の第２信号配線と、を含む。前記第１スルーホールは、前記第１信号電極から第１配線長だけ離れた位置で前記第１信号配線に接続され、前記第１ビアは、前記第２信号電極から前記第１配線長と実質的に等しい第２配線長だけ離れた位置で前記第２信号配線に接続される。

【発明の効果】

【0011】

本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。

【0012】

すなわち、本半導体装置によれば、コストを抑えつつ、良好な信号の伝送特性を実現することができる。

【図面の簡単な説明】

【0013】

【図1】本願の一実施の形態に係る半導体装置１００を搭載した電子回路２００の全体模式断面図である。

【図2】半導体装置１００の詳細な全体模式断面図である。

【図3】半導体装置１００と半導体装置１０１との接続関係を例示する図である。

【図4】半導体装置１００のパッケージ基板６上に形成された整合回路を例示する図である。

【図5】伝送路ＳＮＴ１に整合回路ＣＴ１を配置した場合の信号特性を示す（ａ）と、伝送路ＳＮＴ１に整合回路ＣＴ１及びＣＴ２を配置した場合の信号特性を示す（ｂ）とを例示する図である。

【図6】パッケージ基板１に形成された整合回路を例示する模式図である。

【図7】整合回路を形成するためのスルーホールに接続されるランドの第１形状例を示す（ａ）と、整合回路を形成するためのスルーホールに接続されるランドの第２形状例を示す（ｂ）と、整合回路を形成するためのスルーホールに接続されるランドの第３形状例を示す（ｃ）とを例示する図である。

【図8】整合回路を形成するためのビアのランドの第１形状例を示す（ａ）と、整合回路を形成するためのビアのランドの第２形状例を示す（ｂ）と、整合回路を形成するためのビアに接続されるランドの第３形状例を示す（ｃ）と、整合回路を形成するためのビアに接続されるランドの第４形状例を示す（ｄ）とが例示される図である。

【図9】半導体装置１００の平面図を例示する図である。

【図10】整合回路としてのスルーホール及びビアを形成したパッケージ基板１の模式断面を例示する図である。

【図11】整合回路を形成するためのビアに対する配線の第１接続例を示す（ａ）と、整合回路を形成するためのビアに対する配線の第２接続例を示す（ｂ）と、整合回路を形成するためのビアに対する配線の第３接続例を示す（ｃ）と、を例示する図である。

【図12】配線層Ｌａｙｅｒ２を例示する平面図である。

【図13】配線層Ｌａｙｅｒ４を例示する平面図である。

【図14】配線層Ｌａｙｅｒ５を例示する平面図である。

【図15】配線層Ｌａｙｅｒ６を例示する平面図である。

【図16】配線層Ｌａｙｅｒ７を例示する平面図である。

【図17】配線層Ｌａｙｅｒ８を例示する平面図である。

【図18】配線層Ｌａｙｅｒ９を例示する平面図である。

【図19】整合回路ＣＴ１の拡大図である。

【図20】整合回路ＣＲ１の拡大図である。

【図21】配線層Ｌａｙｅｒ２の配線パターンを例示する平面図である。

【図22】配線層Ｌａｙｅｒ４とＬａｙｅｒ５の配線パターンを例示する平面図である。

【図23】一段目の整合回路ＣＲ１をスルーホールで形成し、且つ二段目の整合回路ＣＲ２をビアで形成した場合の差動信号線路ＳＮＤＲの伝送特性を例示する図である。

【図24】一段目の整合回路ＣＴ１をスルーホールで形成し、且つ二段目の整合回路ＣＴ２をビアで形成した場合の差動信号線路ＳＮＤＴの伝送特性を例示する。

【図25】半導体装置１００の製造プロセスのアウトラインを示す流れ図である。

【図26】パッケージ基板１の製造プロセスのアウトラインを例示する図である。

【発明を実施するための形態】

【0014】

１．実施の形態の概要
先ず、本願において開示される代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。

【0015】

〔１〕（整合回路としてのスルーホールとビアを半導体チップから所定範囲内に配置したパッケージ基板を有する半導体装置）
本願の代表的な実施の形態に係る半導体装置（１００）は、半導体チップ（２）と、前記半導体チップが搭載される配線基板（１）と、を有する。前記配線基板は、前記半導体チップと電気的に接続される複数の第１電極（１０）が形成された第１主面（１ａ）と、前記第１主面に対向する第２主面（１ｂ）と、前記第１主面と前記第２主面との間に設けられた配線領域と、を有する。前記第１電極は、規則的に配列された、所定の周波数の信号の供給を受けるための複数の第１信号電極（１０＿Ｒｘ）及び第２信号電極（１０＿Ｔｘ）を含む。前記第１信号電極と第２信号電極とは、その配列中に分散して配置される。前記配線領域は、コア基板（２１）と、前記コア基板の両面に夫々形成された複数の配線層（２０、２１）と、インピーダンスを整合する容量を形成するための、前記コア基板を貫通する複数の第１スルーホール（ＣＲ１）とを有する。前記配線領域は、更に、インピーダンスを整合する容量を形成するための、前記コア基板の前記第１主面側に形成された前記配線層を貫通する複数の第１ビア（ＣＴ１）を有する。前記配線領域は更に、対応する前記第１信号電極に接続される複数の第１信号配線（ＳＮＲ１〜ＳＮＲｍ）と、対応する前記第２信号電極に接続される複数の第２信号配線（ＳＮＴ１〜ＳＮＴｎ）と、を含む。前記第１スルーホールは、前記第１信号電極から第１配線長（ＬＲ１）だけ離れた位置で前記第１信号配線に接続され、前記第１ビアは、前記第２信号電極から、前記第１配線長と実質的に等しい第２配線長（ＬＴ１≒ＬＲ１）だけ離れた位置で前記第２信号配線に接続される。

【0016】

これによれば、配線基板において、インピーダンス整合のための容量（以下、整合回路と称する。）を形成するスルーホールとビアが、配線領域における異なる層に複数形成される。これにより、上記整合回路をスルーホールのみで形成する場合に比べて、多くの整合回路を、より高密度に形成することが可能になる。また、整合回路としてのスルーホールとビアが異なる層に形成されることから、夫々に接続する配線の引き廻しが容易となり、配線密度を下げることも可能になる。更に、整合回路としての第１ビアを通常のビアと同様の製造プロセスで形成することができる。したがって、本半導体装置によれば、配線基板（パッケージ基板）の製造コストを抑えつつ、良好な信号の伝送特性を実現することが可能となる。

【0017】

〔２〕（多段に接続された整合回路）
項１の半導体装置において、前記配線領域は、インピーダンスを整合する容量を形成するための、前記コア基板を貫通する複数の第２スルーホール（ＣＴ２）と、インピーダンスを整合する容量を形成するための、前記コア基板の前記第２主面側に形成された前記配線層を貫通する複数の第２ビア（ＣＲ２）と、を更に含む。前記第２スルーホールは、前記第２信号電極から前記第１配線長より長い第３配線長（ＬＲ２）だけ離れた位置で前記第２信号配線と接続され、前記第２ビアは、前記第１信号電極から、前記第３配線長と実質的に等しい第４配線長（ＬＴ２≒ＬＲ２）だけ離れた位置で前記第１信号配線と接続される。

【0018】

これによれば、１つの第１信号電極につながる第１信号配線に複数の整合回路が形成される。同様に、１つの第２信号電極につながる第２信号配線に複数の整合回路が形成される。これにより、より広い周波数帯域において信号特性を向上させることが可能となる。また、第１信号配線に接続される２段目の整合回路をビアで形成し、第２信号配線に接続される２段目の整合回路をスルーホールで形成することで、１段目の整合回路と同様に、多くの整合回路をより高密度に形成し、且つ配線密度を下げることが可能となる。

【0019】

〔３〕（１段目の補正回路をλ／４付近に形成）
項２の半導体装置において、前記第１配線長は、前記信号の伝送線路に要求される信号帯域における第１周波数（ｆａ、ｆｃ）に応じた電磁波波長（λａ、λｃ）の４分の１に相当する長さである。

【0020】

これによれば、第１信号電極側（第２信号電極側）の第１信号配線端（第２信号配線端）において反射した反射信号による信号波形の歪をより小さくすることができる。

【0021】

〔４〕（２段目の補正回路を３λ／４付近に形成）
項２又は３の半導体装置において、前記第３配線長は、前記信号の伝送線路に要求される信号帯域における前記第１周波数とは異なる第２周波数（ｆｂ、ｆｄ）に応じた電磁波波長（λｂ、λｄ）の４分の３に相当する長さである。

【0022】

第１信号電極（第２信号電極）から、第２周波数に応じた電磁波波長の４分の１だけ離れた位置に整合回路を配置する場合と、当該電磁波長の４分の３だけ離れた位置に整合回路を配置する場合とで、整合回路で反射して第１信号電極（第２信号電極）に戻ってくる反射信号の位相は共にπ（１８０度）で同じとなる。したがって、電磁波波長の４分の３の場所に整合回路を配置することで、整合回路を電磁波波長の４分の１の場所に配置した場合と同様の効果が期待できる。本半導体装置によれば、一段目の整合回路（例えば第１スルーホール）と二段目の整合回路（第２ビア）とが離れた位置に形成されるから、二段目の整合回路を形成するための領域の確保が容易となり、更なる整合回路の高密度化と配線密度の低減を図ることができる。特に、第１周波数と第２周波数とが近い値であり、一段目と二段目の整合回路の双方を電磁波波長の４分の１の場所に配置するのが困難な場合に適用して有効である。

【0023】

〔５〕（１段目の補正回路を３λ／４付近に形成）
項２の半導体装置において、前記第１配線長は、前記信号の伝送線路に要求される信号帯域における第１周波数（ｆａ，ｆｃ）に応じた電磁波波長（λａ，λｃ）の４分の３に相当する長さである。

【0024】

上述したように、電磁波波長の４分の３の場所に整合回路を配置することで、整合回路を電磁波波長の４分の１の場所に配置した場合と同様の効果が期待できるので、項３と同様に、信号波形の歪をより小さくすることができる。

【0025】

〔６〕（スルーホールとビアが重なりを有しない）
項２乃至５の何れかの半導体装置において、前記第１スルーホールと前記第１ビアとは、平面視において重なりを有しない。

【0026】

これによれば、前記第１スルーホールと前記第１ビアとのデカップリングによる第１信号配線と第２信号配線の干渉を抑えることができ、良好な信号の伝送特性を実現に資する。

【0027】

〔７〕（差動配線対）
項２乃至６の何れかの半導体装置において、前記第１信号配線は、２つの配線が並走して形成された第１差動配線対（ＳＮＤＲ）であり、前記第２信号配線は、２つの配線が並走して形成された第２差動配線対（ＳＮＤＴ）である。

【0028】

〔８〕（Ｔｘ、Ｒｘ）
項１乃至７の何れかの半導体装置において、前記第１信号電極と前記第２信号電極の何れか一方が、前記半導体チップに信号を入力するための受信用電極であり、他方が前記半導体チップから信号を出力するための送信用電極である。

【0029】

〔９〕（スルーホールの形状；上／下のランド径が相違する；図７の（ｂ））
項１乃至８の何れかの半導体装置は、断面視において、前記第１スルーホールに接続される最上位のランドの径と、最下位のランドの径が相違する。

【0030】

これによれば、例えば、配線密度の低い側の層に隣接するランドの径を大きくし、配線密度の高い側の層に隣接するランドの径を小さくすることで、第１スルーホールとそれに隣接する上下層の配線とのカップリングを減らすことができる。

【0031】

〔１０〕（スルーホールの形状；多段ランド；図７の（ｃ））
項１乃至８の何れかの半導体装置において、前記第１スルーホールは、断面視において上下方向に複数のランドが接続される。

【0032】

これによれば、寄生容量を形成するためのランドの数が増えるので、必要な容量値を得るためのランド１つあたりのランド径を小さくすることが可能なり、更なる整合回路の高密度化と配線密度の低減を図ることができる。

【0033】

〔１１〕（ビアの形状；上／下のランド径が相違する；図８の（ｂ）、図８の（ｄ））
項１乃至１０の何れかの半導体装置は、断面視において、前記第１ビアに接続される最上位のランドの径と、最下位のランドの径が相違する。

【0034】

これによれば、例えば、配線密度の低い側の層に隣接するランドの径を大きくし、配線密度の高い側の層に隣接するランドの径を小さくすることで、第１ビアとそれに隣接する上下層の配線とのカップリングを減らすことができる。

【0035】

〔１２〕（ビアの形状；多段ランド；図８の（ｃ）、図８の（ｄ））
項１乃至１０の何れかの半導体装置において、前記第１ビアは、断面視において上下方向に複数のランドが接続される。

【0036】

これによれば、寄生容量を形成するためのランドの数が増えるので、必要な容量値を得るためのランド１つあたりのランド径を小さくすることが可能なり、更なる整合回路の高密度化と配線密度の低減を図ることができる。

【0037】

〔１３〕（ビアの配線；同一配線層に接続；図１１の（ａ）〜（ｃ）の組み合わせ）
項１乃至１２の何れかの半導体装置において、複数の前記第１ビアのうち、一部が１つのランドを介して前記第２信号配線に接続され（図１１の（ｂ），（ｃ））、残りが複数のランドを介して前記第２信号配線に接続される（図１１の（ａ））。

【0038】

これによれば、夫々の第１ビアに接続される複数の配線を複数の配線層に分散させることができるので、配線密度を更に低減させることが可能となる。

【0039】

〔１４〕（第１ビア＞第２ビア）
項２乃至１３の何れかの半導体装置において、前記第１ビアは、前記第２ビアよりもランド径が大きくされる。

【0040】

第１信号電極側（第２信号電極側）の第１信号配線端（第２信号配線端）において反射した反射信号は、第１信号電極（第２信号電極）からの距離が離れるほどのその信号レベルは小さくなる。そのため、一段目の整合回路よりも第１信号電極（第２信号電極）から離れた位置に形成される二段目の整合回路は、その容量値を一段目のそれよりも小さくしても、第１信号配線端（第２信号配線端）で反射した反射波を打ち消すのに十分な効果を得ることが可能となる。したがって、本半導体装置のように、一段目の整合回路よりも二段目の整合回路の容量値を小さくすることで、反射波による信号波形の歪を抑える効果を低減させずに、更なる整合回路の高密度化と配線密度の低減を図ることが可能となる。

【0041】

〔１５〕（通常のビアよりも大きい第１ビア）
項１乃至１４の何れかの半導体装置において、前記第１ビアは、隣接する配線層間を接続するためのビアよりも、ランド径が大きくされる。

【0042】

これによれば、第１ビアは通常のビアよりも寄生容量を大きくなるので、整合回路として機能させることが容易となる。

【0043】

〔１６〕（インターフェースバッファ）
項１乃至１５の何れかの半導体装置において、前記半導体チップは、前記第１信号端子と前記第２信号端子の夫々に対応して接続される複数のインターフェースバッファ（Ｔｘ１〜Ｔｘｎ、Ｒｘ１〜Ｒｘｍ）を有する。

【0044】

これによれば、項１乃至１５の構成によって、インターフェースバッファの信号特性を向上させることができる。

【0045】

〔１７〕（外部端子；ＢＧＡ）
項１乃至１６の何れかの半導体装置は、複数の外部端子（８）を更に有する。前記第２主面は、対応する前記外部端子と電気的に接続される複数の第２電極（１１）を有する。前記第１信号配線は、前記第１信号電極と対応する前記第２電極との間を電気的に接続する伝送線路を形成し、前記第２信号配線は、前記第２信号電極と対応する前記第２電極との間を電気的に接続する伝送線路を形成する。

【0046】

これによれば、配線基板における半導体チップから外部端子までの伝送線路の信号伝達特性を向上させることができる。

【0047】

〔１８〕（配線基板）
本願の代表的な実施の形態に係る配線基板（１）は、半導体チップ（２）と電気的に接続するための複数の第１電極（１０）が形成された第１主面（１ａ）と、前記第１主面に対向する第２主面（１ｂ）と、前記第１主面と前記第２主面との間に設けられた配線領域と、を有する。前記第１電極は、規則的に配列された、所定の周波数の信号の供給を受けるための複数の第１信号電極（１０＿Ｒｘ）及び第２信号電極（１０＿Ｔｘ）を含む。前記第１信号電極と第２信号電極とは、その配列中に分散して配置される。前記配線領域は、コア基板（２１）と、前記コア基板の両面に夫々形成された複数の配線層（２０、２２）と、インピーダンスを整合する容量を形成するための、前記コア基板を貫通する複数の第１スルーホール（ＣＲ１）とを含む。前記配線領域は更に、インピーダンスを整合する容量を形成するための、前記コア基板の前記第１主面側に形成された前記配線層（２０）を貫通する複数の第１ビア（ＣＴ１）と、対応する前記第１信号電極に接続される複数の第１信号配線（ＳＮＲ１）と、対応する前記第２信号電極に接続される複数の第２信号配線（ＳＮＴ１）と、を含む。前記第１スルーホールは、前記第１信号電極から第１配線長（ＬＲ１）だけ離れた位置で前記第１信号配線に接続され、前記第１ビアは、前記第２信号電極から、前記第１配線長と実質的に等しい第２配線長（ＬＴ１）だけ離れた位置で前記第２信号配線に接続される。

【0048】

これによれば、項１と同様に、製造コストを抑えつつ、良好な信号の伝送特性を実現することが可能な配線基板を提供することができる。

【0049】

〔１９〕（１つの信号配線に複数の整合回路）
項１８の配線基板において、前記配線領域は、インピーダンスを整合する容量を形成するための、前記コア基板を貫通する複数の第２スルーホール（ＣＴ２）と、インピーダンスを整合する容量を形成するための、前記コア基板の前記第２主面側（２２）に形成された前記配線層を貫通する複数の第２ビア（ＣＲ２）と、を更に含む。前記第２スルーホールは、前記第２信号電極から前記第１配線長より長い第３配線長（ＬＲ２）だけ離れた位置で前記第２信号配線と接続され、前記第２ビアは、前記第１信号電極から、前記第３配線長と実質的に等しい第４配線長（ＬＴ２）だけ離れた位置で前記第２信号配線と接続される。

【0050】

これによれば、項２と同様に、より広い周波数帯域において信号特性を向上させることが可能となり、且つ、更なる整合回路の高密度化と配線密度の低減を図ることができる。

【0051】

〔２０〕（整合回路としてのスルーホールとビアが混在して形成されたパッケージ基板を有する半導体装置）
本願の代表的な実施の形態に係る半導体装置（１０）は、半導体チップ（２）と、当該半導体チップが搭載される配線基板（１）と、を有する。前記配線基板は、前記半導体チップと電気的に接続され、所定の周波数の信号が供給される複数の信号電極が形成される第１主面（１ａ）と、前記第１主面に対向する第２主面（１ｂ）と、前記第１主面と前記第２主面との間に設けられた配線領域と、を有する。前記配線領域は、コア基板（２１）と、前記コア基板の両面に夫々形成された複数の配線層（２０，２２）と、前記配線層に形成され、前記信号電極から延在される複数の信号配線（ＳＮＲ１〜ＳＮＲｍ、ＳＮＴ１〜ＳＮＴｎ）と、前記信号電極から所定の配線長（ＬＲ１≒ＬＴ１）だけ離れた位置で前記信号配線に接続される複数のインピーダンス整合回路と、を含む。前記複数のインピーダンス整合回路のうち一部は、前記コア基板を貫通する複数のスルーホール（ＣＲ１）によって形成され、残りは、前記コア基板の前記第１主面側に形成された前記配線層（２０）を貫通する複数のビア（ＣＴ１）によって形成される。

【0052】

これによれば、インピーダンス整合回路としてのスルーホールとビアとが異なる層に形成されるので、スルーホールのみでインピーダンス整合回路を形成する場合に比べて、配線基板上により多くのインピーダンス整合回路を形成することが可能になる。

【0053】

〔２１〕（１段目の補正回路をλ／４付近に形成）
項１９の配線基板において、前記第１配線長は、前記信号の伝送線路に要求される信号帯域における第１周波数（ｆａ，ｆｃ）に応じた電磁波波長（λａ，λｃ）の４分の１に相当する長さである。

【0054】

これによれば、第１信号電極側（第２信号電極側）の第１信号配線端（第２信号配線端）において反射した反射信号による信号波形の歪をより小さくすることができる。

【0055】

〔２２〕（１段目の補正回路をλ／４付近に、２段目の補正回路を３λ／４付近に形成）
項２１の配線基板において、前記第３配線長は、前記信号の伝送線路に要求される信号帯域における前記第１周波数とは異なる第２周波数（ｆｂ，ｆｄ）に応じた電磁波波長（λｂ，λｄ）の４分の３に相当する長さである。

【0056】

これによれば、一段目の整合回路（例えば第１スルーホール）と二段目の整合回路（第２ビア）とが離れた位置に形成されるから、二段目の整合回路を形成するための領域の確保が容易となり、更なる整合回路の高密度化と配線密度の低減を図ることができる。特に、第１周波数と第２周波数とが近い値であり、一段目と二段目の整合回路の双方を電磁波波長の４分の１の場所に配置するのが困難な場合に適用して有効である。

【0057】

２．本願における記載形式、基本的用語、用法の説明
本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。

【0058】

更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ（能動素子）単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等（例えば単結晶シリコン基板）上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）に代表されるＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を例示することができる。このとき、集積回路構成の代表的なものとしては、Ｎチャネル型ＭＩＳＦＥＴとＰチャネル型ＭＩＳＦＥＴを組み合わせたＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路に代表されるＣＭＩＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型集積回路を例示することができる。

【0059】

同様に実施の態様等の記載において、材料、組成等について、「ＡからなるＸ」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、Ａ以外の要素を主要な構成要素のひとつとするものを排除するものではない。例えば、成分についていえば、「Ａを主要な成分として含むＸ」等の意味である。例えば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、ＳｉＧｅ合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。

【0060】

同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。

【0061】

さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。

【0062】

「ウエハ」というときは、通常は半導体集積回路装置（半導体装置、電子装置も同じ）をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、ＳＯＩ基板、ＬＣＤガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。

【0063】

「半田」は、一般に錫を主要成分の一つとする低融点（摂氏２５０度未満程度）の金属材料である。「半田」には、鉛を含む「鉛含有半田」と、鉛を含まない「鉛フリー半田」がある。本願では、一例として、半田バンプを鉛フリー半田とする。

【0064】

３．実施の形態の詳細
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。

【0065】

図１は、本願の一実施の形態に係る半導体装置を搭載した電子回路の全体模式断面図である。

【0066】

同図に示される電子回路２００は、例えば、携帯電話の基地局における通信機器や高速通信用のルータ等のネットワーク機器に搭載され、ネットワーク機器の通信機能を実現するため回路モジュールである。電子回路２００は、例えば、マザーボード等の実装基板（プリント基板）６上に搭載された複数の半導体装置や各種の電子部品が実装基板６に形成された配線パターンによって電気的に接続され、それらの部品が相互に各種信号のやり取りすることにより所望の機能を実現する。同図には、電子回路２００を構成する複数の部品として、半導体装置１００と半導体装置１０１が代表的に例示されている。

【0067】

半導体装置１００と半導体装置１０１は、実装基板６を介して電気的に接続され、相互に信号の送受信を行う。特に制限されないが、半導体装置１００は、例えばデータを格納するための記憶装置（メモリ）を備える。また、半導体装置１０１は、例えばメモリコントローラであり、半導体装置１００内のメモリに対してアクセスを行う。

【0068】

図１に示されるように、半導体装置１００は、２つの半導体チップ２、３と、半田バンプ（ソルダーボール）で形成された複数の外部端子８と、半導体チップ２、３が搭載されるパッケージ基板（配線基板、インターポーザ）１と、を含んで構成される。半導体装置１００は、例えば、半導体チップ２、３にバンプ電極７、１３となる半田バンプを施しフェースダウンでパッケージ基板１に接続したＦＣＢＧＡ（Ｆｌｉｐ Ｃｈｉｐ Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）型パッケージで封止したＳＩＰである。なお、同図に示される半導体装置１００のバンプ電極等の数は、図示の都合上、実際よりも少なくなっている。実際のバンプピッチは、一例を挙げるとすれば、半導体チップ側の半田バンプ（バンプ電極７、１３）で１００マイクロメートル程度、実装基板６側の半田バンプ（外部端子８）で１ミリメートル程度である。なお、半田バンプの材料としては、例えば、銀１．５重量％程度添加した銀添加錫系鉛フリー半田（融点：摂氏２２１度程度）を好適なものとして例示することができる。なお、鉛フリー半田は、前記の例のほか、各種のものを適用することができる。また、状況が許すときは、鉛系半田を使用することができるが、鉛フリー半田を使用した方が、環境上有利である。

【0069】

図２に半導体装置１００の詳細な全体模式断面図を例示する。

【0070】

図２に示されるように、パッケージ基板１は、バンプ電極７、１３を介して半導体チップ２、３と電気的に接続するための複数の第１電極１０が形成された第１主面１ａと、第１主面１ａに対向し、外部端子８と電気的に接続される複数の第２電極１１が形成された第２主面１ｂと、第１主面１ａと第２主面１ｂとの間に設けられた配線領域を有する。パッケージ基板１は、例えばビルドアップ基板である。上記配線領域は、コア基板（ｃｏｒｅ）２１と、コア基板２１の両面に夫々形成された複数の配線層（以下、ビルドアップ層（Ｂｕｉｌｄ−ｕｐ）とも称する。）２０、２２を含む。コア基板２１は、例えば２つの配線層Ｌａｙｅｒ５，Ｌａｙｅｒ６を持つガラスエポキシ基板である。ビルドアップ層２０、２１は、絶縁層（樹脂）と配線層（導電体）とが交互に積層される。例えば、コア基板２１の第１主面１ａ側に形成されたビルドアップ層２０は、Ｌａｙｅｒ１，Ｌａｙｅｒ２，Ｌａｙｅｒ３，及びＬａｙｅｒ４の４つの配線層を有し、コア基板２１の第２主面１ｂ側に形成されたビルドアップ層２２は、Ｌａｙｅｒ７，Ｌａｙｅｒ８，Ｌａｙｅｒ９，及びＬａｙｅｒ１０の４つの配線層を有する。配線層Ｌａｙｅｒ１〜１０に形成される配線パターンの金属部材として、銅（Ｃｕ）やアルミ（Ａｌ）等を採用することができる。

【0071】

半導体チップ３は、例えばメモリＩＣである。半導体チップ２は、例えば外部からのアクセス要求に応じて半導体チップ３にアクセスするためのロジックＩＣである。半導体チップ２は、半導体装置１０１からのアクセスに応じて、半導体チップ３に対するデータの書き込み及び読み出しを行う。半導体チップ２は、例えば、シリアルデータとパラレルデータの相互変換を行うＳｅｒＤｅｓ回路を含み、そのＳｅｒＤｅｓ回路を介して、半導体装置１０１との間で例えば１２．５ＧＨｚのシリアル通信を行い、半導体チップ３との間で例えば１．２ＧＨｚのパラレル通信を行う。

【0072】

図３は、半導体装置１００と半導体装置１０１との接続関係を例示する図である。

【0073】

同図に示されるように、半導体チップ２は、ＳｅｒＤｅｓ回路における、半導体装置１０１と信号（データ）をやり取りするための入出力回路として、複数のＩ／Ｏ素子（インターフェースバッファ）を備える。具体的には、半導体チップ２は、受信用のＩ／Ｏ素子Ｒｘ１〜Ｒｘｍ（ｍは２以上の整数）と、送信用のＩ／Ｏ素子Ｔｘ１〜Ｔｘｎ（ｎは２以上の整数）を備える。同様に、半導体装置１０１は、複数の送信用のＩ／Ｏ素子ＸＴｘ１〜ＸＴｘｍと、受信用のＩ／Ｏ素子ＸＲｘ１〜ＸＲｘｎを備える。

【0074】

半導体装置１００の送信用のＩ／Ｏ素子Ｔｘ１〜Ｔｘｎは、半導体装置１００の外部端子８、信号線路ＳＮＴ１〜ＳＮＴｎ、及び半導体装置１０１の外部端子９を介して、半導体装置１０１の対応するＩ／Ｏ素子ＸＲｘ１〜ＸＲｘｎに夫々接続される。同様に、半導体装置１００の受信用のＩ／Ｏ素子Ｒｘ１〜Ｒｘｍは、半導体装置１００の外部端子８、信号線路ＳＮＲ１〜ＳＮＲｍ、及び半導体装置１０１の外部端子９を介して、半導体装置１０１の対応するＩ／Ｏ素子ＸＴｘ１〜ＸＴｘｍに夫々接続される。

【0075】

半導体装置１００と半導体装置１０１の間の高速シリアル通信は、例えばＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）によって行われ、上記高速シリアル通信のための信号線路ＳＮＴ１〜ＳＮＴｎ及びＳＮＲ１〜ＳＮＲｍは、複数の差動信号線対を構成する。例えば、信号線路ＳＮＴ１とＳＮＴ２は差動信号線路ＳＮＤＴを構成し、信号線路ＳＮＲ１、ＳＮＲ２は差動信号線路ＳＮＤＲを構成する。なお、本実施の形態では、参照符号ＳＮＲ１〜ＳＮＲｍ、ＳＮＴＲ１〜ＳＮＴＲｎ、ＳＲＤＴ、及びＳＮＤＲは、信号線路のみならず、半導体装置１００のＩ／Ｏ素子の入出力端子から半導体装置１０１のＩ／Ｏ素子の入出力端子までの伝送路をも表すものとする。

【0076】

例えば、半導体チップ２から半導体装置１０１にデータを送信する場合、半導体チップ２の送信用のＩ／Ｏ素子Ｔｘ１〜Ｔｘｎから送信された信号が、信号線路ＳＮＴ１〜ＳＮＴｍを介して、半導体装置１０１のＩ／Ｏ素子ＸＲｘ１〜ＸＲｘｎに供給される。同様に、半導体チップ２が半導体装置１０１からのデータを受信する場合、半導体装置１０１のＩ／Ｏ素子ＸＴｘ１〜ＸＴｘｍから送信された信号が、信号線路ＳＮＲ１〜ＳＮＲｍを介して、半導体チップ２の受信用のＩ／Ｏ素子Ｒｘ１〜Ｒｘｍに供給される。

【0077】

信号線路ＳＮＴ１〜ＳＮＴｎ、ＳＮＲ１〜ＳＮＲｍは、５０Ωの特性インピーダンスとなるように調整され、それに合わせて、半導体チップ２の送信用のＩ／Ｏ素子Ｔｘ１〜Ｔｘｎと受信用のＩ／Ｏ素子Ｒｘ１〜Ｒｘｍは、抵抗Ｒ０（＝５０Ω）で終端されている。しかしながら、送信用のＩ／Ｏ素子Ｔｘ１〜Ｔｘｎの出力端には寄生容量ＣＴ０が存在し、受信用のＩ／Ｏ素子Ｒｘ１〜Ｒｘｍの入力端には寄生容量ＣＲ０が存在する。そのため、前述したように、信号線路ＳＮＴ１〜ＳＮＴｎ及びＳＮＲ１〜ＳＮＲｍに供給される信号の周波数が高くなるほど寄生容量ＣＴ０、ＣＲ０のアドミタンスが増加することにより、Ｉ／Ｏ素子Ｔｘ１〜Ｔｘｎ（Ｒｘ１〜Ｒｘｍ）と信号線路ＳＮＴ１〜ＳＮＴｎ（ＳＮＲ１〜ＳＮＲｍ）との間のインピーダンスの不整合が大きくなり、信号反射が生じ易くなる。そこで、本実施の形態に係る半導体装置１００は、パッケージ基板１上に、インピーダンスを整合するための整合回路を形成する。

【0078】

図４は、半導体装置１００のパッケージ基板６上に形成された整合回路を例示する図である。

【0079】

パッケージ基板６において、半導体チップ２に形成された送信用のＩ／Ｏ素子Ｔｘ１〜Ｔｘｎの出力端に夫々接続されたバンプ電極７と対応する外部端子８とを接続する信号線路ＳＰＴ１〜ＳＰＴｎに、インピーダンスを整合するための整合回路として、容量を配置する。

【0080】

具体的には、パッケージ基板６において、送信用のＩ／Ｏ素子Ｔｘ１〜Ｔｘｎの出力端が接続される信号線路ＳＰＴ１〜ＳＰＴｎ上の、送信用のＩ／Ｏ素子Ｔｘ１〜Ｔｘｎの出力端（例えば、送信用のＩ／Ｏ素子Ｔｘ１〜Ｔｘｎの出力端に接続される第１信号電極１０）から配線長ＬＴ１だけ離れた位置に、容量ＣＴ１を夫々形成する。配線長ＬＴ１は、伝送路ＳＮＴ１〜ＳＮＴｎに要求される信号帯域における第１周波数ｆａに応じた電磁波波長λａの４分の１に相当する長さである。例えば、ｆａ＝３０ＧＨｚとしたとき、λａ／４は、およそ１ｍｍとなる。これによれば、例えば、伝送路ＳＮＴ１において、Ｉ／Ｏ素子Ｔｘ１の出力端から出力された周波数ｆａの信号が容量ＣＴ１で反射され、再びＩ／Ｏ素子Ｔｘ１の出力端に戻るまでの往復距離はλａ／２（＝２×λａ／４）となる。したがって、Ｉ／Ｏ素子Ｔｘ１の出力端から出力された信号は、位相がπ（１８０度）ずれた状態でＩ／Ｏ素子Ｔｘ１の出力端に戻ってくるため、Ｉ／Ｏ素子Ｔｘ１の出力端の寄生容量ＣＴ０によって反射された反射波と、容量ＣＲ１で反射した反射波とが打ち消し合い、伝送路ＳＮＴ１における信号波形の歪を小さくすることができる。ここで、電磁波波長λａの４分の１に相当する長さとは、理想の配線長λａ／４のみならず、理想の配線長λａ／４に対して多少の誤差が許容される。例えば、λａ／４のプラスマイナス２０％の誤差の範囲の長さが許容される。また、実際には、Ｉ／Ｏ素子は単純な容量や抵抗ではなく、それが複合された構造であるため、理想の配線長“λ／４”としても最適な特性が得られない場合がある。このような場合には、シミュレーション結果や実測値を考慮しながら、容量ＣＴ１の最適な配置を見つければよい。その結果、容量ＣＴ１の最適な配置が、例えばλ／８〜λ／４の範囲となる場合もある。

【0081】

更に、送信用のＩ／Ｏ素子Ｔｘ１〜Ｔｘｎの出力端から配線長ＬＴ２だけ離れた位置に整合回路として容量ＣＴ２を夫々形成する。配線長ＬＴ２は、伝送路ＳＮＴ１に要求される信号帯域における所定の周波数ｆｂに応じた電磁波波長λｂの４分の３に相当する長さである。これによれば、例えば伝送路ＳＮＴ１において、Ｉ／Ｏ素子Ｔｘ１の出力端から出力された周波数ｆｂの信号が容量ＣＴ２で反射され、再びＩ／Ｏ素子Ｔｘ１の出力端に戻るまでの往復距離は３λｂ／２（＝２×３λｂ／４）となる。したがって、Ｉ／Ｏ素子Ｔｘ１の出力端から電磁波波長の４分の１だけ離れた位置に容量ＣＴ１を配置する場合と同様に、Ｉ／Ｏ素子Ｔｘ１の出力端から出力された信号の反射波は、位相がπずれた状態でＩ／Ｏ素子Ｔｘ１の出力端に戻ってくる。これにより、Ｉ／Ｏ素子Ｔｘ１の出力端の寄生容量ＣＴ０によって反射された反射波と、容量ＣＴ２で反射した反射波とが打ち消し合い、伝送路ＳＮＴ１における信号波形の歪を更に小さくすることができる。ここで、電磁波波長λｂの４分の３に相当する長さとは、上述の配線長λａ／４と同様に、理想の配線長３λｂ／４のみならず、理想の配線長３λｂ／４に対して多少の誤差が許容される。例えば、λｂ／４のプラスマイナス２０％の誤差の範囲の長さが許容される。

【0082】

送信側と同様に、パッケージ基板６において、半導体チップ２に形成された受信用のＩ／Ｏ素子Ｒｘ１〜Ｒｘｍの出力端に夫々接続されたバンプ電極７と対応する外部端子８とを接続する信号線路ＳＰＲ１〜ＳＰＲｎに、インピーダンスの整合回路としての容量を配置する。

【0083】

具体的には、受信用のＩ／Ｏ素子Ｒｘ１〜Ｒｘｍの入力端が接続される信号線路ＳＰＲ１〜ＳＰＲｍ上の、Ｉ／Ｏ素子Ｒｘ１〜Ｒｘｍの入力端（例えば、Ｉ／Ｏ素子Ｒｘ１〜Ｒｘｍの入力端に接続される第１信号電極１０）から配線長ＬＲ１だけ離れた位置に容量ＣＲ１を形成する。配線長ＬＲ１は、伝送路ＳＮＲ１に要求される信号帯域における所定の周波数ｆｃに応じた電磁波波長λｃの４分の１に相当する長さである。これによれば、ＳＮＴ１と同様に、伝送路ＳＮＲ１における信号波形の歪を小さくすることができる。また、受信用のＩ／Ｏ素子Ｒｘ１〜Ｒｘｎの入力端から配線長ＬＲ２だけ離れた位置に容量ＣＲ２を形成する。配線長ＬＲ２は、伝送路ＳＮＲ１に要求される信号帯域における所定の周波数ｆｄに応じた電磁波波長λｄの４分の３に相当する長さである。これによれば、伝送路ＳＮＴ１と同様に、伝送路ＳＮＲ１における信号波形の歪を更に小さくすることができる。

【0084】

本実施の形態では、半導体装置１００の送信側も受信側も同一の周波数帯域（１２、５Ｇｂｐｓ）が要求されるものとし、上記周波数についても、ｆａ＝ｆｃ（λａ＝λｃ）、ｆｂ＝ｆｄ（λｂ＝λｄ）とする。これにより、配線長ＬＲ１と配線長ＬＴ１とは実質的に等しくされ、配線長ＬＲ２と配線長ＬＴ２とは実質的に等しくされる。ここで、実質的に等しいとは、同一の長さである場合のみならず、所定の誤差（例えばプラスマイナス２０％程度）がある場合も含まれる。また、以下の説明では、参照符号ＣＴ１は、容量のみならず、その容量によって構成される整合回路をも表すものとする。参照符号ＣＴ２、ＣＲ１、ＣＲ２についても同様とする。

【0085】

図５の（ａ）に、信号線路ＳＰＴ１に整合回路ＣＴ１を配置した場合の信号特性を例示し、同図の（ｂ）に、信号線路ＳＰＴ１に整合回路ＣＴ１及びＣＴ２を配置した場合の信号特性を例示する。ここでは、ＣＴ１＝０．２５ｐＦ、Ｃ２＝０．０５ｐＦとしている。

【0086】

図５の（ａ），（ｂ）において、参照符号３００は、整合回路ＣＴ１、ＣＴ２の何れも配置しなかった場合の伝送路ＳＮＴ１の反射損失（Ｒｅｔｕｒｎ ｌｏｓｓ）を示す。参照符号３０１は、Ｉ／Ｏ素子Ｔｘ１の出力端から、信号周波数ｆ１（＝１２ＧＨｚ）に応じた電磁波波長の４分の１に相当する配線長ＬＴ１だけ離れたところに整合回路ＣＴ１を配置した場合の反射損失を示す。参照符号３０２は、Ｉ／Ｏ素子Ｔｘ１の出力端から、信号周波数ｆ１（＝１２ＧＨｚ）に応じた電磁波波長の４分の１に相当する配線長ＬＴ１だけ離れたところに整合回路ＣＴ１を配置し、且つ、信号周波数ｆ２（＝８ＧＨｚ）に応じた電磁波波長の４分の３に相当する配線長ＬＴ２だけ離れたところに整合回路ＣＴ２を配置した場合の反射損失を示す。

【0087】

参照符号３００に示されるように、整合回路ＣＴ１、ＣＴ２の何れも配置しなかった場合、周波数が高くなるほど反射損失が増加する。それに対し、参照符号３０１に示されるように、Ｉ／Ｏ素子Ｔｘ１の出力端から配線長ＬＴ１離れた位置に整合回路ＣＴ１を配置した場合、反射損失は１２ＧＨｚ付近で特性の谷ができる。更に、参照符号３０３に示されるように、容量ＣＴ１に加え、Ｉ／Ｏ素子Ｔｘ１の出力端から配線長ＬＴ２離れた位置に整合回路ＣＴ２を配置した場合、反射損失は１２ＧＨｚ付近に加え、８ＧＨｚ付近で特性の谷ができる。このようにして、特性の谷を複数作ることで、帯域の広い範囲で反射損失を低く抑えることが可能となる。ここでは、ＣＴ１＞ＣＴ２であるため、１２ＧＨｚ付近よりも８ＧＨｚ付近での特性の谷の規模が小さくなっているが、反射損失をより低減させるためには、整合回路ＣＴ２を更に大きくすればよい。なお、図示はしないが、半導体チップ２の受信側の信号線路ＳＰＲ１に容量ＣＲ１、ＣＲ２を配置した場合の信号特性も図５の（ａ），（ｂ）と同じような傾向となる。

【0088】

次に、整合回路ＣＴ１、ＣＴ２（ＣＲ１、ＣＲ２）の具体的な構成について説明する。

【0089】

本実施の形態に係る半導体装置１００では、整合回路としての容量ＣＴ１、ＣＴ２（ＣＲ１、ＣＲ２）を、パッケージ基板１上のスルーホール又はビアの寄生容量によって実現する。ここで、スルーホールとは、コア基板２１を貫通する貫通孔であり、ビアとは、ビルドアップ層２０、２１において隣接する配線層間を電気的に接続するために、その間にある絶縁層を貫通する貫通孔である。

【0090】

図６は、パッケージ基板１に形成された整合回路ＣＴ１、ＣＴ２（ＣＲ１、ＣＲ２）を例示する模式図である。同図に示されるように、パッケージ基板１において、半導体チップ２のＩ／Ｏ素子の入力端（出力端）から所定の配線長（ＬＴ１、ＬＴ２、ＬＲ１、ＬＲ２）だけ離れた位置にスルーホール（ＴＨ）又はビア（Ｖｉａ）を形成する。このスルーホール又はビアの寄生容量を利用して、容量ＣＴ１、ＣＴ２、ＣＲ１、ＣＲ２を実現する。

【0091】

容量ＣＴ１、ＣＴ２、ＣＲ１、ＣＲ２としては、主に、スルーホール又はビアに接続されるランドとその周辺（同一配線層及び上下の配線層）に形成されたグラウンドプレーンとの間の寄生容量が利用される。したがって、整合回路（容量）ＣＴ１、ＣＴ２、ＣＲ１、ＣＲ２の容量値の調整は、主にランド径の大きさを調整することによって実現される。例えば、整合回路としての容量を形成するビアのランドは、通常のビア（隣接する配線層に夫々形成された配線を電気的に接続するためのビア）のランドよりも、その径が大きくされる。例えば、通常のビアの直径が９０〜１００μｍであれば、それ以上のサイズとなる。なお、整合回路としての容量を形成するスルーホールのランドは、通常のスルーホール（コア基板を貫通して上下の配線層に夫々形成された配線を電気的に接続するためのスルーホール）のランドと、その径が同じか、又は必要に応じて大きくされる。

【0092】

図７及び図８に、整合回路を形成するためのスルーホール又はビアに接続されるランドの形状の一例を示す。

【0093】

図７の（ａ）には、整合回路を形成するためのスルーホールに接続されるランドの第１形状例が、図７の（ｂ）には、整合回路を形成するためのスルーホールに接続されるランドの第２形状例が、図７の（ｃ）には、整合回路を形成するためのスルーホールに接続されるランドの第３形状例が示される。

【0094】

同図の（ａ）に示される第１形状例は、パッケージ基板１の断面視において、スルーホールに接続される上下２つのランドの径が同一とされるものである。

【0095】

同図の（ｂ）に示される第２形状例は、パッケージ基板１の断面視において、スルーホールに接続される上下２つのランドの径が相違されるものである。これによれば、例えば、配線密度の低い側の層に隣接するランドの径を大きくし、配線密度の高い側の層に隣接するランドの径を小さくすることで、スルーホールとそれに隣接する上下層の配線とのカップリングを減らすことができる。例えば、スルーホールの上層側が下層側よりも配線密度が高い場合には、同図の（ｂ）のように、上層のランドよりも下層のランドの径を大きく形成すると良い。

【0096】

同図の（ｃ）に示される第３形状例は、パッケージ基板１の断面視において、スルーホールの上下方向に複数のランドが接続されるものである。この形状例は、コア基板２１がその両面に加えて内部にも配線層が形成される場合に適用可能である。同図には、スルーホールにおいて、最上位と最下位のランドの間に２つのランドが形成される場合が例示されている。これによれば、ランドとその周辺のグラウンドプレーンとの間に形成される寄生容量の大きさがランド数によって調整可能となる。したがって、ランドの段数を増やすことにより、所望の容量値を得るための１つのランドあたりのランド径を小さくすることが可能となり、整合回路としてのスルーホールを形成するための領域の面積をより小さくできる。なお、同図の（ｂ）のように、最上位と最下位の２つのランドの径を相違させても良い。

【0097】

図８の（ａ）には、整合回路を形成するためのビアのランドの第１形状例が、図８の（ｂ）には、整合回路を形成するためのビアのランドの第２形状例が、図８の（ｃ）には、整合回路を形成するためのビアに接続されるランドの第３形状例が、図８の（ｄ）には、整合回路を形成するためのビアに接続されるランドの第４形状例が示される。

【0098】

同図の（ａ）に示される第１形状例は、パッケージ基板１の断面視において、ビアに接続される上下２つのランドの径が同一とされるものである。

【0099】

同図の（ｂ）に示される第２形状例は、パッケージ基板１の断面視において、ビアに接続される上下２つのランドの径が相違されるものである。これによれば、上述したスルーホールの場合と同様に、スルーホールとそれに隣接する上下層の配線とのカップリングを減らすことができる。例えば、ビアの下層側が上層側よりも配線密度が高い場合には、同図の（ｂ）のように、下層のランドよりも上層のランドの径を大きく形成すると良い。

【0100】

同図の（ｃ）に示される第３形状例は、パッケージ基板１の断面視において、ビアの上下方向に複数のランドが接続されるものである。同図には、ビアにおいて、最上位と最下位のランドの間に１つのランドが形成される場合が例示されている。これによれば、上述したスルーホールの場合と同様に、ランドとその周辺のグラウンドプレーンとの間に形成される寄生容量の大きさがランド数によって調整可能となる。したがって、ランドの段数を増やすことにより、整合回路としてのビアを形成するための領域の面積をより小さくできる。

【0101】

同図の（ｄ）に示される第３形状例は、パッケージ基板１の断面視において、ビアの上下方向に複数のランドを接続し、最上位と最下位の２つのランドの径が相違されるものである。これによれば、スルーホールとそれに隣接する上下層の配線とのカップリングを減らしつつ、整合回路としてのビアを形成するための領域の面積をより小さくできる。

【0102】

図９に、半導体装置１００の平面図を例示する。同図に示されるように、半導体装置１００において、半導体チップ２と半導体チップ３は、パッケージ基板１上に並んで配置される。半導体チップ２と半導体チップ３とを接続するための配線群は、主にパッケージ基板１の領域Ｂの配線領域に形成される。半導体チップ２と半導体装置１０１とを接続するための外部端子８に接続される配線群は、主にパッケージ基板１の基板端Ｐから半導体チップ２のチップ端までの範囲Ｙを含む領域Ａの配線領域に形成される。本半導体装置１００では、例えば、パッケージ基板１上の領域Ａに、整合回路ＣＴ１、ＣＴ２、ＣＲ１、ＣＲ２としてのスルーホール及びビアを形成する。

【0103】

図１０に、整合回路としてのスルーホール及びビアを形成したパッケージ基板１の模式断面を例示する。同図には、差動信号線路ＳＮＤＴを構成する信号線路ＳＰＴ１及びそれに接続される整合回路ＣＴ１、ＣＴ２と、差動信号線路ＳＮＤＲを構成する信号線路ＳＰＲ１及びそれに接続される整合回路ＣＲ１、ＣＲ２とが、代表的に例示されている。なお、説明の簡略化のため、差動信号線路を構成するもう一方の信号線路及びそれに接続される整合回路や、グラウンド電位に接続されたビア、グラウンド電位に接続されたスルーホール等の図示を省略している。

【0104】

同図に示されるように、半導体チップ２の受信側の信号線路ＳＰＲ１の一段目の整合回路ＣＲ１を配線層Ｌａｙｅｒ５−６間のスルーホールで形成し、二段目の整合回路ＣＲ２を配線層Ｌａｙｅｒ７−９間のビアで形成する。また、半導体チップ２の送信側の信号経路ＳＰＴ１の一段目の整合回路ＣＴ１を配線層Ｌａｙｅｒ２−４間のビアで形成し、二段目の整合回路ＣＴ２を配線層Ｌａｙｅｒ５−６間のスルーホールで形成する。信号線路ＳＰＲ１において、半導体チップ２の出力端（第１信号電極１０＿Ｒｘ１）から一段目のスルーホール（ＣＲ１）までの配線長はＬＲ１であり、半導体チップ２の出力端（バンプ電極７に接続されるＩ／Ｏ素子の出力電極（パッド））から二段目のビア（ＣＲ２）までの配線長はＬＲ２である。信号経路ＳＮＲ２において、半導体チップ２の出力端（第２信号電極１０＿Ｔｘ１）から一段目のビア（ＣＴ１）までの配線長はＬＴ１であり、半導体チップ２の出力端から二段目のスルーホール（ＣＴ２）までの配線長はＬＴ２である。なお、配線長ＬＲ１≒ＬＴ１であり、配線長ＬＲ２≒ＬＴ２である。

【0105】

同図に示されるように、一段目の整合回路として、スルーホールで形成されるもの（ＣＲ１）と、ビアで形成されるもの（ＣＴ１）を混在させて配置する。これによれば、一段目の整合回路をパッケージ基板１の断面の上下方向に積層するように形成することができるから、一段目の整合回路を全てスルーホールで形成する場合に比べて、同一平面上に形成される整合回路の数が減り、従来よりも高密度に整合回路を形成することができる。特に、本実施の形態のように、配線長ＬＲ１と配線長ＬＴ１が略等しい場合、一段目の整合回路ＣＲ１とＣＴ１が、パッケージ基板１上の領域Ａにおける同じような位置に密集して形成されるため、上記のようにスルーホールの整合回路とビアの整合回路を混在させれば、上記領域Ａに、より多くの整合回路をより高密度に形成することができる。また、整合回路がパッケージ基板１の配線領域の異なる層に形成されることから、夫々の整合回路に接続される配線の引き廻しが容易となり、配線密度を低減することも可能になる。例えば、ビアで形成される整合回路ＣＴ１の通過後の信号配線は、コア基板２１の上側のビルドアップ層２０で引き廻すことが可能となり、スルーホールで形成される整合回路ＣＴ２の通過後の信号配線は、コア基板２１の下側のビルドアップ層２２で引き廻すことが可能となる。すなわち、差動信号線路ＳＮＤＲ、ＳＮＤＴを構成するパッケージ基板１上の信号配線ＳＰＴ１〜ＳＰＴｎ、ＳＰＲ１〜ＳＰＲｍの引き廻しを、コア基板２１の上下の配線層に振り分けることができるので、１つの配線層に形成される配線の密度を下げることができる。これにより、配線同士が干渉し難くなる。

【0106】

同様に、二段目の整合回路として、スルーホールで形成されるもの（ＣＴ２）と、ビアで形成されるもの（ＣＲ２）を混在させて配置する。これにより、一段目の整合回路の場合と同様に、二段目の整合回路を高密度に形成することができ、且つ配線密度を低減することができる。特に、本実施の形態のように、配線長ＬＲ２と配線長ＬＴ２が略等しい場合、上記のようにスルーホールの整合回路とビアの整合回路を混在させれば、一段目の整合回路の場合と同様に、パッケージ基板１上の領域Ａに、より多くの整合回路をより高密度に形成することができる。

【0107】

図１１に、整合回路としてのビアに対する配線の接続例を示す。図１１の（ａ）には、整合回路を形成するためのビアに対する配線の第１接続例が、図１１の（ｂ）には、整合回路を形成するためのビアに対する配線の第２接続例が、同図の（ｃ）には、整合回路を形成するためのビアに対する配線の第３接続例が示される。

【0108】

図１１の（ａ）に示される第１接続例は、パッケージ基板１の断面視において、複数のランドを介して配線がビアに接続されるものである。同図には、一般的なビアと配線の接続方法と同様に、ビアに接続される最上位のランドに１つの配線が接続され、ビアに接続される最下位のランドにもう１つの配線が接続される場合が例示されている。

【0109】

図１１の（ｂ）に示される第２接続例と図１１の（ｃ）に示される第３接続例は、パッケージ基板１の断面視において、単数のランドを介して配線がビアに接続されるものである。図１１の（ｂ）には、ビアに接続される最下位のランドに２つの配線が接続される場合が例示され、図１１の（ｃ）には、ビアに接続される３段のランドのうち、中間のランドに２つの配線が接続される場合が例示される。

【0110】

図１１の（ａ）〜（ｃ）の何れの接続方法であっても、ビアを整合回路として機能させることができる。また、図１１の（ａ）〜（ｃ）の接続方法を組み合わせることも可能である。例えば、複数の整合回路ＣＴ１を構成するビアうち、一部のビアを図１１の（ｂ）、（ｃ）のように１つのランドを介して配線に接続し、残りのビアを図１１の（ａ）のように複数のランドを介して配線に接続する。これによれば、整合回路ＣＴ１を構成するビアに接続される配線の引き廻しが容易となり、更なる整合回路の高密度化と配線密度の低減を図ることができる。

【0111】

また、図１０に示されるように、整合回路ＣＴ１を形成するビアと整合回路ＣＲ１を形成するスルーホールを、平面視において重なりを有しないように配置すると良い。同様に、整合回路ＣＴ２を形成するスルーホールと整合回路ＣＲ２を形成するビアを、平面視において重なりを有しないように配置すると良い。これによれば、スルーホールとビアのランドを介した信号干渉を抑えることができる。

【0112】

図１２乃至１８に、図１０に対応する各配線層の平面図を例示する。

【0113】

図１２は、配線層Ｌａｙｅｒ２の平面図を、図１３は、配線層Ｌａｙｅｒ４の平面図を、図１４は、配線層Ｌａｙｅｒ５の平面図を、図１５は、配線層Ｌａｙｅｒ６の平面図を、図１６は、配線層Ｌａｙｅｒ７の平面図を、図１７は、配線層Ｌａｙｅｒ８の平面図を、図１８は、配線層Ｌａｙｅｒ９の平面図を、示す。

【0114】

図１２及び１３に示されるように、半導体チップ２の送信側の差動信号線路ＳＮＤＴを形成する信号線路ＳＰＴ１、ＳＰＴ２において、一段目に配置される整合回路ＣＴ１は、配線層Ｌａｙｅｒ２−４間を貫通するビアによって形成される。

【0115】

整合回路ＣＴ１の拡大した図を図１９に示す。同図に例示されるように、差動信号線路ＳＮＤＴを構成する２つの信号線ＳＮＴ１、ＳＮＴ２は、ビア（Ｖｉａ）によって形成された整合回路ＣＴ１に接続される。また、グラウンド電位に接続される複数のグラウンドビア１６が、差動信号線路ＳＮＤＴの整合回路ＣＴ１を形成する夫々のビアを囲むように配置される。これにより、２つの信号線ＳＮＴ１、ＳＮＴ２に供給された差動信号を、パッケージ基板１の鉛直方向（断面視において上下方向）に伝播させることができる。

【0116】

図１４及び１５に示されるように、半導体チップ２の受信側の差動信号線路ＳＮＤＲを形成する信号線路ＳＰＲ１、ＳＰＲ２において、一段目に配置される整合回路ＣＲ１は、配線層Ｌａｙｅｒ５−６間を貫通するスルーホールによって形成される。

【0117】

整合回路ＣＲ１の拡大した図を図２０に示す。図２０に例示されるように、差動信号線路ＳＮＤＲを構成する２つの信号線路ＳＰＲ１、ＳＰＲ２は、スルーホール（ＴＨ）によって形成された整合回路ＣＲ１に接続される。また、同図に示されるように、グラウンド電位に接続される複数のスルーホール１５が、差動信号線路ＳＮＤＲの整合回路ＣＲ１を形成する夫々のスルーホールを囲むように配置される。これにより、２つの信号線ＳＮＲ１、ＳＮＲ２に供給された差動信号を、パッケージ基板１の鉛直方向（断面視において上下方向）に伝播させることができる。

【0118】

また、図１４及び１５に示されるように、半導体チップ２の送信側の差動信号線路ＳＮＤＴにおいて、二段目に配置される整合回路ＣＴ２は、配線層Ｌａｙｅｒ５−６間を貫通するスルーホールによって形成される。前述した整合回路ＣＲ１と同様に、グラウンド電位に接続される複数のスルーホール１５が、差動信号線路ＳＮＤＴの整合回路ＣＴ２を形成する夫々のスルーホールを囲むように配置される。

【0119】

図１６乃至１８に示されるように、半導体チップ２の受信側の差動信号線路ＳＮＤＲにおいて、二段目に配置される整合回路ＣＲ２は、配線層Ｌａｙｅｒ７−９間を貫通するビアによって形成される。ここでは、整合回路ＣＲ２を形成するビアの形状として、Ｌａｙｅｒ７に形成されたランドと、Ｌａｙｅｒ８に形成されたランドと、Ｌａｙｅｒ９に形成されたランドとが接続されたビアが例示されている。また、前述した整合回路ＣＴ１と同様に、グラウンド電位に接続される複数のグラウンドビア１６が、差動信号線路ＳＮＤＲの整合回路ＣＲ２を形成する夫々のビアを囲むように配置される。

【0120】

二段目の整合回路ＣＲ２を形成するビアに接続されるランドは、一段目の整合回路ＣＴ１を形成するビアに接続されるランドよりも、ランド径が小さくされる。これは、Ｉ／Ｏ素子Ｔｘ１、Ｒｘ１等の入出力端の寄生容量ＣＴ０、ＣＲ０で反射した信号は、その信号レベルがＩ／Ｏ素子Ｔｘ１、Ｒｘ１等の入出力端から離れるほど小さくなることを考慮したものである。すなわち、一段目の整合回路よりもＩ／Ｏ素子Ｔｘ１、Ｒｘ１等から離れた位置に形成される二段目の整合回路は、その容量値を一段目のそれよりも小さくしても、Ｉ／Ｏ素子Ｔｘ１、Ｒｘ１等の入出力端で反射した反射波を打ち消すのに十分な効果を得ることが可能となる。したがって、上記のように、一段目の整合回路ＣＴ１よりも二段目の整合回路ＣＲ２の容量値を小さくすることで、二段目の整合回路ＣＲ２を形成するための領域の面積を小さくすることができる。これにより、反射波による信号波形の歪を抑える効果を低減させずに、更なる整合回路の高密度化と配線密度の低減を図ることが可能となる。

【0121】

また、図１７及び１８に示されるように、各外部端子８に接続される第２電極１１の開口部３１の直上の配線層Ｌａｙｅｒ８には、電磁波を吸収するためのメッシュ状の金属部材３０が形成される。これによれば、外部端子８（半田バンプ）と接触する第２電極１１でのインピーダンス不連続を低減させることができるので、差動信号線路ＳＮＤＲ、ＳＮＤＴの信号伝達特性を更に向上させることができる。

【0122】

図２１及び２２に、整合回路としてのスルーホール及びビアのパッケージ基板１上の配置例を示す。ここでは、図１０と同様に、信号経路ＳＮＲ１の一段目の整合回路ＣＲ１をＬａｙｅｒ５−６間のスルーホールで形成するとともに、二段目の整合回路ＣＲ２をＬａｙｅｒ７−９間のビアで形成し、信号経路ＳＮＴ１の一段目の整合回路ＣＴ１をＬａｙｅｒ２−４間のビアで形成するとともに、二段目の整合回路ＣＴ２をＬａｙｅｒ５−６間のスルーホールで形成した場合を例示する。

【0123】

図２１は、配線層Ｌａｙｅｒ２の配線パターンを例示した平面図であり、図２２は、配線層Ｌａｙｅｒ４とＬａｙｅｒ５の配線パターンを例示した平面図である。

【0124】

図２１に示されるように、パッケージ基板１における半導体チップ２の直下の領域に複数の第１電極１０が形成される。複数の第１電極１０のうち、半導体チップ２の送信用のＩ／Ｏ素子Ｔｘの出力端に接続される第１信号電極１０＿Ｒｘと、半導体チップ２の受信用のＩ／Ｏ素子Ｒｘの入力端に接続される第２信号電極１０＿Ｔｘとが規則的に配列される。例えば、図２１に示されるように、差動対を構成する２つの第１信号電極１０＿Ｒｘがｘ方向に並んで配置され、同様に、差動対を構成する２つの第２信号電極１０＿Ｔｘがｘ方向に並んで配置される。そして、第１信号電極１０＿Ｒｘの差動対と第２信号電極１０＿Ｔｘの差動対が、１組又は２組毎にｙ方向に交互に配列される。なお、第１信号電極１０＿Ｔｘと第２信号電極１０＿Ｒｘの配列は、それらの全部又は一部が規則的に配置されていれば足り、図２１に例示されるものに限定されない。

【0125】

上記のように複数の第１信号電極１０＿Ｒｘを配置し、夫々の第１信号電極１０＿Ｒｘから配線長ＬＲ１だけ離れた位置に整合回路ＣＲ１としてのスルーホールを夫々形成する。これにより、図２１及び図２２に示される領域Ｓに、整合回路ＣＲ１が密集して形成される。

【0126】

また、上記のように複数の第２信号電極１０＿Ｔｘを配置し、夫々の第２信号電極１０＿Ｔｘから配線長ＬＴ１だけ離れた位置に整合回路ＣＴ１としてのビアを夫々形成する。これにより、図２２に示される領域Ｕに、整合回路ＣＲ１が密集して形成される。なお、図２２では、配線長ＬＲ１を、理想の配線長（λ／４）の誤差の範囲内（２０％以内）で配線長ＬＴ１よりも短くすることで、スルーホールとビアが平面視において重ならないようにしている。

【0127】

以上図２１及び２２によれば、パッケージ基板１上の領域Ａに、多くの整合回路がより高密度に形成されていることが理解される。また、整合回路に接続される配線群が、複数の配線層に分散されていることが理解される。

【0128】

図２３に、一段目の整合回路ＣＲ１をスルーホールで形成し、且つ二段目の整合回路ＣＲ２をビアで形成した場合の差動信号線路ＳＮＤＲの伝送特性を例示する。この特性図は、図１２乃至１８の配線パターンからモデルパラメータを抽出し、それらのモデルパラメータを用いて３次元電磁界シミュレータによりシミュレーションを行ったものである。

【0129】

図２３の（ａ）には、コモンモードでの信号周波数に対する反射損失の特性が例示され、図２３の（ｂ）には、ディファレンシャルモードでの信号周波数に対する反射損失の特性が例示される。参照符号４００は、１２．５ＧＨｚの伝送線路のコモンモードにおける反射損失の要求仕様値を表し、参照符号４０１は、コモンモードでのＩ／Ｏ素子Ｒｘの反射損失を表す。参照符号４０２は、整合回路ＣＲ１、ＣＲ２を設けなかった場合のコモンモードでの差動信号線路ＳＮＤＲの反射損失を表し、参照符号４０３は、整合回路ＣＲ１、ＣＲ２を設けた場合のコモンモードでの差動信号線路ＳＮＤＲの反射損失を表す。また、参照符号４１０は、１２．５ＧＨｚの伝送線路のディファレンシャルモードにおける反射損失の要求仕様値を表し、参照符号４１１は、ディファレンシャルモードでのＩ／Ｏ素子Ｒｘの反射損失を表す。参照符号４１２は、整合回路ＣＲ１、ＣＲ２を設けなかった場合のディファレンシャルモードでの差動信号線路ＳＮＤＲの反射損失を表し、参照符号４１３は、整合回路ＣＲ１、ＣＲ２を設けた場合のディファレンシャルモードモードでの差動信号線路ＳＮＤＲの反射損失を表す。

【0130】

図２３の（ａ）、（ｂ）から理解されるように、差動信号線路ＳＮＤＲの整合回路ＣＲ１、ＣＲ２を設けることにより、広い帯域において良好な信号の伝送特性が実現される。

【0131】

図２４に、一段目の整合回路ＣＴ１をビアで形成し、且つ二段目の整合回路ＣＴ２をスルーホールで形成した場合の差動信号線路ＳＮＤＴの伝送特性を例示する。この特性図は、図２３と同様に、抽出したモデルパラメータを用いて３次元電磁界シミュレータによりシミュレーションを行ったものである。

【0132】

図２４の（ａ）には、コモンモードでの信号周波数に対する反射損失の特性が例示され、図２４の（ｂ）には、ディファレンシャルモードでの信号周波数に対する反射損失の特性が例示される。参照符号５００は、１２．５ＧＨｚの伝送線路のコモンモードにおける反射損失の要求仕様値を表し、参照符号５０１は、コモンモードでのＩ／Ｏ素子Ｔｘの反射損失を表す。参照符号５０２は、整合回路ＣＴ１、ＣＴ２を設けた場合のコモンモードでの差動信号線路ＳＮＤＴの反射損失を表す。また、参照符号５１０は、１２．５ＧＨｚの伝送線路のディファレンシャルモードにおける反射損失の要求仕様値を表し、参照符号５１１は、ディファレンシャルモードでのＩ／Ｏ素子Ｔｘの反射損失を表す。参照符号５１２は、整合回路ＣＴ１、ＣＴ２を設けた場合のディファレンシャルモードモードでの差動信号線路ＳＮＤＴの反射損失を表す。

【0133】

図２４の（ａ）、（ｂ）から理解されるように、差動信号線路ＳＮＤＴの整合回路ＣＴ１、ＣＴ２を設けることにより、広い帯域において良好な信号の伝送特性が実現される。

【0134】

次に、半導体装置１００の製造方法について説明する。半導体装置１００は、例えば以下の順序で組み立てられる。

【0135】

図２５は、半導体装置１００の製造プロセスのアウトラインを示す流れ図である。

【0136】

なお、以下の例では、フリップチップボンディング後のアンダーフィル樹脂を導入するプロセスを例に取り具体的に説明するが、フリップチップボンディング前に、アンダーフィル樹脂をマウントして、その後、フリップチップボンディングするプロセスでもよいことはいうまでもない。

【0137】

図２５に示されるように、先ず、バンプ付の半導体チップ２、３が準備される（Ｓ１０１）。例えば、ステップＳ１０１に先行する半田バンプ形成工程において、先ず、所定の回路パターンが形成されたウエハのデバイス面に多数の電極パッド（ＵＢＭ等）が設けられ、その上にバンプ電極７となる半田バンプ７が形成される。その後、ウエハプローブテスト工程、バンプ高さ検査工程、及びウエハダイシング工程を経て、ウエハが各チップに分割される。これにより、バンプ付の半導体チップ２、３が得られる。

【0138】

また、パッケージ基板１が準備される（Ｓ１０２）。パッケージ基板１は、ステップ１０２に先行する配線基板製造工程において、基板を上下１層ずつ積層し、その都度、スルーホールやビアをあけて導通を確保してゆく製法によって得られる。パッケージ基板１の製造方法については後で詳述する。

【0139】

次に、チップボンディング工程（フリップチップボンディング工程）により、パッケージ基板１と半導体チップ２，３が電気的に接続される（Ｓ１０３）。具体的には、チップボンディング工程において、例えば摂氏２４０度から２６０度程度でリフロー処理することによって、バンプ電極７を介して、半導体チップ２、３上の電極パッドと対応するパッケージ基板１上の第１電極１０（第１信号電極１０＿Ｒｘ、第２信号電極１０＿Ｔｘ等）とが接続される。

【0140】

次に、パッケージ基板１の第１主面（上面）１ａと半導体チップ２のデバイス面の間に、アンダーフィルレジン部材１２を注入し、キュア処理を施す（Ｓ１０４）。そして、パッケージ基板１の上面、及び半導体チップ２、３が封止樹脂体（エポキシ）により封止され、パッケージングされる（Ｓ１０５）。その後、パッケージ基板１の第２主面（下面）１ｂの第２電極１１に外部端子８として外部半田バンプを取り付ける（Ｓ１０６）。そして、上記工程によりパッケージングされた半導体装置１００は、封止体の上面へマーキングを行うマーキング工程等を経た後、パッケージテストが行われ（Ｓ１０７）、パッケージテスト工程を通過した半導体装置１００は、外観検査を経て梱包され出荷される（Ｓ１０８）。

【0141】

図２６に、パッケージ基板１の製造プロセスのアウトラインを例示する。

【0142】

図２６に示されるように、先ず、配線パターンが形成された両面銅張板の両側に銅張りプリプレグを張り合わせたコア基板２１が準備される（Ｓ２０１）。コア基板２１をドリル加工によってスルーホールの穴あけを行う（Ｓ２０２）。このとき、通常のスルーホールと同じように、整合回路（ＣＲ１やＣＴ２等）を構成するためのスルーホールが形成される。その後、スルーホールにめっき（無電解めっき又は電界めっき）を施す（Ｓ２０３）。次に、ビルドアップ層２０、２１の形成を行う。先ず、樹脂による穴埋めを行ってから層間絶縁膜を両面に形成する（Ｓ２０４）。次に、レーザ加工によって、ビアを形成する（Ｓ２０５）。このとき、通常のビアと同様に、整合回路（ＣＲ２やＣＴ１等）を構成するためのビアが形成される。更に全面に数μｍ厚レベルで無電解銅めっきを行う（Ｓ２０６）。そして、配線パターンをフォトマスクを用いて配線形成用のドライフィルムレジストにパターニングし、開口部分に例えば１０μｍ厚レベルの電解銅めっきを行う（Ｓ２０７）。その後、レジストを除去し、めっきした銅をライトエッチングすることにより、配線が形成される（Ｓ２０８）。その後は、上記ステップＳ２０４〜Ｓ２０７を繰り返すことによって、ビルドアップ層が形成される。ビルドアップ層において必要な数の配線層が形成されたら、表面保護膜としてソルダーレジストが形成される（Ｓ２０９）。そして、半導体チップ２、パッケージ基板１との接続部分（パッド）となる第１電極１０や、第２電極（ソルダーボールパッド）１１が開口される（Ｓ２１０）。最後に、開口部分に表面処理を施すことで、パッケージ基板１が完成する（Ｓ２１１）。

【0143】

以上のように、パッケージ基板１において通常のスルーホールやビアを形成する場合と同様の方法で、整合回路としてのスルーホール及びビアを形成することができ、新たな工程等の追加はない。

【0144】

以上、本半導体装置１００及びパッケージ基板１によれば、パッケージ基板の製造コストを抑えつつ、良好な信号の伝送特性を実現することが可能となる。

【0145】

以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。

【0146】

例えば、一段目の整合回路ＣＲ１（ＣＴ１）を配線長λａ／４の位置に形成する場合を例示したが、これに限られず、一段目の整合回路ＣＲ１（ＣＴ１）を配線長３λａ／４の位置に形成しても、同様の効果が得られる。また、二段目の整合回路ＣＲ２（ＣＴ２）を配線長３λｂ／４の位置に形成する場合を例示したが、これに限られず、二段目の整合回路ＣＲ２（ＣＴ２）を配線長λｂ／４の位置に形成しても、同様の効果が得られる。例えば、反射波を低減させたい信号の電磁波波長λａ，λｂ（信号周波数ｆａ，ｆｂ）が離れている場合には、一段目の整合回路をλａ／４の位置に形成し、二段目の整合回路をλｂ／４の位置に形成しても良いし、一段目の整合回路を３λａ／４の位置に形成し、二段目の整合回路を３λｂ／４の位置に形成しても良い。また、整合回路ＣＴ２、ＣＲ２の配置の組み合わせとしては、以下のようなパターンが考えられる。例えば、上述のように整合回路ＣＴ２を配線長３λｂ／４に配置し、整合回路ＣＲ２を配線長３λｂ／４に配置する第１パターンや、整合回路ＣＴ２を配線長λｂ／４に配置し、整合回路ＣＲ２を配線長λｂ／４に配置する第２パターンがある。その他に、整合回路ＣＴ２を配線長３λｂ／４に配置し、整合回路ＣＲ２を配線長λｂ／４に配置する第３パターンや、整合回路ＣＴ２を配線長λｂ／４に配置し、整合回路ＣＲ２を配線長３λｂ／４に配置する第４パターンがある。整合回路ＣＲ１、ＣＴ１についても同様である。何れのパターンによって整合回路を形成するかは、反射波を低減させたい信号の電磁波波長λａ，λｂ（信号周波数ｆａ，ｆｂ）やパッケージ基板１上の領域の余裕度等によって、種々変更可能である。例えば、より狭い領域に密集させて整合回路を配置したい場合には、上記第２パターンを採用すれば良いし、整合回路を配線基板上に分散させて配置したい場合には、上記第３パターンや第４パターンを採用すれば良い。

【0147】

また、本実施の形態では、受信側の信号線路ＳＮＤＲの一段目の整合回路をスルーホール、二段目の整合回路をビアとし、送信側の信号線路ＳＮＤＴの一段目の整合回路をビア、二段目の整合回路をスルーホールとした場合を例示したが、限られない。例えば、受信側の信号線路ＳＮＤＲの一段目の整合回路をビア、二段目の整合回路をスルーホールとし、送信側の信号線路ＳＮＤＴの一段目の整合回路をスルーホール、二段目の整合回路をビアとしても良い。また、半導体装置１００が送信用のＩ／Ｏ素子しか有しない場合には、それに接続される複数の送信用の信号線路のうち、一部の信号線路の一段目の整合回路をスルーホール、二段目の整合回路をビアとし、その他の信号線路の一段目の整合回路をビア、二段目の整合回路をスルーホールとすることも、その逆とすることも可能である。半導体装置１００が受信用のＩ／Ｏ素子しか有しない場合も同様である。

【0148】

パッケージ基板１上の信号線路に形成する整合回路の段数を二段とした場合を例示したが、これに限られず、要求される仕様に応じて変更可能である。例えば、一段の整合回路としても良いし、三段以上の整合回路を設けても良い。三段目以降の整合回路も、上述した一段目及び二段目と同じようにλ／４や３λ／４を基準に配置すれば良い。

【0149】

本実施の形態では、半導体装置１００と半導体装置１０１とを接続する信号経路におけるバンプ電極７と外部端子８とを接続する信号線路のインピーダンスを整合するために、パッケージ基板１に整合回路ＣＲ１等を形成する場合を例示したが、これに限られない。例えば、半導体チップ２のバンプ電極７と半導体装置３のバンプ電極１３とを接続する信号線路のインピーダンスを整合するために、当該信号線路が形成されるパッケージ基板１上に、スルーホールやビアによって整合回路を形成することも可能である。

【符号の説明】

【0150】

１００、１０１ 半導体装置
２００ 電子回路
１、４ パッケージ基板
２、３、５ 半導体チップ
６ 実装基板
７、１３ バンプ電極
８、９ 外部端子（外部バンプ）
１２ アンダーフィルレジン部材
１ａ 第１主面
１ｂ 第２主面
１０ 第１電極
１０＿Ｒｘ 第１信号電極
１０＿Ｔｘ 第２信号電極
１１ 第２電極
２０ ビルドアップ層
２１ コア基板
２２ ビルドアップ層
Ｌａｙｅｒ１〜Ｌａｙｅｒ１０ 配線層
Ｔｘ１〜Ｔｘｎ 半導体チップ２の送信用のＩ／Ｏ素子
Ｒｘ１〜Ｒｘｍ 半導体チップ２の受信用のＩ／Ｏ素子
ＸＴｘ１ 半導体装置１０１の送信用のＩ／Ｏ素子
ＸＲｘ１ 半導体装置１０１の受信用のＩ／Ｏ素子
ＳＮＴ１〜ＳＮＴｎ 信号線、信号経路
ＳＮＲ１〜ＳＮＲｍ 信号線、信号経路
ＳＮＤＴ、ＳＮＤＲ 差動信号線路
ＬＴ１、ＬＴ２、ＬＲ１、ＬＲ２ 配線長
ＣＴ１、ＣＴ２、ＣＲ１、ＣＲ２ 整合回路、容量
Ｒ０ 終端抵抗
ＣＴ０、ＣＲ０ 寄生容量
３００〜３０２ 反射損失の特性
Ａ、Ｂ パッケージ基板１上の領域
Ｐ 基板端
Ｙ 基板端Ｐから半導体チップ２のチップ端までの範囲
１５ グラウンド電位が供給されるスルーホール
１６ グラウンドビア
Ｓ 一段目の整合回路ＣＴ１が形成される領域
Ｕ 一段目の整合回路ＣＲ１が形成される領域
３０ 電磁波吸収体
３１ 開口部
４００、４１０、５００、５１０ 反射損失の要求仕様値
４０１〜４０３、４１１〜４１３、５０１、５０２、５１１、５１２ 反射損失の特性

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】