特許 6096904 デジタルアナログ変換器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6096904

(24)【登録日】2017年2月24日

(45)【発行日】2017年3月15日

(54)【発明の名称】デジタルアナログ変換器

(51)【国際特許分類】

   H03M 1/66 20060101AFI20170306BHJP

【ＦＩ】

   H03M1/66 B

【請求項の数】24

【全頁数】21

(21)【出願番号】特願2015-529145(P2015-529145)

(86)(22)【出願日】2013年7月26日

(65)【公表番号】特表2015-527021(P2015-527021A)

(43)【公表日】2015年9月10日

(86)【国際出願番号】IB2013056156

(87)【国際公開番号】WO2014033566

(87)【国際公開日】20140306

【審査請求日】2015年4月14日

(31)【優先権主張番号】13/597,371

(32)【優先日】2012年8月29日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】598036300

【氏名又は名称】テレフオンアクチーボラゲット エルエム エリクソン（パブル）

(74)【代理人】

【識別番号】100095957

【弁理士】

【氏名又は名称】亀谷 美明

(74)【代理人】

【識別番号】100096389

【弁理士】

【氏名又は名称】金本 哲男

(74)【代理人】

【識別番号】100101557

【弁理士】

【氏名又は名称】萩原 康司

(74)【代理人】

【識別番号】100128587

【弁理士】

【氏名又は名称】松本 一騎

(72)【発明者】

【氏名】スマイリー、ラッセル クリフォード

(72)【発明者】

【氏名】ウィヴィル、マーク

【審査官】 及川 尚人

(56)【参考文献】

【文献】 特開平０３−２４２０２４（ＪＰ，Ａ）

【文献】 特開平０６−１６４２４９（ＪＰ，Ａ）

【文献】 特開平０５−２５９７６９（ＪＰ，Ａ）

【文献】 特開２０００−０１３２２６（ＪＰ，Ａ）

【文献】 特開平０１−１１７４２６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ １／００−１／８８

(57)【特許請求の範囲】

【請求項1】

デジタル入力信号をアナログ出力信号へと変換するように構成されるデジタル−アナログ変換器（２０，２８，３８）と、
専用クロック信号と前記アナログ出力信号とを乗算して、修正アナログ出力信号を提供するように構成される回路（２２，２４，３０，４０）と、
を含み、
前記専用クロック信号は、前記デジタル−アナログ変換器（２０，２８，３８）のサンプリング周期に等しい周期を有する周期的な信号であり、前記デジタル−アナログ変換器（２０，２８，３８）のクロックに同期され、
前記専用クロック信号の各周期は、整流される正弦関数に従って整形される、
システム（１８，２６，３４）。

【請求項2】

前記専用クロック信号は、前記デジタル−アナログ変換器（２０，２８，３８）による前記デジタル入力信号のデジタル−アナログ変換に由来する前記デジタル入力信号の１つ以上のナイキストイメージが所望のやり方で制御されるように、前記デジタル−アナログ変換器（２０，２８，３８）のアナログインパルス応答を再整形する、請求項１のシステム（１８，２６，３４）。

【請求項3】

前記専用クロック信号は、前記デジタル−アナログ変換器（２０，２８，３８）による前記デジタル入力信号のデジタル−アナログ変換に由来する前記デジタル入力信号の１つ以上の望ましくないナイキストイメージが減衰されるように、前記デジタル−アナログ変換器（２０，２８，３８）のアナログインパルス応答を再整形する、請求項１のシステム（１８，２６，３４）。

【請求項4】

前記専用クロック信号の各周期は、バンドパス周波数応答を有する、請求項１のシステム（１８，２６，３４）。

【請求項5】

前記専用クロック信号の各周期は、複数回繰り返されるウィンドウ関数に従って整形される、請求項１のシステム（１８，２６，３４）。

【請求項6】

前記回路は、前記アナログ出力信号と前記専用クロック信号とを乗算して、前記修正アナログ出力信号を提供するように構成される乗算器（２２，３０，４０）、を含む、請求項１のシステム（１８，２６，３４）。

【請求項7】

前記回路は、前記専用クロック信号に応じて前記アナログ出力信号を増幅することにより前記アナログ出力信号と前記専用クロック信号とを乗算して、前記修正アナログ出力信号を提供するように構成される可変利得増幅器（２４）、を含む、請求項１のシステム（１８）。

【請求項8】

前記回路は、前記アナログ出力信号に応じて前記専用クロック信号を増幅することにより前記アナログ出力信号と前記専用クロック信号とを乗算して、前記修正アナログ出力信号を提供するように構成される可変利得増幅器（２４）、を含む、請求項１のシステム（１８）。

【請求項9】

前記デジタル−アナログ変換器（２０，２８，３８）は、ゼロ次ホールドデジタル−アナログ変換器である、請求項１のシステム（１８，２６，３４）。

【請求項10】

前記システムは、複数のデジタル入力信号を複数のアナログ出力信号へと変換するように構成される、前記デジタル−アナログ変換器（２８，３８）を含む複数のデジタル−アナログ変換器（２８，３８）、をさらに含み、
前記回路（３０，４０）は、前記専用クロック信号と前記複数のアナログ出力信号の各々とを乗算して、複数の修正アナログ出力信号を提供する、ようにさらに構成され、
前記システムは、前記複数の修正アナログ出力信号を合成して、合成アナログ出力信号を提供するように構成される合成器回路（３２，４４）、をさらに含む、
請求項１のシステム（２６，３４）。

【請求項11】

前記複数のデジタル入力信号は、主要デジタル入力信号からのＮ個のストリームの異なるデジタルサンプルであり、前記複数のデジタル−アナログ変換器（２８，３８）の各々のサンプリング周期は、Ｎを前記主要デジタル入力信号のサンプリングレートで除算した商に等しい、請求項１０のシステム（２６，３４）。

【請求項12】

前記複数のアナログ出力信号の各アナログ出力信号について、当該アナログ出力信号へと前記回路により乗算される前記専用クロック信号は、周期的であって、前記複数のデジタル−アナログ変換器（２８，３８）の各々のサンプリング周期に等しい周期を有し、前記複数のデジタル−アナログ変換器（２８，３８）のうちの対応する１つのクロックに同期される、請求項１１のシステム（２６，３４）。

【請求項13】

前記回路は、複数の乗算器（３０，４０）を含み、前記複数の乗算器（３０，４０）のうちの各乗算器（３０，４０）は、前記専用クロック信号と、前記複数のアナログ出力信号のうちの異なる１つとを乗算して、前記複数の修正アナログ出力信号のうちの対応する１つを提供する、ように構成される、請求項１１のシステム（２６，３４）。

【請求項14】

前記複数の乗算器（３０，４０）のうちの各乗算器（３０，４０）について、前記専用クロック信号は、周期的であって、前記複数のデジタル−アナログ変換器（２８，３８）の各々の前記サンプリング周期に等しい周期を有し、前記複数のデジタル−アナログ変換器（２８，３８）のうちの対応する１つのクロックに同期される、請求項１３のシステム（２６，３４）。

【請求項15】

前記回路は、複数の可変利得増幅器を含み、前記複数の可変利得増幅器のうちの各可変利得増幅器は、前記複数のアナログ出力信号のうちの異なる１つに応じて前記専用クロック信号を増幅して、前記複数の修正アナログ出力信号のうちの対応する１つを提供するように構成される、請求項１１のシステム（２６，３４）。

【請求項16】

前記複数の可変利得増幅器のうちの各可変利得増幅器について、前記専用クロック信号は、周期的であって、前記複数のデジタル−アナログ変換器（２８，３８）の各々の前記サンプリング周期に等しい周期を有し、前記複数のデジタル−アナログ変換器（２８，３８）のうちの対応する１つのクロックに同期される、請求項１５のシステム（２６，３４）。

【請求項17】

前記回路は、複数の可変利得増幅器を含み、前記複数の可変利得増幅器のうちの各可変利得増幅器は、前記専用クロック信号に応じて前記複数のアナログ出力信号のうちの異なる１つを増幅して、前記複数の修正アナログ出力信号のうちの対応する１つを提供するように構成される、請求項１１のシステム（２６，３４）。

【請求項18】

前記複数の可変利得増幅器のうちの各可変利得増幅器について、前記専用クロック信号は、周期的であって、前記複数のデジタル−アナログ変換器（２８，３８）の各々の前記サンプリング周期に等しい周期を有し、前記複数のデジタル−アナログ変換器（２８，３８）のうちの対応する１つのクロックに同期される、請求項１７のシステム（２６，３４）。

【請求項19】

デジタル−アナログ変換器（２０，２８，３８）を介して、デジタル入力信号をアナログ出力信号へと変換することと、
専用クロック信号と前記アナログ出力信号とを乗算して、修正アナログ出力信号を提供することと、
を含み、
前記専用クロック信号は、前記デジタル−アナログ変換器（２０，２８，３８）のサンプリング周期に等しい周期を有する周期的な信号であり、前記デジタル−アナログ変換器（２０，２８，３８）のクロックに同期され、
前記専用クロック信号の各周期は、整流される正弦関数に従って整形される、
方法。

【請求項20】

Ｎ個の多相ブランチを含む多相構造を含むシステム（３４）であって、
前記多相構造の前記Ｎ個の多相ブランチの各ｊ番目の多相ブランチは、ｊ＝１，…，Ｎとして：
デジタル入力信号の（ｊ−１）×Ｔ_Ｓ，ＩＮにより遅延されたバージョンを、Ｎに等しい間引きファクタＤにより間引いて、ｆ_Ｓ，ＩＮ／Ｄというサンプリングレートを有する前記ｊ番目の多相ブランチのための間引き後デジタル入力信号を提供する、ように構成される間引き回路（３６）と、Ｔ_Ｓ，ＩＮは１／ｆ_Ｓ，ＩＮに等しく、ｆ_Ｓ，ＩＮは前記デジタル入力信号のサンプリングレートであることと；
前記ｊ番目の多相ブランチのための前記間引き後デジタル入力信号を、前記ｊ番目の多相ブランチのためのアナログ出力信号へと変換するように構成され、Ｔ_Ｓ，ＩＮ×Ｄというサンプリング周期を有するデジタル−アナログ変換器（３８）と；
専用クロック信号と前記ｊ番目の多相ブランチのための前記アナログ出力信号とを乗算して、前記ｊ番目の多相ブランチのための修正アナログ出力信号を提供する、ように構成される回路（４０）と、前記専用クロック信号は、前記デジタル−アナログ変換器（３８）の前記サンプリング周期に等しい周期を有する周期的信号であって前記デジタル−アナログ変換器（３８）のクロックに同期されることと、前記専用クロック信号の各周期は、整流される正弦関数に従って整形されることと；
前記Ｎ個の多相ブランチからの前記修正アナログ出力信号を合成して、最終アナログ出力信号を提供する、ように構成される合成器回路（４４）と、
を含む、システム（３４）。

【請求項21】

前記Ｎ個の多相ブランチのための前記専用クロック信号は、対応する前記多相ブランチｊについての前記遅延（ｊ−１）×Ｔ_Ｓ，ＩＮに対応する時間オフセットを有する同じ専用クロック信号である、請求項２０のシステム（３４）。

【請求項22】

前記Ｎ個の多相ブランチの各ｊ番目の多相ブランチについて、前記回路は、前記ｊ番目の多相ブランチのための前記アナログ出力信号に応じて前記専用クロック信号を増幅することにより前記アナログ出力信号と前記専用クロック信号とを乗算して、前記ｊ番目の多相ブランチのための前記修正アナログ出力信号を提供する、ように構成される可変利得増幅器、を含む、請求項２０のシステム（３４）。

【請求項23】

前記Ｎ個の多相ブランチの各ｊ番目の多相ブランチについて、前記回路は、前記専用クロック信号に応じて前記ｊ番目の多相ブランチのための前記アナログ出力信号を増幅することにより前記アナログ出力信号と前記専用クロック信号とを乗算して、前記ｊ番目の多相ブランチのための前記修正アナログ出力信号を提供する、ように構成される可変利得増幅器、を含む、請求項２０のシステム（３４）。

【請求項24】

前記Ｎ個の多相ブランチの各ｊ番目の多相ブランチについて、前記専用クロック信号の各周期は、バンドパス周波数応答を有する、請求項２０のシステム（３４）。

【発明の詳細な説明】

【技術分野】

【0001】

［関連出願］
本出願は、２０１２年８月２９日に提出された米国特許出願第１３／５９７，３７１号の利益を主張し、その開示は全体として参照によりここに取り入れられる。

【0002】

［開示の分野］
本発明は、デジタル−アナログ変換器（ＤＡＣ）に関し、より具体的には、デジタル−アナログ変換に由来するナイキストイメージを所望のやり方で制御するための、ＤＡＣのアナログインパルス応答を再整形（reshape）することに関する。

【背景技術】

【0003】

デジタル−アナログ変換器（ＤＡＣ）は、今日の電子デバイスの多くにおける主要なコンポーネントである。例えば、近代の通信デバイスは、合理的な電力及びサイズの制約を遵守しながら、複雑な処理を実行するデジタルプロセッサを含む。情報を無線で送信するために、デジタルプロセッサにより出力されるデジタル信号は、アナログ信号へと変換される。この変換処理がＤＡＣにより実行される。

【0004】

デジタル信号の周波数領域の表現は、図１に示したように、デジタル信号のサンプリングレート（ｆ_Ｓ）の整数倍の所に位置する、所望のアナログ信号の無限個のレプリカからなる。これらレプリカを、ここではナイキストイメージあるいは単にイメージという。ナイキストイメージは、デジタル−アナログ変換後に望ましくないことから、アナログ領域においてナイキストイメージを除去するために、具体的にはアナログローパスフィルタリング、補間、高次サンプル−ホールド（high-order sample-and-holds）、及びオフセットクロックを有する複数のＤＡＣからの出力の合成といった、いくつものアプローチが開発されてきている。

【0005】

この点に関し、図２は、ＤＡＣ１０の後にローパスフィルタ１２が続く様子を示している。ローパスフィルタ１２は、望ましくない全てのナイキストイメージを除去しつつＤＣを中心とする所望信号を通過させるように、ｆ_Ｓ／２（図１参照）から始まる遮断帯域を有する。ローパスフィルタ１２の通過帯域は、所望信号の帯域幅と同じ程度に大きくなければならない。図１においてそうであるように、所望信号の帯域幅がｆ_Ｓ／２に近い場合、通過帯域から遮断帯域までの遷移においてローパスフィルタ１２には小さい領域しか存在しない。短い遷移領域（transition region）は、ローパスフィルタ１２が高度に選択的であることを要し、これはローパスフィルタ１２が物理的に大きくなければならず設計が複雑であることを意味する。

【0006】

周波数領域におけるナイキストイメージの間の間隔を増加させるために、デジタル領域における補間を使用することができ、それにより、ローパスフィルタ１２についての選択性要件が緩和される。補間は、ナイキストレートよりも高速に信号をサンプリングすることと等価であり、ナイキストレートとは、信号のベースバンド帯域幅の２倍である。図３に示したように、一例として、図１のデジタル信号のサンプリングレートを４倍に増やすために補間が使用されてよく、増加したサンプリングレートｆｓ´が提供される。サンプリングレートを４倍に増やすことにより、ナイキストイメージの間の間隔もまた４倍に増加し、転じて、ローパスフィルタ１２の選択性要件（図２）が緩和される。図４に示したように、補間は、この例では４である所望のアップサンプリングファクタでの、アップサンプラ１４を用いたデジタル信号のアップサンプリングと、その後のＦＩＲ（Finite Impulse Response）フィルタ１６でのアップサンプリング済みデジタル信号のデジタルフィルタリングと、からなる。そして、結果としてのデジタル信号がＤＡＣ１０によりデジタル−アナログ変換される。しかしながら、ローパスフィルタ１２は、依然として望ましくないナイキストイメージを除去することを要する。

【0007】

ナイキストイメージは、ＤＡＣ１０がアナログ信号を生成するやり方によっても影響される。具体的には、ＤＡＣ１０がアナログ信号を生成するやり方は、ＤＡＣ１０のアナログ出力における実効的な周波数応答を整形（shape）する。アナログ出力は、典型的には、ゼロ次ホールド（ＺＯＨ）、一次ホールド（ＦＯＨ）、二次ホールド（ＳＯＨ）などとして特徴付けられる。ＺＯＨでは、アナログ信号は、図５Ａに示したように、対応するデジタル信号を１つのクロックピリオドにわたって一定に維持される。ＦＯＨでは、アナログ信号は、図５Ｂに示したように、２つの連続するデジタル値の間の直線を成す。ＳＯＨでは、アナログ信号は、図５Ｃに示したように、３つの連続するデジタル値の間の二次曲線を成す。ＺＯＨ、ＦＯＨ及びＳＯＨというタイプのＤＡＣの対応する周波数応答は、それぞれｓｉｎｃ（πｆ／ｆｓ）、ｓｉｎｃ２（πｆ／ｆ_Ｓ）及びｓｉｎｃ３（πｆ／ｆ_Ｓ）であり、ここでｓｉｎｃ関数はｓｉｎｃ（ｘ）＝ｓｉｎ（ｘ）／ｘとして定義される。これら周波数応答は、望ましくない全てのナイキストイメージの中央で空値（null）を呈示する（即ち、ｆｓの整数倍にて空値を有する）。各ホールド次数（hold order）は、デジタル領域における微分器と、アナログ領域における積分器とを要する。一例として、ＳＯＨは、２つのデジタル微分器及び２つのアナログ積分器とを要する。高次ホールドの周波数応答は、望ましくない信号の通過帯域上で、フラットではない。そのため、何らかの形式の補償を要する。加えて、高次ホールドは、周波数応答がｆ_Ｓ／２の近傍で（特に、補償の後に）十分な遮断帯域の減衰を提供しないことから、それほど顕著にはローパスフィルタ要件を緩和しない。しかしながら、高次ホールドを補間と共に用いて、ローパスフィルタの要件を緩和することはできる。補間は、ナイキストイメージの信号エネルギーのより多くを、高次ホールドの周波数応答の空値の付近へと制約する。

【0008】

多相クロック（multiphase clocking）は、並列的なＤＡＣの出力の加算を包含し、その際、ＤＡＣの各々のクロックが互いを基準としてオフセットされる。異なるクロック位相を伴う複数のＤＡＣを用いて、周波数応答における追加的な空値を提供することができる。全てのＤＡＣへと、同じ入力信号が供給される。追加的な空値を用いて、ＺＯＨ ｓｉｎｃ応答によって達成可能な程度以上に、イメージを減衰させることができる。

【0009】

望ましくないナイキストイメージを除去するための上述したアプローチの全てに伴う１つの問題は、そのアプローチの全てがローパスフィルタ１２を要することである。モバイル通信デバイスの送信機の将来の世代について、単一の集積チップへとＤＡＣ機能及び周波数アップコンバージョン機能を統合することが望ましい。上のアプローチの全てにおけるローパスフィルタは、その規模の大きさとパッシブデバイスに関する精度の課題とに起因して、集積チップへと良好に統合されない。ＤＡＣ機能及び周波数アップコンバージョン機能を統合するために、ＤＡＣ出力での全ての望ましくないナイキストイメージを、小さい集積型のローパスフィルタで有意に減衰させなければならず（サイズの小ささは、劣悪な選択性に対応する）、さもなくば全くフィルタ無しとなる。望ましくないナイキストイメージが有意に減衰させられない場合には、２つの課題が存在する。第一に、ナイキストイメージの固有の周波数間隔に起因して、アップコンバージョンミキサでの非線形な動作が、通過帯域へと直接的に入り込む相互変調歪み（ＩＭＤ）をもたらすことになる。第二に、通過帯域外のナイキストイメージ及びそれらのＩＭＤコンポーネントは、アップコンバージョン後に、高度に選択的な無線周波数（ＲＦ）バンドパスフィルタによってフィルタリングされる必要があり、これは典型的には、置き換えようとするローパスフィルタよりも大きく複雑である。

【0010】

そのために、デジタル−アナログ変換からもたらされる望ましくないナイキストイメージを、複雑なポストＤＡＣアナログフィルタリングを必要とすることなく減衰させるための、システム及び方法についてのニーズが存在する。

【発明の概要】

【0011】

本開示は、専用クロック信号（specialized clock signal）を利用してデジタル−アナログ変換器（ＤＡＣ）のアナログインパルス応答を再整形するデジタル−アナログ変換システムに関する。好適には、専用クロック信号の形状は、デジタル−アナログ変換に由来するナイキストイメージが所望のやり方で制御されるようになされる。１つの実施形態において、デジタル−アナログ変換システムは、デジタル入力信号をアナログ出力信号へと変換するＤＡＣを含む。ＤＡＣは、好適には、ゼロ次ホールド（ＺＯＨ）ＤＡＣであるが、それに限定されない。ＤＡＣのアナログインパルス応答が専用クロック信号の形状に従って再整形されるように、専用クロック信号がＤＡＣのアナログ出力信号へと適用され、それにより、修正アナログ出力信号が提供される。専用クロック信号は、デジタル−アナログ変換に由来するナイキストイメージが所望のやり方で制御されるように、ＤＡＣのアナログインパルス応答を再整形する。好適には、専用クロック信号は、１つ以上の望ましくないナイキストイメージが減衰されるように、ＤＡＣのアナログインパルス応答を再整形する。

【0012】

当業者は、添付図面の図との関連において好適な実施形態の以下の詳細な説明を読んだ後に、本開示の範囲を理解し、その追加的な側面を認識するであろう。

【図面の簡単な説明】

【0013】

本明細書に取り入れられその一部を形成する添付図面の図は、本開示のいくつもの観点を例示しており、本説明と共に本開示の原理を説明するために供される。

【0014】

【図1】ナイキストイメージを示すデジタル信号の周波数領域表現を示している。

【図2】旧来のデジタル−アナログ変換器（ＤＡＣ）と、それに続く、望ましくないナイキストイメージを除去するアナログローパスフィルタとを示している。

【図3】補間後のデジタル信号の周波数領域表現を示している。

【図4】旧来のＤＡＣと、それに続くアナログローパスフィルタとを示しており、ナイキストイメージの間の間隔を増加させるために補間が利用され、それによりアナログローパスフィルタの選択性要件が緩和される。

【図5A】ゼロ次ホールド（ＺＯＨ）ＤＡＣの例示的な出力を示している。。

【図5B】一次ホールド（ＦＯＨ）ＤＡＣの例示的な出力を示している。。

【図5C】二次ホールド（ＳＯＨ）ＤＡＣの例示的な出力を示している。。

【図6】本開示の１つの実施形態に係る、ＤＡＣと、デジタル−アナログ変換に由来するナイキストイメージが所望のやり方で制御されるようにＤＡＣのアナログインパルス応答を再整形するために専用クロック信号でＤＡＣの出力を乗算する乗算器とを含むデジタル−アナログ変換システムを示している。

【図7】本開示の１つの実施形態に従ってＤＡＣのアナログインパルス応答を再整形するために使用される専用クロック信号の１つの例を示している。

【図8A】本開示の１つの実施形態に従って図７の専用クロック信号によりＤＡＣの周波数応答が修正されるやり方をグラフィック的に示している。

【図8B】本開示の１つの実施形態に従って図７の専用クロック信号によりＤＡＣの周波数応答が修正されるやり方をグラフィック的に示している。

【図9A】本開示のいくつかの追加的かつ例示的な実施形態に係る専用クロック信号を示している。

【図9B】本開示のいくつかの追加的かつ例示的な実施形態に係る専用クロック信号を示している。

【図9C】本開示のいくつかの追加的かつ例示的な実施形態に係る専用クロック信号を示している。

【図9D】本開示のいくつかの追加的かつ例示的な実施形態に係る専用クロック信号を示している。

【図10A】ＤＡＣへ入力されるデジタル入力信号の１つの例を示している。

【図10B】図１０Ａのデジタル入力信号への応答としてのＺＯＨ ＤＡＣの出力を示している。

【図10C】本開示の１つの実施形態に係る専用クロック信号の適用後の修正出力信号を示している。

【図10D】本開示の１つの実施形態に従った所望のやり方での、専用クロック信号の適用によってＤＡＣの周波数応答が修正されてナイキストイメージが制御されるやり方を示す、図１０Ｃの修正出力信号の周波数領域表現である。

【図11】本開示の他の実施形態に係る、ＤＡＣと、デジタル−アナログ変換に由来するナイキストイメージが所望のやり方で制御されるようにＤＡＣのアナログインパルス応答を再整形するためにＤＡＣの出力に応じて専用クロック信号を増幅する可変利得増幅器とを含むデジタル−アナログ変換システムを示している。

【図12】本開示の他の実施形態に係る、ＤＡＣと、デジタル−アナログ変換に由来するナイキストイメージが所望のやり方で制御されるようにＤＡＣのアナログインパルス応答を再整形するために専用クロック信号に応じてＤＡＣの出力を増幅する可変利得増幅器とを含むデジタル−アナログ変換システムを示している。

【図13】本開示の他の実施形態に係る、デジタル−アナログ変換に由来するナイキストイメージが所望のやり方で制御されるようにＤＡＣの各々のアナログインパルス応答を再整形するために、複数のＤＡＣが主要デジタル信号の異なるサンプルのストリームを処理し、専用クロック信号が当該複数のＤＡＣの出力へと適用されるシステムを示している。

【図14】本開示の他の実施形態に係る、デジタル−アナログ変換に由来するナイキストイメージが所望のやり方で制御されるようにＤＡＣの各々のアナログインパルス応答を再整形するために、複数のＤＡＣが主要デジタル信号の遅延され間引かれた複数のバージョンを処理し、専用クロック信号が当該複数のＤＡＣの出力へと適用される、多相構造を示している。

【図15】本開示の１つの実施形態に係る、図１４のＤＡＣの出力へと適用される専用クロック信号の異なる遅延されたバージョンの一例を示している。

【発明を実施するための形態】

【0015】

以下に説明される実施形態は、当業者が実施形態を実践することを可能とするために必要な情報を表現し、実施形態の実践の最良の形態を例示する。添付図面の図を踏まえて以下の説明を読めば、当業者は、本開示の概念を理解し、ここでは特に書かれていないそれら概念の応用を認識するであろう。それら概念及び応用は本開示及び添付の請求項の範囲に入ることが理解されるべきである。

【0016】

本開示は、専用クロック信号を利用してデジタル−アナログ変換器（ＤＡＣ）のアナログインパルス応答を再整形するデジタル−アナログ変換システムに関する。好適には、専用クロック信号の形状は、デジタル−アナログ変換に由来するナイキストイメージが所望のやり方で制御されるようになされる。これに関し図６は、本開示の１つの実施形態に係る、デジタル−アナログ変換システム１８を示している。デジタル−アナログ変換システム１８は、図示したように接続される、ＤＡＣ２０と、アナログ乗算器あるいはミキサ２２とを含む。１つの実施形態において、ＤＡＣ２０は、ゼロ次ホールド（ＺＯＨ）ＤＡＣ（即ち、サンプル及びホールドＤＡＣ）であり、但しそれに限定されない。例えば、ＤＡＣ２０は、代替的に、一次ホールド（ＦＯＨ）ＤＡＣ又は二次ホールド（ＳＯＨ）ＤＡＣなどであってもよい。

【0017】

動作中に、ＤＡＣ２０は、デジタル入力信号（ｄ（ｎ））をアナログ出力信号（ｘ^〜（ｔ））へと変換する（便宜的に、“Ｘ^〜”と記載した場合、アルファベットＸの上に記号^〜があるものとする。以下同じ）。そして、アナログ乗算器２２は、アナログ出力信号（ｘ^〜（ｔ））と専用クロック信号とを乗算して、修正された又は最終的なアナログ出力信号（ｘ（ｔ））を提供する。ここで使用されるところによれば、専用クロック信号は、非従来型のクロック信号形状を有するクロック信号であって、非従来型のクロック信号形状は、例えば、矩形クロック信号形状若しくは正弦波クロック信号形状等又は他の何らかの従来型のクロック信号形状とは異なる、クロック信号形状である。１つの好適な実施形態において、専用クロック信号は、周期的な信号であって、（１）専用クロック信号の各周期が非従来型のクロック信号形状を有し（即ち、矩形波又は正弦波形状を有しない）、（２）専用クロック信号の各周期がＤＡＣ２０のサンプリング周期に等しく、（３）専用クロック信号はＤＡＣ２０のクロック（ＣＬＫ）に同期される。さらに、好適な実施形態において、専用クロック信号の各周期は、ＤＡＣ２０についての所望のアナログインパルス応答に等しい。

【0018】

アナログ出力信号（ｘ^〜（ｔ））と専用クロック信号とを乗算することにより、アナログ乗算器２２は、専用クロック信号の形状に従ってＤＡＣ２０のアナログインパルス応答が再整形されるように、アナログ出力信号（ｘ^〜（ｔ））へ専用クロック信号を適用する。さらに、専用クロック信号の形状は、デジタル入力信号（ｄ（ｎ））のデジタル−アナログ変換に由来するナイキストイメージを周波数領域において所望のやり方で制御するようなやり方でＤＡＣ２０のアナログインパルス応答が再整形されるような形状とされる。より具体的には、専用クロック信号の形状は、周波数領域において、１つ以上の望ましくないナイキストイメージが所望アナログ信号に対して相対的に減衰するような形状とされる。所望アナログ信号は、複数のナイキストイメージのうちのいずれかのイメージであってもよい。とりわけ、ここで使用されるところによれば、ナイキストイメージは、０、ｆ_Ｓ、２ｆ_Ｓ、３ｆ_Ｓなどといった周波数に位置するそれらイメージであり、ｆ_ＳはＤＡＣ２０のサンプリングレートである。

【0019】

１つの実施形態において、所望アナログ信号はベースバンドにあり、専用クロック信号の各周期はローパス周波数応答を有する。このやり方で、望ましくないナイキストイメージの１つ以上、及び好適には望ましくないナイキストイメージの全てが、ベースバンドでの所望アナログ信号に対して相対的に減衰される。同様に、他の実施形態において、所望アナログ信号はベースバンドにあり、専用クロック信号は、ＤＡＣ２０のアナログインパルス応答を再整形して、ローパス周波数応答に相当する再整形された又は実効的なアナログインパルス応答を提供する。他の実施形態において、所望アナログ信号は、非ゼロの周波数（即ち、ｆ_Ｓ又は２ｆ_Ｓなど）に位置するナイキストイメージのうちの１つであり、専用クロック信号は、１つ以上の望ましくないナイキストイメージが所望のナイキストイメージに対して相対的に減衰させられるようなバンドパス周波数応答を有する。同様に、他の実施形態において、所望アナログ信号は、非ゼロの周波数に位置するナイキストイメージのうちの１つであり、専用クロック信号は、ＤＡＣ２０のアナログインパルス応答を再整形して、バンドパス周波数応答に相当する再整形された又は実効的なアナログ応答を提供し、所望のナイキストイメージがバンドパス周波数応答の通過帯域に入る。

【0020】

また別の実施形態において、所望のアナログ信号はベースバンドにあり、専用クロック信号の各周期は、ノッチ又はマルチノッチ周波数応答を有し、ノッチ（複数のノッチ）は、望ましくないナイキストイメージ（複数のイメージ）上でセンタリングされる。このやり方で、望ましくないナイキストイメージの１つ以上が、好ましくは望ましくないナイキストイメージの全てが、ベースバンドにある所望のアナログ信号に対して相対的に減衰させられる。同様に、他の実施形態において、所望アナログ信号はベースバンドにあり、専用クロック信号は、ＤＡＣ２０のアナログインパルス応答を再整形して、ノッチ又はマルチノッチ周波数応答に相当する再整形された又は実効的なアナログ応答を提供する。ノッチ（複数のノッチ）は、周波数領域において望ましくないナイキストイメージ上でセンタリングされる。他の実施形態において、所望アナログ信号は、非ゼロの周波数（即ち、ｆ_Ｓ又は２ｆ_Ｓなど）に位置するナイキストイメージのうちの１つであり、専用クロック信号は、ノッチ又はマルチノッチ周波数応答を有し、ノッチ（複数のノッチ）は、望ましくないナイキストイメージ（複数のイメージ）上でセンタリングされる。このやり方で、望ましくないナイキストイメージの１つ以上が、好ましくは望ましくないナイキストイメージの全てが、所望のナイキストイメージに対して相対的に減衰させられる。同様に、他の実施形態において、所望アナログ信号は、非ゼロの周波数（即ち、ｆ_Ｓ又は２ｆ_Ｓなど）に位置するナイキストイメージのうちの１つであり、専用クロック信号は、ＤＡＣ２０のアナログインパルス応答を再整形して、ノッチ又はマルチノッチ周波数応答に相当する再整形された又は実効的なアナログインパルス応答を提供する。ノッチ（複数のノッチ）は、周波数領域において望ましくないナイキストイメージ上でセンタリングされる。

【0021】

図７は、専用クロック信号の１つの例を示しており、専用クロック信号の各周期は、トランケートされるｓｉｎｃ関数である。図示したように、専用クロック信号は、ＤＡＣ２０のサンプリング周期に等しい周期を有し、ＤＡＣ２０のクロック（ＣＬＫ）へ同期される。ｓｉｎｃ関数はローパス周波数応答を有する。そのために、図７の専用クロック信号をアナログ出力信号（ｘ^〜（ｔ））へ適用することにより、ＤＡＣ２０のアナログインパルス応答は、再整形後の実効的なＤＡＣ２０のアナログインパルス応答がローパス周波数応答を有するように再整形される。

【0022】

図８Ａ及び図８Ｂは、図７の専用クロック信号がＤＡＣ２０の周波数応答を再整形するやり方を示している。この例において、ＤＡＣ２０は、ＺＯＨ ＤＡＣである。より具体的には、図８Ａは、１つの実施形態に係るＤＡＣ２０の周波数応答を示している。図示したように時間領域において、ＤＡＣ２０の出力は、矩形波である。図示したように、時間領域において、ＤＡＣ２０の出力は矩形波である。そのために、周波数領域において、ＤＡＣ２０の周波数応答がＤＡＣ２０のサンプリングレート（ｆ_Ｓ）の整数倍において空値を有するｓｉｎｃ波である。ＤＡＣ２０のサンプリングレート（ｆ_Ｓ）は、クロック（ＣＬＫ）により定義される。より具体的には、ＤＡＣ２０のサンプリングレートは、１／Ｔ_ＤＡＣに等しく、Ｔ_ＤＡＣは、ＤＡＣ２０のサンプリング周期であって、クロック（ＣＬＫ）により定義される。図８Ｂは、図７の専用クロック信号に従ってＤＡＣ２０の周波数が再整形されるやり方を示している。図示したように、専用クロック信号は、ＤＣにセンタリングされる（即ち、０という周波数に中央を合わせられる）周波数応答のメインローブの幅を広げ、ｆ_Ｓの整数倍に位置するサイドローブの大きさを減少させる。

【0023】

図９Ａ〜図９Ｄは、専用クロック信号の追加的な例を示している。図９Ａにおいて、専用クロック信号の各周期は、整流される正弦関数状のクロック信号である。図９Ｂにおいて、専用クロック信号の各周期は、鋸歯状のクロック信号である。図９Ｃにおいて、専用クロック信号の各周期は、三角形状（triangular-shaped）のクロック信号である。図９Ｄにおいて、専用クロック信号の各周期は、所望の周波数の正弦関数により変調される、トランケートされたｓｉｎｃ関数である。トランケートされたｓｉｎｃ関数は、ローパス周波数応答を有する。トランケートされたｓｉｎｃ関数を所望の周波数の正弦関数によって変調することにより、専用クロック信号の周波数応答は、所望の周波数に通過帯域を有するバンドパス周波数応答になる。所望の周波数は、好適には、所望のナイキストイメージの周波数である。なお、バンドパス周波数応答を有する専用クロック信号の他の例を生成するために、ローパス周波数応答を有する他のタイプの専用クロック信号が、所望の周波数の正弦関数によって変調されてもよい。図９Ａ〜図９Ｄの例の各々において、専用クロック信号の周期は、ＤＡＣ２０のサンプリング周期に等しく（Ｔ_ＤＡＣ）、専用クロック信号はＤＡＣ２０のクロック（ＣＬＫ）へ同期される。

【0024】

処理の前に、留意すべきこととして、上で与えられた専用クロック信号の例は、単なる例に過ぎない。他の形状が使用されてもよい。例えば、専用クロック信号の各周期は、トランケートされるｓｉｎｃ関数、整流される正弦関数、三角形状関数、鋸歯状関数、Ｈａｎｎウィンドウ、Ｈａｍｍｉｎｇウィンドウ、Ｔｕｋｅｙウィンドウ、余弦ウィンドウ、Ｌａｎｃｚｏｓウィンドウ、Ｂａｒｔｌｅｔｔウィンドウ、Ｇａｕｓｓｉａｎウィンドウ、Ｂａｒｔｌｅｔｔ−Ｈａｎｎウィンドウ、Ｂｌａｃｋｍａｎウィンドウ、Ｋａｉｓｅｒウィンドウ、Ｎｕｔｔａｌｌウィンドウ、Ｂｌａｃｋｍａｎ−Ｈａｒｒｉｓウィンドウ、Ｂｌａｃｋｍａｎ−Ｎｕｔｔａｌｌウィンドウ、Ｆｌａｔ ｔｏｐウィンドウ、Ｂｅｓｓｅｌウィンドウ、Ｄｏｌｐｈ−Ｃｈｅｂｙｓｈｅｖウィンドウ、Ｈａｎｎ−Ｐｏｉｓｓｏｎウィンドウ、指数関数ウィンドウ、Ｒｉｆｅ−Ｖｉｎｃｅｎｔウィンドウ又はデジタル長楕円体シーケンス（Digital Prolate Spheriodal Sequence）ウィンドウなどに従って整形されてもよい。ＦＩＲ（Finite Impulse Response）フィルタ設計の分野では、有限期間のインパルス応答を用いて何らかの所望の周波数応答を近似するために使用される多くの技法が存在する。専用クロック信号の各周期が所望の周波数応答を有する有限期間のインパルス応答である当該専用クロック信号を提供するために、任意のそうした技法が使用されてよい。本質的ではないものの、専用クロック信号の周期のための形状として使用され得る信号処理ウィンドウに関するさらなる情報のために、興味のある読者には、例えばJ.G. Proakisらによる“Digital Signal Processing, Principles, Algorithms, and Applications”（3rd Edition, Prentice-Hall, 1996）のセクション８．２又は８．５が案内され、それは全体として参照によりここに取り入れられる。

【0025】

加えて、上の例では周期ごとに１つの波形のみが存在したが、専用クロック信号は、その代わりに、周期ごとに複数の波形を含んでもよい。例えば、専用クロック信号の各周期は、代替的に、波形又はウィンドウの複数回の繰り返しを含んでもよい。いくつかの例として、専用クロック信号の各周期は、２回以上繰り返されるトランケートされるｓｉｎｃ関数、２回以上繰り返される整流される正弦関数、２回以上繰り返される三角形状関数、２回以上繰り返される鋸歯状関数、２回以上繰り返されるＨａｎｎウィンドウ、２回以上繰り返されるＨａｍｍｉｎｇウィンドウ、２回以上繰り返されるＴｕｋｅｙウィンドウ、２回以上繰り返される余弦ウィンドウ、２回以上繰り返されるＬａｎｃｚｏｓウィンドウ、２回以上繰り返されるＢａｒｔｌｅｔｔウィンドウ、２回以上繰り返されるＧａｕｓｓｉａｎウィンドウ、２回以上繰り返されるＢａｒｔｌｅｔｔ−Ｈａｎｎウィンドウ、２回以上繰り返されるＢｌａｃｋｍａｎウィンドウ、２回以上繰り返されるＫａｉｓｅｒウィンドウ、２回以上繰り返されるＮｕｔｔａｌｌウィンドウ、２回以上繰り返されるＢｌａｃｋｍａｎ−Ｈａｒｒｉｓウィンドウ、２回以上繰り返されるＢｌａｃｋｍａｎ−Ｎｕｔｔａｌｌウィンドウ、２回以上繰り返されるＦｌａｔ ｔｏｐウィンドウ、２回以上繰り返されるＢｅｓｓｅｌウィンドウ、２回以上繰り返されるＤｏｌｐｈ−Ｃｈｅｂｙｓｈｅｖウィンドウ、２回以上繰り返されるＨａｎｎ−Ｐｏｉｓｓｏｎウィンドウ、２回以上繰り返される指数関数ウィンドウ、２回以上繰り返されるＲｉｆｅ−Ｖｉｎｃｅｎｔウィンドウ又は２回以上繰り返されるデジタル長楕円体シーケンスウィンドウなどを含み得る。

【0026】

上で与えられた専用クロック信号の例の多くがＤＡＣ２０のアナログインパルス応答を修正してローパス又はバンドパス周波数応答を提供する一方で、専用クロック信号はそれらに限定されないことにも留意すべきである。他の実施形態において、専用クロック信号は、周波数領域で望ましくないナイキストイメージにより占められる周波数においてのみ遮断帯域が提供されるように、ＤＡＣ２０のインパルス応答を再整形するために提供される。このアプローチは、デジタル入力信号（ｄ（ｎ））がオーバーサンプリングされる場合の低次ＦＩＲ応答について良好に適しているであろう。他の実施形態において、専用クロック信号は、ＺＯＨ ＤＡＣ応答におけるノッチ又は空値が所望のイメージから離れたところへ移るように提供されてもよい。

【0027】

図１０Ａ〜図１０Ｄは、本開示の１つの実施形態に係るデジタル入力信号（ｄ（ｎ））の１つの例についてのデジタル−アナログ変換システム１８の動作をグラフィック的に示している。より具体的には、図１０Ａは、ＤＡＣ２０へ入力されるデジタル入力信号（ｄ（ｎ））の１つの例を表現する入力サンプルインパルスを示している。図１０Ｂは、図１０Ａの入力サンプルインパルス、及びＤＡＣ２０により出力されるアナログ出力信号（ｘ^〜（ｔ））の双方を示しており、この例においてＤＡＣ２０はＺＯＨ ＤＡＣである。図１０Ｃは、図１０Ａの入力サンプルインパルス、図１０Ｂのアナログ出力信号（ｘ^〜（ｔ））、及び対応する修正アナログ出力信号（ｘ（ｔ））と共に、理想的なアナログ信号を示している。当該理想的な信号は、望ましくないイメージの全てが完全に除去されている所望のイメージである。この例において、ＤＡＣ２０のアナログインパルス応答を再整形するためにアナログ出力信号（ｘ^〜（ｔ））へ適用される専用クロック信号は、整流される正弦関数（rectified sinusoid）である。最後に、図１０Ｄは、アナログ出力信号（ｘ^〜（ｔ））の周波数領域表現、修正アナログ出力信号（ｘ（ｔ））及び理想的なアナログ信号を示している。この例において、専用クロック信号は、第１のナイキストゾーン内のナイキストイメージが減衰させられ、第２のナイキストゾーン内のナイキストイメージが高められ若しくは大きさが増加させられるようなバンドパス応答を有する。

【0028】

図１１は、本開示の他の実施形態に係るデジタル−アナログ変換システム１８を示している。本実施形態は、図６の実施形態と同様であり、但し、アナログ乗算器２２（図６）よりもむしろ可変利得増幅器（ＶＧＡ）２４が、ＤＡＣ２０により出力されるアナログ出力信号（ｘ^〜（ｔ））へ専用クロック信号を適用する。より具体的には、ＶＧＡ２４は、ＤＡＣ２０により出力されるアナログ出力信号（ｘ^〜（ｔ））に応じて専用クロック信号を増幅する。アナログ乗算器２２（図６）と同様に、ＶＧＡ２４は、専用クロック信号とアナログ出力信号（ｘ^〜（ｔ））とを共に乗算し、但し、ＶＧＡ２４の特性によって、それら入力の動作帯域幅は同じではなく、ＤＡＣ２０により出力されるアナログ出力信号（ｘ^〜（ｔ））又は専用クロック信号のいずれかのために、一方の入力を他方に対して使用することが有利であり得る。

【0029】

図１２は、本開示の他の実施形態に係るデジタル−アナログ変換システム１８を示している。本実施形態は、実質的に図１１の実施形態と同様である。但し、本実施形態では、ＶＧＡ２４の入力が逆になっている。より具体的には、ＶＧＡ２４は、専用クロック信号に応じてＤＡＣ２０により出力されるアナログ出力信号（ｘ^〜（ｔ））を増幅する。アナログ乗算器２２（図６）と同様に、ＶＧＡ２４は、専用クロック信号とアナログ出力信号（ｘ^〜（ｔ））とを共に乗算し、但し、ＶＧＡ２４の特性によって、それら入力の動作帯域幅は同じではなく、ＤＡＣ２０により出力されるアナログ出力信号（ｘ^〜（ｔ））又は専用クロック信号のいずれかのために、一方の入力を他方に対して使用することが有利であり得る。

【0030】

本開示の文脈におけるＶＧＡ２４は一方の入力を他方の入力へ呈示される信号に基づいてスケーリングする２入力のデバイスの一般化された表現であること、及び、そうしたスケーリング又は乗算を生じさせることができる複数の代替的な手段が存在することが、当業者により理解されるであろう。ＶＧＡ２４は、動作周波数において入力が対称的ではない（即ち、一方の入力が典型的に他方よりもかなり低い帯域幅を有する）特殊な形式の乗算器として理解されるべきであり、その制限帯域幅は本開示の範囲の限定ではない。

【0031】

図１３は、本開示の他の実施形態に係るデジタル−アナログ変換システム２６を示している。本実施形態において、デジタル−アナログ変換システム２６は、複数のＤＡＣ２８−１〜２８−Ｎを含み、Ｎは２以上である。主要デジタル信号は、Ｎ個のストリームの異なるデジタルサンプルへと分割され、Ｎ個のストリームはＤＡＣ２８−１〜２８−Ｎのそれぞれ１つへと入力され、それぞれデジタル入力信号ｄ_１（ｎ）〜ｄ_Ｎ（ｎ）として言及される。例えば、Ｎ＝４である場合、サンプル０、４、８等がＤＡＣ２８−１へ入力される第１のデジタル入力信号（ｄ_１（ｎ））として提供され、サンプル１、５、９等がＤＡＣ２８−２へ入力される第２のデジタル入力信号（ｄ_２（ｎ））として提供され、サンプル２、６、１０等がＤＡＣ２８−３へ入力される第３のデジタル入力信号（ｄ_３（ｎ））として提供され、サンプル３、７、１１等がＤＡＣ２８−４へ入力される第４のデジタル入力信号（ｄ_４（ｎ））として提供され得る。このやり方で、デジタル入力信号ｄ_１（ｎ）〜ｄ_Ｎ（ｎ）の各々のサンプリングレートは、主要デジタル信号のサンプリングレートのＮ分の１になる。結果として、ＤＡＣ２８−１〜２８−Ｎのサンプリング周期は、主要デジタル信号を単一のＤＡＣが変換する場合には必要とされるはずであったサンプリング周期よりもＮ倍長い。

【0032】

乗算器３０−１〜３０−Ｎによって、専用クロック信号がＤＡＣ２８−１〜２８−Ｎにより出力されるアナログ出力信号（ｘ^〜_１（ｔ）〜ｘ^〜_Ｎ（ｔ））へ上述したやり方で適用される。概して、乗算器３０−１〜３０−Ｎへ入力される専用クロック信号は、時間及び／又は大きさを揃えられ、そういった手法で、加算又は合成器回路３２の出力にあたる所望の最終的なアナログ出力信号（ｘ（ｔ））の再構築が可能とされる。１つの具体的な実施形態において、乗算器２８−１〜２８−Ｎの各々へ入力される専用クロック信号の位相又は遅延は、当該専用クロック信号を対応するＤＡＣ２８のクロックに同期させる目的で調整される。このやり方で、乗算器２８−１〜２８−Ｎの各々についての専用クロック信号は、互いに時間においてオフセットされる。ＤＡＣ２８−１〜２８−Ｎのより長いサンプリング周期は、専用クロック信号のためのより長い周期を可能とし、それは転じて、周波数領域におけるナイキストイメージのより正確な制御を可能とする。最後に、乗算器３０−１〜３０−Ｎにより出力される修正アナログ出力信号（ｘ_１（ｔ）〜ｘ_Ｎ（ｔ））が加算又は合成器回路３２により合成されて、最終アナログ出力信号（ｘ（ｔ））が提供される。とりわけ、本実施形態では乗算器３０−１〜３０−Ｎが使用されているものの、乗算器３０−１〜３０−Ｎは、図１１及び図１２に関連して上述したやり方で、ＶＧＡと置換えられてもよい。

【0033】

図１４は、本開示の他の実施形態に係るデジタル−アナログ変換システム３４を示している。本実施形態において、デジタル−アナログ変換システム３４は、Ｎ個の多相ブランチを含む多相構造（polyphase structure）である。Ｎ個の多相ブランチは、図示されたように接続される、間引き器（decimator）３６−１〜３６−Ｎ、ＤＡＣ３８−１〜３８−Ｎ及び乗算器４０−１〜４０−Ｎをそれぞれ含む。主要デジタル入力信号（ｄ（ｎ））は、一連の遅延器４２−１〜４２−（Ｎ−１）を通過して、対応するデジタル入力信号（ｄ_１（ｎ）〜ｄ_Ｎ（ｎ））をＮ個の多相ブランチへ提供する。好適には、遅延器４２−１〜４２−（Ｎ−１）の各々は、主要デジタル入力信号（ｄ（ｎ））をＴ_Ｓ，ＩＮだけ遅延させ、ここでＴ_Ｓ，ＩＮは１／ｆ_Ｓ，ＩＮに等しく、ｆ_Ｓ，ＩＮは主要デジタル入力信号（ｄ（ｎ））のサンプリングレートである。

【0034】

間引き器３６−１〜３６−Ｎは、デジタル入力信号（ｄ_１（ｎ）〜ｄ_Ｎ（ｎ））をそれぞれ所望の間引きファクタ（Ｄ）により間引いて、ｆ_Ｓ，ＩＮ／Ｄに等しいサンプリングレートを各々有する間引き後デジタル入力信号（ｄ_１´（ｎ）〜ｄ_Ｎ´（ｎ））を提供し、あらためて言うと、ｆ_Ｓ，ＩＮは主要デジタル入力信号（ｄ（ｎ））のサンプリングレートである。好適には、間引きファクタ（Ｄ）は、多相ブランチの数（Ｎ）に等しい（即ち、Ｄ＝Ｎ）。間引き後デジタル入力信号（ｄ_１´（ｎ）〜ｄ_Ｎ´（ｎ））は、ＤＡＣ３８−１〜３８−Ｎによりデジタル−アナログ変換されて、対応するアナログ出力信号（ｘ^〜_１（ｔ）〜ｘ^〜_Ｎ（ｔ））が提供される。間引きの結果として、ＤＡＣ３８−１〜３８−Ｎの各々のサンプリング周期は、主要デジタル入力信号（ｄ（ｎ））を変換するために単一のＤＡＣが使用されたならば要するはずであったサンプリング周期である主要デジタル入力信号（ｄ（ｎ））のサンプリング周期よりもＤ倍長くなる。

【0035】

乗算器４０−１〜４０−Ｎによって、専用クロック信号がＤＡＣ３８−１〜３８−Ｎにより出力されるアナログ出力信号（ｘ^〜_１（ｔ）〜ｘ^〜_Ｎ（ｔ））へ上述したやり方で適用される。但し、本実施形態では、乗算器４０−１〜４０−Ｎの各々へ入力される専用クロック信号の位相又は遅延は、当該専用クロック信号を対応するＤＡＣ３８のクロックに同期させる目的で調整される。具体的には、１つの好適な実施形態において、遅延器４２−１〜４２−（Ｎ−１）の各々は、Ｔ_Ｓ，ＩＮという遅延を適用し、ここであらためて言うと、Ｔ_Ｓ，ＩＮは１／ｆ_Ｓ，ＩＮに等しく、ｆ_Ｓ，ＩＮは主要デジタル入力信号（ｄ（ｎ））のサンプリングレートである。そのため、ｊ番目の多相ブランチ（ｊ＝１，…，Ｎ）のためのデジタル入力信号ｄ_ｊ（ｎ）は、（ｊ−１）×Ｔ_Ｓ，ＩＮに等しい時間量だけ遅延される。ｊ番目の多相ブランチ（ｊ＝１，…，Ｎ）のための専用クロック信号の位相オフセット又は遅延は、対応するデジタル入力信号（ｄ_ｊ（ｎ））についての遅延に対応し、（ｊ−１）×Ｔ_Ｓ，ＩＮに等しい。上で議論したように、多相構造及び間引きに起因して、ＤＡＣ３８−１〜３８−Ｎのサンプリング周期（Ｔ_ＤＡＣ）は、主要デジタル入力信号（ｄ（ｎ））のサンプリング周期Ｔ_Ｓ，ＩＮよりもＤ倍長い。ＤＡＣ３８−１〜３８−Ｎのより長いサンプリング周期（Ｔ_ＤＡＣ）は、専用クロック信号についてより長い周期を可能とし、それは転じて、周波数領域におけるナイキストイメージのより正確な制御を可能とする。最後に、乗算器４０−１〜４０−Ｎにより出力される修正アナログ出力信号（ｘ_１（ｔ）〜ｘ_Ｎ（ｔ））が加算又は合成器回路４４により合成されて、最終アナログ出力信号（ｘ（ｔ））が提供される。とりわけ、本実施形態では乗算器４０−１〜４０−Ｎが使用されているものの、乗算器４０−１〜４０−Ｎは、図１１及び図１２に関連して上述したやり方で、ＶＧＡと置換えられてもよい。

【0036】

図１５は、本開示の１つの実施形態に係る、専用クロック信号、及び、ＤＡＣ３８−１〜３８−Ｎにより出力されるアナログ出力信号（ｘ^〜_１（ｔ）〜ｘ^〜_Ｎ（ｔ））へ適用される対応する位相オフセットの１つの例を示している。この例において、４つの多相ブランチが存在する。図示したように、アナログ出力信号ｘ^〜_１（ｔ）へ適用される専用クロック信号についての遅延はゼロであり、アナログ出力信号ｘ^〜_２（ｔ）へ適用される専用クロック信号についての遅延はＴ_ＤＡＣ／４（デジタル入力信号ｄ_２（ｎ）についての遅延Ｔ_Ｓ，ＩＮに等しい）であり、アナログ出力信号ｘ^〜_３（ｔ）へ適用される専用クロック信号についての遅延はＴ_ＤＡＣ／２（デジタル入力信号ｄ_３（ｎ）についての遅延２Ｔ_Ｓ，ＩＮに等しい）であり、アナログ出力信号ｘ^〜_４（ｔ）へ適用される専用クロック信号についての遅延は３Ｔ_ＤＡＣ／４（デジタル入力信号ｄ_４（ｎ）についての遅延３Ｔ_Ｓ，ＩＮに等しい）である。このやり方で、図１４の多相構造の各多相ブランチについて、専用クロック信号は、対応するＤＡＣ３８のクロックへ同期される。

【0037】

以下の頭字語が本開示を通じて使用されている。
・ＤＡＣ Digital-to-Analog Converter
・ＦＩＲ Finite Impulse Response
・ＦＯＨ First-Order Hold
・ＩＭＤ Intermodulation Distortion
・ＲＦ Radio Frequency
・ＳＯＨ Second-Order Hold
・ＶＧＡ Variable Gain Amplifier
・ＺＯＨ Zero-Order Hold

【0038】

当業者は、本開示の好適な実施形態についての改善及び修正を認識するであろう。そうした改善及び修正は、ここで開示された概念及び次の請求項の範囲内にあるものと見なされる。

【図1】

【図2】

【図3】

【図4】

【図5A】

【図5B】

【図5C】

【図6】

【図7】

【図8A】

【図8B】

【図9A】

【図9B】

【図9C】

【図9D】

【図10A】

【図10B】

【図10C】

【図10D】

【図11】

【図12】

【図13】

【図14】

【図15】