特許 6097775 半導体記憶装置及び半導体集積回路装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6097775

(24)【登録日】2017年2月24日

(45)【発行日】2017年3月15日

(54)【発明の名称】半導体記憶装置及び半導体集積回路装置

(51)【国際特許分類】

   G11C 29/00 20060101AFI20170306BHJP

【ＦＩ】

   G11C29/00 603J

   G11C29/00 603L

   G11C29/00 603P

【請求項の数】4

【全頁数】32

(21)【出願番号】特願2015-27909(P2015-27909)

(22)【出願日】2015年2月16日

(65)【公開番号】特開2016-152050(P2016-152050A)

(43)【公開日】2016年8月22日

【審査請求日】2015年2月16日

【前置審査】

(73)【特許権者】

【識別番号】599092848

【氏名又は名称】力晶科技股▲ふん▼有限公司

(74)【代理人】

【識別番号】100101454

【弁理士】

【氏名又は名称】山田 卓二

(74)【代理人】

【識別番号】100081422

【弁理士】

【氏名又は名称】田中 光雄

(74)【代理人】

【識別番号】100125874

【弁理士】

【氏名又は名称】川端 純市

(72)【発明者】

【氏名】高杉 敦

【審査官】 滝谷 亮一

(56)【参考文献】

【文献】 特開２００４−２８８２８６（ＪＰ，Ａ）

【文献】 特開平１１−３５３８９４（ＪＰ，Ａ）

【文献】 特開２００６−１０７５８３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ ２９／００

(57)【特許請求の範囲】

【請求項1】

互いに交差する複数のワード線及びビット線にそれぞれ接続され、上記ビット線から入力されるデータを格納する複数のメモリセルと、
上記各ワード線を指定するロウアドレス及び上記各ビット線を指定するカラムアドレスを含むアドレスに基づいて、上記ロウアドレス及びカラムアドレスによって指定されるワード線及びビット線に接続されたメモリセルから、格納されたデータを読み出す動作を制御するメモリ制御回路と、
上記アドレスが特定のメモリセルに接続されたワード線又はビット線を指定する冗長アドレスを含むとき、上記複数のメモリセルにおいて所定のワード線又はビット線に接続された冗長メモリセルを、上記特定のメモリセルに代えて動作させる冗長デコーダと、
上記冗長アドレスをそれぞれ保持するとともに、上記メモリ制御回路から入力されるリセット信号に基づいて、保持した冗長アドレスを消去する複数の冗長アドレスラッチ回路とを備えた半導体記憶装置であって、
上記複数の冗長アドレスラッチ回路は、
特定のメモリセルに接続されたワード線を指定する冗長ロウアドレスを保持する少なくとも１つの第１の冗長アドレスラッチ回路と、
特定のメモリセルに接続されたビット線を指定する冗長カラムアドレスを保持する少なくとも１つの第２の冗長アドレスラッチ回路とを含み、
さらに、上記第１及び第２の冗長アドレスラッチ回路のいずれかを優先して選択し、上記冗長ロウアドレス又は上記冗長カラムアドレスを、選択した冗長アドレスラッチ回路に書き込むように制御する第２の優先制御回路と、
上記冗長ロウアドレスを保持する上記第１の冗長アドレスラッチ回路及び上記冗長カラムアドレスを保持する上記第２の冗長アドレスラッチ回路の個数を計数するカウンタとを備えることを特徴とする半導体記憶装置。

【請求項2】

上記半導体記憶装置の温度または供給電圧を検知するセンサをさらに備え、
上記第２の優先制御回路は、上記センサによって検知された温度または供給電圧に応じて、上記第１及び第２の冗長アドレスラッチ回路のいずれかを優先して選択することを特徴とする請求項１に記載の半導体記憶装置。

【請求項3】

上記各冗長アドレスラッチ回路は、揮発性記憶回路で構成されることを特徴とする請求項１又は２に記載の半導体記憶装置。

【請求項4】

請求項１〜３のいずれか１つに記載の半導体記憶装置を備えることを特徴とする半導体集積回路装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、例えばＳＲＡＭ（静的ランダムアクセスメモリ）やＤＲＡＭ（動的ランダムアクセスメモリ）などの半導体記憶装置及びそれを備えた半導体集積回路装置に関する。

【背景技術】

【0002】

半導体記憶装置には、一般に、歩留まり低下の主要因であるメモリセルの不良を救済するための冗長救済機能を実現する冗長回路が設けられている。特許文献１では、メモリセルをマトリクス状に配置したメモリアレイ内に、不良メモリセルを回路的に置換できる予備的なメモリセルを有する冗長ロウや冗長カラムを配置し、ヒューズ素子の切断によって冗長アドレスを不揮発で記憶する冗長回路構成を採用している。

【0003】

図２２は、従来技術に係るメモリ回路１００の構成を示すブロック図である。図２２に示すメモリ回路１００において、不良メモリセルのアドレスは、冗長ロウや冗長カラムに置換するための冗長アドレスとして、冗長ヒューズ回路４−１〜４−４に不揮発で記憶される。冗長ヒューズ回路４−１〜４−４には、レーザで溶断する金属やポリシリコンのヒューズ素子や、トランジスタに過剰ゲート電圧を印加して導通するアンチヒューズ、ＯＴＰ（ワンタイムプログラマブル読み出し専用メモリ）セルやフラッシュメモリセルなどを用いることもあり、種々の回路構成が知られている。

【0004】

図２３〜図２６は、従来技術に係る半導体集積回路装置の構成を示すブロック図である。ＳＯＣ（システムオンチップ）やＡＳＩＣ（特定用途向け集積回路）の半導体集積回路装置においては、図２３〜図２６に示すように、メモリ回路１００Ａ〜１００Ｄとは別の領域に、冗長アドレスを格納する方式も知られている。図２３において、冗長ヒューズ回路４−１〜４−４はメモリ回路１００Ａの外部領域２２０に配置されて冗長アドレスを格納し、冗長ヒューズ回路４−１〜４−４からの冗長アドレスは、電源投入時に冗長アドレス記憶回路４１−１〜４１−４に記憶される。

【0005】

図２４〜図２６に示す半導体集積回路装置では、物理的な冗長ヒューズ回路を使用せず、チップ上でメモリ回路１００Ｂ〜１００Ｄの外部領域２００Ａに配置されたフラッシュメモリ２１５等に、冗長アドレスをあらかじめ格納する方式を採用している。図２４において、フラッシュメモリ２１５に格納された冗長アドレスは、電源投入時にメモリ回路１００Ｂの冗長アドレス記憶回路４１−１〜４１−４に記憶される。図２５において、ＣＰＵ２１０はフラッシュメモリ２１５に格納された冗長アドレスに基づいて、メモリ回路１００Ｃの冗長デコーダ１３−１〜１３−４を活性化する。図２６において、ＣＰＵ２１０はフラッシュメモリ２１５に格納された冗長アドレスに基づいて、通常のアドレスと冗長アドレスを分離して、それぞれメモリ回路１００ＤのＸデコーダ６及びＹデコーダ９と、冗長デコーダ１３−１〜１３−４とに出力する。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】米国特許第４２２８５２８号明細書

【特許文献2】米国特許出願公開第２００８／００３７３４１号明細書

【発明の概要】

【発明が解決しようとする課題】

【0007】

以上のように、従来技術に係る半導体記憶装置の不良メモリセルを救済するための冗長救済機能において、冗長アドレスを不揮発で記憶する冗長ヒューズ回路には、種々の回路構成が知られている。さらに、物理的な冗長ヒューズ回路を使用せず、フラッシュメモリなど冗長ヒューズ回路の代替手段を採用することもある。半導体記憶装置の開発段階において、これらの全ての形式をサポートするように開発を行うことは、開発費用及び開発期間の観点から合理的でない。しかしながら、何らかの冗長ヒューズ回路を設定しなければ、半導体記憶装置における冗長救済機能のテスト評価を行うことができない。そのため、従来技術では、半導体記憶装置の開発段階において、不良メモリセルの救済のためのテストを効率的に行えないという問題点があった。

【0008】

本発明の目的は従来技術に比較して、半導体記憶装置の開発段階において、不良メモリセルの救済のためのテストを高効率に行うことができる半導体記憶装置を提供することにある。

【課題を解決するための手段】

【0009】

本発明の第１の態様に係る半導体記憶装置は、
互いに交差する複数のワード線及びビット線にそれぞれ接続され、上記ビット線から入力されるデータを格納する複数のメモリセルと、
上記各ワード線を指定するロウアドレス及び上記各ビット線を指定するカラムアドレスを含むアドレスに基づいて、上記ロウアドレス及びカラムアドレスによって指定されるワード線及びビット線に接続されたメモリセルから、格納されたデータを読み出す動作を制御するメモリ制御回路と、
上記アドレスが特定のメモリセルに接続されたワード線又はビット線を指定する冗長アドレスを含むとき、上記複数のメモリセルにおいて所定のワード線又はビット線に接続された冗長メモリセルを、上記特定のメモリセルに代えて動作させる冗長デコーダと、
上記冗長アドレスをそれぞれ保持するとともに、上記メモリ制御回路から入力されるリセット信号に基づいて、保持した冗長アドレスを消去する複数の冗長アドレスラッチ回路とを備えたことを特徴とする。

【0010】

本発明の第２の態様に係る半導体記憶装置は、第１の態様に係る半導体記憶装置において、
上記各冗長アドレスラッチ回路は、個別に入力されるイネーブル信号に基づいて上記冗長アドレスをそれぞれ保持することを特徴とする。

【0011】

本発明の第３の態様に係る半導体記憶装置は、第１又は第２の態様に係る半導体記憶装置において、
上記冗長アドレスを不揮発で記憶するためのヒューズを備えるヒューズ回路と、
上記冗長アドレスラッチ回路に保持された冗長アドレスと上記ヒューズ回路に記憶された冗長アドレスとを選択的に切り替えて、上記冗長デコーダに出力するスイッチ回路とをさらに備え、
上記冗長デコーダは、上記アドレスが上記スイッチ回路からの冗長アドレスを含むとき、上記冗長メモリセルを、上記特定のメモリセルに代えて動作させることを特徴とする。

【0012】

本発明の第４の態様に係る半導体記憶装置は、第３の態様に係る半導体記憶装置において、
上記ヒューズ回路が上記冗長アドレスを記憶しているとき、上記スイッチ回路に、上記冗長アドレスラッチ回路に保持された冗長アドレスよりも、上記ヒューズ回路に記憶された冗長アドレスを優先して選択させる第１の優先制御回路をさらに備えることを特徴とする。

【0013】

本発明の第５の態様に係る半導体記憶装置は、第１〜第４の態様に係る半導体記憶装置において、
上記複数の冗長アドレスラッチ回路は、
特定のメモリセルに接続されたワード線を指定する冗長ロウアドレスを保持する少なくとも１つの第１の冗長アドレスラッチ回路と、
特定のメモリセルに接続されたビット線を指定する冗長カラムアドレスを保持する少なくとも１つの第２の冗長アドレスラッチ回路とを含み、
上記半導体記憶装置は、上記第１及び第２の冗長アドレスラッチ回路のいずれかを優先して選択し、上記冗長ロウアドレス又は上記冗長カラムアドレスを、選択した冗長アドレスラッチ回路に書き込むように制御する第２の優先制御回路をさらに備えることを特徴とする。

【0014】

本発明の第６の態様に係る半導体記憶装置は、第５の態様に係る半導体記憶装置において、
上記冗長ロウアドレスを保持する上記第１の冗長アドレスラッチ回路及び上記冗長カラムアドレスを保持する上記第２の冗長アドレスラッチ回路の個数を計数するカウンタをさらに備えることを特徴とする。

【0015】

本発明の第７の態様に係る半導体記憶装置は、第６の態様に係る半導体記憶装置において、
上記半導体記憶装置の温度または供給電圧を検知するセンサをさらに備え、
上記第２の優先制御回路は、上記センサによって検知された温度または供給電圧に応じて、上記第１及び第２の冗長アドレスラッチ回路のいずれかを優先して選択することを特徴とする。

【0016】

本発明の第８の態様に係る半導体記憶装置は、第１〜第７の態様に係る半導体記憶装置において、
上記各冗長アドレスラッチ回路は、揮発性記憶回路で構成されることを特徴とする。

【0017】

本発明の第９の態様に係る半導体集積回路装置は、第１〜第８の態様に係る半導体記憶装置を備えることを特徴とする。

【発明の効果】

【0018】

本発明に係る半導体記憶装置によれば、従来技術に比較して、開発段階において、不良メモリセルの救済のためのテストを高効率に行うことができる。

【図面の簡単な説明】

【0019】

【図1】本発明の実施形態１に係るメモリ回路１の構成をメモリテスタ２とともに示すブロック図である。

【図2】図１のメモリ回路１におけるメモリアレイ及び周辺回路１１の構成を示す回路図である。

【図3】図１のメモリ回路１の読み出し動作を示す各信号のタイミングチャートである。

【図4】図１のメモリ回路１による不良データに対する冗長アドレスの設定動作を示す各信号のタイミングチャートである。

【図5】本発明の実施形態２に係る半導体集積回路装置の構成を示すブロック図である。

【図6】図５のメモリ回路１Ａにおけるヒューズ部２２，冗長アドレスラッチ部１２，及びスイッチ部２３の構成を示すブロック図である。

【図7】図６のヒューズ部２２の構成を示す回路図である。

【図8】図６の冗長アドレスラッチ部１２の構成を示す回路図である。

【図9】図６のスイッチ部２３の構成を示す回路図である。

【図10】図５のメモリ回路１Ａにおける冗長アドレスラッチ部１２とヒューズ部２２の切替え動作を示す各信号のタイミングチャートである。

【図11】実施形態２の変形例におけるヒューズ部２２Ａ，冗長アドレスラッチ部１２，及びスイッチ部２３の構成を示すブロック図である。

【図12】本発明の実施形態３に係るメモリ回路１Ｂの構成を示すブロック図である。

【図13】図１２のメモリ回路１Ｂにおける冗長アドレス書込優先制御回路２８の構成を示す回路図である。

【図14】図１２のメモリ回路１Ｂにおけるロウ優先冗長アドレス取込動作を示す各信号のタイミングチャートである。

【図15】図１２のメモリ回路１Ｂにおけるカラム優先冗長アドレス取込動作を示す各信号のタイミングチャートである。

【図16】図１２のメモリ回路１Ｂにおいて不良ワードドライバによる不良を救済する様子を示す回路図である。

【図17】図１２のメモリ回路１Ｂにおいて不良センスアンプによる不良を救済する様子を示す回路図である。

【図18】実施形態３の変形例１における冗長アドレス書込優先制御回路２８Ａの構成を示す回路図である。

【図19】図１８の冗長アドレス書込優先制御回路２８Ａによる冗長アドレス取込動作を示す各信号のタイミングチャートである。

【図20】実施形態３の変形例２に係るメモリ回路１Ｃの構成を示すブロック図である。

【図21】図２０のメモリ回路１Ｃにおけるセンサ１８及び冗長アドレス書込優先制御回路２８の構成を示す回路図である。

【図22】従来技術に係るメモリ回路１００の構成を示すブロック図である。

【図23】従来技術に係るメモリ回路１００Ａの構成を示すブロック図である。

【図24】従来技術に係るメモリ回路１００Ｂの構成を示すブロック図である。

【図25】従来技術に係るメモリ回路１００Ｃの構成を示すブロック図である。

【図26】従来技術に係るメモリ回路１００Ｄの構成を示すブロック図である。

【図27】図２２のメモリ回路１００において不良ワードドライバによる不良を救済する様子を示す回路図である。

【図28】図２２のメモリ回路１００において不良センスアンプによる不良を救済する様子を示す回路図である。

【発明を実施するための形態】

【0020】

以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。

【0021】

実施形態１．
図１は、本発明の実施形態１に係るメモリ回路１の構成をメモリテスタ２とともに示すブロック図である。図１において、メモリ回路１は、メモリ制御回路１０と、メモリアレイ及び周辺回路１１と、冗長アドレスラッチ回路１２−１〜１２−４と、冗長デコーダ１３−１〜１３−４と、オア（ＯＲ）ゲート１４，１５とを備えて構成される。メモリアレイ及び周辺回路１１は、メモリアレイ５と、Ｘデコーダ６と、ワードドライバ７と、データバッファ８と、センスアンプ及びＹデコーダ９とを備える。

【0022】

図１において、メモリ回路１は、例えばＳＲＡＭなどの揮発性半導体記憶装置で構成され、外部のメモリテスタ２によってテストされる。メモリテスタ２は、クロック信号ＣＬＫ、チップ選択信号ＣＳ、出力イネーブル信号ＯＥ及び書込イネーブル信号ＷＥをメモリ制御回路１０に出力する。また、メモリテスタ２は、ロウアドレスＡｘ及びカラムアドレスＡｙを含むアドレスＡｄｒｅｓｓをＸデコーダ６、Ｙデコーダ９、冗長アドレスラッチ回路１２−１〜１２−４及び冗長デコーダ１３−１〜１３−４に出力する。さらに、メモリテスタ２は冗長アドレス書込イネーブル信号ＲＡＬ１〜ＲＡＬ４を冗長アドレスラッチ回路１２−１〜１２−４にそれぞれ出力する。

【0023】

メモリ制御回路１０は、チップ選択信号ＣＳがハイレベルである場合に、クロック信号ＣＬＫに同期してメモリ回路１の動作を制御する。メモリ制御回路１０は、出力イネーブル信号ＯＥや書込イネーブル信号ＷＥに基づいて、ワードドライバ活性化信号ＸＥを生成してワードドライバ７を活性化するとともに、Ｙデコーダ活性化信号ＹＥを生成してＹデコーダ７を活性化する。さらに、メモリ制御回路１０は冗長アドレスラッチ回路１２−１〜１２−４をリセットするためのリセット信号ＲＳを生成して各冗長アドレスラッチ回路１２−１〜１２−４に出力する。

【0024】

冗長アドレスラッチ回路１２−１〜１２−４は、例えばＳＲＡＭで構成される。冗長アドレスラッチ回路１２−１，１２−２は、それぞれ冗長アドレス書込イネーブル信号ＲＡＬ１，ＲＡＬ２がハイレベルのときにアドレスＡｄｒｅｓｓのロウアドレスＡｘを冗長ロウアドレスＰ１，Ｐ２として取り込み、冗長アドレスラッチ回路１２−３，１２−４は、それぞれ冗長アドレス書込イネーブル信号ＲＡＬ３，ＲＡＬ４がハイレベルのときにアドレスＡｄｒｅｓｓのカラムアドレスＡｙを冗長カラムアドレスＰ３，Ｐ４として取り込む。冗長アドレスラッチ回路１２−１〜１２−４は、冗長アドレス書込イネーブル信号ＲＡＬ１〜ＲＡＬ４がローレベルのときに、それぞれ取り込んだ冗長アドレスを保持し、ハイレベルのリセット信号ＲＳに基づいて、保持した冗長アドレスを消去する。冗長アドレスラッチ回路１２−１〜１２−４は、保持した冗長アドレスＰ１〜Ｐ４をそれぞれ冗長デコーダ１３−１〜１３−４に出力するとともに、冗長アドレスを保持しているか否かを示す冗長アドレス使用フラグ信号ＲＵ１〜ＲＵ４をそれぞれ冗長デコーダ１３−１〜１３−４に出力する。

【0025】

冗長デコーダ１３−１，１３−２は、それぞれ冗長アドレス使用フラグ信号ＲＵ１，ＲＵ２に基づいてアドレスＡｄｒｅｓｓのロウアドレスＡｘをデコードし、デコードしたロウアドレスＡｘと冗長ロウアドレスＰ１，Ｐ２とが一致するか否かを判定する。冗長デコーダ１３−１，１３−２は、それぞれロウアドレスＡｘと冗長ロウアドレスＰ１，Ｐ２とが一致すると判定した場合、ハイレベルを有する冗長使用判定信号ＲＸ１，ＲＸ２を生成し、一致しないと判定した場合、ローレベルを有する冗長使用判定信号ＲＸ１，ＲＸ２を生成する。冗長デコーダ１３−１，１３−２は、それぞれ冗長使用判定信号ＲＸ１，ＲＸ２をオアゲート１４及びワードドライバ７に出力する。

【0026】

冗長デコーダ１３−３，１３−４は、それぞれ冗長アドレス使用フラグ信号ＲＵ３，ＲＵ４に基づいてアドレスＡｄｒｅｓｓのカラムアドレスＡｙをデコードし、デコードしたカラムアドレスＡｙと冗長カラムアドレスＰ３，Ｐ４とが一致するか否かを判定する。冗長デコーダ１３−３，１３−４は、それぞれカラムアドレスＡｙと冗長カラムアドレスＰ３，Ｐ４とが一致すると判定した場合、ハイレベルを有する冗長使用判定信号ＲＸ３，ＲＸ４を生成し、一致しないと判定した場合、ローレベルを有する冗長使用判定信号ＲＸ３，ＲＸ４を生成する。冗長デコーダ１３−３，１３−４は、それぞれ冗長使用判定信号ＲＸ３，ＲＸ４をオアゲート１５及びＹデコーダ９に出力する。

【0027】

オアゲート１４は、冗長使用判定信号ＲＸ１，ＲＸ２の論理和を演算し、演算結果を示すＸデコーダ非活性化信号ＳＴＰＸを生成してＸデコーダ６に出力する。オアゲート１５は、冗長使用判定信号ＲＸ３，ＲＸ４の論理和を演算し、演算結果を示すＹデコーダ非活性化信号ＳＴＰＹを生成してＹデコーダ９に出力する。

【0028】

なお、本実施形態では、説明を簡単するために、２つの冗長ロウ及び２つの冗長カラムに適用可能に冗長アドレスラッチ回路１２−１〜１２−４及び冗長デコーダ１３−１，１３−２を備えてメモリ回路１を構成している。しかし、本発明はこれに限らず、任意の個数の冗長ロウ及び冗長カラムに適用可能である。

【0029】

Ｘデコーダ６は、Ｘデコーダ非活性化信号ＳＴＰＸがローレベルのときに、アドレスＡｄｒｅｓｓのロウアドレスＡｘをデコードしてワードドライバ７に出力し、Ｘデコーダ非活性化信号ＳＴＰＸがハイレベルのときに動作を停止する。

【0030】

図２は、図１のメモリ回路１におけるメモリアレイ及び周辺回路１１の構成を示す回路図である。以下、図１及び図２を用いて、メモリアレイ及び周辺回路１１の構成を説明する。

【0031】

図２において、ワードドライバ７は、複数Ｍ本のワード線ＷＬにそれぞれ接続されるワードドライバ部７−１〜７−Ｍと、冗長ワード線ＲＷＬ１，ＲＷＬ２にそれぞれ接続される冗長ワードドライバ部７−Ｒ１，７−Ｒ２とを備える。ワードドライバ部７−ｍ（ｍ＝１，２，…，Ｍ）及び冗長ワードドライバ部７−Ｒ１，７−Ｒ２は、それぞれナンド（ＮＡＮＤ）ゲート７１と、インバータ７２とを備える。図１に示すようにワードドライバ７において、ロウアドレスＡｘａによって指定されるワード線ＷＬａのワードドライバ部７−ｍは、ワード線ＷＬａを駆動する。また、冗長ワードドライバ部７−Ｒ１，７−Ｒ２は、それぞれ冗長使用判定信号ＲＸ１，ＲＸ２に基づいて、冗長ワード線ＲＷＬ１，ＲＷＬ２を駆動する。

【0032】

メモリアレイ５は、複数のメモリセル５０をマトリクス状に配置して構成される。メモリセル５０は、互いに接続される１対のインバータ５１，５２と、トランジスタ５３，５４とを備える。メモリアレイ５において、複数Ｎ対のビット線対ＢＬ１，ＢＬ１／〜ＢＬＮ，ＢＬＮ／にそれぞれ接続されるメモリセル５０はカラム部ＢＢ１〜ＢＢＮを構成し、各カラム部ＢＢｎ（ｎ＝１，２，…，Ｎ）のメモリセル５０は、それぞれワード線ＷＬ１〜ＷＬＭ又は冗長ワード線ＲＷＬ１，ＲＷＬ２に接続される。冗長ビット線対ＲＢＬ１，ＲＢＬ１／，ＲＢＬ２，ＲＢＬ２／にそれぞれ接続されるメモリセル５０は冗長カラム部ＲＢ１，ＲＢ２を構成し、冗長カラム部ＲＢ１，ＲＢ２のメモリセル５０は、それぞれワード線ＷＬ１〜ＷＬＭ又は冗長ワード線ＲＷＬ１，ＲＷＬ２に接続される。

【0033】

センスアンプ及びＹデコーダ９は、ビット線対ＢＬ１，ＢＬ１／〜ＢＬＮ，ＢＬＮ／にそれぞれ接続されるＹデコーダ部９−１〜９−Ｎと、冗長ビット線対ＲＢＬ１，ＲＢＬ１，ＲＢＬ２，ＲＢＬ２／にそれぞれ接続される冗長Ｙデコーダ部９−Ｒ１，９−Ｒ２とを備える。Ｙデコーダ部９−１〜９−Ｎは、それぞれアドレスＡｄｒｅｓｓのカラムアドレスＡｙをデコードするＹデコーダ９１と、ナンドゲート９２と、インバータ９３と、トランジスタ９４と、メモリセル５０のデータを増幅するセンスアンプ９５とを備える。冗長Ｙデコーダ部９−Ｒ１，９−Ｒ２は、それぞれナンドゲート９２と、インバータ９３と、トランジスタ９４と、センスアンプ９５とを備える。

【0034】

Ｙデコーダ非活性化信号ＳＴＰＹがローレベルのときに、カラムアドレスＡｙａによって指定されるビット線対ＢＬｃ、ＢＬｃ／に接続されたＹデコーダ部９−ｎは、データバスＤｂｕｓを介してデータバッファ８との間でデータの転送を行う。また、Ｙデコーダ非活性化信号ＳＴＰＹがハイレベルのときに、冗長Ｙデコーダ部９−Ｒ１，９−Ｒ２は、それぞれ冗長使用判定信号ＲＹ１，ＲＹ２に基づいて、データバスＤｂｕｓを介してデータバッファ８との間でデータの転送を行う。

【0035】

図３は、図１のメモリ回路１の読み出し動作を示す各信号のタイミングチャートである。図１及び図３を用いて、冗長アドレスラッチ回路を用いてデータの読み出しを行う動作について説明する。以下、説明を簡単にするために、冗長アドレスラッチ回路１２−１を用いて冗長ロウアドレスが設定される場合について説明するが、冗長カラムアドレスが設定される場合についても、冗長ロウの場合と同様に行える。

【0036】

図３において、まず、時刻ｔ１においてハイレベルを有するチップ選択信号ＣＳはメモリ制御回路１０に入力され、メモリ制御回路１０はハイレベルを有するリセット信号ＲＳを生成して各冗長アドレスラッチ回路１２−１〜１２−４に出力する。すると、冗長アドレスラッチ回路１２−１〜１２−４はリセットされて、冗長アドレスＰ１〜Ｐ４は全て「００…０」となる。

【0037】

次いで、時刻ｔ２において、メモリテスタ２はロウアドレスＡｘａ及びカラムアドレスＡｙａを含むアドレスＡｄｄｒｅｓｓをメモリ回路１に入力するとともに、ハイレベルを有する冗長アドレス書込イネーブル信号ＲＡＬ１を冗長アドレスラッチ回路１２−１に入力する。冗長アドレス書込イネーブル信号ＲＡＬ２〜ＲＡＬ４はローレベルであるため、ロウアドレスＡｘａのみが、クロック信号ＣＬＫの立ち上がりエッジにおいて冗長アドレスラッチ回路１２−１に書き込まれて保持される。

【0038】

このとき、冗長アドレスラッチ回路１２−１はハイレベルを有する冗長アドレス使用フラグ信号ＲＵ１を生成して冗長デコーダ１３−１に出力し、冗長デコーダ１３−１は活性化される。一方、冗長アドレス使用フラグ信号ＲＵ２〜ＲＵ４はローレベルで維持され、冗長デコーダ１３−２〜１３−４は活性化されない。つまり、リセット信号ＲＳによるリセット後において、各冗長アドレスラッチ回路１２−１〜１２−４がそれぞれ冗長アドレス書込イネーブル信号ＲＡＬ１〜ＲＡＬ４によって選択されて冗長アドレスをラッチしない限り、各冗長デコーダ１３−１〜１３−４は使用できない。

【0039】

次いで、時刻ｔ３において、ハイレベルを有するチップ選択信号ＣＳはメモリ制御回路１０に入力されるとともに、クロック信号ＣＬＫの立ち上がりエッジにおいてアドレスＡｄｄｒｅｓｓはメモリ回路１に入力される。ここで、冗長アドレスラッチ回路１２−１に保持された冗長ロウアドレスＰ１は、入力されたアドレスＡｄｄｒｅｓｓのロウアドレスＡｘａに一致している。そのため、冗長デコーダ１３−１はハイレベルを有する冗長使用判定信号ＲＸ１を生成してオアゲート１４とワードドライバ７に出力し、オアゲート１４はハイレベルを有するＸデコーダ非活性化信号ＳＴＰＸを生成してＸデコーダ６に出力し、Ｘデコーダ６は動作を停止する。

【0040】

次いで、時刻ｔ４において、メモリ制御回路１０はハイレベルを有するワードドライバ活性化信号ＸＥを生成してワードドライバ７に出力し、ワードドライバ７は冗長ワード線ＲＷＬ１を選択する。選択された冗長ワード線ＲＷＬ１はハイレベルとなり、冗長メモリセルＲＣｃに格納されたデータはカラム部ＢＢｃにおけるビット線対ＢＬｃ，ＢＬｃ／に転送され、ビット線対ＢＬｃ，ＢＬｃ／に接続されたセンスアンプ９５によって増幅される（図２参照）。冗長メモリセルＲＣｃと同様にして、冗長ワード線ＲＷＬ１に接続された複数のメモリセル５０はそれぞれ格納したデータをビット線対ＢＬ，ＢＬ／に転送し、転送されたデータは各ビット線対ＢＬ，ＢＬ／に接続されたセンスアンプ９５によってそれぞれ増幅される。一方、ロウアドレスＡｘａが入力されているにも関わらず、ワード線ＷＬａは、Ｘデコーダ非活性化信号ＳＴＰＸによるＸデコーダ６の停止によって選択されないこととなる。

【0041】

次いで、時刻ｔ５において、メモリ制御回路１０はハイレベルを有するＹデコーダ活性化信号ＹＥを生成してＹデコーダ９に出力する。この場合において、冗長カラムは用いられていないため、通常のカラム機能が達成される。つまり、時刻ｔ５におけるハイレベルのＹデコーダ活性化信号ＹＥに応答して、時刻ｔ３において入力されたカラムアドレスＡｙａに対応するＹデコーダ部９−ｎは、センスアンプ９５によって増幅されたデータをデータバスＤｂｕｓに転送する。次いで、時刻ｔ６におけるクロック信号ＣＬＫの立ち上がりにおいて、データバスＤｂｕｓに転送されたデータは、データバッファ８を介してデータＤＱとして出力される。

【0042】

図４は、図１のメモリ回路１による不良データに対する冗長アドレスの設定動作を示す各信号のタイミングチャートである。図１及び図４を用いて、通常の読み出し動作において読み出されたデータが不良である場合に、その読み出し動作に引き続き、不良データに対する冗長アドレスの設定を行う動作について説明する。以下、図３と同様に、説明を簡単にするために冗長アドレスラッチ回路１２−１を用いて冗長ロウアドレスが設定される場合について説明する。

【0043】

図４において、まず、時刻ｔ１１においてハイレベルのチップ選択信号ＣＳはメモリ制御回路１０に入力され、メモリ制御回路１０はハイレベルのリセット信号ＲＳを生成して各冗長アドレスラッチ回路１２−１〜１２−４に出力する。すると、冗長アドレスラッチ回路１２−１〜１２−４はリセットされて、冗長アドレスＰ１〜Ｐ４は全て「００…０」となる。リセット信号ＲＳによるリセットの後にいずれの冗長アドレスラッチ回路１２−１〜１２−４もアクセスされていないので、冗長アドレス使用フラグ信号ＲＵ１〜ＲＵ４は全てローレベルである。つまり、時刻ｔ１１において、いずれの冗長アドレスラッチ回路１２−１〜１２−４も使用不可能の状態にある。

【0044】

次いで、時刻ｔ１２において、チップ選択信号ＣＳはハイレベルであり、ロウアドレスＡｘａ及びカラムアドレスＡｙａを含むアドレスＡｄｄｒｅｓｓは、メモリ回路１に入力され、クロック信号ＣＬＫの立ち上がりエッジにラッチされる。

【0045】

次いで、時刻ｔ１３において、メモリ制御回路１０はハイレベルのワードドライバ活性化信号ＸＥを生成してワードドライバ７に出力し、時刻ｔ１２にラッチされたロウアドレスＡｘａに対応するワード線ＷＬａが選択される。選択されたワード線ＷＬａはハイレベルとなり、メモリセルＣｃに格納されたデータはカラム部ＢＢｃにおけるビット線対ＢＬｃ，ＢＬｃ／に転送される。転送されたデータは、ビット線対ＢＬｃ，ＢＬｃ／に接続されたセンスアンプ９５によって増幅される。メモリセルＣｃと同様にして、ワード線ＷＬａに接続された複数のメモリセル５０は格納したデータをそれぞれビット線対ＢＬ，ＢＬ／に転送し、転送されたデータは各ビット線対ＢＬ，ＢＬ／に接続されたセンスアンプ９５によってそれぞれ増幅される。

【0046】

次いで、時刻ｔ１４において、メモリ制御回路１０はハイレベルを有するＹデコーダ活性化信号ＹＥを生成してＹデコーダ９に出力する。時刻ｔ１３にカラムアドレスＡｙａがラッチされているので、カラムアドレスＡｙａに対応するＹデコーダ部９−ｎは、時刻ｔ１４におけるハイレベルのＹデコーダ活性化信号ＹＥに応答して、センスアンプ９５によって増幅されたデータをデータバスＤｂｕｓに転送する。

【0047】

次いで、時刻ｔ１５におけるクロック信号ＣＬＫの立ち上がりにおいて、データバスＤｂｕｓに転送されたデータは、データバッファ８を介してデータＤＱとして読み出される。読み出されたデータＤＱが誤っており、メモリセルＣｃが不良である場合、メモリセルＣｃに接続されるワード線ＷＬａを冗長ワード線ＲＷＬ１，ＲＷＬ２に置き換えることが望まれる。読み出されたデータＤＱが誤っているか否かは、例えばメモリテスタ２によって判断することができる。例えばメモリテスタ２は、時刻ｔ１５においてメモリセルＣｃから読み出したデータＤＱの不良を検出して、ハイレベルの冗長アドレス書込イネーブル信号ＲＡＬ１を生成してメモリ回路１の冗長アドレスラッチ回路１２−１に出力する。すると、冗長アドレスラッチ回路１２−１は時刻ｔ１６において、ロウアドレスＡｘａをラッチする。

【0048】

以上のようにして、本実施形態に係るメモリ回路１では、不良メモリセルを検出すると、電源をオフすることなく引き続くサイクルから冗長メモリセルによる不良箇所の置換を行うことができる。冗長ワード線ＲＷＬ１は、続くサイクルから電源が立ち上がっている間中、選択されたワード線ＷＬ１に置き換えられることとなり、例えばメモリセルＣｃに代えて冗長メモリセルＲＣｃが動作する。なお、冗長アドレス書込イネーブル信号ＲＡＬ１に代えて冗長アドレス書込イネーブル信号ＲＡＬ２をハイレベルにすることにより、冗長ワード線ＲＷＬ１に代えて冗長ワード線ＲＷＬ２を使用することもできる。また、冗長アドレス書込イネーブル信号ＲＡＬ１，ＲＡＬ２と同様に、冗長アドレス書込イネーブル信号ＲＡＬ３，ＲＡＬ４を用いることにより、電源を再度オンすることなくビット線と冗長ビット線の置き換えを行うこともできる。このとき、例えばメモリセルＣｃに代えて、冗長ビット線対ＲＢＬ１，ＲＢＬ１／に接続された冗長メモリセルＲＣｄ，ＲＣ１１が動作する。

【0049】

以上のように構成されたメモリ回路１によると、複数のメモリセル５０と、メモリ制御回路１０と、冗長デコーダ１３−１〜１３−４と、冗長アドレスラッチ回路１２−１〜１２−４とを備える。複数のメモリセル５０は、互いに交差する複数のワード線ＷＬ及びビット線ＢＬにそれぞれ接続され、ビット線ＢＬから入力されるデータを格納する。メモリ制御回路１０は、各ワード線ＷＬを指定するロウアドレスＡｘ及び各ビット線ＢＬを指定するカラムアドレスＡｙを含むアドレスＡｄｒｅｓｓに基づいて、ロウアドレスＡｘ及びカラムアドレスＡｙによって指定されるワード線ＷＬ及びビット線ＢＬに接続されたメモリセル５０から、格納されたデータを読み出す動作を制御する。冗長デコーダ１３−１〜１３−４は、アドレスＡｄｒｅｓｓが特定のメモリセルＣｃに接続されたワード線ＷＬａ又はビット線ＢＬｃを指定する冗長アドレスＰ１〜Ｐ４を含むとき、複数のメモリセル５０において所定の冗長ワード線ＲＷＬ１，ＲＷＬ２又は冗長ビット線ＲＢＬ１，ＲＢＬ２に接続された冗長メモリセルＲＣｃを、特定のメモリセルＣｃに代えて動作させる。冗長アドレスラッチ回路１２−１〜１２−４は、冗長アドレスＰ１〜Ｐ４をそれぞれ保持するとともに、メモリ制御回路１０から入力されるリセット信号ＲＳに基づいて、保持した冗長アドレスＰ１〜Ｐ４を消去する。

【0050】

メモリ回路１におけるリセット信号ＲＳにより、データの格納及び読み出し動作中に、メモリ制御回路１０は冗長アドレスラッチ回路１２−１〜１２−４をリセットして冗長アドレスを再設定できるので、メモリセルの救済のためのテストを高効率に行うことができる。

【0051】

また、メモリ回路１によると、各冗長アドレスラッチ回路１２−１〜１２−４は、個別に入力される冗長アドレス書込イネーブル信号ＲＡＬ１〜ＲＡＬ４に基づいて冗長アドレスＰ１〜Ｐ４をそれぞれ保持する。冗長アドレス書込イネーブル信号ＲＡＬ１〜ＲＡＬ４により、各冗長アドレスラッチ回路１２−１〜１２−４に個別のタイミングでそれぞれ冗長アドレスＰ１〜Ｐ４を設定できるので、テストにおける利便性をより向上できる。

【0052】

メモリ回路１は、例えばＡＳＩＣやＳＯＣにおけるチップの一部の領域にメモリマクロとして配置して構成されてもよい。メモリマクロやメモリマクロのテストチップを開発する開発段階において、メモリマクロの冗長救済機能のために別途配置されることとなる種々のヒューズ素子や、ヒューズ素子を用いずに構成される代替手段などの全ての形式をサポートするように開発を行うことは、開発費用及び開発期間の観点から合理的でない。しかしながら、従来技術では、何らかのヒューズ回路を設定しなければ、メモリマクロにおける冗長救済機能のテスト評価を行うことができないという事態が生じる。これに対して、本実施形態に係るメモリ回路１によると、冗長救済機能のための種々のヒューズ素子やヒューズ素子の代替手段に普遍的に適用可能であるメモリマクロを提供できる。

【0053】

また、メモリ回路１によると、メモリマクロのテストチップとして使用される場合に、外部のメモリテスタやＢＩＳＴ（内蔵自己試験機能）回路などから冗長ロウや冗長カラムの設定を自由に選択することができるので、テストチップの開発を容易化できる。特に、メモリの生産業者にとって、開発中のメモリをテストし、冗長ロウや冗長カラムの設定のいずれを選択するかによって生産量を増大できるのかを評価するために有用である。また、リセット信号ＲＳによって設定した冗長アドレスをリセットできるので、ユーザは何時で何度でも冗長アドレスを設定でき、あらゆる組み合わせ冗長救済機能の検査を行うことができ、メモリのウエハテストや機能性テストなどの種々のテストにおける利便性を向上できる。

【0054】

実施形態２．
図５は、本発明の実施形態２に係る半導体集積回路装置の構成を示すブロック図である。実施形態２に係る半導体集積回路装置は、メモリ回路１Ａと、ＢＩＳＴ回路２Ａとを備える。実施形態２に係るメモリ回路１Ａは、実施形態１に係るメモリ回路１に比較して、冗長アドレスを不揮発で記憶するヒューズ回路２２−１〜２２−４と、揮発性又は不揮発性の冗長アドレスを選択的に切り替えるスイッチ回路２３−１〜２３−４とをさらに備えることを特徴とする。この相違点について、以下説明する。

【0055】

図５において、半導体集積回路装置は、例えばＳＯＣやＡＳＩＣなどの半導体チップで構成される。ＢＩＳＴ回路２Ａは、例えばＳＯＣなどにおいてメモリ回路１Ａを配置した領域とは別の領域に配置され、図１のメモリテスタ２と同様に、種々の信号を生成してメモリ回路１Ａに出力する。ヒューズ回路２２−１〜２２−４は、メモリ制御回路１０からの制御信号ＴＲＦに基づいて、不揮発で記憶した冗長アドレスを示すヒューズアドレスＦｄｄ１〜Ｆｄｄ４及び冗長アドレスを記憶したか否かを示すヒューズ使用フラグ信号ＦＵ１〜ＦＵ４を生成してスイッチ回路２３−１〜２３−４に出力する。一方、冗長アドレスラッチ回路１２−１〜１２−４は、それぞれ冗長アドレスＱ１〜Ｑ４及び冗長アドレス使用フラグ信号ＡＵ１〜ＡＵ４をスイッチ回路２３−１〜２３−４に出力する。

【0056】

スイッチ回路２３−１〜２３−４は、メモリ制御回路１０からの切替え信号ＳＷに基づいて、それぞれヒューズアドレスＦｄｄ１〜Ｆｄｄ４とヒューズ使用フラグ信号ＦＵ１〜ＦＵ４の組、又は冗長アドレスＱ１〜Ｑ４と冗長アドレス使用フラグ信号ＡＵ１〜ＡＵ４の組を選択的に切り替える。選択された信号の組は、それぞれ冗長アドレスＰ１〜Ｐ４及び冗長アドレス使用フラグ信号ＲＵ１〜ＲＵ４として冗長デコーダ１３−１〜１３−４に出力される。

【0057】

実施形態２に係るメモリ回路１Ａでは、実施形態１に係るメモリ回路１の開発評価における利便性の利点を維持しつつ、不揮発性のヒューズ回路の利点を取り入れることができる。ここで、一般のヒューズ回路において、レーザヒューズには、広汎に使用されていて、簡単に冗長メモリセルへの置換を行うことができるという利点がある。しかしながら、これらは不揮発性であり、一度冗長ヒューズが切断されると、対応する冗長メモリセルは別の不良メモリセルのために再度利用することができない。またパッケージ封入後に使用できず、チップ上に未使用の冗長メモリセルがあっても、パッケージ封入後に不良メモリセルの救済は行えない。

【0058】

一方、アンチヒューズには、パッケージ封入後に使用できるという利点がある。例えばＳＲＡＭマクロやＤＲＡＭマクロを用いることを検討するＳＯＣベンダーにとって、アンチヒューズはパッケージ封入後に冗長救済を行えるという多大な利点を有する。しかしながら、パッケージ封入後には、アンチヒューズは専用のアンチヒューズ切断機器又はアンチヒューズを切断可能である高価なメモリテスタなしでは切断できない。一般に、ＳＯＣは高価なチップであって、メモリセルの不良のためだけにＳＯＣが製品とならないことは許容されない。

【0059】

また、アンチヒューズは現在、レーザヒューズに比べて未成熟の技術であり、切断されているのか否かについての特別なテストを行う必要があるなど、信頼性に問題がある。また、追加のテスト期間が必要となり、現在、メモリに対してアンチヒューズを使用する半導体供給業者は少数派である。また、アンチヒューズはヒューズ素子、制御回路及び過剰電圧生成回路を含む広大な回路面積を要する。以上の問題に鑑みて、本実施形態に係るメモリ回路１Ａは、不揮発性のヒューズ回路の利点を有するとともに、その問題点を冗長アドレスラッチ回路１２−１〜１２−４によって解決できることを特徴とする。

【0060】

図６は、図５のメモリ回路１Ａにおけるヒューズ部２２，冗長アドレスラッチ部１２，及びスイッチ部２３の構成を示すブロック図である。図６において、ヒューズ部２２はヒューズ回路２２−１〜２２−４で構成され、冗長アドレスラッチ部１２は冗長アドレスラッチ１２−１〜１２−４で構成され，及びスイッチ部２３は２２−１〜２２−４で構成される。以下、ヒューズ部２２、冗長アドレスラッチ部１２及びスイッチ部２３の特定の回路構成の一例について、それぞれ図７〜９を参照して説明する。

【0061】

図７は、図６のヒューズ部２２の構成を示す回路図である。図７において、ヒューズ回路２２−１は、ヒューズアドレス保持回路２６と、ヒューズ使用フラグ保持回路２７とを備えて構成される。ヒューズ使用フラグ保持回路２７は、ヒューズ２７０と、抵抗２７１と、トライステートインバータ２７２と、互いに接続されるインバータ対からなるラッチ回路２７３とを備える。ヒューズアドレス保持回路２６は、複数のヒューズ６０−ｋ（ｋ＝１．２，…，Ｋ）と、各ヒューズ６０−１〜６０−Ｋに接続される複数の抵抗２６１と、複数のトライステートインバータ２６２と、インバータ対からなる複数のラッチ回路２６３とを備える。ヒューズ回路２２−２〜２２−４は、ヒューズ回路２２−１と同様に構成される。

【0062】

ヒューズ回路２２−１のヒューズ使用フラグ保持回路２７において、ヒューズ２７０は例えばメタルワイヤ、ポリワイヤなどの物理的なヒューズ素子で構成され、ヒューズ回路２２−１が使用済みであることを示すために切断される。電源電圧Ｖ_ＤＤは抵抗２７１を介してヒューズ２７０に供給されて接地され、ヒューズ２７０と抵抗２７１との間の電圧は、トライステートインバータ２７２に入力され、ヒューズ２７０の切断によってローレベルからハイレベルに変化する。

【0063】

図５に示すメモリ制御回路１０は、例えばヒューズ２７０の切断を示すヒューズデータの転送時にハイレベルの制御信号ＴＲＦを生成して、トライステートインバータ２７２に入力信号を反転させ、トライステートインバータ２７２からの反転信号はラッチ回路２７３に保持される。メモリ制御回路１０は、ローレベルの制御信号ＴＲＦによりトライステートインバータ２７２の出力端子をハイインピーダンス状態に制御し、ラッチ回路２７３は保持した信号をヒューズ使用フラグ信号ＦＵ１としてスイッチ回路２３−１に出力する。

【0064】

ヒューズ回路２２−１のヒューズアドレス保持回路２６において、各ヒューズ６０−１〜６０−Ｋは、例えばメタルワイヤ、ポリワイヤなどの物理的なヒューズ素子で構成され、特定の冗長アドレスを不揮発で記憶するためにそれぞれ切断される。ヒューズ６０−１〜６０−Ｋの切断によって不揮発で記憶されるヒューズアドレスＦｄｄ１−１〜Ｆｄｄ１−Ｋは、ヒューズ使用フラグ信号ＦＵ１と同様に、制御信号ＴＲＦに基づいて複数のラッチ回路２６３にそれぞれ保持され、ヒューズアドレスＦｄｄとしてスイッチ回路２３−１に出力される。なお、ヒューズ回路２２−１〜２２−４は、メタルワイヤ、ポリワイヤなどのヒューズ素子に代えて、アンチヒューズやＯＴＰセル、フラッシュメモリを備えて構成されてもよい。

【0065】

図８は、図６の冗長アドレスラッチ部１２の構成を示す回路図である。図８において、冗長アドレスラッチ回路１２−１は、冗長アドレス保持回路２４と、冗長アドレス使用フラグ保持回路２５とを備えて構成される。冗長アドレス使用フラグ保持回路２５は、インバータ対からなるラッチ回路２５０と、トライステートインバータ２５１と、インバータ２５２と、トランスファゲート２５３とを備える。冗長アドレス保持回路２４は、インバータ対からなる複数のラッチ回路４０−１〜４０−Ｋと、各ラッチ回路４０−１〜４０−Ｋに接続される複数のインバータ２４１と、トライステートインバータ２４２と、トランスファゲート２４３とを備える。冗長アドレスラッチ回路１２−２〜１２−４は、冗長アドレスラッチ回路１２−１と同様に構成される。

【0066】

冗長アドレスラッチ回路１２−１の冗長アドレス使用フラグ保持回路２５において、接されたトライステートインバータ２５１は、冗長アドレス書込イネーブル信号ＲＡＬ１がハイレベルである場合に入力信号を反転し、ローレベルである場合に、その出力端子がハイインピーダンス状態となる。ラッチ回路２５０は、冗長アドレス書込イネーブル信号ＲＡＬ１がハイレベルであるときにトライステートインバータ２５１からの反転信号を取り込み保持する。電源信号ＰＯＲは、電源投入時にハイレベルとなり、トランスファゲート２５３をオンしてラッチ回路２５０をリセットする。ラッチ回路２５０に保持された信号は、インバータ２５２を介して冗長アドレス使用フラグ信号ＡＵ１としてスイッチ回路２３−１に出力される。

【0067】

冗長アドレスラッチ回路１２−１の冗長アドレス保持回路２４において、例えばアドレスＡｄｒｅｓｓのロウアドレスの各ビットを示すアドレスビット信号Ａ−１〜Ａ−Ｋは、それぞれインバータ２４１を介してトライステートインバータ２４２に入力される。各トライステートインバータ２４２は、冗長アドレス書込イネーブル信号ＲＡＬ１がハイレベルである場合に入力信号を反転し、ローレベルである場合に、その出力端子がハイインピーダンス状態となる。各ラッチ回路４０−１〜４０−Ｋは、冗長アドレス書込イネーブル信号ＲＡＬ１がハイレベルであるときにトライステートインバータ２４２からの反転信号を取り込み、それぞれ冗長アドレスビット信号Ｑ１−１〜Ｑ１−Ｋとして保持する。リセット信号ＲＳは、トランスファゲート２２３をオンしてラッチ回路４０−１〜４０−Ｋをリセットする。冗長アドレスビット信号Ｑ１−１〜Ｑ１−Ｋは、冗長アドレスＱ１としてスイッチ回路２３−１に出力される。

【0068】

図９は、図６のスイッチ部２３の構成を示す回路図である。図９において、スイッチ回路２３−１は、インバータ２３１と、複数のトライステートインバータ２３２，２３３と、インバータ対からなる複数のラッチ回路２３０，３０−１〜１０−Ｎと、複数のインバータ２３４とを備える。スイッチ回路２３−２〜２３−４は、スイッチ回路２３−１と同様に構成される。

【0069】

スイッチ回路２３−１において、切替え信号ＳＷがハイレベルである場合、トライステートインバータ２３２が活性化される一方、トライステートインバータ２３３は非活性化され、ラッチ回路２３０，３０−１〜１０−Ｎはそれぞれヒューズ回路２２−１からのヒューズ使用フラグ信号ＦＵ１及びヒューズアドレスＦｄｄ１−１〜Ｆｄｄ１−Ｋを取り込んで保持する。一方、切替え信号ＳＷがローレベルである場合、トライステートインバータ２３３が活性化される一方、トライステートインバータ２３２は非活性化され、ラッチ回路２３０，３０−１〜３０−Ｋはそれぞれ冗長アドレスラッチ回路１２−１からの冗長アドレス使用フラグ信号Ｑ１及び冗長アドレスビット信号Ｑ１−１〜Ｑ１−Ｋを取り込んで保持する。ラッチ回路２３０，３０−１〜３０−Ｋは、それぞれ保持した信号を、インバータ２３４を介して冗長アドレス使用フラグ信号ＲＵ１及び冗長アドレスビット信号Ｐ１−１〜Ｐ１〜Ｋとして冗長デコーダ１３−１に出力する。

【0070】

以上のように構成されたメモリ回路１Ａにおいて、揮発性又は不揮発性の冗長アドレスを選択的に切り替える動作を以下説明する。

【0071】

図１０は、図５のメモリ回路１Ａにおける冗長アドレスラッチ部１２とヒューズ部２２の切替え動作を示す各信号のタイミングチャートである。図１０に示す切替え動作の開始前に、ヒューズ回路２２−１にはあらかじめロウアドレスＡｘａとは異なるロウアドレスが記憶されており、ヒューズ回路２２−４にはあらかじめカラムアドレスＡｙａが記憶されていることとする。

【0072】

図１０において、まず時刻ｔ２１において、チップ選択信号ＣＳはハイレベルとなり、メモリ制御回路１０はハイレベルのリセット信号ＲＳを生成して各冗長アドレスラッチ回路１２−１〜１２−４に出力する。すると、冗長アドレスラッチ回路１２−１〜１２−４はリセットされて、冗長アドレスＱ１〜Ｑ４は全て「００…０」となる。一方、冗長アドレス使用フラグ信号ＡＵ１〜ＡＵ４は、電源投入時にリセットされてローレベルになっている。また、時刻ｔ２１において、メモリ制御回路１０はローレベルの切替え信号ＳＷ１を生成してスイッチ回路２３−１〜２３−４に出力しており、そのため、冗長アドレスＱ１〜Ｑ４は冗長アドレスＰ１〜Ｐ４となり、冗長アドレス使用フラグ信号ＡＵ１〜ＡＵ４は冗長アドレス使用フラグ信号ＲＵ１〜ＲＵ４となっている。

【0073】

次いで、時刻ｔ２２において、ロウアドレスＡｘａ及びロウアドレスＡｙａを含むアドレスＡｄｄｒｅｓｓ、及びハイレベルの冗長アドレス書込イネーブル信号ＲＡＬ１がメモリ回路１Ａに入力される。冗長アドレス書込イネーブル信号ＲＡＬ２〜ＲＡＬ４はローレベルであるため、ロウアドレスＡｘａのみが、クロック信号ＣＬＫの立ち上がりエッジにおいて冗長アドレスラッチ回路１２−１にラッチされる。すると、冗長アドレスラッチ回路１２−１はハイレベルの冗長アドレス使用フラグ信号ＡＵ１を生成し、スイッチ回路２３−１を介して冗長アドレス使用フラグ信号ＲＵ１として冗長デコーダ１３−１に出力し、これによって冗長デコーダ１３−１は活性化される。一方、冗長アドレス使用フラグ信号ＲＵ２〜ＲＵ４はローレベルで維持され、冗長デコーダ１３−２〜１３−４は活性化されない。リセット信号ＲＳによるリセット後において、各冗長アドレスラッチ回路１２−１〜１２−４がそれぞれ冗長アドレス書込イネーブル信号ＲＡＬ１〜ＲＡＬ４によって選択されない限り、各冗長デコーダ１３−１〜１３−４は使用されない。

【0074】

次いで、時刻ｔ２３において、チップ選択信号ＣＳはハイレベルとなり、アドレスＡｄｄｒｅｓｓはクロック信号ＣＬＫの立ち上がりエッジにおいてメモリ回路１Ａに入力される。冗長アドレスＰ１が、入力されたアドレスＡｄｄｒｅｓｓのロウアドレスＡｘａに一致しているため、冗長デコーダ１３−１はハイレベルの冗長使用判定信号ＲＸ１を生成して出力する。これにより、Ｘデコーダ非活性化信号ＳＴＰＸはハイレベルとなり、Ｘデコーダ６は動作を停止する。

【0075】

次いで、時刻ｔ２４において、メモリ制御回路１０はハイレベルのワードドライバ活性化信号ＸＥをワードドライバ７に出力し、ワードドライバ７は冗長ワード線ＲＷＬ１を選択する。選択された冗長ワード線ＲＷＬ１に接続された冗長メモリセルＲＣｃに格納されたデータはカラム部ＢＢｃにおけるビット線対ＢＬｃ，ＢＬｃ／に転送され、ビット線対ＢＬｃ，ＢＬｃ／に接続されたセンスアンプ９５によって増幅される（図２参照）。冗長メモリセルＲＣｃと同様にして、冗長ワード線ＲＷＬ１に接続された複数のメモリセル５０は格納したデータをそれぞれビット線対ＢＬ，ＢＬ／に転送し、転送されたデータは各ビット線対ＢＬ，ＢＬ／に接続されたセンスアンプ９５によってそれぞれ増幅される。一方、ロウアドレスＡｘａが入力されているにも関わらず、ワード線ＷＬａは、Ｘデコーダ非活性化信号ＳＴＰＸによるＸデコーダ６の停止によって選択されないこととなる。

【0076】

次いで、時刻ｔ２５において、メモリ制御回路１０はハイレベルのＹデコーダ活性化信号ＹＥをＹデコーダ９に出力する。この場合において、冗長カラムは用いられていないため、通常のカラム機能として、時刻ｔ２９におけるハイレベルのＹデコーダ活性化信号ＹＥに応答して、時刻ｔ２３において入力されたカラムアドレスＡｙａに対応するＹデコーダ部９−ｎは、センスアンプ９５によって増幅されたデータをデータバスＤｂｕｓに転送する。時刻ｔ３０におけるクロック信号ＣＬＫの立ち上がりにおいて、データバスＤｂｕｓに転送されたデータは、データバッファ８を介してデータＤＱとして出力される。

【0077】

次いで、時刻ｔ２６において、メモリ制御回路１０はハイレベルの切替え信号ＳＷ１を生成してスイッチ回路２３−１〜２３−４に出力する。スイッチ回路２３−１〜２３−４は、冗長アドレスラッチ回路１２−１〜１２−４からヒューズ回路２２−１〜２２−４に切替えて冗長デコーダ１３−１〜１３−４に接続する。そのため、冗長アドレスＰ１〜Ｐ４は、冗長アドレスＱ１〜Ｑ４からヒューズアドレスＦｄｄ１〜Ｆｄｄ４に切り替わり、冗長アドレス使用フラグ信号ＲＵ１〜ＲＵ４は、冗長アドレス使用フラグ信号ＡＵ１〜ＡＵ４からヒューズ使用フラグ信号ＦＵ１〜ＦＵ４に切り替わる。

【0078】

時刻ｔ２７の切替え動作により、冗長アドレスＰ４は、ヒューズ回路２２−４のヒューズを切断して設定されたヒューズアドレスＦｄｄ４の値、つまりカラムアドレスＡｙａとなる。また、冗長アドレス使用フラグ信号ＲＵ４はローレベルからハイレベルに変化する。冗長アドレスＰ１は、ヒューズ回路２２−１のヒューズを切断して設定されたヒューズアドレスＦｄｄ１の値となり、ロウアドレスＡｘａではなくなる。

【0079】

次いで、時刻ｔ２８において、チップ選択信号ＣＳはハイレベルとなり、ロウアドレスＡｘａ及びカラムアドレスＡｙａを含むアドレスＡｄｄｒｅｓｓはクロック信号ＣＬＫの立ち上がりエッジにおいてメモリ回路１Ａに入力される。入力されたアドレスＡｄｄｒｅｓｓのカラムアドレスＡｙａが冗長アドレスＰ４に、すなわちヒューズアドレスＦｄｄ４に一致しているため、冗長デコーダ１３−４はハイレベルの冗長アドレス使用フラグ信号ＲＹ２を生成して出力する。これにより、Ｙデコーダ非活性化信号ＳＴＰＹはハイレベルとなり、Ｙデコーダ９は動作を停止する。

【0080】

次いで、時刻ｔ２９において、切替え信号ＳＷはハイレベルであって、かつロウアドレスＡｘａはいずれのヒューズ回路２２−１〜２２−４にも割り当てられていないため、ワードドライバ７はハイレベルのワードドライバ活性化信号ＸＥに応答して、ロウアドレスＡｘａに対応する通常のワード線ＷＬａを選択する。選択されたワード線ＲＷＬａはハイレベルとなり、カラムアドレスＡｙａに対応するカラム部ＢＢｃにおけるメモリセルＣｃに格納されたデータは、ビット線対ＢＬｃ，ＢＬｃ／に転送される。メモリセルＣｃと同様にして、カラム部ＲＢＢ１においてワード線ＷＬａに接続されたメモリセルＲＣｄに格納されたデータも、冗長ビット線対ＲＢＬ１，ＲＢＬ１／に転送される。

【0081】

この場合において、切替え信号ＳＷがハイレベルであって、かつ冗長アドレス使用フラグ信号ＲＹ２がハイレベルであるため、冗長Ｙデコーダ部９−Ｒ２が活性化されてカラム部ＲＢＢ２におけるデータが選択されることとなる。冗長Ｙデコーダ部９−Ｒ２は、時刻ｔ３０において、ハイレベルのＹデコーダ活性化信号に応答して、ビット線対ＢＬｃ，ＢＬｃ／からのデータを増幅して、データバスＤｂｕｓに転送する。データバスＤｂｕｓに転送されたデータは、時刻ｔ３１におけるクロック信号ＣＬＫの立ち上がりにおいて、データバッファ８を介してデータＤＱとして出力される。

【0082】

以上のように構成されたメモリ回路１Ａによると、ヒューズ回路２２−１〜２２−４と、スイッチ回路２３−１〜２３−４とをさらに備える。ヒューズ回路２２−１〜２２−４は、ヒューズ回路２２−１〜２２−４は、冗長アドレスを不揮発で記憶するためのヒューズ６０−１〜６０−Ｋを備える。ヒューズ回路２２−１〜２２−４は、冗長アドレスラッチ回路１２−１〜１２−４に保持された冗長アドレスＱ１〜Ｑ４とヒューズ回路２２−１〜２２−４に記憶されたヒューズアドレスＦｄｄ１〜Ｆｄｄ４とを選択的に切り替えて、冗長デコーダ１３−１〜１３−４に出力する。冗長デコーダ１３−１〜１３−４は、アドレスＡｄｒｅｓｓがスイッチ回路２３−１〜２３−４からの冗長アドレスＰ１〜Ｐ４を含むとき、冗長メモリセルＲＣｃを、特定のメモリセルＣｃに代えて動作させる。

【0083】

メモリ回路１Ａによると、ＳＯＣにおけるＢＩＳＴ及びメモリマクロを所有するＳＯＣ供給業者に、アンチヒューズを用いずに簡単に不良チップを救済することを可能にする。例えば、仕様の限界又はわずかに規格外の電圧又は温度環境下でＳＯＣを使用することが要求された場合に、不良セルを生じてＳＯＣの使用を放棄しなければならない自体が起こることがある。このように、不良セルが生じた場合に、切替え信号ＳＷを切り替えるだけで、ＳＯＣユーザは自身で不良箇所を冗長セルに置き換えて救済することができる。これによりＳＯＣの製造費用増大を抑制できる。さらに、不良箇所のアドレスが判明した後に、ＳＯＣユーザはＳＯＣ上のフラッシュメモリ等にその冗長アドレスを記憶させることで、ＳＯＣの電源投入後にメモリ回路１Ａに冗長アドレスを取り込むことができる。

【0084】

また、メモリ回路１Ａによると、アンチヒューズのユーザにとっても、幾つかの利点を提供する。まず、一般にＳＯＣ供給業者はアンチヒューズの切断のための専用機械を所持していないことが多く、アンチヒューズの切断は一般のＳＯＣ顧客には実際上不可能であるので、上述と同様の利点は、アンチヒューズのユーザにとっても成立する。

【0085】

また、メモリセルの不良検出において、回路のマージンによる不良箇所の検出は容易でなく、長期のテスト期間を要することがある。複雑なテストパターンを要求する多種のテストだけでなく、内部電圧や電源電圧、温度などの種々のパラメータを変更して行う多くのテストも要求される。上述のように、アンチヒューズは基本的に、通常のヒューズよりも長期間のテスト期間を必要とするが、ＳＯＣとして用いられる場合には、メモリのテストにそれ程長い期間を費やすことはできない。

【0086】

これに対して、チップ上にフラッシュメモリを有するＳＯＣにメモリ回路１Ａを適用する場合、マージンによる不良はパッケージ封入後に冗長アドレスラッチ回路によって置き換えることができる。この場合において、より大きな割合を占める製造プロセス由来の故障は、ＳＯＣ供給業者に出荷する前に、アンチヒューズによって置き換えておくことにより、メモリ供給業者のテスト費用、及びＳＯＣ供給業者の費用も大幅に削減することができる。

【0087】

実施形態２の変形例．
図１１は、実施形態２の変形例におけるヒューズ部２２Ａ，冗長アドレスラッチ部１２，及びスイッチ部２３の構成を示すブロック図である。実施形態２の変形例では、実施形態２に比較して、さらに各ヒューズ回路２２−１〜２２−４に不揮発で記憶された冗長アドレスを優先するようにスイッチ回路２３−１〜２３−４を制御する優先制御回路３０−１〜３０−４をさらに備える。この相違点について、以下説明する。

【0088】

図１１において、優先制御回路３０−１〜３０−４は、それぞれ、メモリ制御回路１０からの優先制御活性化信号ＰＲＩＯに基づいて活性化され、ヒューズ使用フラグ信号ＦＵ１〜ＦＵ４がハイレベルであるか否かを判定する。各優先制御回路３０−１〜３０−４は、それぞれヒューズ使用フラグ信号ＦＵ１〜ＦＵ４がハイレベルであると判定した場合、スイッチ回路２３−１〜２３−４を、切替え信号ＳＷに関わらずヒューズアドレスＦｄｄ１〜Ｆｄｄ４とヒューズ使用フラグ信号ＦＵ１〜ＦＵ４の組を選択するように制御する。

【0089】

優先制御回路３０−１〜３０−４により、切替え信号ＳＷがローレベルであっても、ヒューズ回路２２−１〜２２−４において記憶された冗長アドレスが対応する冗長デコーダに設定される。このとき、ヒューズ回路２２−１〜２２−４において冗長アドレスを記憶していないヒューズ回路があれば、対応する冗長デコーダには、冗長アドレスラッチ回路に保持された冗長アドレスが設定される。そのため、一度不良箇所を検出して冗長アドレスをヒューズ回路に設定した後に、さらに他の不良箇所を検出して冗長アドレスを冗長アドレスラッチ回路に書き込む場合に、ヒューズ回路に記憶した冗長アドレスと冗長アドレスラッチ回路に書き込んだ冗長アドレスとを同時に使用でき、冗長救済における設定の利便性を向上できる。

【0090】

実施形態３．
図１２は、本発明の実施形態３に係るメモリ回路１Ｂの構成を示すブロック図である。実施形態３に係るメモリ回路１Ｂは、実施形態１に係るメモリ回路１に比較して、冗長ロウ又は冗長カラムを優先して、冗長アドレスラッチ回路１２−１〜１２−４を順次、書き込み可能に制御する冗長アドレス書込優先制御回路２８を備えることを特徴とする。この相違点について、以下説明する。

【0091】

図１２において、冗長アドレス書込優先制御回路２８は、メモリ制御回路１０に制御され、冗長ロウアドレスを書き込むための冗長アドレス書込イネーブル信号ＲＲＡＬ１，ＲＲＡＬ２を順次、生成してそれぞれ冗長アドレスラッチ回路１２−１，１２−２に出力する。同様に、冗長アドレス書込優先制御回路２８は、冗長カラムアドレスを書き込むための冗長アドレス書込イネーブル信号ＣＲＡＬ１，ＣＲＡＬ２を順次、生成してそれぞれ冗長アドレスラッチ回路１２−３，１２−４に出力する。

【0092】

一般的に、メモリセルの不良には、以下の４つの類型Ｋ１〜Ｋ４がある。
（Ｋ１）隣接するメモリセルとは無関係に散在する単一メモリセルの不良；
（Ｋ２）特定のワード線上に不良セルが発見されるロウ関連の不良；
（Ｋ３）特定のビット線対上に不良セルが発見されるカラム関連の不良；及び
（Ｋ４）特定の領域に集中して、不良セルが発見される破損領域の不良。

【0093】

類型Ｋ１の不良は半導体のプロセスばらつき等によって生じる。プロセスばらつきには通常、幅広い範囲がある。統計的に、きわめて大きいマージンを有するセルの個数は少なく、大部分は通常レベルのマージンを有するセルであり、少量のマージンを有するセル（以下、限界マージンのセルという。）が少数個あり、不良セルが幾つか存在する。種々のテストを行うことにより、不良セルや限界マージンのセルを冗長メモリセルに置き換えることができる。しかしながら、実際には、テストのための費用の制限により、少数個の限界マージンのセルは良品と判定されて、冗長メモリセルに置換されないことがある。このような場合、限界マージンのセルは次第に、不良セルに変化することがある。

【0094】

類型Ｋ２の不良は、Ｘデコーダやワード線の問題によって生じる。例えば、特定のワード線が異常な抵抗を有する場合に、ワード線のハイレベル電位が下がり、ワード線の立ち上がりは遅延する。このような場合に、高抵抗のワード線に接続されたメモリセルに格納されたデータは正確に読み出されず、関連するメモリセルは不良セルであると判定される。ここで、高抵抗のワード線に接続されていても、上述の類型Ｋ１において説明したように、良好なマージンを有するメモリセルや限界マージンのメモリセルが存在する。これらのメモリセルは、マージン検査製造テストにおいては良品と判定される。

【0095】

類型Ｋ３の不良は、センスアンプ関連の問題によって生じる。例えば、センスアンプのトランジスタのパラメータの不均衡やセンスアンプにおけるコンタクトが高抵抗を有する場合に、センスアンプは十分良好に機能しない。このような不良のセンスアンプに接続されていても、上述の類型Ｋ１，Ｋ２において説明したように、良好なマージンを有するメモリセルや限界マージンのメモリセルが存在する。これらのメモリセルは、マージン検査製造テストにおいては良品と判定される。

【0096】

類型Ｋ４の不良は、製造プロセスの問題や、元々のウエハ材料の問題によって生じる。上述の類型Ｋ１〜Ｋ３の場合には、メモリセルは冗長メモリセルによって置換できる。類型Ｋ４の場合には、冗長メモリセルによって置換できる場合もあるが、不良メモリセルの領域がより大きくて置換できない場合もある。

【0097】

類型Ｋ１において、冗長ロウと冗長カラムのいずれを用いても不良セルは漏れなく救済できる。しかしながら、上述の類型Ｋ２の場合においては、詳細後述するようにワードドライバの不良によって不良メモリセルが増大することがあるので、不良セルだけでなく限界マージンのセルを救済するように、冗長ロウを用いる必要がある。上述の類型Ｋ３の場合においても同様に、不良セルだけでなく限界マージンのセルを救済するように、冗長カラムを用いられる必要がある。特許文献２によると、ＢＩＳＴ回路による冗長救済において、冗長ロウと冗長カラムのいずれで不良メモリセルを救済するのかの冗長スキームは固定されてしまう。従来技術においては、一度冗長スキームを選択すると、製造過程における特定のプロセスに応じた不良の類型に合わせて冗長スキームを変更することができなかった。

【0098】

類型Ｋ２において、ワードドライバ７−ｍによりワード線ＷＬｍの立ち上がりに遅延が生じている場合を図２７に示す。この場合において、ワード線ＷＬｍの立ち上がりの遅延はメモリセルの劣性を増長する。ここで、メモリテストによって、ワードドライバ７−ｍに接続されたカラム部ＢＢ１のメモリセル５０が不良と判定され（これを「ＮＧ」で図示する。）、カラム部ＢＢｎや冗長カラム部ＲＢ１，ＲＢ２のメモリセル５０が、限界マージンではあるが良品と判定されたとする（これを「ＪＵＳＴ ＯＫ」で図示する。）。

【0099】

特許文献２のメモリテスト方法が使用される場合、カラム部ＢＢ１に不良メモリセルが存在するので、カラム部ＢＢ１を冗長カラム部ＲＢ１に置換するように、不良メモリセルの救済を行うことがある。すると、置換された冗長カラム部ＲＢ１において、ワードドライバ７−ｍに接続されたメモリセル５０は、限界マージンを有し、例えば供給電圧の低下や温度の上昇によって不良セルとなってしまう。このように、ワード線関連の故障の場合に冗長カラムを用いると、環境変化によって置換した冗長メモリセルの不良化を生じてしまう。

【0100】

類型Ｋ３において、Ｙデコーダ部９−ｎのセンスアンプ９５は不良を有し、そのためこのセンスアンプ９５の機能が低下している場合を図２８に示す。この場合において、センスアンプ９５の機能の低下は、カラム部ＢＢｎにおけるメモリセルの劣性を増長する。ここで、メモリテストによって、カラム部ＢＢｎにおいて、ワードドライバ７−ｍに接続されたメモリセル５０が不良と判定され、一方で冗長ワードドライバ７−Ｒ１，７−Ｒ２に接続されたメモリセル５０が、限界マージンではあるが良品と判定されたとする。

【0101】

特許文献２のメモリテスト方法によると、ワードドライバ７−ｍに接続された各メモリセル５０をそれぞれ冗長ワードドライバ７−Ｒ２に接続されたメモリセル５０に置換するように、不良メモリセルの救済を行うことがある。すると、カラム部ＢＢｎにおいて、置換された冗長ワードドライバ７−Ｒ２に接続されたメモリセル５０は、限界マージンを有し、例えば供給電圧の低下や温度の上昇によって不良セルとなってしまう。このように、カラム関連の故障の場合に冗長ロウを用いることも、環境による不良化の観点から好ましくない。

【0102】

そこで、本実施形態に係るメモリ回路１Ｂでは、冗長アドレス書込優先制御回路２８により、冗長アドレスの書込順序を、冗長ロウ又は冗長カラムを先行するように設定する。これにより、不良の類型に合わせて適切に不良セルの冗長救済を行うことができる。

【0103】

図１３は、図１２のメモリ回路１Ｂにおける冗長アドレス書込優先制御回路２８の構成を示す回路図である。図１３において、冗長アドレス書込優先制御回路２８は、ロウ冗長シフトレジスタ２０と、カラム冗長シフトレジスタ２１とを備えて構成される。ロウ冗長シフトレジスタ２０は、レジスタ２０−１〜２０−Ｉと、複数のインバータ２０１と、複数のノア（ＮＯＲ）ゲート２０２と、トランジスタ２０３とを備える。カラム冗長シフトレジスタ２１は、レジスタ２１−１〜２１−Ｊと、複数のインバータ２１１と、複数のノアゲート２１２と、トランジスタ２１３とを備える。

【0104】

図１３において、内部クロック信号ＣＫＳ及び優先制御リセット信号ＲＳＳは、図１２に示すメモリ制御回路１０からロウ冗長シフトレジスタ２０の各レジスタ２０−ｉ（ｉ＝１，２，…，Ｉ）及びカラム冗長シフトレジスタ２１のレジスタ２１−ｊ（ｊ＝１，２，…，Ｊ）に供給される。なお、図１２に示すメモリ回路１ＢはＩ＝２及びＪ＝２を有するが、本発明はこれに限らず、任意の自然数Ｉ，Ｊであってもよい。メモリ制御回路１０は、ロウ冗長書込開始信号ＲＲＳＩ及びカラム冗長書込開始信号ＣＲＳＩを生成して、それぞれＰＭＯＳトランジスタ２０３，２１３のゲートに出力し、ＰＭＯＳトランジスタ２０３，２１３をオン／オフ制御する。メモリ制御回路１０は、転送イネーブル信号ＴＳＲＥを生成してノアゲート２０２に出力する。

【0105】

ロウ冗長シフトレジスタ２０において、ＰＭＯＳトランジスタ２０３はレジスタ２０−１に接続され、レジスタ２０−１〜２０−Ｉは互いに直列に接続されてシフトレジスタを構成する。各レジスタ２０−ｉは、内部クロック信号ＣＫＳに同期して信号を保持し、保持した信号を、インバータ２０１を介してノアゲート２０２に出力する。各ノアゲート２０２は、それぞれ否定論理和を演算して冗長アドレス書込イネーブル信号ＲＲＡＬｉを生成する。レジスタ２０−Ｉは、信号線ＲＬＡＳＴによってカラム冗長シフトレジスタ２１のレジスタ２１−１に接続される。

【0106】

カラム冗長シフトレジスタ２１において、ＰＭＯＳトランジスタ２１３はレジスタ２１−１に接続され、レジスタ２１−１〜２１−Ｊは互いに直列に接続されてシフトレジスタを構成する。各レジスタ２１−ｊは、内部クロック信号ＣＫＳに同期して信号を保持し、保持した信号を、インバータ２１１を介してノアゲート２１２に出力する。各ノアゲート２１２は、それぞれ否定論理和を演算して冗長アドレス書込イネーブル信号ＣＲＡＬｉを生成する。レジスタ２１−Ｊは、接続線ＣＬＡＳＴによってロウ冗長シフトレジスタ２０のレジスタ２０−１に接続される。

【0107】

以上のように構成されたメモリ回路１Ｂにおいて、冗長ロウ又は冗長カラムを優先して冗長アドレスを設定する動作について以下説明する。

【0108】

図１４は、図１２のメモリ回路１Ｂにおけるロウ優先冗長アドレス取込動作を示す各信号のタイミングチャートである。図１２〜図１４を参照して、冗長ロウアドレスを優先して冗長アドレスラッチ回路に設定する動作を説明する。

【0109】

図１４において、メモリ制御回路１０は、まず時刻ｔ４１において、ハイレベルの優先制御リセット信号ＲＳＳを生成して冗長アドレス書込優先制御回路２８に出力し、冗長アドレス書込優先制御回路２８において、ロウ冗長シフトレジスタ２０及びカラム冗長シフトレジスタ２１はリセットされる。さらに、メモリ制御回路１０は、ローレベルの転送イネーブル信号ＴＳＲＥを生成して冗長アドレス書込優先制御回路２８に出力する。

【0110】

次いで、時刻ｔ４２において、メモリ制御回路１０は、ローレベルのロウ冗長書込開始信号ＲＲＳＩを生成してロウ冗長シフトレジスタ２０におけるＰＭＯＳトランジスタ２０３のゲートに出力する。これにより、ＰＭＯＳトランジスタ２０３はオンされ、データ「１」がロウ冗長シフトレジスタ２０のレジスタ２０−１に入力される。

【0111】

ロウ冗長シフトレジスタ２０において、各レジスタ２０−ｉは、内部クロック信号ＣＫＳに同期して、レジスタ２０−１から入力されたデータ「１」を後段のレジスタに出力するとともに、インバータ２０１を介してノアゲート２０２に出力する。そのため、冗長アドレス書込優先制御回路２８は時刻ｔ４３において、内部クロック信号ＣＫＳの立ち上がりエッジに同期して、ハイレベルの冗長アドレス書込イネーブル信号ＲＲＡＬ１を生成し、冗長アドレスラッチ回路１２−１を活性化する。これに続いて、時刻ｔ４４〜ｔ４６において、内部クロック信号ＣＫＳの立ち上がりエッジに応じて、ハイレベルの冗長アドレス書込イネーブル信号ＲＲＡＬ２〜ＲＲＡＬＩが順次、生成される。

【0112】

ロウ冗長シフトレジスタ２０におけるレジスタ２０−Ｉは、信号線ＲＬＡＳＴによってカラム冗長シフトレジスタ２１におけるレジスタ２１−１に接続されている。そのため、時刻ｔ４７において、内部クロック信号ＣＫＳの立ち上がりエッジに同期して、冗長アドレス書込イネーブル信号ＣＲＡＬ１がハイレベルとなる。

【0113】

カラム冗長シフトレジスタ２１における各レジスタ２１−ｊ（ｉ＝１，２，…，Ｊ）は、ロウ冗長シフトレジスタ２０における各レジスタ２０−ｉと同様に、内部クロック信号ＣＫＳに同期して動作する。そのため、時刻ｔ４８〜ｔ５０において、内部クロック信号ＣＫＳの立ち上がりエッジに応じて、ハイレベルの冗長アドレス書込イネーブル信号ＣＲＡＬ２〜ＣＲＡＬＪが順次、生成される。

【0114】

図１５は、図１２のメモリ回路１Ｂにおけるカラム優先冗長アドレス取込動作を示す各信号のタイミングチャートである。図１２及び図１５を参照して、冗長カラムアドレスを優先して冗長アドレスラッチ回路に設定する動作について、以下説明する。

【0115】

図１５において、メモリ制御回路１０は、まず時刻ｔ５１において、ハイレベルの優先制御リセット信号ＲＳＳを生成して冗長アドレス書込優先制御回路２８に出力し、ロウ冗長シフトレジスタ２０及びカラム冗長シフトレジスタ２１をリセットする。さらに、メモリ制御回路１０は、ローレベルの転送イネーブル信号ＴＳＲＥを生成して冗長アドレス書込優先制御回路２８に出力する。

【0116】

次いで、時刻ｔ５２において、メモリ制御回路１０は、ローレベルのカラム冗長書込開始信号ＣＲＳＩを生成してカラム冗長シフトレジスタ２１に出力する。これにより、データ「１」がカラム冗長シフトレジスタ２１のレジスタ２１−１に入力される。

【0117】

カラム冗長シフトレジスタ２１において、各レジスタ２１−ｊは、内部クロック信号ＣＫＳに同期して、レジスタ２１−１から入力されたデータ「１」を後段のレジスタに出力するとともに、インバータ２１１を介してノアゲート２１２に出力する。そのため、冗長アドレス書込優先制御回路２８は時刻ｔ５３において、内部クロック信号ＣＫＳの立ち上がりエッジに同期して、ハイレベルの冗長アドレス書込イネーブル信号ＣＲＡＬ１を生成し、冗長アドレスラッチ回路１２−３を活性化する。これに続いて、時刻ｔ５４〜ｔ５６において、内部クロック信号ＣＫＳの立ち上がりエッジに応じて、ハイレベルの冗長アドレス書込イネーブル信号ＣＲＡＬ２〜ＣＲＡＬＪが順次、生成される。

【0118】

カラム冗長シフトレジスタ２１におけるレジスタ２１−Ｊは、信号線ＣＬＡＳＴによってロウ冗長シフトレジスタ２０におけるレジスタ２０−１に接続されている。そのため、時刻ｔ５７において、内部クロック信号ＣＫＳの立ち上がりエッジに同期して、冗長アドレス書込イネーブル信号ＲＲＡＬ１がハイレベルとなる。

【0119】

ロウ冗長シフトレジスタ２０における各レジスタ２０−ｉは、カラム冗長シフトレジスタ２１における各レジスタ２１−ｊと同様に、内部クロック信号ＣＫＳに同期して動作する。そのため、時刻ｔ５８〜ｔ６０において、内部クロック信号ＣＫＳの立ち上がりエッジに応じて、ハイレベルの冗長アドレス書込イネーブル信号ＲＲＡＬ２〜ＲＲＡＬＩが順次、生成される。

【0120】

図１６は、図１２のメモリ回路１Ｂにおいて不良ワードドライバによる不良を救済する様子を示す回路図である。図１７は、図１２のメモリ回路１Ｂにおいて不良センスアンプによる不良を救済する様子を示す回路図である。以上のように構成されたメモリ回路１Ｂによると、以下ように冗長アドレス書込優先制御回路２８により、製造過程における特定のプロセスに応じた不良の類型に合わせて冗長スキームを変更することができる。

【0121】

図１６において、図２７に示す場合と同様に、不良を有するワードドライバ７−ｍにより、ワード線ＷＬｍの立ち上がりが遅延している。本実施形態に係るメモリ回路１Ｂでは、ロウ冗長書込開始信号ＲＲＳＩを冗長アドレス書込優先制御回路２８に入力することで、冗長カラムアドレスよりも冗長ロウアドレスを先行して設定する冗長ロウ先行スキームを選択できる。そのため、ワードドライバ７−ｍに接続された各メモリセル５０をそれぞれ冗長ワードドライバ７−Ｒ２に接続されたメモリセル５０に置換するように、不良メモリセルの救済を行うことができる。これにより、不良セルとともにワードドライバ７−ｍに接続された限界マージンのセルを合わせて救済することができる。

【0122】

図１７において、図２８に示す場合と同様に、Ｙデコーダ部９−ｎのセンスアンプ９５は不良を有し、そのためこのセンスアンプ９５の機能が低下している。本実施形態に係るメモリ回路１Ｂでは、カラム冗長書込開始信号ＣＲＳＩを冗長アドレス書込優先制御回路２８に入力することで、冗長ロウアドレスよりも冗長カラムアドレスを先行して設定する冗長カラム先行スキームを選択できる。そのため、カラム部ＢＢｎを冗長カラム部ＲＢ１に置換するように、不良メモリセルの救済を行うことができる。これにより、不良セルとともにカラム部ＢＢｎにおける限界マージンのセルを合わせて救済することができる。

【0123】

以上のように構成されたメモリ回路１Ｂによると、冗長アドレスラッチ回路１２−１〜１２−４は、特定のメモリセルＣｃに接続されたワード線ＷＬａを指定する冗長ロウアドレスＰ１，Ｐ２を保持する冗長アドレスラッチ回路１２−１，１２−２と、ビット線ＢＬｃを指定する冗長カラムアドレスＰ３，Ｐ４を保持する冗長アドレスラッチ回路１２−３，１２−４とを含む。メモリ回路１Ｂは、冗長アドレスラッチ回路１２−１，１２−２及び冗長アドレスラッチ回路１２−３，１２−４のいずれかを優先して選択し、冗長ロウアドレスＰ１，Ｐ２又は冗長カラムアドレスＰ３，Ｐ４を、選択した冗長アドレスラッチ回路に書き込むように制御する冗長アドレス書込優先制御回路２８をさらに備える。

【0124】

メモリ回路１Ｂによると、冗長アドレス書込優先制御回路２８によって冗長アドレス書込イネーブル信号を自動的に生成できる。さらに、例えば製造プロセスにおいて生じる問題の状況に応じて、冗長ロウ先行スキームと冗長カラム先行スキームのいずれを採用するのかを選択でき、市場におけるメモリ製品の信頼性を高めることができる。例えば、各ウエハにおける代表のチップを取り出して、そのチップにおける全てのメモリセルをテストした後に、特定のウエハロットの不良セルの特性が判明した場合に、センスアンプの不良がそのロットにおいて支配的であることが判明したとする。そのとき、例えばテストエンジニアは冗長カラム先行スキームを選択することができる。

【0125】

不良の類型がカラム関連である場合に冗長カラム先行スキームを選択することで、置換した冗長カラム部に限界マージンのメモリセルが現れる危険性を低減することができる。また、不良の類型がロウ関連である場合に、冗長ロウ先行スキームを選択することで、置換した冗長ワード線に限界マージンのメモリセルが現れる危険性を低減することができる。

【0126】

また、冗長アドレス書込優先制御回路２８はシフトレジスタで構成され、複雑な回路よりも小さい回路面積を有するため、レイアウトパターンの広大な領域を伴わず、追加費用を低減できる。

【0127】

実施形態３の変形例１．
図１８は、実施形態３の変形例１における冗長アドレス書込優先制御回路２８Ａの構成を示す回路図である。図１９は、図１８の冗長アドレス書込優先制御回路２８Ａによる冗長アドレス取込動作を示す各信号のタイミングチャートである。実施形態３の変形例１における冗長アドレス書込優先制御回路２８Ａは、実施形態３における冗長アドレス書込優先制御回路２８に比較して、カウンタ２９をさらに備えることを特徴とする。

【0128】

図１８において、カウンタ２９は、内部クロック信号ＣＫＳのパルス数を計数し、内部クロック信号ＣＫＳの計数結果は優先制御リセット信号ＲＳＳによってリセットされる。カウンタ２９は、内部クロック信号ＣＫＳの計数結果が、ロウ冗長シフトレジスタ２０のレジスタ２０−１〜２０−Ｉ及びカラム冗長シフトレジスタ２１のレジスタ２１−１〜２１−Ｊの総数（Ｉ＋Ｊ）に到達したとき、図１９に示すようにハイレベルのフラフ信号Ｆｕｌｌを生成する。

【0129】

メモリ回路１Ｃをメモリテスタ２やＢＩＳＴ回路２Ａでテストする場合、冗長アドレスが冗長アドレスラッチ回路に既に設定されているか否かを把握する必要がある。冗長アドレス書込優先制御回路２８Ａによると、カウンタ２９のフラグ信号Ｆｕｌｌにより、全ての冗長アドレスラッチ回路に冗長アドレスが設定された場合に、全ての冗長アドレスラッチ回路が使用済みであることを判定することができる。そのため、冗長アドレスの上書きを予防でき、冗長アドレスラッチ回路のリセットを行うか否かを判断することができる。

【0130】

実施形態３の変形例２．
図２０は、実施形態３の変形例２に係るメモリ回路１Ｃの構成を示すブロック図である。図２１は、図２０のメモリ回路１Ｃにおけるセンサ１８及び冗長アドレス書込優先制御回路２８の構成を示す回路図である。実施形態３の変形例１に係るメモリ回路１Ｃは、実施形態３に係るメモリ回路１Ｂに比較して、センサ１８をさらに備えることを特徴とする。

【0131】

図２０において、センサ１８は、メモリ回路１Ｃの温度又は供給電圧を感知し、メモリ制御回路１０からの選択信号ＳＥＬに応答して、ローアクティブのロウ冗長書込開始信号ＲＲＳＩ又はカラム冗長書込開始信号ＣＲＳＩを生成して冗長アドレス書込優先制御回路２８に出力する。図２１において、センサ１８は、基準電圧生成回路８１と、比較器８２と、インバータ８３，８４，８７，８８と、ノアゲート８５，８６とを備えて構成される。センサ１８は、例えば、感知した電圧又は温度が基準電圧Ｖｒｅｆによって設定される所定のしきい値以上である場合にローレベルのロウ冗長書込開始信号ＲＲＳＩを生成してカラム冗長シフトレジスタ２１を動作させ、しきい値未満である場合にローレベルのカラム冗長書込開始信号ＣＲＳＩを生成してロウ冗長シフトレジスタ２０を動作させる。

【0132】

半導体メモリは、低温環境下で使用される場合、高温環境下よりもセンスアンプの故障が生じやすい。そのため、テストエンジニアは、半導体メモリが高温環境下のみで使用され、低温環境下でしかセンスアンプ系の故障を生じないことを把握した場合に、ロウ冗長先行スキームを選択することが好ましい。なぜならば、一般的に冗長ロウの個数は冗長カラムの個数よりも多く設定され、カラム冗長よりも大きい自由度を得られるからである。センサ１８によって電圧や温度を感知することにより、外部環境に応じて冗長スキームを選択的に切り替えることで、故障の救済効率を簡単に向上することができる。

【0133】

他の実施形態．
上記各実施形態に係るメモリ回路１，１Ａ，１Ｂ，１Ｃは、ＳＲＡＭで構成されたが、これに限らず、ＤＲＡＭやＳＤＲＡＭなどの揮発性ランダムアクセスメモリで構成されてもよいし、ＭＲＡＭやＦｅＲＡＭなどの不揮発性ランダムアクセスメモリで構成されてもよい。さらに、ランダムアクセスメモリに限らず、ＲＯＭ、ＰＲＯＭ、ＥＥＰＲＯＭなどで構成されてもよい。

【0134】

また、上記各実施形態に係る冗長アドレスラッチ回路１２−１〜１２−４は、ＳＲＡＭで構成されたが、これに限らず、揮発性メモリで構成されてもよい。

【0135】

また、実施形態２に係る半導体集積回路装置は、メモリ回路１Ａを備えて構成されたが、これに限らず、各実施形態に係るメモリ回路１，１Ｂ，１Ｃを備えて構成されてもよい。

【符号の説明】

【0136】

１，１Ａ，１Ｂ，１Ｃ…メモリ回路、
１０…メモリ制御回路、
１２−１〜１２−４…冗長アドレスラッチ回路、
１３−１〜１３−４…冗長デコーダ、
５…メモリアレイ、
５０…メモリセル、
ＷＬ…ワード線、
ＲＷＬ１，ＲＷＬ２…冗長ワード線、
ＢＬ…ビット線、
ＲＢＬ１，ＲＢＬ２…冗長ビット線、
ＲＣｃ、ＲＣｄ、ＲＣ１１…冗長メモリセル、
２２−１〜２２−４…ヒューズ回路、
２３−１〜２３−４…スイッチ回路。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】