特許 6099985 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6099985

(24)【登録日】2017年3月3日

(45)【発行日】2017年3月22日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/822 20060101AFI20170313BHJP

   H01L 27/04 20060101ALI20170313BHJP

   H01L 27/06 20060101ALI20170313BHJP

【ＦＩ】

   H01L27/04 H

   H01L27/06 311C

【請求項の数】3

【全頁数】6

(21)【出願番号】特願2013-7152(P2013-7152)

(22)【出願日】2013年1月18日

(65)【公開番号】特開2014-138145(P2014-138145A)

(43)【公開日】2014年7月28日

【審査請求日】2015年11月6日

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エスアイアイ・セミコンダクタ株式会社

(72)【発明者】

【氏名】島崎 洸一

(72)【発明者】

【氏名】廣瀬 嘉胤

【審査官】 岩本 勉

(56)【参考文献】

【文献】 特開昭６１−２１６４７７（ＪＰ，Ａ）

【文献】 特開２０１３−００８７１５（ＪＰ，Ａ）

【文献】 特開平０４−０９４１６７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６、２１／８２２、２７／０４、２９／７６、

２９／７７２−２９／７８

(57)【特許請求の範囲】

【請求項1】

半導体基板と、
前記半導体基板の表面に設けられた、交互に配置された複数のソース及び複数のドレイン、前記複数のソースと前記複数のドレインとの間に形成された偶数のチャネル、前記偶数のチャネルの上に配置された複数のゲート、及び、前記複数のソースと前記複数のドレインとを含む領域を囲んで配置されたバックゲートを備えたＮＭＯＳトランジスタと、
複数のソース配線により前記複数のソースと電気的に接続された接地電圧配線と、
複数のドレイン配線により前記複数のドレインと電気的に接続された入力電圧配線と、
前記接地電圧配線と全ての前記複数のゲートとを、前記バックゲートでかこまれた領域内において、それぞれ電気的に接続する複数のゲート配線と、
前記接地電圧配線の一端において電気的に接続された外部接続用の接地電圧パッドからの配線と、
前記入力電圧配線の他の一端において電気的に接続された外部接続用の入力電圧パッドからの配線と、
を備え、
前記接地電圧配線の一端と前記入力電圧配線の他の一端とは、前記ＮＭＯＳトランジスタの中心を中心とし、対向しており、
前記一端における前記外部接続用の接地電圧パッドからの配線と前記他の一端における前記外部接続用の入力電圧パッドからの配線とは、ともに前記ＮＭＯＳトランジスタのチャネル長方向に対して平行になるように配置されていることを特徴とする半導体装置。

【請求項2】

前記複数のソース配線は、同一形状の金属膜でそれぞれ形成され、
前記複数のドレイン配線は、同一形状の金属膜でそれぞれ形成されている、
ことを特徴とする請求項１記載の半導体装置。

【請求項3】

複数の前記ゲート配線は、同一形状の金属膜でそれぞれ形成されている、
ことを特徴とする請求項２記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＥＳＤ（静電気放電）保護回路用のＮＭＯＳトランジスタを備える半導体装置に関する。

【背景技術】

【0002】

まず、従来の半導体装置について説明する。図２は、従来の半導体装置を示す平面図である。
ＥＳＤから内部回路を保護するＥＳＤ保護回路には、通常ＮＭＯＳトランジスタが使用される。このＮＭＯＳトランジスタのパターンは、例えば、図２に示すようにレイアウトされる。

【0003】

ＮＭＯＳトランジスタ９０は、交互に配置される複数のソース及び複数のドレイン、それぞれのソースとドレインとの間に形成される複数で偶数となるチャネル、及び、それぞれのチャネルの上に設けられるゲート９８を備える。ゲート９８は、マルチフィンガータイプであり、一つのポリシリコンで構成され、各ソースは、ソース配線９９にそれぞれ接続され、各ドレインは、ドレイン配線９７にそれぞれ接続される。このドレイン配線９７は、延長されてパッド８０に接続される（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００５−２９４７４０号公報（図１）

【発明の概要】

【発明が解決しようとする課題】

【0005】

ここで、特許文献１によって開示された技術では、図２において、ソース配線９９が図の下方から接続されているので、ＮＭＯＳトランジスタ９０の図中の下のチャネルに対するソース配線９９の寄生抵抗の値は、図中の上のチャネルに対するソース配線９９の寄生抵抗の値よりも低い。つまり、各チャネルに関するソース配線９９の寄生抵抗の値が異なっている。

【0006】

すると、各チャネルにおいて、ＥＳＤによるサージ電流が均一に流れにくいことになる。つまり、サージ電流が特定のチャネルに集中しやすい。ここでは、サージ電流は図中下のチャネルに集中しやすい。よって、ＥＳＤ保護回路用のＮＭＯＳトランジスタ９０において、極所発熱による破壊が発生しやすく、ＥＳＤ耐量が低くなってしまう。

【0007】

本発明は、上記課題に鑑みてなされ、ＥＳＤ耐量の高い半導体装置を提供する。

【課題を解決するための手段】

【0008】

本発明は、上記課題を解決するため、ＥＳＤ保護回路用のＮＭＯＳトランジスタを備える半導体装置において、交互に配置される複数のソース及び複数のドレイン、前記ソースと前記ドレインとの間の複数で偶数のチャネル、及び、複数の前記チャネルの上に設けられる複数のゲートを備える前記ＮＭＯＳトランジスタと、外部接続用の接地電圧パッドからの配線と、自身の配線方向の一端で、電気的に接続される接地電圧配線と、外部接続用の入力電圧パッドからの配線と、自身の配線方向の一端で、電気的に接続される入力電圧配線と、前記接地電圧配線と複数の前記ソースとを、それぞれ電気的に接続する複数のソース配線と、前記入力電圧配線と複数の前記ドレインとを、それぞれ電気的に接続する複数のドレイン配線と、前記接地電圧配線と複数の前記ゲートとを、それぞれ電気的に接続する複数のゲート配線と、を備え、前記接地電圧配線の一端と前記入力電圧配線の一端とは、前記ＮＭＯＳトランジスタの中心を中心とし、略対向する、ことを特徴とする半導体装置を提供する。

【発明の効果】

【0009】

本発明では、ＮＭＯＳトランジスタの各チャネルにおいて、各チャネルに関するソース配線及びドレイン配線の寄生抵抗の値が異なるが、ソース配線の寄生抵抗とドレイン配線の寄生抵抗との合計抵抗の値はほぼ等しくなる。すると、各チャネルにおいて、サージ電流が均一に流れやすくなる。つまり、サージ電流が特定のチャネルに集中しにくくなる。よって、ＥＳＤ保護回路用のＮＭＯＳトランジスタにおいて、極所発熱による破壊が発生しにくくなり、ＥＳＤ耐量が高くなる。

【図面の簡単な説明】

【0010】

【図1】半導体装置を示す平面図である。

【図2】従来の半導体装置を示す平面図である。

【発明を実施するための形態】

【0011】

以下、本発明の実施形態について、図面を参照して説明する。
まず、半導体装置の構成について説明する。図１は、半導体装置を示す平面図である。
半導体装置は、ＥＳＤ保護回路用のＮＭＯＳトランジスタ１０、接地電圧配線２２ａ、及び、入力電圧配線２３ａを備える。ＮＭＯＳトランジスタ１０は、交互に配置される複数のソース１２及び複数のドレイン１３、ソース１２とドレイン１３との間の複数で偶数のチャネル、複数のチャネルの上に設けられる複数のゲート１１、及び、ソース１２及びドレイン１３を囲うよう配置されるバックゲート１４を備える。ここで、ＮＭＯＳトランジスタ１０のチャネル長方向の最も端の拡散領域は、ソース１２である。

【0012】

ここで、接地電圧配線２２ａは、概ね長方形をなしており、外部接続用の接地電圧パッドからの配線２２ｂと、自身の配線方向の一端で、電気的に接続される。即ち、図１では外部接続用の接地電圧パッドからの配線２２ｂが左から接地電圧配線２２ａに接続されており、接続される一端は図の上下方向に走っているとする。同様に、入力電圧配線２３ａは、概ね長方形をなしており、外部接続用の入力電圧パッドからの配線２３ｂと、自身の配線方向の他の一端で、電気的に接続される。即ち、図１では外部接続用の入力電圧パッドからの配線２３ｂが右から入力電圧配線２３ａに接続されており、接続される他の一端は図の上下方向に走っているとする。接地電圧配線２２ａの一端と入力電圧配線２３ａの他の一端とは、ＮＭＯＳトランジスタ１０の中心を中心とし、略対向する。即ち、点対称の位置に近い配置となっている。ただし、この時、接地電圧配線２２ａの一端と入力電圧配線２３ａの他の一端とが、ＮＭＯＳトランジスタ１０の中心を通る図内の水平線に対し、上下対称の位置にあってはならない。また、外部接続用の接地電圧パッドからの配線２２ｂと外部接続用の入力電圧パッドからの配線２３ｂとは、一般的には、ＮＭＯＳトランジスタ１０のチャネル長方向に対してともに平行に配置されているとする。

【0013】

複数のソース配線２２は、接地電圧配線２２ａとコンタクト１９を介する複数のソース１２とを、それぞれ電気的に接続する。複数のドレイン配線２３は、入力電圧配線２３ａとコンタクト１９を介する複数のドレイン１３とを、それぞれ電気的に接続する。複数のゲート配線２１は、接地電圧配線２２ａとコンタクト１９を介する複数のゲート１１とを、それぞれ電気的に接続する。バックゲート配線２４は、接地電圧配線２２ａとコンタクト１９を介するバックゲート１４とを、電気的に接続する。

【0014】

ここで、ゲート１１は、半導体基板上で、ポリシリコンで構成される。ソース１２及びドレイン１３は、Ｐ型の半導体基板の表面に設けられるＮ型の拡散領域である。バックゲート１４は、Ｐ型の半導体基板の表面に設けられるＰ型の拡散領域である。ソース配線２２などの全ての配線は、半導体基板上で、アルミニウムや銅などの金属膜で構成される。

【0015】

また、複数のソース配線２２は、同一形状の金属膜でそれぞれ形成される。複数のドレイン配線２３は、同一形状の金属膜でそれぞれ形成される。複数のゲート配線２１は、同一形状の金属膜でそれぞれ形成される。

【0016】

次に、外部接続用の入力電圧パッドへの入力電圧が通常である場合の、ＥＳＤ（静電気放電）から内部回路を保護するＥＳＤ保護回路用のＮＭＯＳトランジスタ１０の動作について説明する。

【0017】

ソース１２とゲート１１とバックゲート１４との電圧は、接地電圧であり、ドレイン１３の電圧は、入力電圧である。よって、通常時では、ＮＭＯＳトランジスタ１０は、オフしており、ドレイン１３に印加される入力電圧に影響を与えない。

【0018】

次に、外部接続用の入力電圧パッドにＥＳＤによるサージ電流が流れる場合の、ＮＭＯＳトランジスタ１０のＥＳＤ保護動作について説明する。
ＥＳＤによるサージ電流が、入力電圧パッドから接地電圧パッドに流れる。この時、ＮＭＯＳトランジスタ１０の寄生ダイオードは、ブレイクダウン動作により、このサージ電流を逆方向に流している。すると、入力電圧パッドは半導体装置の内部回路に電気的に接続されているが、入力電圧パッドからのサージ電流は内部回路に流れない。よって、内部回路がサージ電流から保護される。

【0019】

この時、ＮＭＯＳトランジスタ１０において、接地電圧パッドからの配線２２ｂに近いソース１２では、接地電圧パッドまでの寄生抵抗の値が小さくなり、遠いソース１２では、値が大きくなる。同様に、入力電圧パッドからの配線２３ｂに近いドレイン１３では、入力電圧パッドまでの寄生抵抗の値が小さくなり、遠いドレイン１３では、値が大きくなる。つまり、ＮＭＯＳトランジスタ１０の各チャネルにおいて、各チャネルに関するソース配線２２及びドレイン配線２３の寄生抵抗の値が異なるが、ソース配線２２の寄生抵抗とドレイン配線２３の寄生抵抗との合計抵抗の値はほぼ等しくなる。すると、各チャネルにおいて、サージ電流が均一に流れやすくなる。つまり、サージ電流が特定のチャネルに集中しにくくなる。よって、ＥＳＤ保護回路用のＮＭＯＳトランジスタ１０において、極所発熱による破壊が発生しにくくなり、ＥＳＤ耐量が高くなる。

【0020】

従って、接地電圧配線２２ａの一端と入力電圧配線２３ａの他の一端とが、ＮＭＯＳトランジスタ１０の中心を通る図内の水平線に対し、上下対称の位置にあると、このような効果を得ることができず、中心に近いチャネルと中心から遠いチャネルとの間に寄生抵抗の差が生じてしまい、均一な動作が難しくなってしまう。

【0021】

なお、各ゲート１１同士は、ポリシリコンで接続されても良い。
また、各ゲート１１は、接地電圧配線２２ａでなくて各ソース配線２２に、それぞれ接続されても良い。
また、各ゲート１１において、ゲート１１と接地電圧配線２２ａとの間に、抵抗成分が存在しても良い。
また、ソース１２とドレイン１３とバックゲート１４とは、Ｐ型の半導体基板でなくてＰ型のウェルの表面に設けられても良い。

【符号の説明】

【0022】

１０ ＮＭＯＳトランジスタ
１１ ゲート
１２ ソース
１３ ドレイン
１４ バックゲート
１９ コンタクト
２１ ゲート配線
２２ ソース配線
２２ａ 接地電圧配線
２２ｂ 接地電圧パッドからの配線
２３ ドレイン配線
２３ａ 入力電圧配線
２３ｂ 入力電圧パッドからの配線
２４ バックゲート配線

【図1】

【図2】