特許 6102146 半導体記憶装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6102146

(24)【登録日】2017年3月10日

(45)【発行日】2017年3月29日

(54)【発明の名称】半導体記憶装置

(51)【国際特許分類】

   G11C 16/02 20060101AFI20170316BHJP

   G11C 16/06 20060101ALI20170316BHJP

【ＦＩ】

   G11C17/00 611E

   G11C17/00 635

【請求項の数】5

【全頁数】23

(21)【出願番号】特願2012-211195(P2012-211195)

(22)【出願日】2012年9月25日

(65)【公開番号】特開2014-67466(P2014-67466A)

(43)【公開日】2014年4月17日

【審査請求日】2015年5月29日

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100090273

【弁理士】

【氏名又は名称】國分 孝悦

(72)【発明者】

【氏名】竹内 淳

【審査官】 堀田 和義

(56)【参考文献】

【文献】 特開２００１−３５１３９２（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００１／００５０８６２（ＵＳ，Ａ１）

【文献】 特表２００６−５１７７０８（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００４／００２７８５６（ＵＳ，Ａ１）

【文献】 特開２００４−２５３０８９（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００４／０２２８１７７（ＵＳ，Ａ１）

【文献】 特開平０６−３１４４９５（ＪＰ，Ａ）

【文献】 特開平１０−５００８３（ＪＰ，Ａ）

【文献】 米国特許第５８９２７１５（ＵＳ，Ａ）

【文献】 特開２０１４−６７４６１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１４／００８９５７０（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／０２

Ｇ１１Ｃ １６／０６

(57)【特許請求の範囲】

【請求項1】

ビット線とワード線とソース線に接続された複数のメモリセルを有する半導体記憶装置であって、
Ｍ個（Ｍは２以上の整数）の前記メモリセルが接続された第１のビット線を複数有する第１のブロックと、
Ｎ個（Ｎは、Ｍ＞Ｎを満たす２以上の整数）の前記メモリセルが接続された第２のビット線を複数有する第２のブロックと、
前記第１のブロックの書き込みではＰ個（Ｐは２以上の整数）の前記メモリセルを選択し一括して書き込みを行い、前記第２のブロックの書き込みではＱ個（Ｑは、Ｐ＞Ｑを満たす２以上の整数）の前記メモリセルを選択し一括して書き込みを行う書き込み回路と、
前記第１のブロックの書き込みでは前記第１のブロックの前記ソース線及び前記第２のブロックの前記ソース線にともに第１の電圧を供給し、前記第２のブロックの書き込みでは前記第１のブロックの前記ソース線に前記第１の電圧を供給し前記第２のブロックの前記ソース線に前記第１の電圧とは異なる第２の電圧を供給するソース線制御回路とを備えることを特徴とする半導体記憶装置。

【請求項2】

前記第２の電圧は、前記第１の電圧よりも高い電圧であることを特徴とする請求項１記載の半導体記憶装置。

【請求項3】

前記第１のブロックの複数の前記メモリセルは第１のソース線に共通に接続され、前記第２のブロックの複数の前記メモリセルは第２のソース線に共通に接続されることを特徴とする請求項１又は２記載の半導体記憶装置。

【請求項4】

前記メモリセルは、電気的に書き換え可能な不揮発性のメモリセルであることを特徴とする請求項１〜３の何れか１項に記載の半導体記憶装置。

【請求項5】

前記第１のブロックの複数の前記メモリセルは第１のウェル内に配置され、前記第２のブロックの複数の前記メモリセルは第２のウェル内に配置され、前記ブロック毎に一括して消去を行うことを特徴とする請求項１〜４の何れか１項に記載の半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体記憶装置に関する。

【背景技術】

【0002】

電気的に書き換え可能な不揮発性の半導体記憶装置であるフラッシュメモリでは、Ｎチャネル型のメモリセルが主に用いられている。Ｎチャネル型のメモリセルは、チャネルホットエレクトロンを注入することにより書き込みを行うため、微細化が進むと信頼性が低くなる。そのため、代替技術として、Ｐチャネル型のメモリセルを用いることが検討されている。

【0003】

図１９は、Ｐチャネル型のメモリセルを用いたメモリセルアレイの構成例を示す図である。また、図２０は、Ｐチャネル型のメモリセルを有する半導体記憶装置における各動作時の電圧設定の例を示す図である。読み出し動作（リード動作）時には、選択されたワード線ＷＬに−３Ｖ、非選択のワード線ＷＬに１．８Ｖを印加するとともに、ソース線ＳＲＣに１．８Ｖを印加し、Ｎ型ウェルＮＷに１．８Ｖを印加する。消去動作（イレース動作）時には、一括消去されるブロック（セクタ）の各ワード線ＷＬに−９Ｖ、ソース線ＳＲＣに９Ｖ、Ｎ型ウェルＮＷに９Ｖを印加する。なお、消去動作には、消去されるブロック（セクタ）のビット線ＢＬはハイインピーダンス（ＨｉＺ）状態とされる。書き込み動作（プログラム動作）時には、選択されたワード線ＷＬに９Ｖ、非選択のワード線ＷＬに０Ｖを印加するとともに、ソース線ＳＲＣに１．８Ｖを印加し、Ｎ型ウェルＮＷに５Ｖを印加する。また、書き込み動作時において、書き込むメモリセルに接続されたビット線ＢＬには０Ｖを印加し、書き込まないメモリセルに接続されたビット線ＢＬには２．４Ｖを印加する。

【0004】

このようにＰチャネル型のメモリセルでは、Ｎ型ウェルとゲートとに電圧をかけてドレイン近傍のバンド間トンネリングにより発生させたホットエレクトロンを注入することにより書き込みを行う方法が知られている。例えば、図１９に示したように、ゲートがワード線ＷＬＡに接続され、ドレインがビット線ＢＬＡに接続されたメモリセル１１１に書き込みを行うとき、選択されるワード線ＷＬＡに印加される電圧Ｖｗｌａは９Ｖとされ、選択されるビット線ＢＬＡに印加される電圧Ｖｂｌａは０Ｖとされる。また、非選択のワード線ＷＬＢに印加される電圧Ｖｗｌｂは０Ｖとされ、非選択のビット線ＢＬＢに印加される電圧Ｖｂｌｂは２．４Ｖとされる。なお、各メモリセル１１１、１１２、１１３、１１４のトランジスタのソースに印加されるソース電圧Ｖｓは１．８Ｖとされ、Ｎ型ウェルに印加される電圧Ｎｗｅｌｌは５Ｖとされる。

【0005】

図２０に示したように電圧を印加して消去動作及び書き込み動作を行うことで、Ｐチャネル型のメモリセルの閾値電圧は図２１に示すように制御される。すなわち、プログラム状態であるビットのメモリセルの閾値電圧は、イレース状態であるビットのメモリセルの閾値電圧よりも高い。また、プログラム状態であるビットのメモリセルの閾値電圧は、プログラムベリファイレベルよりも高く、イレース状態であるビットのメモリセルの閾値電圧は、イレースベリファイレベルよりも低い。また、読み出し動作では、プログラムベリファイレベルとイレースベリファイレベルとの間に設定されたリードレベルよりメモリセルの閾値電圧が高いか低いかを判定することによって、メモリセルに記憶されているデータが０であるか１であるかを判定する。

【0006】

また、フラッシュメモリにおいて、記憶領域を複数のブロックに分割し、ブロック毎にメモリセルのソースを共通接続して、ソース電圧を与える技術が開示されている（例えば、特許文献１、２参照）。また、選択ブロックであるか非選択ブロックであるかに応じて、ソース電圧を変えることが開示されている（例えば、特許文献１）。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開平６−３１４４９５号公報

【特許文献2】特開平５−２６６２２０号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

Ｐチャネル型のメモリセルを用い、前述のようにＮ型ウェルとゲートとに電圧をかけて書き込みを行うと、書き込み時に、書き込みを行うメモリセルと同一のビット線に接続されたメモリセルや同一のワード線に接続されたメモリセルがディスターブを受ける。図１９に示した例において、書き込みを行うメモリセル１１１が接続されたワード線ＷＬＡに接続されている他のメモリセル１１２は、ゲート・ディスターブを受ける。また、書き込みを行うメモリセル１１１が接続されたビット線ＢＬＡに接続されている他のメモリセル１１３は、ドレイン・ディスターブを受ける。

【0009】

図２２は、ゲート・ディスターブによるメモリセルの閾値電圧の変化を示す図であり、図２３は、ドレイン・ディスターブによるメモリセルの閾値電圧の変化を示す図である。図２２及び図２３において、横軸がメモリセルのトランジスタがディスターブを受けた時間を示し、縦軸がイレース状態であるビットのメモリセルの閾値分布における最大の閾値電圧を示している。

【0010】

図２２に示すように、ゲート・ディスターブを受ける時間が長くなると、ゲート・ディスターブによるメモリセルの閾値電圧のシフトが起きて、閾値電圧が上昇する。また、図２３に示すように、ドレイン・ディスターブを受ける時間が長くなると、ドレイン・ディスターブによるメモリセルの閾値電圧のシフトが起きて、閾値電圧が上昇する。イレース状態であるビットのメモリセルの閾値電圧が高くなりすぎると、読み出し時に誤ってプログラム状態であるビットと判定されてしまう可能性が生じる。

【0011】

ここで、ゲート・ディスターブによるメモリセルの閾値電圧の変化は、書き込み動作時にソース電圧を高くすることで、例えば実線ＶＬ１１から破線ＶＬ１２に示したようになり、閾値電圧が高くなり始めるまでの時間が長くなる。つまり、ゲート・ディスターブに対する耐性が改善する。しかし、書き込み動作時にソース電圧を高くすると、書き込みを行うメモリセルと同一のビット線に接続されている他のメモリセルにおいて、メモリセルトランジスタのソースからビット線へのリーク電流が増加する。

【0012】

本発明の目的は、ゲート・ディスターブによるメモリセルの閾値電圧の変化を抑制し、かつメモリセルトランジスタのソースからビット線へのリーク電流が増大するのを抑制することができる半導体記憶装置を提供することにある。

【課題を解決するための手段】

【0013】

半導体記憶装置の一態様は、Ｍ個のメモリセルが接続された第１のビット線を複数有する第１のブロックの書き込みではＰ個のメモリセルを選択し一括して書き込みを行い、Ｎ個（Ｍ＞Ｎ）のメモリセルが接続された第２のビット線を複数有する第２のブロックの書き込みではＱ個（Ｐ＞Ｑ）のメモリセルを選択し一括して書き込みを行う書き込み回路、及び第１のブロックの書き込みでは第１のブロックのソース線及び第２のブロックのソース線にともに第１の電圧を供給し、第２のブロックの書き込みでは第１のブロックのソース線に第１の電圧を供給し第２のブロックのソース線に第１の電圧とは異なる第２の電圧を供給するソース線制御回路とを備える。

【発明の効果】

【0014】

開示の半導体記憶装置は、第２のブロックの書き込みでは第２のブロックのソース線に、第１のブロックの書き込みで第１のブロックのソース線に供給される第１の電圧とは異なる第２の電圧を供給することで、ゲート・ディスターブによるメモリセルの閾値電圧の変化を抑制し、かつリーク電流の増大を抑制することができる

【図面の簡単な説明】

【0015】

【図1】本発明の実施形態における半導体記憶装置の構成例を示す図である。

【図2】本実施形態におけるメモリコア部の構成例を示す図である。

【図3】本実施形態におけるメモリセルアレイの構成例を示す図である。

【図4】本実施形態におけるソース線制御回路の構成例を示す図である。

【図5】本実施形態におけるソース線電圧制御の例を示す図である。

【図6】本実施形態におけるビットライン選択を説明するための図である。

【図7】本実施形態におけるビット線選択回路の構成例を示す図である。

【図8】本実施形態におけるグローバルビット線選択回路の構成例を示す図である。

【図9】本実施形態におけるラッチ書き込み部の構成例を示す図である。

【図10】本実施形態におけるデータラッチの構成例を示す図である。

【図11】本実施形態におけるラッチ制御信号の状態の例を示す図である。

【図12】本実施形態における半導体記憶装置での作業用メモリ領域の書き込み動作の例を示す波形図である。

【図13】本実施形態における半導体記憶装置でのコード格納用メモリ領域の書き込み動作の例を示す波形図である。

【図14】本実施形態における半導体記憶装置での読み出し動作の例を示す波形図である。

【図15】本実施形態における半導体記憶装置での消去動作の例を示す波形図である。

【図16】本実施形態における半導体記憶装置での書き込み動作の例を示す波形図である。

【図17】本実施形態における半導体記憶装置での書き込み動作の例を示すフローチャートである。

【図18】本実施形態における半導体記憶装置を内蔵したマイクロコントローラの例を示す図である。

【図19】Ｐチャネル型のメモリセルを用いたメモリセルアレイを示す図である。

【図20】Ｐチャネル型のメモリセルを有する半導体記憶装置における各動作時の電圧設定の例を示す図である。

【図21】Ｐチャネル型のメモリセルにおける閾値電圧分布の例を示す図である。

【図22】ゲート・ディスターブによるメモリセルの閾値電圧の変化を示す図である。

【図23】ドレイン・ディスターブによるメモリセルの閾値電圧の変化を示す図である。

【発明を実施するための形態】

【0016】

以下、本発明の実施形態を図面に基づいて説明する。

【0017】

電気的に書き換え可能な不揮発性の半導体記憶装置のフラッシュメモリは、通常、複数のメモリブロック（セクタ）を有する。メモリブロックに含まれる複数のメモリセルは、同一のウェル内にあり、データが一括で消去される。複数のメモリブロックは、その用途によって、制御用のコードを保存するためのコード格納用メモリ領域としてのメモリブロックと、作業用のデータを保存するための作業用メモリ領域としてのメモリブロックとの２つに分類できる。コード格納用メモリ領域は、メモリ容量及び一括で書き込むビット数（プログラムページサイズ）が大きく、読み出し（リード）速度や書き込み（プログラム）速度が速いことが求められる。一方、作業用メモリ領域は、メモリ容量及びプログラムページサイズが小さいことが求められ、読み出し速度や書き込み速度が遅くても良い。

【0018】

作業用メモリ領域のメモリブロックでは、プログラムページサイズが小さいので、１ワード線あたりの書き込み回数（ページ数）が増加し、メモリセルはゲート・ディスターブを受ける時間が長くなる。そのため、ゲート・ディスターブによるメモリセルの閾値電圧のシフトが起き閾値電圧が変化し易い。前述したように、ゲート・ディスターブによるメモリセルの閾値電圧の変化は、書き込み動作時にソース電圧を高くすることで改善され、閾値電圧が高くなり始めるまでの時間が長くなる。しかし、書き込み動作時にソース電圧を高くすると、書き込みを行うメモリセルと同一のビット線に接続されている他のメモリセルにおいて、メモリセルトランジスタのソースからビット線へのリーク電流が増加する。

【0019】

ここで、作業用メモリ領域のメモリブロックでは、メモリ容量が小さいので、１ビット線につながるメモリセルの数、すなわち１ビット線あたりのメモリセル数（Ｃｅｌｌ／ＢＬ）が少ない。また、プログラムページサイズが小さいので、書き込みを行うためにローレベルとされるビット線の数が少なく、リークパスが少ない。したがって、書き込み動作時にソース電圧を高くしても、メモリセルトランジスタのソースからビット線へのリーク電流の増加を抑制することができる。

【0020】

一方、コード格納用メモリ領域のメモリブロックでは、１ビット線あたりのメモリセル数（Ｃｅｌｌ／ＢＬ）が多く、プログラムページサイズが大きいので、書き込み動作時にソース電圧を高くするとリーク電流の増加が大きくなる。しかし、コード格納用メモリ領域のメモリブロックでは、プログラムページサイズが大きいので、１ワード線あたりの書き込み回数（ページ数）が少なく、メモリセルがゲート・ディスターブを受ける時間が短いため、書き込み動作時にソース電圧を高くする必要性が低い。

【0021】

そこで、以下に説明する本実施形態では、書き込み動作時に供給するソース電圧をコード格納用メモリ領域のメモリブロックと作業用メモリ領域のメモリブロックとで異ならせ、書き込み動作時に作業用メモリ領域のメモリブロックに高いソース電圧を供給する。これにより、ゲート・ディスターブによるメモリセルの閾値電圧の変化を抑制し、かつメモリセルのソースからビット線へのリーク電流が増大するのを抑制する。

【0022】

図１は、本発明の一実施形態における半導体記憶装置の構成例を示すブロック図である。本実施形態における半導体記憶装置は、電気的にデータを書き換え可能な不揮発性のフラッシュメモリである。本実施形態におけるフラッシュメモリは、メモリコア部１１、コマンド生成回路１２、内部電圧生成回路１３、メモリコア制御回路１４、アドレス生成回路１５、及びデータ入出力回路１６を有する。

【0023】

メモリコア部１１は、電気的にデータを書き換え可能な不揮発性のメモリセルトランジスタを複数有する。コマンド生成回路１２は、チップ・イネーブル信号ＣＥＢによって活性化され、制御信号ＣＰ０−３及びライト・イネーブル信号ＷＥＢに応じてモード信号ＭＯＤＥや制御信号ＣＴＳを出力する。コマンド生成回路１２は、制御信号ＣＰ０−３及びライト・イネーブル信号ＷＥＢに応じて、読み出し（リード）動作、書き込み（プログラム）動作、消去（イレース）動作などの動作モードの状態を指示するモード信号ＭＯＤＥや制御信号ＣＴＳを出力する。

【0024】

内部電圧生成回路１３は、モード信号ＭＯＤＥに応じて、メモリコア部１１の動作に必要な電圧ＰＷＳを生成し、メモリコア部１１に供給する。メモリコア制御回路１４は、モード信号ＭＯＤＥに応じて、メモリコア部１１を制御するメモリコア制御信号ＭＣＴＬを生成し、メモリコア部１１に出力する。メモリコア制御信号ＭＣＴＬには、電源、アドレス信号、データ信号以外の制御信号が含まれる。

【0025】

アドレス生成回路１５は、入力されたアドレス信号ＦＡ００−ＦＡ２０をもとに、モード信号ＭＯＤＥに応じて、ロウアドレス信号ＲＡやカラムアドレス信号ＣＡを生成し、メモリコア部１１に出力する。データ入出力回路１６は、フラッシュメモリ外部とのデータの授受を行う。データ入出力回路１６は、入力データ信号ＤＩＮ００−ＤＩＮ１５により外部から入力されたデータを入力データＤＩとしてメモリコア部１１に入力したり、メモリコア部１１からの出力データＤＯを出力データ信号ＤＯ００−ＤＯ１５により外部に出力したりする。

【0026】

図２は、本実施形態におけるメモリコア部１１の構成例を示す図である。メモリコア部１１は、複数のメモリブロック２１−０、２１−１と、グローバルビット線選択回路及びデータラッチを含む回路２６と、リードアンプ、ライトアンプ、及びラッチ書き込み部を含む回路２７とを有する。メモリブロック２１−０は、作業用のデータを保存するための作業用メモリ領域（Ｗｏｒｋ領域）としてのメモリブロックであり、メモリブロック２１−１は、制御用のコードを保存するためのコード格納用メモリ領域（Ｃｏｄｅ領域）としてのメモリブロックである。なお、図２には、作業用メモリ領域及びコード格納用メモリ領域としてそれぞれ１つのメモリブロックを図示しているが、作業用メモリ領域として設けるメモリブロックの数、及びコード格納用メモリ領域として設けるメモリブロックの数は、それぞれ任意である。

【0027】

作業用メモリ領域のメモリブロック２１−０は、メモリセルアレイ２２−０、ワード線選択回路２３−０、ビット線選択回路２４−０、及びソース線制御回路２５−０を有する。メモリセルアレイ２２−０は、図３に示すように複数のＰチャネル型のメモリセルトランジスタＭＣＴがアレイ状に配置されている。メモリセルアレイ２２−０が有するメモリセルトランジスタＭＣＴは、電源線ＮＷ０により電圧が供給される同一のＮ型ウェル内にある。メモリセルトランジスタＭＣＴがそれぞれ保持するデータは、メモリセルアレイ２２−０（メモリブロック２１−０）単位で一括して消去される。

【0028】

メモリセルトランジスタＭＣＴの各々は、ゲートがワード線ＷＬに接続され、ドレインがビット線ＢＬに接続され、ソースがソース線ＳＲＣ０に接続されている。同じ行に配置されたメモリセルトランジスタＭＣＴのゲートが１つのワード線ＷＬに共通接続され、同じ列に配置されたメモリセルトランジスタＭＣＴのドレインが１つのビット線ＢＬに共通接続される。また、すべてのメモリセルトランジスタＭＣＴのソースが１つのソース線ＳＲＣ０に共通接続される。

【0029】

ワード線選択回路２３−０は、アドレス生成回路１５から出力されたロウアドレス信号ＲＡに基づいて、ワード線ＷＬ０〜ＷＬ６３を選択する。ビット線選択回路２４−０は、アドレス生成回路１５から出力されたカラムアドレス信号ＣＡに基づいて、ビット線ＢＬ０〜ＢＬ１０２３を選択し、選択したビット線ＢＬ０〜ＢＬ１０２３とグローバルビット線ＧＢＬとを接続する。

【0030】

ソース線制御回路２５−０は、メモリコア制御回路１４から出力されたメモリ制御信号ＭＣＴＬに基づいて、動作モードやメモリブロック選択に応じた適切な電圧をソース線ＳＲＣ０に供給する。ソース線制御回路２５−０は、動作モードが書き込み動作であって、メモリブロック２１−０が選択された場合には、ソース線ＳＲＣ０に高い電圧Ｖ２４（例えば２．４Ｖ）を供給し、異なるメモリブロックが選択された場合には、ソース線ＳＲＣ０に電圧Ｖ１８（例えば１．８Ｖ）を供給する。また、例えばソース線制御回路２５−０は、動作モードが読み出し動作である場合には、ソース線ＳＲＣ０にメモリブロックによらず１．８Ｖを供給し、動作モードが消去動作である場合には、選択された場合にソース線ＳＲＣ０に９Ｖを供給し、非選択の場合にソース線ＳＲＣ０に１．８Ｖを供給する。

【0031】

コード格納用メモリ領域のメモリブロック２１−１は、メモリセルアレイ２２−１、ワード線選択回路２３−１、ビット線選択回路２４−１、及びソース線制御回路２５−１を有する。メモリセルアレイ２２−１は、メモリセルアレイ２２−０と同様に複数のＰチャネル型のメモリセルトランジスタがアレイ状に配置されている。メモリセルアレイ２２−１が有するメモリセルトランジスタは、電源線ＮＷ１により電圧が供給される同一のＮ型ウェル内にあり、それぞれが保持するデータは、メモリセルアレイ２２−１（メモリブロック２１−１）単位で一括して消去される。メモリセルアレイ２２−１が有するメモリセルトランジスタは、同じ行に配置されたメモリセルトランジスタのゲートが１つのワード線ＷＬに共通接続され、同じ列に配置されたメモリセルトランジスタのドレインが１つのビット線ＢＬに共通接続される。また、すべてのメモリセルトランジスタのソースが１つのソース線ＳＲＣ１に共通接続される。

【0032】

ワード線選択回路２３−１は、アドレス生成回路１５から出力されたロウアドレス信号ＲＡに基づいて、ワード線ＷＬ０〜ＷＬ５１１を選択する。ビット線選択回路２４−１は、アドレス生成回路１５から出力されたカラムアドレス信号ＣＡに基づいて、ビット線ＢＬ０〜ＢＬ１０２３を選択し、選択したビット線ＢＬ０〜ＢＬ１０２３とグローバルビット線ＧＢＬとを接続する。

【0033】

ソース線制御回路２５−１は、メモリコア制御回路１４から出力されたメモリ制御信号ＭＣＴＬに基づいて、動作モードやメモリブロック選択に応じた適切な電圧をソース線ＳＲＣ１に供給する。ソース線制御回路２５−１は、動作モードが書き込み動作である場合には、ソース線ＳＲＣ１に電圧Ｖ１８（例えば１．８Ｖ）を供給する。また、例えばソース線制御回路２５−１は、動作モードが読み出し動作である場合には、ソース線ＳＲＣ１にメモリブロックによらず１．８Ｖを供給し、動作モードが消去動作である場合には、選択された場合にソース線ＳＲＣ１に９Ｖを供給し、非選択の場合にソース線ＳＲＣ１に１．８Ｖを供給する。

【0034】

ここで、図２に示した例において、作業用メモリ領域のメモリブロック２１−０が有するワード線ＷＬは６４本であり、コード格納用メモリ領域のメモリブロック２１−１が有するワード線ＷＬは５１２本である。すなわち、作業用メモリ領域のメモリブロック２１−０が有するワード線ＷＬの数は、コード格納用メモリ領域のメモリブロック２１−１が有するワード線ＷＬの数より小さい。そのため、１ビット線あたりのメモリセルの数は、作業用メモリ領域のメモリブロック２１−０では６４Ｃｅｌｌ／ＢＬになり、コード格納用メモリ領域のメモリブロック２１−１では５１２Ｃｅｌｌ／ＢＬになる。したがって、メモリ容量は、作業用メモリ領域のメモリブロック２１−０で８Ｋバイトになり、コード格納用メモリ領域のメモリブロック２１−１で６４Ｋバイトになる。

【0035】

回路２６のグローバルビット線選択回路は、アドレス生成回路１５から出力されたカラムアドレス信号ＣＡに基づいて、グローバルビット線ＧＢＬとメインビット線ＭＢＬとを接続する。回路２６のデータラッチは、予め書き込むデータが設定されるラッチである。回路２７のリードアンプは、メインビット線ＭＢＬ、グローバルビット線ＧＢＬ、及びビット線ＢＬを介して接続されたメモリセルトランジスタに流れる電流に従ってメモリセルのデータを読み出して出力データＤＯとして出力する。また、回路２６のライトアンプは、入力データＤＩに基づいてグローバルビット線ＧＢＬに電圧を出力する。

【0036】

図２に示したメモリコア部１１において、各動作時の電圧設定は、図２０に示した例と同様である。ただし、本実施形態では、動作モードが書き込み動作であり、作業用メモリ領域のメモリブロック２１−０が選択されたときには、ソース線ＳＲＣ０には高いソース電圧（例えば、２．４Ｖ）を供給する。また、動作モードが書き込み動作であり、作業用メモリ領域のメモリブロック２１−０が選択されていないときには、ソース線ＳＲＣ０には通常のソース電圧（例えば、１．８Ｖ）を供給する。

【0037】

図４は、本実施形態におけるソース線制御回路の構成例を示す図である。図４において、ブロック選択信号ＢＡ＜０＞、及び制御信号ＰＲＯＧＢ、ＳＳＷＢは、メモリ制御信号ＭＣＴＬに含まれる信号である。ブロック選択信号ＢＡ＜０＞は、作業用メモリ領域のメモリブロック２１−０が選択される場合にローレベルとされ、コード格納用メモリ領域のメモリブロック２１−１が選択される場合にハイレベルとされる。また、制御信号ＰＲＯＧＢは、動作モードが書き込み動作であるときにローレベルとされ、制御信号ＳＳＷＢは、ソース線ＳＲＣ０、ＳＲＣ１をともに電源線ＶＳＢに接続するときにハイレベルとされる。

【0038】

作業用メモリ領域のメモリブロック２１−０が有するソース線制御回路２５−０は、否定論理和演算回路（ＮＯＲ回路）３１、インバータ３２、３３、及びトランスファゲート３４、３５を有する。ＮＯＲ回路３１は、ブロック選択信号ＢＡ＜０＞及び制御信号ＳＳＷＢが入力され、その演算結果を信号ＢＡＢ＜０＞として出力する。インバータ３２は、信号ＢＡＢ＜０＞が入力され、その出力がインバータ３３に出力される。インバータ３２、３３の出力によって、トランスファゲート３４、３５が制御され、ソース線ＳＲＣ０に電源線ＶＳＴ又はＶＳＢが接続される。

【0039】

また、コード格納用メモリ領域のメモリブロック２１−１が有するソース線制御回路２５−１は、ＮＯＲ回路３６、インバータ３７、３９、否定論理積演算回路（ＮＡＮＤ回路）３８、及びトランスファゲート４０、４１を有する。ＮＯＲ回路３６は、インバータ３７を介してブロック選択信号ＢＡ＜０＞が入力されるとともに、制御信号ＳＳＷＢが入力され、その演算結果を信号ＢＡＴ＜０＞として出力する。また、ＮＡＮＤ回路３８は、信号ＢＡＴ＜０＞及び制御信号ＰＲＯＧＢが入力され、その演算結果を出力する。インバータ３９は、ＮＡＮＤ回路３８の出力が入力される。ＮＡＮＤ回路３８及びインバータ３９の出力によって、トランスファゲート４０、４１が制御され、ソース線ＳＲＣ１に電源線ＶＳＴ又はＶＳＢが接続される。

【0040】

動作モードが書き込み動作であるとき、内部電圧生成回路１３により、電源線ＶＳＴの電圧が、電源線ＶＳＢの電圧より高く設定される。例えば、電源線ＶＳＴの電圧が２．４Ｖに設定され、電源線ＶＳＢの電圧が１．８Ｖに設定される。動作モードが書き込み動作であって、作業用メモリ領域のメモリブロック２１−０が選択される場合、ブロック選択信号ＢＡ＜０＞、及び制御信号ＰＲＯＧＢ、ＳＳＷＢがすべてローレベルとされる。このとき、信号ＢＡＢ＜０＞はハイレベルであるので、ソース線ＳＲＣ０は電源線ＶＳＴに接続される。一方、信号ＢＡＴ＜０＞はローレベルであるので、ＮＡＮＤ回路３８の出力がハイレベルとなる。したがって、ソース線ＳＲＣ１は電源線ＶＳＢに接続される。

【0041】

また、動作モードが書き込み動作であって、コード格納用メモリ領域のメモリブロック２１−１が選択される場合、ブロック選択信号ＢＡ＜０＞がハイレベルとされ、制御信号ＰＲＯＧＢ、ＳＳＷＢがローレベルとされる。このとき、信号ＢＡＢ＜０＞はローレベルであるので、ソース線ＳＲＣ０は電源線ＶＳＢに接続される。一方、信号ＢＡＴ＜０＞はハイレベルであるが制御信号ＰＲＯＧＢがローレベルであるので、ＮＡＮＤ回路３８の出力がハイレベルとなる。したがって、ソース線ＳＲＣ１は電源線ＶＳＢに接続される。

【0042】

また、動作モードが読み出し動作であるときには、制御信号ＰＲＯＧＢ、ＳＳＷＢがハイレベルとされ、ソース線ＳＲＣ０、ＳＲＣ１は電源線ＶＳＢに接続される。また、動作モードが消去動作であるときには、制御信号ＰＲＯＧＢがハイレベルとされ、制御信号ＳＳＷＢがローレベルとされることで、選択されたメモリブロックのソース線が電源線ＶＳＴに接続され、非選択のメモリブロックのソース線が電源線ＶＳＢに接続される。なお、動作モードが消去動作であるときには、電源線ＶＳＴの電圧は例えば９Ｖに設定され、電源線ＶＳＢの電圧は例えば１．８Ｖに設定される。

【0043】

このようにして、ソース線制御回路２５−０、２５−１は、ソース線ＳＲＣ０、ＳＲＣ１と電源ＶＳＴ、ＶＳＢとの接続状態を制御し、図５に示すようにソース線電圧を制御する。なお、図４に示したソース線制御回路２５−０、２５−１において、入力信号と論理素子のハイレベルの出力電圧及びＰチャネルトランジスタのバックバイアスは、電源線ＶＳＴ、ＶＳＢの電圧よりも高く設定する。

【0044】

図６は、本実施形態におけるビットライン選択を説明するための図である。本実施形態においては、作業用メモリ領域のメモリブロック２１−０での書き込みは一括して１６ビットの書き込みを行い、コード格納用メモリ領域のメモリブロック２１−１での書き込みは一括して５１２ビットの書き込みを行うものとする。

【0045】

図６に示すように、ラッチ制御信号ＬＣＴＬ１により制御されるコード格納用メモリ領域用のデータラッチ５５が、グローバルビット線ＧＢＬ毎に一つ接続される。また、ラッチ制御信号ＬＣＴＬ２により制御される作業用メモリ領域用のデータラッチ５４が、メインビット線ＭＢＬ毎に一つ接続される。

【0046】

作業用メモリ領域のメモリブロック２１−０への書き込み時には、ビット線選択回路５１及びグローバルビット線選択回路５２が、カラムアドレス信号ＣＡに従って、１０２４本のビット線ＢＬの中から１６本を選択してメインビット線ＭＢＬに接続する。そして、予めデータが書き込まれたデータラッチ５４から書き込みが行われる。

【0047】

一方、コード格納用メモリ領域のメモリブロック２１−１への書き込み時には、ビット線選択回路５１が、カラムアドレス信号ＣＡに従って、１０２４本のビット線ＢＬの中から５１２本を選択してグローバルビット線ＧＢＬに接続する。また、このとき制御信号ＧＢＬＯＦＦＴがハイレベルとされ、グローバルビット線選択回路５２が、グローバルビット線ＧＢＬとメインビット線ＭＢＬとを非接続状態にする。そして、予めデータが書き込まれたデータラッチ５５から書き込みが行われる。

【0048】

なお、ラッチ書き込み部５３は、ラッチＷＲＩＴＥモード時には、入力データＤＩ及び出力データＤＯを基に、メインビット線ＭＢＬを駆動してデータラッチ５４、５５に書き込み、ラッチＲＥＡＤモード時には、データラッチ５４、５５の状態を読み出す。ラッチＷＲＩＴＥモード時及びラッチＲＥＡＤモード時には、制御信号ＢＬＯＦＦＴがハイレベルとされ、ビット線選択回路５１が、ビット線ＢＬとグローバルビット線ＧＢＬとを非接続状態にする。また、コード格納用メモリ領域のメモリブロック２１−１への書き込みの場合には、制御信号ＧＢＬＯＦＦＴがハイレベルとされ、グローバルビット線選択回路５２が、グローバルビット線ＧＢＬとメインビット線ＭＢＬとを非接続状態にする。一方、作業用メモリ領域のメモリブロック２１−０への書き込みの場合には、グローバルビット線選択回路５２が、カラムアドレス信号ＣＡに従って、グローバルビット線ＧＢＬとメインビット線ＭＢＬの選択を行う。

【0049】

図７は、本実施形態におけるビット線選択回路５１の構成例を示す図である。図７において、制御信号ＢＬＯＦＦＴ、ＦＬＴは、メモリ制御信号ＭＣＴＬに含まれる信号である。制御信号ＢＬＯＦＦＴは、ビット線ＢＬとグローバルビット線ＧＢＬとを非接続状態とする場合にハイレベルとされ、制御信号ＦＬＴは、非選択のビット線をフローティング状態にする場合にハイレベルとされる。

【0050】

ビット線選択回路５１は、カラムアドレス信号ＣＡ＜０＞に従って、ビット線ＢＬをグローバルビット線ＧＢＬに接続する。ビット線選択回路５１は、カラムアドレス信号ＣＡ＜０＞に従って、２本のビット線ＢＬ（２ｉ）、ＢＬ（２ｉ＋１）（ｉは添え字であり、ｉ＝０〜２５５の整数）のいずれかを１本のグローバルビット線ＧＢＬｉに接続する。図７には、２本のビット線ＢＬ０、ＢＬ１のいずれかを１本のグローバルビット線ＧＢＬ０に接続し、２本のビット線ＢＬ２、ＢＬ３のいずれかを１本のグローバルビット線ＧＢＬ１に接続する構成を図示しているが、他のビット線及びグローバルビット線についても同様に構成される。

【0051】

制御信号ＢＬＯＦＦＴ、ＦＬＴがともにローレベルであり、カラムアドレス信号ＣＡ＜０＞がローレベルであるときには、ＮＯＲ回路６１、６４の出力がハイレベルとなり、ＮＯＲ回路６２、６３の出力がローレベルとなる。すなわち、信号ＳＹＴ０、ＳＹＢ１がハイレベルとなり、信号ＳＹＴ１、ＳＹＢ０がローレベルとなる。したがって、ビット線ＢＬ０が選択されてグローバルビット線ＧＢＬ０に接続されるとともに、ビット線ＢＬ２が選択されてグローバルビット線ＧＢＬ１に接続され、非選択のビット線ＢＬ１、ＢＬ３が電源線Ｖ２４に接続される。つまり、ビット線ＢＬ（２ｉ）が選択されてグローバルビット線ＧＢＬｉに接続され、非選択のビット線ＢＬ（２ｉ＋１）が電源線Ｖ２４に接続される。

【0052】

また、制御信号ＢＬＯＦＦＴ、ＦＬＴがともにローレベルであり、カラムアドレス信号ＣＡ＜０＞がハイレベルであるときには、ＮＯＲ回路６２、６３の出力がハイレベルとなり、ＮＯＲ回路６１、６４の出力がローレベルとなる。すなわち、信号ＳＹＴ１、ＳＹＢ０がハイレベルとなり、信号ＳＹＴ０、ＳＹＢ１がローレベルとなる。したがって、ビット線ＢＬ１が選択されてグローバルビット線ＧＢＬ０に接続されるとともに、ビット線ＢＬ３が選択されてグローバルビット線ＧＢＬ１に接続され、非選択のビット線ＢＬ０、ＢＬ２が電源線Ｖ２４に接続される。つまり、ビット線ＢＬ（２ｉ＋１）が選択されてグローバルビット線ＧＢＬｉに接続され、非選択のビット線ＢＬ（２ｉ）が電源線Ｖ２４に接続される。

【0053】

また、制御信号ＢＬＯＦＦＴがハイレベルであるときには、ＮＯＲ回路６１、６３の出力がローレベルとなる。すなわち、信号ＳＹＴ０、ＳＹＴ１がともにローレベルとなりビット線ＢＬとグローバルビット線ＧＢＬを接続しない。さらに、制御信号ＦＬＴがローレベルのとき、ＮＯＲ回路６２、６４の出力がハイレベルとなる。すなわち、信号ＳＹＢ０、ＳＹＢ１がともにハイレベルとなり非選択のビット線ＢＬが電源線Ｖ２４に接続される。これにより、書き込み動作時の非選択のビット線ＢＬの電圧を設定する。また、制御信号ＦＬＴがハイレベルの場合には、非選択のビット線は電源線Ｖ２４に接続されずハイインピーダンス（ＨｉＺ）状態になる。読み出し動作時及び消去動作時にはこの状態に設定される。

【0054】

図８は、本実施形態におけるグローバルビット線選択回路５２の構成例を示す図である。図８において、制御信号ＧＢＬＯＦＦＴ、ＦＬＴは、メモリ制御信号ＭＣＴＬに含まれる信号である。制御信号ＧＢＬＯＦＦＴは、グローバルビット線ＧＢＬとメインビット線ＭＢＬとを非接続状態とする場合にハイレベルとされ、制御信号ＦＬＴは、非選択のグローバルビット線をフローティング状態にする場合にハイレベルとされる。

【0055】

グローバルビット線選択回路５２は、カラムアドレス信号ＣＡ＜１：５＞に従って、グローバルビット線ＧＢＬをメインビット線ＭＢＬに接続する。グローバルビット線選択回路５２は、カラムアドレス信号ＣＡ＜１：５＞に従って、３２本のグローバルビット線ＧＢＬ（３２ｊ）〜ＧＢＬ（３２ｊ＋３１）（ｊは添え字であり、ｊ＝０〜１５の整数）のいずれかを１本のメインビット線ＭＢＬ＜ｊ＞に接続する。図８には、３２本のグローバルビット線ＧＢＬ０〜ＧＢＬ３２のいずれかを１本のメインビット線ＭＢＬ＜０＞に接続する構成を図示しているが、他のグローバルビット線及びメインビット線についても同様に構成される。

【0056】

信号生成回路７２は、カラムアドレス信号ＣＡ＜１：５＞、及び反転したカラムアドレス信号ＣＡＢ＜１：５＞が選択的に入力される。カラムアドレス信号ＣＡＢ＜１：５＞は、カラムアドレス信号ＣＡ＜１：５＞をインバータ７１により反転した信号である。制御信号ＧＢＬＯＦＦＴ、ＦＬＴがともにローレベルであるとき、メインビット線ＭＢＬ＜０＞に対して３２個ある信号生成回路７２のうち、カラムアドレス信号ＣＡ＜１：５＞に対応する１つの信号生成回路７２のＮＡＮＤ回路７３の出力がローレベルになり、その他の信号生成回路７２のＮＡＮＤ回路７３の出力がハイレベルになる。

【0057】

これにより、カラムアドレス信号ＣＡ＜１：５＞に対応する１つの信号生成回路７２では、ＮＯＲ回路７４の出力がハイレベルとなり、ＮＯＲ回路７５の出力がローレベルとなる。また、その他の信号生成回路７２では、ＮＯＲ回路７４の出力がローレベルとなり、ＮＯＲ回路７５の出力がハイレベルとなる。すなわち、３２本の信号ＳＧＴ＜０：３１＞のうち、カラムアドレス信号ＣＡ＜１：５＞に対応する１本の信号ＳＧＴがハイレベルとなり、他の信号ＳＧＴはローレベルとなる。また、３２本の信号ＳＧＢ＜０：３１＞のうち、カラムアドレス信号ＣＡ＜１：５＞に対応する１本の信号ＳＧＢがローレベルとなり、他の信号ＳＧＢはハイレベルとなる。したがって、カラムアドレス信号ＣＡ＜１：５＞に対応するグローバルビット線ＧＢＬが選択されてメインビット線ＭＢＬに接続され、非選択のグローバルビット線ＧＢＬが電源線Ｖ２４に接続される。

【0058】

また、制御信号ＧＢＬＯＦＦＴがハイレベルであるときには、ＮＯＲ回路７４の出力がローレベルとなる。すなわち、信号ＳＧＴ＜０：３１＞のすべてがローレベルとなりグローバルビット線ＧＢＬとメインビット線ＭＢＬを接続しない。また、制御信号ＦＬＴがハイレベルの場合には、カラムアドレス信号ＣＡ＜１：５＞に対応しない非選択のグローバルビット線は電源線Ｖ２４に接続されずハイインピーダンス（ＨｉＺ）状態になる。

【0059】

図９は、本実施形態におけるラッチ書き込み部５３の構成例を示す図である。図９において、制御信号ＴＲＮＷＴは、メモリ制御信号ＭＣＴＬに含まれる信号である。制御信号ＴＲＮＷＴは、データＤＩ及びＤＯを基にメインビット線ＭＢＬを駆動してデータラッチに書き込みを行うラッチＷＲＩＴＥモード時にハイレベルとされる。

【0060】

ラッチ書き込み部５３は、ＮＡＮＤ回路８１、８３、インバータ８２、８４、８５、ＮＯＲ回路８６、及びＮチャネルトランジスタ８７、８８を有する。ＮＡＮＤ回路８１は、データＤＯが入力されるともに、インバータ８２を介してデータＤＩが入力され、その演算結果を出力する。ＮＡＮＤ回路８３は、ＮＡＮＤ回路８１の出力及び制御信号ＴＲＮＷＴが入力され、その演算結果を出力する。ＮＡＮＤ回路８３の出力が、インバータ８４を介してＮチャネルトランジスタ８７のゲートに供給されている。また、ＮＯＲ回路８６は、インバータ８４を介してＮＡＮＤ回路８３の出力が入力されるともに、インバータ８５を介して制御信号ＴＲＮＷＴが入力され、その演算結果を出力する。ＮＯＲ回路８６の出力がＮチャネルトランジスタ８８のゲートに供給されている。メインビット線ＭＢＬが、Ｎチャネルトランジスタ８７を介して電圧ＶＣＣの電源線に接続され、Ｎチャネルトランジスタ８８を介して電圧ＶＳＳの電源線に接続される。

【0061】

ラッチＷＲＩＴＥモード時には、制御信号ＴＲＮＷＴがハイレベルとされる。データＤＩがハイレベルのとき、Ｎチャネルトランジスタ８７が導通状態となり、Ｎチャネルトランジスタ８８が非導通状態となって、メインビット線ＭＢＬはハイレベルになる。また、ＤＩがローレベルのとき、データＤＯがハイレベルであれば、Ｎチャネルトランジスタ８７が非導通状態となり、Ｎチャネルトランジスタ８８が導通状態となって、メインビット線ＭＢＬはローレベルになり、データＤＯがローレベルであればメインビット線ＭＢＬはハイレベルになる。ベリファイ後のデータＤＯの出力は、メモリセルの閾値電圧がベリファイレベルを超えていればローレベルになり、そうでなければハイレベルになる。

【0062】

図１０は、本実施形態におけるデータラッチの構成例を示す図である。データラッチは、インバータ９２、９３を有するラッチと、制御用のＮチャネルトランジスタ９１、９４、９５、９６、９７、９８を有する。図１０において、制御信号ＤＬＲＳＴＴ、ＤＬＣＯＮＴ、ＤＬＴＲＮＴは、メモリ制御信号ＭＣＴＬに含まれる信号であり、ＶＤＢＳＳは内部電圧生成回路１３から供給される電圧ＰＷＳである。入力信号、制御信号ＤＬＲＳＴＴ、ＤＬＣＯＮＴ、ＤＬＴＲＮＴは、電圧ＶＣＣ−電圧ＶＳＳ振幅であり、電圧ＶＤＢＳＳは、電圧Ｖ１８−電圧ＶＳＳ振幅である。

【0063】

制御信号ＤＬＲＳＴＴ、ＤＬＣＯＮＴ、ＤＬＴＲＮＴ及び電圧ＶＤＢＳＳは、図１１に示すように制御される。スタンバイ時又は作業用メモリ領域の選択時には、制御信号ＤＬＲＳＴＴ、ＤＬＣＯＮＴ、ＤＬＴＲＮＴはローレベルとされる。リセット時には、制御信号ＤＬＲＳＴＴがハイレベルになり、Ｎチャネルトランジスタ９１が導通状態とされ、ノードｎ２がローレベルになる。この状態は、フェイル（Ｆａｉｌ）状態を表す。

【0064】

ラッチにデータを書き込むラッチＷＲＩＴＥ時には、制御信号ＤＬＴＲＮＴがハイレベルになり、Ｎチャネルトランジスタ９７が導通状態とされる。このとき、グローバルビット線ＧＢＬがハイレベルであると、Ｎチャネルトランジスタ９８が導通状態とされ、ノードｎ１がローレベルになる。この状態は、パス（Ｐａｓｓ）状態を表す。ベリファイ後にデータＤＯがローレベルになるか、データＤＩをハイレベルにすると、ラッチはパス（Ｐａｓｓ）状態になる。

【0065】

ラッチの状態を読み出すラッチＲＥＡＤ時には、ビット線選択回路５１は全非選択になり、グローバルビット線選択回路５２は選択を行う。パス（Ｐａｓｓ）状態にあると、グローバルビット線ＧＢＬはハイレベルになり、フェイル（Ｆａｉｌ）状態にあるとグローバルビット線ＧＢＬはローレベルになる。また、データラッチのデータをメモリセルに書き込むプログラム時には、制御信号ＤＬＣＯＮＴがハイレベルとされ、インバータ９２、９３のラッチに保持されたデータに応じてグローバルビット線ＧＢＬが駆動される。

【0066】

図１２は、本実施形態における半導体記憶装置での書き込み動作の例を示す波形図である。図１２には、作業用メモリ領域のメモリブロック２１−０に対する書き込み動作の例を示している。図１２においては、説明を簡略化するため、ワード線ＷＬの数を４つとし、ワード線ＷＬ０及びビット線ＢＬ０に接続されたメモリセルに書き込みを行う例を示している。

【0067】

書き込み（プログラム）動作を行う動作モードにエントリすると、それと同時にアドレス生成回路１５は、ロウ及びカラムを指定する選択ワードアドレスを設定する。選択ワードアドレスとして作業用メモリ領域のメモリブロック２１−０のアドレスが指定されると、ソース線制御回路２５−０は、ソース線ＳＲＣ０に高いソース電圧ＶＳＴ（例えば２．４Ｖ）を供給する。このとき、コード格納用メモリ領域のメモリブロック２１−１のソース線制御回路２５−１は、ソース線ＳＲＣ１にソース電圧ＶＳＢ（例えば１．８Ｖ）を供給する。

【0068】

また、選択ワードアドレスが設定されると、ビット線選択回路５１及びグローバルビット線選択回路５２は、カラムアドレスＣＡに従って、選択信号ＳＹＴ０，ＳＧＴ０をハイレベルにする。これにより、選択されたメモリセルがライトアンプと接続される。また、ビット線選択回路５１及びグローバルビット線選択回路５２は、カラムアドレスＣＡに従って、選択信号ＳＹＢ１、ＳＧＢ１〜ＳＧＢ３２をハイレベルにすることで、非選択のビット線ＢＬをインヒビット電圧（Ｖ２４）に設定する。

【0069】

そして、制御信号ＰＬＳがローレベルになると、ライトアンプが、入力されたデータＤＩに従ってメインビット線ＭＢＬの電圧を設定する。書き込みを行うビットの場合には、入力データＤＩにローレベルを入力し、選択されたビット線ＢＬ０はＶＳＳ（例えば０Ｖ）になる。書き込みを行わないビットの場合には、入力データＤＩにハイレベルを入力し、選択されたビット線ＢＬ０はＶ２４（例えば２．４Ｖ）になる。

【0070】

また、制御信号ＰＬＳがローレベルに変化すると、ワード線選択回路２３−０が、ロウアドレスＲＡに従ってワード線ＷＬ０を選択し、選択したワード線ＷＬ０を書き込み動作時の９Ｖ程度の高い電圧（ＶＷＴ０）にする。また、ワード線選択回路２３−０は、非選択のワード線ＷＬ（ＷＬ１−３）を０Ｖ（ＶＷＢ０）にする。また、このとき、Ｎ型ウェルの電圧は、５Ｖ程度の書き込み動作時のＮｗｅｌｌ電圧（ＶＮＷ０）に設定される。以上のようにして、作業用メモリ領域のメモリブロック２１−０に対する書き込みが行われる。

【0071】

図１３は、本実施形態における半導体記憶装置での書き込み動作の他の例を示す波形図である。図１３には、コード格納用メモリ領域のメモリブロック２１−１に対する書き込み動作の例を示している。図１３においては、説明を簡略化するため、ワード線ＷＬの数を４つとし、ワード線ＷＬ０及びビット線ＢＬ０に接続されたメモリセルに書き込みを行う例を示している。

【0072】

書き込み（プログラム）動作を行う動作モードにエントリすると、それと同時にアドレス生成回路１５は、ロウ及びカラムを指定する選択ワードアドレスを設定する。選択ワードアドレスとしてコード格納用メモリ領域のメモリブロック２１−１のアドレスが指定されると、ソース線制御回路２５−０、２５−１は、ソース線ＳＲＣ０、ＳＲＣ１にソース電圧ＶＳＢ（例えば１．８Ｖ）を供給する。

【0073】

また、選択ワードアドレスが設定されると、ビット線選択回路５１は、カラムアドレスＣＡに従って、選択信号ＳＹＴ０をハイレベルにする。これにより、選択されたメモリセルがデータラッチ５５と接続される。また、ビット線選択回路５１は、カラムアドレスＣＡに従って、選択信号ＳＹＢ１をハイレベルにすることで、非選択のビット線ＢＬをインヒビット電圧（Ｖ２４）に設定する。

【0074】

そして、制御信号ＰＬＳがローレベルになると、データラッチ５５から出力されたデーに従ってグローバルビット線ＧＢＬの電圧が設定される。書き込みを行うビットの場合には、データにローレベルを入力し、選択されたビット線ＢＬ０はＶＳＳ（例えば０Ｖ）になる。書き込みを行わないビットの場合には、データにハイレベルを入力し、選択されたビット線ＢＬ０はＶ２４（例えば２．４Ｖ）になる。

【0075】

また、制御信号ＰＬＳがローレベルに変化すると、ワード線選択回路２３−１が、ロウアドレスＲＡに従ってワード線ＷＬ０を選択し、選択したワード線ＷＬ０を書き込み動作時の９Ｖ程度の高い電圧（ＶＷＴ０）にする。また、ワード線選択回路２３−１は、非選択のワード線ＷＬ（ＷＬ１−３）を０Ｖ（ＶＷＢ０）にする。また、このとき、Ｎ型ウェルの電圧は、５Ｖ程度の書き込み動作時のＮｗｅｌｌ電圧（ＶＮＷ０）に設定される。以上のようにして、コード格納用メモリ領域のメモリブロック２１−１に対する書き込みが行われる。

【0076】

図１４は、本実施形態における半導体記憶装置での読み出し動作の他の例を示す波形図である。図１４においては、説明を簡略化するため、読み出し動作が行われるメモリブロックのワード線ＷＬの数を４つとし、ワード線ＷＬ０及びビット線ＢＬ０に接続されたメモリセルからデータを読み出す例を示している。

【0077】

読み出し（リード）動作を行う動作モードにエントリすると、それと同時にアドレス生成回路１５は、ロウ及びカラムを指定する選択ワードアドレスを設定する。選択ワードアドレスが設定されると、ビット線選択回路５１及びグローバルビット線選択回路５２は、カラムアドレスＣＡに従って、選択信号ＳＹＴ０，ＳＧＴ０をハイレベルにする。また、ビット線選択回路５１及びグローバルビット線選択回路５２は、カラムアドレスＣＡに従って、それ以外の選択信号ＳＹＴ１、ＳＧＴ１、ＳＹＢ０−１、ＳＧＢ０−１をローレベルに保持する。メインビット線ＭＢＬは、制御信号ＰＬＳがハイレベルであるとき、ソース線と同じ電圧のＶ１８（例えば１．８Ｖ）に設定される。

【0078】

そして、制御信号ＰＬＳがローレベルに変化すると、ワード線選択回路２３が、ロウアドレスＲＡに従ってワード線ＷＬ０を選択し、選択したワード線ＷＬ０を負電位のリードレベル（ＶＷＴ０）にする。また、ワード線選択回路２３は、非選択のワード線ＷＬ（ＷＬ１−３）をソース線と同じ電圧（Ｖ１８）にする。選択されたワード線ＷＬ０の電圧がリードレベルになると、メモリセルの状態によって、メインビット線ＭＢＬの電圧が変化する。メモリセルが閾値電圧の高いプログラム状態（ｐｒ．）にある場合、メモリセルに電流が流れるので、メインビット線ＭＢＬはハイレベルになる。一方、メモリセルが閾値電圧の低いイレース状態（ｅｒ．）の場合、メモリセルに電流が流れないので、メインビット線ＭＢＬは、リードアンプの電流源によって電位が下がりローレベルになる。メインビット線ＭＢＬの状態を受けて、データ出力信号（ＤＯ）が変化する。

【0079】

図１５は、本実施形態における半導体記憶装置での消去動作の他の例を示す波形図である。図１５においては、説明を簡略化するため、消去動作が行われるメモリブロックのワード線ＷＬの数を４つとした例を示している。

【0080】

消去（イレース）動作を行う動作モードにエントリすると、それと同時にアドレス生成回路１５は、メモリブロックアドレスを設定する。消去動作においては、ビット線選択回路５１及びグローバルビット線選択回路５２は、すべての選択信号（ＳＹＴ０−１，ＳＧＴ０−１，ＳＹＢ０−１，ＳＧＢ０−１）をローレベルに保持する。また、制御信号ＦＬＴがハイレベルになって、選択されたメモリブロックのすべてのビット線は、グローバルビット線ＧＢＬ及び電源線Ｖ２４から切り離される。

【0081】

メモリブロックアドレスが設定されると、選択されたメモリブロックのすべてのワード線ＷＬ（ＷＬ０−３）は、電圧ＶＳＳに設定された後、制御信号ＰＬＳがローレベルに変化すると、消去動作時の−９Ｖ程度の負電圧（ＶＷＢ０）になる。また、制御信号ＰＬＳがローレベルに変化すると、選択されたメモリブロックのＮ型ウェル及びソース線には、消去動作時の９Ｖ程度の高い電圧（ＶＮＷ０）に設定される。このようにして、メモリブロックに対する消去動作が行われる。

【0082】

図１６は、本実施形態における半導体記憶装置での書き込み動作の具体例を示す波形図である。図１６は、ベリファイ、ラッチＷＲＩＴＥ、ラッチＲＥＡＤ、書き込み（プログラム）を行うときの動作波形を示している。また、その動作フローを図１７に示す。ここでは、作業用メモリ領域のメモリブロック２１−０に対して１ワードで書き込みを行い、コード格納用メモリ領域のメモリブロック２１−１に対して一括して３２ワードで書き込みを行うものとする。なお、図１６に示す動作波形において、各信号等の振幅は、ＶＤＢＳＳ以外、電圧ＶＣＣ−電圧ＶＳＳである。

【0083】

まず、書き込みを行う前にすべてのラッチをリセットするためのラッチリセット動作を行う（Ｓ１０１）。ラッチリセット動作では、制御信号ＤＬＲＳＴＴをハイレベルにして、各ラッチをリセットする。

【0084】

次に、プログラムベリファイ動作を行う（Ｓ１０２）。プログラムベリファイ動作に入ると、ロウアドレス及びカラムアドレスが入力される。そして、制御信号ＰＬＳがローレベルに変化すると、読み出し動作時と同様にして、ＲＥＡＤモード時と同様にしてロウアドレスに従ってワード線ＷＬが選択され、選択されたメモリセルからデータが読み出される。ここで、選択されたワード線ＷＬの電圧は、プログラムベリファイレベルに設定される。また、後述するように作業用メモリ領域とコード格納用メモリ領域とで、プログラムベリファイレベルを異ならせる場合には、この電圧を対象のメモリブロックに応じて変える。そして、制御信号ＤＳＥＴＸをローレベルにして、ベリファイした結果をラッチする。出力データＤＯ０−１５には、結果が出力される。

【0085】

次に、同じアドレスのまま、ラッチＷＲＩＴＥ（ＬＡＴＷ）モードにエントリして、ラッチＷＲＩＴＥ動作を行う（Ｓ１０３）。そのとき、入力データをＤＩに設定する。また、制御信号ＢＬＯＦＦＴをハイレベルにして、ビット線ＢＬとグローバルビット線ＧＢＬとを非接続状態にする。そして、制御信号ＰＬＳがローレベルに変化すると、制御信号ＴＲＮＷＴがハイレベルになるとともに、対象のラッチ制御信号ＤＬＴＲＮＴがハイレベルになり、ラッチにデータＤＩ及びＤＯを反映したデータが書き込まれる。対象でないラッチ制御信号はローレベルにする。

【0086】

ここで、コード格納用メモリ領域を対象としている場合には、カラムアドレスＣＡ０を固定して、一括で書き込みを行うワードのカラムアドレスを順次変えて、プログラムベリファイ動作及びラッチＷＲＩＴＥ動作を繰り返す。これを一括で書き込みを行うすべてのワードに対して行うことで、一括で書き込みを行うワードのデータがラッチに書き込まれる（Ｓ１０４、Ｓ１０５）。

【0087】

前述のようにしてデータをラッチに書き込んだ後、ラッチＲＥＡＤ（ＬＡＴＲ）モードにエントリして、ラッチＲＥＡＤ動作を行う（Ｓ１０６）。ラッチＲＥＡＤ動作では、ラッチのデータを読み出す。このとき、電圧ＶＤＢＳＳはＶ１８に設定される。また、制御信号ＢＬＯＦＦＴをハイレベルにして、ビット線ＢＬとグローバルビット線ＧＢＬとを非接続状態にする。そして、制御信号ＰＬＳがローレベルに変化すると、対象のラッチ制御信号ＤＬＣＯＮＴがハイレベルになり、メインビット線ＭＢＬにラッチのデータが出力される。対象でないラッチ制御信号はローレベルにする。メインビット線ＭＢＬの状態により、リードアンプがラッチのデータを出力することで、書き込む対象のワードがパス（Ｐａｓｓ）状態であるか否かを確認する（Ｓ１０７）。書き込む対象のワードがパス（Ｐａｓｓ）状態であれば、書き込みを終了する。

【0088】

なお、コード格納用メモリ領域を対象としている場合には、ラッチＲＥＡＤ動作及びワードのパス判定を、一括で書き込みを行うすべてのワードに対して行い、すべてのワードについてパス状態であるか否かを確認する。そして、一括で書き込みを行うすべてのワードがパス状態であれば、書き込みを終了する（Ｓ１０８、Ｓ１０９）。

【0089】

書き込む対象のワードがパス状態でない場合には、ラッチからの書き込みを行うために、プログラムモードにエントリしてプログラム動作を行う（Ｓ１１０）。プログラム動作において、カラムアドレスＣＡはベリファイを行ったカラムアドレスＣＡ０と同じに設定する。このとき、電圧ＶＤＢＳＳはＶ１８に設定される。制御信号ＢＬＯＦＦＴをローレベルにして、ビット線ＢＬを選択し、選択したビット線ＢＬとグローバルビット線ＧＢＬを接続する。ここで、作業用メモリ領域を対象としている場合には、制御信号ＧＢＬＯＦＦＴをローレベルにして、グローバルビット線ＧＢＬを選択し、選択したグローバルビット線ＧＢＬとメインビット線ＭＢＬを接続する。一方、コード格納用メモリ領域を対象としている場合には、制御信号ＧＢＬＯＦＦＴをハイレベルにして、グローバルビット線ＧＢＬとメインビット線ＭＢＬを非接続状態にする。そして、制御信号ＰＬＳがローレベルに変化すると、対象のラッチ制御信号ＤＬＣＯＮＴがハイレベルになり、ビット線ＢＬにラッチのデータが出力される。対象でないラッチ制御信号はローレベルにする。ラッチがフェイル（Ｆａｉｌ）状態にある場合には、選択されたビット線ＢＬがローレベルになり、書き込みが行われる。その後、再びプログラムベリファイ動作に戻り、対象のワードがパス状態になるまで、前述した動作を繰り返すことで、所望のデータが書き込まれる。

【0090】

なお、本実施形態では、書き込み動作時に作業用メモリ領域のメモリブロックに高いソース電圧を供給することで、メモリセルのソースからビット線へのリーク電流が発生する。このリーク電流の増加を抑制するために、さらに作業用メモリ領域のメモリブロックにおいてはメモリセルのプログラムベリファイレベルを下げるようにして、プログラム状態であるメモリセルにおけるリーク量を低減するようにしても良い。メモリセルのプログラムベリファイレベルを下げると、読み出し動作時にメモリセルに流れる電流が減少し、読み出し速度が遅くなることが考えられるが、作業用メモリ領域は、読み出し速度が遅くとも良いので、プログラムベリファイレベルを下げることが可能である。

【0091】

また、高いソース電圧を供給することにより発生するメモリセルのソースからビット線へのリーク電流の増加を抑制するために、書き込み動作時における非選択のワード線ＷＬの電圧を上げるようにしても良い。書き込み動作時における非選択のワード線ＷＬの電圧を上げると、ドレイン・ディスターブに対する耐性が悪化し、例えば図２３に示す実線ＶＬ２１から破線ＶＬ２２に閾値電圧が変化し、閾値電圧が高くなり始めるまでの時間が短くなる。しかし、作業用メモリ領域は、１ビット線あたりのメモリセル数（Ｃｅｌｌ／ＢＬ）が少ないため、ドレイン・ディスターブを受ける時間が短いので、書き込み動作時における非選択のワード線ＷＬの電圧を上げることが可能である。

【0092】

図１８は、本実施形態における半導体記憶装置を内蔵したマイクロコントローラの例を示す図である。マイクロコントローラ１００は、ＣＰＵ（Central Processing Unit）１０１、ＲＡＭ（Random Access Memory）１０３、ＲＯＭ（Read Only Memory）１０５、周辺ＩＯ（Input Output）制御回路１０６、及び周辺ＩＯポート１０７を有する。ＣＰＵ１０１及び周辺ＩＯ制御回路１０６が内部バスＢＵＳに接続されているとともに、ＲＡＭ１０３及びＲＯＭ１０５がＲＡＭインタフェース１０２及びＲＯＭインタフェース１０４を介して内部バスＢＵＳに接続されている。ＣＰＵ１０１が、ＲＯＭ１０５等に格納されているプログラム（コード）を読み出して実行することにより、マイクロコントローラ１００内の各機能部が制御され所望の処理動作を行う。本実施形態における半導体記憶装置は、例えば図１８に示したＲＯＭ１０５として使用される。なお、図１８に示した例に限定されず、本実施形態における半導体記憶装置が単体のチップとして使用するようにしても良い。

【0093】

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
本発明の諸態様を付記として以下に示す。

【0094】

（付記１）
ビット線とワード線とソース線に接続された複数のメモリセルを有する半導体記憶装置であって、
Ｍ個（Ｍは２以上の整数）の前記メモリセルが接続された第１のビット線を複数有する第１のブロックと、
Ｎ個（Ｎは、Ｍ＞Ｎを満たす２以上の整数）の前記メモリセルが接続された第２のビット線を複数有する第２のブロックと、
前記第１のブロックの書き込みではＰ個（Ｐは２以上の整数）の前記メモリセルを選択し一括して書き込みを行い、前記第２のブロックの書き込みではＱ個（Ｑは、Ｐ＞Ｑを満たす２以上の整数）の前記メモリセルを選択し一括して書き込みを行う書き込み回路と、
前記第１のブロックの書き込みでは前記第１のブロックの前記ソース線に第１の電圧を供給し、前記第２のブロックの書き込みでは前記第２のブロックの前記ソース線に前記第１の電圧とは異なる第２の電圧を供給するソース線制御回路とを備えることを特徴とする半導体記憶装置。
（付記２）
前記第２の電圧は、前記第１の電圧よりも高い電圧であることを特徴とする付記１記載の半導体記憶装置。
（付記３）
前記第１のブロックの複数の前記メモリセルは第１のソース線に共通に接続され、前記第２のブロックの複数の前記メモリセルは第２のソース線に共通に接続されることを特徴とする付記２記載の半導体記憶装置。
（付記４）
前記メモリセルは、電気的に書き換え可能な不揮発性のメモリセルであることを特徴とする付記２記載の半導体記憶装置。
（付記５）
前記第１のブロックの複数の前記メモリセルは第１のウェル内に配置され、前記第２のブロックの複数の前記メモリセルは第２のウェル内に配置され、前記ブロック毎に一括して消去を行うことを特徴とする付記３記載の半導体記憶装置。
（付記６）
前記メモリセルは、Ｐチャネル型のトランジスタを用いたメモリセルであることを特徴とする付記４記載の半導体記憶装置。
（付記７）
前記第１のブロックは制御用のコードを保存するコード格納用メモリ領域であり、前記第２のブロックは作業用のデータを保存する作業用メモリ領域であることを特徴とする付記１記載の半導体記憶装置。
（付記８）
前記第１のブロックの書き込みでは前記第１のブロックの書き込み時に選択されない前記ワード線を第３の電圧に設定し、前記第２のブロックの書き込みでは前記第２のブロックの書き込み時に選択されないワード線を前記第３の電圧より高い第４の電圧に設定することを特徴とする付記２記載の半導体記憶装置。
（付記９）
前記第２のブロックの前記メモリセルのプログラムベリファイレベルが、前記第１のブロックの前記メモリセルのプログラムベリファイレベルより低いことを特徴とする付記２記載の半導体記憶装置。

【符号の説明】

【0095】

１１ メモリコア部
１２ コマンド生成回路
１３ 内部電圧生成回路
１４ メモリコア制御回路
１５ アドレス生成回路
１６ データ入出力回路
２１−０ メモリブロック（作業用メモリ領域）
２１−１ メモリブロック（コード格納用メモリ領域）
２２ メモリセルアレイ
２３ ワード線選択回路
２４ ビット線選択回路
２５ ソース線制御回路
２６ グローバルビット線選択回路・データラッチ
２７ リードアンプ・ライトアンプ・ラッチ書き込み部

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】