特許 6102486 複合電源管理装置及び通信装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6102486

(24)【登録日】2017年3月10日

(45)【発行日】2017年3月29日

(54)【発明の名称】複合電源管理装置及び通信装置

(51)【国際特許分類】

   H02M 3/155 20060101AFI20170316BHJP

【ＦＩ】

   H02M3/155 Y

   H02M3/155 W

【請求項の数】8

【全頁数】33

(21)【出願番号】特願2013-100005(P2013-100005)

(22)【出願日】2013年5月10日

(65)【公開番号】特開2014-220958(P2014-220958A)

(43)【公開日】2014年11月20日

【審査請求日】2016年2月12日

(73)【特許権者】

【識別番号】000003067

【氏名又は名称】ＴＤＫ株式会社

(74)【代理人】

【識別番号】100115738

【弁理士】

【氏名又は名称】鷲頭 光宏

(74)【代理人】

【識別番号】100121681

【弁理士】

【氏名又は名称】緒方 和文

(74)【代理人】

【識別番号】100130982

【弁理士】

【氏名又は名称】黒瀬 泰之

(74)【代理人】

【識別番号】100127199

【弁理士】

【氏名又は名称】三谷 拓也

(72)【発明者】

【氏名】阿部 敏之

(72)【発明者】

【氏名】千葉 博典

(72)【発明者】

【氏名】公文 幹宏

(72)【発明者】

【氏名】辻 裕史

【審査官】 栗栖 正和

(56)【参考文献】

【文献】 特開２０１３−０４６５０９（ＪＰ，Ａ）

【文献】 特開２００４−０６４９９４（ＪＰ，Ａ）

【文献】 特許第４９５３０３４（ＪＰ，Ｂ２）

【文献】 特開２００８−２７１６６４（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０２Ｍ ３／００−３／４４

(57)【特許請求の範囲】

【請求項1】

それぞれ、外部電源が供給される第１のノードと、負荷に接続される第２のノードと、グランド電位が供給されるグランド端子とを有する複数の非絶縁型ＤＣ／ＤＣコンバータと、
前記複数の非絶縁型ＤＣ／ＤＣコンバータに共通に接続される共通基準線とを備える複合電源管理装置であって、
前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ、
前記第１のノードと前記第２のノードの間に直列に接続された第１のスイッチ素子及びインダクタと、
一方端部が前記第１のスイッチ素子と前記インダクタの接続点である第３のノードに接続され、他方端部が対応する前記グランド端子に接続された第２のスイッチ素子と、
前記第２のスイッチ素子の前記他方端部である第４のノードの電圧に基づき、前記第１及び第２のスイッチ素子のオンオフ状態を排他的に制御する出力電圧調整回路とを有し、
前記共通基準線は、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記第２のスイッチ素子と前記グランド端子とを接続する配線に設けられる第５のノードに接続され、
前記複合電源管理装置は、
第１乃至第３の配線層、前記第１の配線層と前記第２の配線層の間に位置する第１の樹脂層、前記第２の配線層と前記第３の配線層の間に位置する第２の樹脂層、前記第１の樹脂層を貫通して前記第１及び第２の配線層を相互に接続する第１のビア導体、前記第２の樹脂層を貫通して前記第２及び第３の配線層を相互に接続する第２のビア導体、及び、前記第２の樹脂層に設けられるＩＣ用ビア導体を有する多層基板と、
前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記第１及び第２のスイッチ素子並びに前記出力電圧調整回路が集積され、かつ前記第２の樹脂層に埋め込まれた半導体電子部品とをさらに備え、
前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記グランド端子は、前記第１の配線層に形成されるとともに、前記第１及び第２のビア導体を介して前記第２及び第３の配線層に接続され、
前記半導体電子部品は、前記ＩＣ用ビア導体を介して、対応する前記グランド端子に接続される前記第２の配線層内の配線に接続され、
前記共通基準線は、前記第３の配線層に設けられ、
前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記グランド端子は、前記第３の配線層内の前記共通基準線である配線に接続される
ことを特徴とする複合電源管理装置。

【請求項2】

前記多層基板は、第４の配線層、前記第３の配線層と前記第４の配線層の間に位置する第３の樹脂層、及び、前記第３の樹脂層を貫通して前記第３及び第４の配線層を相互に接続する第３のビア導体をさらに有し、
前記インダクタは、前記第４の配線層に接続するチップ部品である
ことを特徴とする請求項１に記載の複合電源管理装置。

【請求項3】

前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ、
前記第１のノードと前記共通基準線との間に接続される第１のキャパシタと、
前記第２のノードと前記共通基準線との間に接続される第２のキャパシタとをさらに有し、
前記第１及び第２のキャパシタはそれぞれ、前記第４の配線層に接続するチップ部品である
ことを特徴とする請求項２に記載の複合電源管理装置。

【請求項4】

それぞれ、外部電源が供給される第１のノードと、負荷に接続される第２のノードと、グランド電位が供給されるグランド端子とを有する複数の非絶縁型ＤＣ／ＤＣコンバータと、
前記複数の非絶縁型ＤＣ／ＤＣコンバータに共通に接続される共通基準線とを備える複合電源管理装置であって、
前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ、
前記第１のノードと前記第２のノードの間に直列に接続された第１のスイッチ素子及びインダクタと、
一方端部が前記第１のスイッチ素子と前記インダクタの接続点である第３のノードに接続され、他方端部が対応する前記グランド端子に接続された第２のスイッチ素子と、
前記第２のスイッチ素子の前記他方端部である第４のノードの電圧に基づき、前記第１及び第２のスイッチ素子のオンオフ状態を排他的に制御する出力電圧調整回路とを有し、
前記共通基準線は、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記第２のスイッチ素子と前記グランド端子とを接続する配線に設けられる第５のノードに接続され、
前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれにおける、前記共通基準線がないとした場合の前記第４のノードの電圧である第１の電圧が、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの該第１の電圧の合計値に占める割合を第１の割合とし、
前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれにおける、前記第５のノードと前記共通基準線の間の配線抵抗である第１の抵抗の値が、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの該第１の抵抗の値の合計値に占める割合を第２の割合とすると、
前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれにおける前記第１の抵抗の値は、当該非絶縁型ＤＣ／ＤＣコンバータにおける前記第１及び第２の割合が反比例の関係となるように決定される
ことを特徴とする複合電源管理装置。

【請求項5】

それぞれ、外部電源が供給される第１のノードと、負荷に接続される第２のノードと、グランド電位が供給されるグランド端子とを有する複数の非絶縁型ＤＣ／ＤＣコンバータと、
前記複数の非絶縁型ＤＣ／ＤＣコンバータに共通に接続される共通基準線とを備える複合電源管理装置であって、
前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ、
前記第１のノードと前記第２のノードの間に直列に接続された第１のスイッチ素子及びインダクタと、
一方端部が前記第１のスイッチ素子と前記インダクタの接続点である第３のノードに接続され、他方端部が対応する前記グランド端子に接続された第２のスイッチ素子と、
前記第２のスイッチ素子の前記他方端部である第４のノードの電圧に基づき、前記第１及び第２のスイッチ素子のオンオフ状態を排他的に制御する出力電圧調整回路とを有し、
前記共通基準線は、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記第２のスイッチ素子と前記グランド端子とを接続する配線に設けられる第５のノードに接続され、
前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ、前記第４のノードと前記第５のノードの間を流れる電流の量を測定する電流センサを有し、
前記複合電源管理装置は、
前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記出力電圧調整回路の伝達関数を補正する伝達関数補正手段と、
前記伝達関数の補正情報を前記複数の非絶縁型ＤＣ／ＤＣコンバータごとに記憶する記憶手段とをさらに備え、
前記伝達関数補正手段は、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記電流センサの測定結果と、前記記憶手段に記憶される前記補正情報とに基づき、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記出力電圧調整回路の前記伝達関数を補正する
ことを特徴とする複合電源管理装置。

【請求項6】

前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ降圧ＤＣ／ＤＣコンバータであり、
前記第１のスイッチ素子は、前記インダクタに比べて電気的に前記第１のノード寄りの位置に配置される
ことを特徴とする請求項１乃至５のいずれか一項に記載の複合電源管理装置。

【請求項7】

前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ昇圧ＤＣ／ＤＣコンバータであり、
前記第１のスイッチ素子は、前記インダクタに比べて電気的に前記第２のノード寄りの位置に配置される
ことを特徴とする請求項１乃至５のいずれか一項に記載の複合電源管理装置。

【請求項8】

請求項１乃至７のいずれか一項に記載された複合電源管理装置を備えることを特徴とする通信装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複合電源管理装置及び通信装置に関し、特に、１つの電子部品内蔵基板内に複数の非絶縁型降圧（又は昇圧）ＤＣ／ＤＣコンバータが集積された構造を有する複合電源管理装置及びそのような複合電源管理装置を備える通信装置に関する。

【背景技術】

【0002】

近年急速に普及しているスマートフォンなどの通信装置では、外部から供給される電源電圧を降圧又は昇圧して内部のプロセッサに供給するために、非絶縁型のＤＣ／ＤＣコンバータが用いられる。非絶縁型のＤＣ／ＤＣコンバータは、トランジスタのスイッチングにより電圧を変換するもので、変圧器を用いないため小型化に適している。近年では、このような非絶縁型のＤＣ／ＤＣコンバータを内蔵した電子部品内蔵基板も用いられるようになっており、特許文献１には、降圧ＤＣ／ＤＣコンバータを内蔵した電子部品内蔵基板の例が開示されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第４９５３０３４号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

ところで、最近のスマートフォンなどの通信装置には、ベースバンドプロセッサやアプリケーションプロセッサなど、互いに異なる電源電圧を必要とする複数の部品を内蔵するものがある。この場合、単一の電源電圧から複数の電源電圧を生成する仕組みが必要であり、その具体的な例として近年、複数の非絶縁型ＤＣ／ＤＣコンバータを１つの電子部品内蔵基板に集積した構造を有する複合電源管理装置が検討されている。

【0005】

しかしながら、１つの電子部品内蔵基板に複数の非絶縁型ＤＣ／ＤＣコンバータを集積する場合、１つの非絶縁型ＤＣ／ＤＣコンバータのみを組み込む場合に比べて降圧動作や昇圧動作の誤差が大きくなってしまうので、改善が必要とされている。以下、この点について詳しく説明する。

【0006】

図６（ａ）（ｂ）はそれぞれ、本発明の背景技術による非絶縁型の降圧ＤＣ／ＤＣコンバータ１００、本発明の背景技術による非絶縁型の昇圧ＤＣ／ＤＣコンバータ１１０を示す図である。図６（ａ）には、直流電源１２０と、降圧した電源電圧の供給先である負荷１２１も図示し、図６（ｂ）には、直流電源１２０と、昇圧した電源電圧の供給先である負荷１２２も図示している。以下では、まず初めにこれらの構成を説明し、その後、１つの電子部品内蔵基板に複数の非絶縁型ＤＣ／ＤＣコンバータを集積する場合の問題点について説明する。

【0007】

降圧ＤＣ／ＤＣコンバータ１００は、図６（ａ）に示すように、Ｐチャンネル型ＭＯＳトランジスタであるスイッチ素子１０１と、Ｎチャンネル型ＭＯＳトランジスタであるスイッチ素子１０２と、チョークコイル１０３と、エラーアンプ１０４と、基準電圧生成回路１０５と、可変抵抗１０６と、抵抗１０７と、ランプ波生成回路１０８と、コンパレータ１０９とを有して構成される。降圧ＤＣ／ＤＣコンバータ１００の入力ノードｎ１００には直流電源１２０、出力ノードｎ１０１には負荷１２１がそれぞれ接続される。

【0008】

スイッチ素子１０１及びチョークコイル１０３は、入力ノードｎ１００と出力ノードｎ１０１の間に、この順で直列に接続される。スイッチ素子１０２は、スイッチ素子１０１とチョークコイル１０３の接続点であるノードｎ１０２と、グランド端子との間に接続される。抵抗１０７及び可変抵抗１０６は、出力ノードｎ１０１と、スイッチ素子１０２のグランド側端部であるノードｎ１０３との間に、この順で直列に接続される。

【0009】

スイッチ素子１０１，１０２のゲート電極は、ともにコンパレータ１０９の出力端子に接続される。コンパレータ１０９の非反転入力端子はランプ波生成回路１０８の出力端子に接続され、コンパレータ１０９の反転入力端子はエラーアンプ１０４の出力端子に接続される。エラーアンプ１０４の非反転入力端子は基準電圧生成回路１０５に接続され、エラーアンプ１０４の反転入力端子は抵抗１０７と可変抵抗１０６の接続点であるノードｎ１０４に接続される。

【0010】

降圧ＤＣ／ＤＣコンバータ１００では、エラーアンプ１０４の制御によって、スイッチ素子１０１，１０２の状態が切り替えられる。具体的には、スイッチ素子１０１，１０２がそれぞれオン、オフである第１の状態と、スイッチ素子１０１，１０２がそれぞれオフ、オンである第２の状態との間で、スイッチ素子１０１，１０２の状態が切り替えられる。第１の状態では、直流電源１２０からルートＲ１０１に沿って負荷１２１に電源電圧が供給され、さらにチョークコイル１０３にエネルギーが蓄積される。一方第２の状態では、チョークコイル１０３から放出されるエネルギーによって電圧が生じ、この電圧がルートＲ１０２に沿って負荷１２１に供給される。

【0011】

エラーアンプ１０４は、ノードｎ１０４の電圧と基準電圧生成回路１０５の出力電圧との差分を積分した値を出力し、コンパレータ１０９は、この積分値がランプ波生成回路１０８の出力電圧より大きい場合にローレベルの電圧を出力し、スイッチ素子１０１，１０２を上述した第１の状態とする。これにより、出力ノードｎ１０１の電圧が上昇する。一方、コンパレータ１０９は、エラーアンプ１０４の出力がランプ波生成回路１０８の出力電圧より小さい場合にハイレベルの電圧を出力し、スイッチ素子１０１，１０２を上述した第２の状態とする。これにより、出力ノードｎ１０１の電圧が下降する。こうして、出力ノードｎ１０１の電圧が一定値とされる。

【0012】

次に、昇圧ＤＣ／ＤＣコンバータ１１０は、図６（ｂ）に示すように、Ｎチャンネル型ＭＯＳトランジスタであるスイッチ素子１１１と、Ｐチャンネル型ＭＯＳトランジスタであるスイッチ素子１１２と、チョークコイル１１３と、エラーアンプ１１４と、基準電圧生成回路１１５と、可変抵抗１１６と、抵抗１１７と、ランプ波生成回路１１８と、コンパレータ１１９とを有して構成される。昇圧ＤＣ／ＤＣコンバータ１１０の入力ノードｎ１１０には直流電源１２０が、出力ノードｎ１１１には負荷１２２がそれぞれ接続される。

【0013】

チョークコイル１１３及びスイッチ素子１１２は、入力ノードｎ１１０と出力ノードｎ１１１の間に、この順で直列に接続される。スイッチ素子１１１は、チョークコイル１１３とスイッチ素子１１２の接続点であるノードｎ１１２と、グランド端子との間に接続される。抵抗１１７及び可変抵抗１１６は、出力ノードｎ１１１と、スイッチ素子１１１のグランド側端部であるノードｎ１１３との間に、この順で直列に接続される。

【0014】

スイッチ素子１１１，１１２のゲート電極は、ともにコンパレータ１１９の出力端子に接続される。コンパレータ１１９の非反転入力端子はランプ波生成回路１１８の出力端子に接続され、コンパレータ１１９の反転入力端子はエラーアンプ１１４の出力端子に接続される。エラーアンプ１１４の非反転入力端子は基準電圧生成回路１１５に接続され、エラーアンプ１１４の反転入力端子は抵抗１１７と可変抵抗１１６の接続点であるノードｎ１１４に接続される。

【0015】

昇圧ＤＣ／ＤＣコンバータ１１０では、エラーアンプ１１４の制御によって、スイッチ素子１１１，１１２の状態が切り替えられる。具体的には、スイッチ素子１１１，１１２がそれぞれオン、オフである第３の状態と、スイッチ素子１１１，１１２がそれぞれオフ、オンである第４の状態との間で、スイッチ素子１１１，１１２の状態が切り替えられる。第３の状態では、直流電源１２０からルートＲ１０３に沿ってチョークコイル１１３に電源電圧が供給され、これによってチョークコイル１１３にエネルギーが蓄積される。一方第４の状態では、直流電源１２０からルートＲ１０４に沿って負荷１２２に電源電圧が供給されるが、チョークコイル１１３から放出されるエネルギーによって生ずる電圧が加わるため、負荷１２２に印加される電圧は、直流電源１２０が出力する電源電圧より大きい電圧となる。

【0016】

エラーアンプ１１４は、ノードｎ１１４の電圧と基準電圧生成回路１０５の出力電圧との差分を積分した値を出力し、コンパレータ１１９は、この積分値がランプ波生成回路１１８の出力電圧より大きい場合にハイレベルの電圧を出力し、スイッチ素子１１１，１１２を上述した第３の状態とする。これにより、チョークコイル１１３にエネルギーが蓄積される一方、出力ノードｎ１１１の電圧は下降する。一方、コンパレータ１１９は、エラーアンプ１１４の出力がランプ波生成回路１１８の出力電圧より小さい場合にローレベルの電圧を出力し、スイッチ素子１１１，１１２を上述した第４の状態とする。これにより、出力ノードｎ１１１の電圧が上昇する。こうして、出力ノードｎ１１１の電圧が一定値とされる。

【0017】

以下、１つの電子部品内蔵基板に複数の非絶縁型ＤＣ／ＤＣコンバータを集積する場合の問題点について説明する。

【0018】

初めに、降圧ＤＣ／ＤＣコンバータ１００に着目して説明する。上記の説明から理解されるように、エラーアンプ１０４は、ノードｎ１０４の電圧に基づいてスイッチ素子１０１，１０２の切り替え制御を行っている。そして、ノードｎ１０４の電圧は、ノードｎ１０１の電圧だけでなく、ノードｎ１０３の電圧によっても変動する。したがって、エラーアンプ１０４を正しく動作させるためには、ノードｎ１０３の電圧を一定に保つ必要がある。

【0019】

ノードｎ１０３は、図６（ａ）に示すように、グランド端子に接続されている。したがって、通常であれば、ノードｎ１０３の電圧は、外部から供給されるグランド電位に等しい値となる。実際、ルートＲ１０１を電流が流れる場合（ノードｎ１０３を電流が流れない場合）には、ノードｎ１０３の電圧はグランド電位にほぼ等しくなる。しかしながら、ルートＲ１０２を電流が流れる場合、ノードｎ１０３の電圧はグランド電位より小さな値に変化してしまう。これは、ノードｎ１０３とグランド端子の間に配線抵抗が存在するために生ずる電圧降下によるものである。

【0020】

１つの電子部品内蔵基板に１つの非絶縁型ＤＣ／ＤＣコンバータのみを組み込む場合、ノードｎ１０３とグランド端子の間の配線抵抗が極力小さな値となるよう電子部品内蔵基板の内部配線や内部ビア導体を設計することが可能であり、そうすることによって、上記のようなノードｎ１０３の電圧降下をほぼ問題とならないレベルにまで低減することができる。しかし、１つの電子部品内蔵基板に複数の非絶縁型ＤＣ／ＤＣコンバータを集積する場合、電子部品内蔵基板の内部配線や内部ビア導体の設計自由度が大きく制限されるため、設計を工夫することによるノードｎ１０３の電圧降下の低減が難しい。その結果として、降圧動作の誤差が大きくなってしまう。

【0021】

昇圧ＤＣ／ＤＣコンバータ１１０についても同様である。昇圧ＤＣ／ＤＣコンバータ１１０では、エラーアンプ１１４を正しく動作させるためにノードｎ１１３の電圧を一定に保つ必要があるが、１つの電子部品内蔵基板に複数の非絶縁型ＤＣ／ＤＣコンバータを集積する場合、電子部品内蔵基板の内部配線や内部ビア導体の設計自由度が大きく制限される。その結果、設計を工夫することによるノードｎ１１３の電圧上昇（ルートＲ１０３を電流が流れることによる上昇）の低減が難しくなり、昇圧動作の誤差が大きくなる場合が生じている。

【0022】

したがって、本発明の目的の一つは、１つの電子部品内蔵基板に集積した複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの動作の精度を向上できる複合電源管理装置及び通信装置を提供することにある。

【課題を解決するための手段】

【0023】

本発明による複合電源管理装置は、それぞれ、外部電源が供給される第１のノードと、負荷に接続される第２のノードと、グランド電位が供給されるグランド端子とを有する複数の非絶縁型ＤＣ／ＤＣコンバータと、前記複数の非絶縁型ＤＣ／ＤＣコンバータに共通に接続される共通基準線とを備え、前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ、前記第１のノードと前記第２のノードの間に直列に接続された第１のスイッチ素子及びインダクタと、一方端部が前記第１のスイッチ素子と前記インダクタの接続点である第３のノードに接続され、他方端部が対応する前記グランド端子に接続された第２のスイッチ素子と、前記第２のスイッチ素子の前記他方端部である第４のノードの電圧に基づき、前記第１及び第２のスイッチ素子のオンオフ状態を排他的に制御する出力電圧調整回路とを有し、前記共通基準線は、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記第２のスイッチ素子と前記グランド端子とを接続する配線に設けられる第５のノードに接続されることを特徴とする。

【0024】

本発明によれば、非絶縁型ＤＣ／ＤＣコンバータが降圧タイプである場合には第４のノードの電圧降下、非絶縁型ＤＣ／ＤＣコンバータが昇圧タイプである場合には第４のノードの電圧上昇をそれぞれ防止できるので、１つの電子部品内蔵基板に集積した複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの動作の精度を向上できる。また、第２のノードに現れるリップルノイズを低減する効果、及び、第１及び第２のスイッチ素子のオンオフを切り替えた直後に発生する高周波共振ノイズを低減する効果も得られる。

【0025】

上記複合電源管理装置において、第１乃至第３の配線層、前記第１の配線層と前記第２の配線層の間に位置する第１の樹脂層、前記第２の配線層と前記第３の配線層の間に位置する第２の樹脂層、前記第１の樹脂層を貫通して前記第１及び第２の配線層を相互に接続する第１のビア導体、前記第２の樹脂層を貫通して前記第２及び第３の配線層を相互に接続する第２のビア導体、及び、前記第２の樹脂層に設けられるＩＣ用ビア導体を有する多層基板と、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記第１及び第２のスイッチ素子並びに前記出力電圧調整回路が集積され、かつ前記第２の樹脂層に埋め込まれた半導体電子部品とをさらに備え、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記グランド端子は、前記第１の配線層に形成されるとともに、前記第１及び第２のビア導体を介して前記第２及び第３の配線層に接続され、前記半導体電子部品は、前記ＩＣ用ビア導体を介して、対応する前記グランド端子に接続される前記第２の配線層内の配線に接続され、前記共通基準線は、前記第３の配線層に設けられ、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記グランド端子は、前記第３の配線層内の前記共通基準線である配線に接続されることとしてもよい。

【0026】

この複合電源管理装置においてさらに、前記多層基板は、第４の配線層、前記第３の配線層と前記第４の配線層の間に位置する第３の樹脂層、及び、前記第３の樹脂層を貫通して前記第３及び第４の配線層を相互に接続する第３のビア導体を有し、前記インダクタは、前記第４の配線層に接続するチップ部品であることとしてもよい。

【0027】

また、さらに、前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ、前記第１のノードと前記共通基準線との間に接続される第１のキャパシタと、前記第２のノードと前記共通基準線との間に接続される第２のキャパシタとを有し、前記第１及び第２のキャパシタはそれぞれ、前記第４の配線層に接続するチップ部品であることとしてもよい。

【0028】

上記各複合電源管理装置においてさらに、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれにおける、前記共通基準線がないとした場合の前記第４のノードの電圧である第１の電圧が、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの該第１の電圧の合計値に占める割合を第１の割合とし、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれにおける、前記第５のノードと前記共通基準線の間の配線抵抗である第１の抵抗の値が、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの該第１の抵抗の値の合計値に占める割合を第２の割合とすると、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれにおける前記第１の抵抗の値は、当該非絶縁型ＤＣ／ＤＣコンバータにおける前記第１及び第２の割合が反比例の関係となるように決定されることとしてもよい。

【0029】

上記各複合電源管理装置においてさらに、前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ、前記第４のノードと前記第５のノードの間を流れる電流の量を測定する電流センサを有し、前記複合電源管理装置は、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記出力電圧調整回路の伝達関数を補正する伝達関数補正手段と、前記伝達関数の補正情報を前記複数の非絶縁型ＤＣ／ＤＣコンバータごとに記憶する記憶手段とをさらに備え、前記伝達関数補正手段は、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記電流センサの測定結果と、前記記憶手段に記憶される前記補正情報とに基づき、前記複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの前記出力電圧調整回路の前記伝達関数を補正することとしてもよい。

【0030】

上記各複合電源管理装置においてさらに、前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ降圧ＤＣ／ＤＣコンバータであり、前記第１のスイッチ素子は、前記インダクタに比べて電気的に前記第１のノード寄りの位置に配置されることとしてもよいし、前記複数の非絶縁型ＤＣ／ＤＣコンバータはそれぞれ昇圧ＤＣ／ＤＣコンバータであり、前記第１のスイッチ素子は、前記インダクタに比べて電気的に前記第２のノード寄りの位置に配置されることとしてもよい。

【0031】

また、本発明による通信装置は、上記各複合電源管理装置のいずれかを備えることを特徴とする。

【発明の効果】

【0032】

本発明によれば、１つの電子部品内蔵基板に集積した複数の非絶縁型ＤＣ／ＤＣコンバータそれぞれの動作の精度を向上できる。

【図面の簡単な説明】

【0033】

【図1】（ａ）は、本発明の好ましい第１の実施の形態による複合電源管理装置１の断面の模式図であり、（ｂ）は、この複合電源管理装置１に内蔵されるＤＣ／ＤＣコンバータ１０_ｋの回路構成を示す図である。

【図2】（ａ）は、本発明の好ましい第１の実施の形態による複合電源管理装置１に関して、ノードｎ４_ｋ，ｎ６_ｋ，ｎ７_ｋ、共通基準線Ｚ_Ｇ、及びグランド端子Ｇ_ｋの間を接続する配線のインピーダンスを示す図であり、（ｂ）は、ｎ＝２である場合を示す図である。

【図3】（ａ）は、本発明の比較例による複合電源管理装置に含まれるＤＣ／ＤＣコンバータ５０_ｋの回路構成を示す図であり、（ｂ）は、ＤＣ／ＤＣコンバータ５０_ｋに関して、ノードｎ４_ｋ，ｎ６_ｋ，ｎ７_ｋ及びグランド端子Ｇ_ｋの間を接続する配線のインピーダンスを示す図である。

【図4】（ａ）は、本発明の第２の実施の形態による複合電源管理装置１の回路構成を示す図であり、（ｂ）は、伝達関数ｆ_ｋの補正情報の説明図である。

【図5】本発明の第３の実施の形態による複合電源管理装置に内蔵される非絶縁型昇圧ＤＣ／ＤＣコンバータ３０_ｋの回路構成を示す図である。

【図6】（ａ）（ｂ）はそれぞれ、本発明の背景技術による非絶縁型の降圧ＤＣ／ＤＣコンバータ１００、本発明の背景技術による非絶縁型の昇圧ＤＣ／ＤＣコンバータ１１０を示す図である。

【発明を実施するための形態】

【0034】

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

【0035】

図１（ａ）は、本発明の好ましい第１の実施の形態による複合電源管理装置１の断面の模式図である。また、図１（ｂ）は、この複合電源管理装置１に内蔵されるＤＣ／ＤＣコンバータ１０_ｋの回路構成を示す図である。ＤＣ／ＤＣコンバータ１０_ｋは非絶縁型の降圧ＤＣ／ＤＣコンバータであり、複合電源管理装置１には、このようなＤＣ／ＤＣコンバータ１０_ｋがｎ＋１個（ＤＣ／ＤＣコンバータ１０_０〜１０_ｎ）内蔵される。

【0036】

図１（ａ）に示すように、複合電源管理装置１は、３層の樹脂層Ｉ１〜Ｉ３からなる多層基板に半導体電子部品２が埋め込まれた構造を有している。半導体電子部品２は、ＤＣ／ＤＣコンバータ１０_０〜１０_ｎに含まれる半導体回路（後述するスイッチ素子１１_ｋ，１２_ｋ、エラーアンプ１４_ｋなどを含む回路）を構成するもので、端子面を樹脂層Ｉ１側に向けた状態で、樹脂層Ｉ２に埋め込まれる。

【0037】

多層基板の下側表面を構成する樹脂層Ｉ１の下側表面には、配線層Ｌ１及び半田ボールＢが形成される。半田ボールＢは、外部のプリント基板等に複合電源管理装置１を実装する際、プリント基板上の配線と、複合電源管理装置１の端子とを接続するために用いられる。

【0038】

樹脂層Ｉ１と樹脂層Ｉ２の間には配線層Ｌ２が、樹脂層Ｉ２と樹脂層Ｉ３の間には配線層Ｌ３が、それぞれ形成される。配線層Ｌ３として形成される配線には、後ほど詳しく説明する共通基準線Ｚ_Ｇが含まれる。

【0039】

多層基板の上側表面を構成する樹脂層Ｉ３の上側表面には、配線層Ｌ４が形成される。配線層Ｌ４の表面には、それぞれチップ部品である一次側キャパシタ１８_０〜１８_ｎ、チョークコイル１３_０〜１３_ｎ、及び二次側キャパシタ１９_０〜１９_ｎが実装される。なお、図１（ａ）には、それぞれ１つずつのみ（一次側キャパシタ１８_ｋ、チョークコイル１３_ｋ、及び二次側キャパシタ１９_ｋ）を例示している。

【0040】

樹脂層Ｉ１，Ｉ２，Ｉ３には、それぞれビア導体Ｖ１２，Ｖ２３，Ｖ３４が設けられる。ビア導体Ｖ１２は樹脂層Ｉ１を貫通し、配線層Ｌ１と配線層Ｌ２とを接続する。ビア導体Ｖ２３は樹脂層Ｉ２を貫通し、配線層Ｌ２と配線層Ｌ３とを接続する。ビア導体Ｖ３４は樹脂層Ｉ３を貫通し、配線層Ｌ３と配線層Ｌ４とを接続する。また、樹脂層Ｉ２には、ＩＣ用ビア導体ＶＩＣも設けられる。ＩＣ用ビア導体ＶＩＣは、配線層Ｌ２と半導体電子部品２の端子電極とを接続する。

【0041】

図１（ｂ）に示すように、ＤＣ／ＤＣコンバータ１０_ｋは、Ｐチャンネル型ＭＯＳトランジスタであるスイッチ素子１１_ｋと、Ｎチャンネル型ＭＯＳトランジスタであるスイッチ素子１２_ｋと、チョークコイル１３_ｋと、エラーアンプ１４_ｋ（出力電圧調整回路）と、基準電圧生成回路１５_ｋと、可変抵抗１６_ｋと、抵抗１７_ｋと、一次側キャパシタ１８_ｋと、二次側キャパシタ１９_ｋと、ランプ波生成回路１Ａ_ｋと、コンパレータ１Ｂ_ｋとを有して構成される。ＤＣ／ＤＣコンバータ１０_ｋの入力ノードｎ１_ｋには直流電源６_ｋが、出力ノードｎ２_ｋには負荷７_ｋがそれぞれ接続される。なお、直流電源６_ｋとしては、ＤＣ／ＤＣコンバータ１０_０〜１０_ｎの一部又は全部に共通のものを用いてもよい。

【0042】

スイッチ素子１１_ｋ及びチョークコイル１３_ｋは、入力ノードｎ１_ｋと出力ノードｎ２_ｋの間に、この順で直列に接続される。スイッチ素子１２_ｋは、スイッチ素子１１_ｋとチョークコイル１３_ｋの接続点であるノードｎ３_ｋと、図１（ａ）に示した半田ボールＢのひとつであるグランド端子Ｇ_ｋとの間に接続される。抵抗１７_ｋ及び可変抵抗１６_ｋは、出力ノードｎ２_ｋと、スイッチ素子１２_ｋのグランド側端部であるノードｎ４_ｋとの間に、この順で直列に接続される。

【0043】

グランド端子Ｇ_ｋには、スイッチ素子１２_ｋ（ノードｎ４_ｋ）の他にも、一次側キャパシタ１８_ｋのグランド側端部であるノードｎ６_ｋ、及び、二次側キャパシタ１９_ｋのグランド側端部であるノードｎ７_ｋが接続される。つまり、グランド端子Ｇ_ｋは、スイッチ素子１２_ｋ、一次側キャパシタ１８_ｋ、及び二次側キャパシタ１９_ｋに共通のグランド端子となっている。一次側キャパシタ１８_ｋのもう一方の端部は入力ノードｎ１_ｋに接続され、二次側キャパシタ１９_ｋのもう一方の端部は出力ノードｎ２_ｋに接続される。

【0044】

ノードｎ６_ｋ，ｎ７_ｋとグランド端子Ｇ_ｋとは、図１（ａ）に示した配線層Ｌ３に属する共通基準線Ｚ_Ｇを介して接続される。この共通基準線Ｚ_Ｇとグランド端子Ｇ_ｋとを接続する配線の途中にはノードｎ５_ｋが設けられ、ノードｎ４_ｋは、このノードｎ５_ｋを介してグランド端子Ｇ_ｋに接続される。

【0045】

共通基準線Ｚ_Ｇは、ＤＣ／ＤＣコンバータ１０_０〜１０_ｎに共通である。つまり、共通基準線Ｚ_Ｇは、ノードｎ５_０〜ｎ５_ｎ（ノードｎ４_０〜ｎ４_ｎ及びグランド端子Ｇ_０〜Ｇ_ｎ）、ノードｎ６_０〜ｎ６_ｎ、及びノードｎ７_０〜ｎ７_ｎのそれぞれと接続されている。

【0046】

スイッチ素子１１_ｋ，１２_ｋのゲート電極は、ともにコンパレータ１Ｂ_ｋの出力端子に接続される。コンパレータ１Ｂ_ｋの非反転入力端子はランプ波生成回路１Ａ_ｋの出力端子に接続され、コンパレータ１４_ｋの反転入力端子はエラーアンプ１４_ｋの出力端子に接続される。エラーアンプ１４_ｋの非反転入力端子は基準電圧生成回路１５_ｋに接続され、エラーアンプ１４_ｋの反転入力端子は抵抗１７_ｋと可変抵抗１６_ｋの接続点であるノードｎ８_ｋに接続される。

【0047】

ＤＣ／ＤＣコンバータ１０_ｋでは、エラーアンプ１４_ｋの制御によって、スイッチ素子１１_ｋ，１２_ｋの状態が排他的に切り替えられる。具体的には、スイッチ素子１１_ｋ，１２_ｋがそれぞれオン、オフである第１の状態（以下、スイッチ素子１１_ｋ，１２_ｋがこの第１の状態にある期間を「オン期間」という）と、スイッチ素子１１_ｋ，１２_ｋがそれぞれオフ、オンである第２の状態（以下、スイッチ素子１１_ｋ，１２_ｋがこの第２の状態にある期間を「オフ期間」という）との間で、スイッチ素子１１_ｋ，１２_ｋの状態が切り替えられる。オン期間においては、直流電源６_ｋからルートＲ１に沿って負荷７_ｋに電源電圧が供給され、さらにチョークコイル１３_ｋにエネルギーが蓄積される。一方オフ期間においては、チョークコイル１３_ｋから放出されるエネルギーによって電圧が生じ、この電圧がルートＲ２に沿って負荷７_ｋに供給される。

【0048】

エラーアンプ１４_ｋは、ノードｎ８_ｋの電圧と基準電圧生成回路１５_ｋの出力電圧との差分を積分した値を出力し、コンパレータ１Ｂ_ｋは、この積分値がランプ波生成回路１Ａ_ｋの出力電圧より大きい場合にローレベルの電圧を出力し、スイッチ素子１１_ｋ，１２_ｋを上述した第１の状態とする。これにより、出力ノードｎ２_ｋの電圧が上昇する。一方、コンパレータ１Ｂ_ｋは、エラーアンプ１４_ｋの出力がランプ波生成回路１Ａ_ｋの出力電圧より小さい場合にハイレベルの電圧を出力し、スイッチ素子１１_ｋ，１２_ｋを上述した第２の状態とする。これにより、出力ノードｎ２_ｋの電圧が下降する。こうして、出力ノードｎ２_ｋの電圧が一定値とされる。

【0049】

図２（ａ）は、ノードｎ４_ｋ，ｎ６_ｋ，ｎ７_ｋ、共通基準線Ｚ_Ｇ、及びグランド端子Ｇ_ｋの間を接続する配線のインピーダンスを示す図である。同図に示すインピーダンスＺ_ｘ，ｋ（ｘはＬ１，Ｖ１２，Ｌ２，Ｖ２３，Ｌ３のいずれか）は、グランド端子Ｇ_ｋと共通基準線Ｚ_Ｇとの間を接続する配線のうち、変数ｘで示される配線層又はビア導体として形成される部分のインピーダンスを表している。同図から理解されるように、ノードｎ５_ｋは配線層Ｌ２に設けられる。また、インピーダンスＺ１_ｘ，ｋ（ｘはＬ４，Ｖ３４，Ｌ３のいずれか）は、共通基準線Ｚ_Ｇとノードｎ６_ｋとの間を接続する配線のうち、変数ｘで示される配線層又はビア導体として形成される部分のインピーダンスを表し、インピーダンスＺ２_ｘ，ｋ（ｘはＬ４，Ｖ３４，Ｌ３のいずれか）は、共通基準線Ｚ_Ｇとノードｎ７_ｋとの間を接続する配線のうち、変数ｘで示される配線層又はビア導体として形成される部分のインピーダンスを表し、インピーダンスＺ３_ｘ，ｋ（ｘはＬ３，ＶＩＣのいずれか）は、ノードｎ５_ｋとノードｎ４_ｋとの間を接続する配線のうち、変数ｘで示される配線層又はビア導体として形成される部分のインピーダンスを表している。

【0050】

電流ｉ_ｋ０は、オフ期間にノードｎ５_ｋからノードｎ４_ｋに流れ込む電流であり、電流ｉ_ｋ１は、オフ期間にノードｎ５_ｋから共通基準線Ｚ_Ｇに流れ込む電流である。

【0051】

電流ｉ_ｋ０は、負荷７_ｋに流れ込む電流をｉ_{ＬＯＡＤ，ｋ}と、スイッチ素子１１_ｋのオンデューティーＤ（時比率＝オン期間の時間長／周期）とを用いて、次の式（１）で表される。なお、式（１）第三辺のＶ_ｉ，ｋ，Ｖ_ｏ，ｋはそれぞれ、ノードｎ１_ｋ，ｎ２_ｋの電圧である（図１（ｂ）参照）。

【0052】

【数1】

【0053】

また、電流ｉ_ｋ１は、次の式（２）で表される。ただし、式（２）中のＺ_Ａ，ｋはノードｎ５_ｋとグランド端子Ｇ_ｋの間のインピーダンス（＝Ｚ_Ｌ１，ｋ＋Ｚ_{Ｖ１２，ｋ}）であり、Ｚ_Ｂ，ｋはノードｎ５_ｋと共通基準線Ｚ_Ｇの間のインピーダンス（＝Ｚ_Ｌ２，ｋ＋Ｚ_{Ｖ２３，ｋ}＋Ｚ_Ｌ３，ｋ）である。また、Ａは、式（３）のように表される定数である。また、Ｍ，Ｌ，ｊはそれぞれ、式（４）〜式（６）のように定義される。

【0054】

【数2】

【0055】

ノードｎ４_ｋの電圧Ｖ_ｋは、理想的にはグランド電位となることが好ましい。しかしながら、オフ期間においては上記電流ｉ_ｋ０，ｉ_ｋ１が流れるため、グランド端子Ｇ_ｋとノードｎ４_ｋの間に存在するインピーダンスＺ_Ｌ１，ｋ，Ｚ_{Ｖ１２，ｋ}，Ｚ３_Ｌ２，ｋ，Ｚ３_{ＶＩＣ，ｋ}において電圧降下が発生する。その結果、電圧Ｖ_ｋはグランド電位よりも低くなる。本実施の形態による複合電源管理装置１では、共通基準線Ｚ_Ｇを利用してノードｎ５_０〜ｎ５_ｎを相互に接続していることにより、このような電圧Ｖ_ｋの変化を緩和することが可能になっている。そしてこれにより、共通基準線Ｚ_Ｇを利用しない場合に比べ、降圧動作の精度を向上することが可能になっている。

【0056】

以下、複合電源管理装置１が上記のような効果を奏する理由について詳しく説明するが、図２（ａ）の構成に沿って説明を進めると数式などが複雑になってしまうので、以下では、図２（ｂ）に示すように、ｎ＝２である場合（複合電源管理装置１が３つのＤＣ／ＤＣコンバータ１０_０〜１０_２によって構成される場合）を例として取り上げて説明する。また、直流成分のみに着目して説明することとし、各インピーダンスを、インピーダンスＺ３_{ＶＩＣ，ｋ}，Ｚ３_Ｖ２，ｋの合成抵抗Ｒ_ｋ０、インピーダンスＺ_Ｌ３，ｋ，Ｚ_{Ｖ２３，ｋ}，Ｚ_Ｌ２，ｋの合成抵抗Ｒ_ｋ１、及び、インピーダンスＺ_{Ｖ１２，ｋ}，Ｚ_Ｌ１，ｋの合成抵抗Ｒ_ｋ２に置き換えて説明する。

【0057】

まず、電流Ｉ_００〜Ｉ_２０が変化しない定常状態を考える。定常状態では、キャパシタ１８_ｋ，１９_ｋ（ノードｎ６_ｋ，ｎ７_ｋ）に電流が流れないことから、グランド端子Ｇ_０〜Ｇ_２のそれぞれから共通基準線Ｚ_Ｇに流れ込む電流Ｉ_０１〜Ｉ_２１の間に、次の式（７）が成り立つ。

【0058】

【数3】

【0059】

また、共通基準線Ｚ_Ｇ内での電圧分布が一定であるとすると、共通基準線Ｚ_Ｇの電圧Ｖ_Ｇは、次の式（８）のように表される。

【0060】

【数4】

【0061】

式（７）から電流Ｉ_２１を求めて式（８）の第４辺に代入すると、式（８）の第２辺との関係から次の式（９）が得られる。

【0062】

【数5】

【0063】

また、式（８）の第１辺及び第２辺より、次の式（１０）が得られる。

【0064】

【数6】

【0065】

式（９）と式（１０）を電流Ｉ_０１，Ｉ_１１の連立方程式と見て解くと、次の式（１１）及び式（１２）に示すように、電流Ｉ_０１，Ｉ_１１のそれぞれを電流Ｉ_００〜Ｉ_２０の関数で表すことが可能になる。同様にして電流Ｉ_２１についても、次の式（１３）に示すように電流Ｉ_００〜Ｉ_２０の関数で表すことができる。ただし、式（１１）〜式（１３）に示すＢは、式（１４）のように表される定数である。なお、式（１１）〜式（１３）は、上述した式（２）に対応する。

【0066】

【数7】

【0067】

式（１１）〜式（１３）を用いると、次の式（１５）〜式（１７）のように、電圧Ｖ_０〜Ｖ_２を電流Ｉ_００〜Ｉ_２０の関数で表すことが可能になる。

【0068】

【数8】

【0069】

ここで、仮に共通基準線Ｚ_Ｇを用いないこととすると、その場合のノードｎ４_０〜ｎ４_２それぞれの電圧Ｖ_０Ｂ〜Ｖ_２Ｂは、図２（ｂ）から明らかなように、次の式（１８）〜式（２０）のように表される。

【0070】

【数9】

【0071】

式（１５）〜式（２０）から、共通基準線Ｚ_Ｇを用いる場合と用いない場合との間のノードｎ４_０〜ｎ４_２それぞれの電圧の差分Ｄ_０〜Ｄ_２は、次の式（２１）〜式（２３）のように表される。

【0072】

【数10】

【0073】

式（１８）から理解されるように、電圧Ｖ_０Ｂは電流Ｉ_００に対して単調減少の関係にある。これに対し、式（２１）から理解されるように、差分Ｄ_０は電流Ｉ_００に対して単調増加の関係にある。したがって、図１（ａ）に示したルートＲ２を電流が流れることによる電圧Ｖ_０Ｂの低下は、差分Ｄ_０の増加よってキャンセルされることになる。このことは、ルートＲ２を電流が流れることによるノードｎ４_０の電圧降下が緩和されるということを意味しており、これによってエラーアンプ１４_０の反転入力端子に供給される電圧の精度が高まる。エラーアンプ１４_１，１４_２に関しても同様であり、したがって複合電源管理装置１では、共通基準線Ｚ_Ｇを利用しない場合に比べて降圧動作の精度が向上する。

【0074】

以下、Ｒ_０２＝Ｒ_１２＝Ｒ_２２＝Ｒ_１、Ｒ_０１＝Ｒ_１１＝Ｒ_２１＝Ｒ_２である場合に着目して、より詳しく説明する。この場合、式（２１）〜式（２３）は、次の式（２４）〜式（２６）のように変形される。

【0075】

【数11】

【0076】

差分Ｄ_０をゼロとして式（２４）を変形すると、差分Ｄ_０がゼロとなるときの電流Ｉ_００が、次の式（２７）のように求められる。

【0077】

【数12】

【0078】

式（２７）の右辺は、電流Ｉ_００〜Ｉ_２０の平均値である。つまり、差分Ｄ_０は、電流Ｉ_００が電流Ｉ_００〜Ｉ_２０の平均値に等しいときにゼロとなり、このとき電圧Ｖ_０は電圧Ｖ_０Ｂに等しくなる。そして、電流Ｉ_００が電流Ｉ_００〜Ｉ_２０の平均値より小さくなる方向に変動すると、差分Ｄ_０はマイナスの値となる。式（１８）から理解されるように、このときの電圧Ｖ_０Ｂは電流Ｉ_００の変動に伴って大きくなる方向に変動しているので、マイナスの値である差分Ｄ_０は、この電圧Ｖ_０Ｂの変動を打ち消す方向に作用する。また、電流Ｉ_００が電流Ｉ_００〜Ｉ_２０の平均値より大きくなる方向に変動すると、差分Ｄ_０はプラスの値となる。式（１８）から理解されるように、このときの電圧Ｖ_０Ｂは電流Ｉ_００の変動に伴って小さくなる方向に変動しているので、プラスの値である差分Ｄ_０は、この電圧Ｖ_０Ｂの変動を打ち消す方向に作用する。

【0079】

このように、電流Ｉ_００の変化に伴う差分Ｄ_０の変動は電圧Ｖ_０Ｂの変動を打ち消す方向に作用するので、複合電源管理装置１では、上述したように、共通基準線Ｚ_Ｇを利用しない場合に比べ、ルートＲ２を電流が流れることによるノードｎ４_０の電圧降下が緩和される。ノードｎ４_１，ｎ４_２についても同様である。

【0080】

以上説明したように、本実施の形態による複合電源管理装置１によれば、降圧動作の精度向上が実現される。

【0081】

なお、抵抗値Ｒ_ｋ１の具体的な値は、抵抗値Ｒ_０１〜Ｒ_ｎ１の合計中に占めるＲ_ｋ１の割合（＝Ｒ_ｋ１／（Ｒ_０１＋・・・＋Ｒ_ｎ１））が、共通基準線Ｚ_Ｇを用いない場合のノードｎ４_０〜ｎ４_ｎの電圧Ｖ_０Ｂ〜Ｖ_ｎＢの合計中に占めるＶ_ｋＢの割合に反比例するように決定することが好ましい。上に例示したｎ＝２である場合を再度例に取ると、そのようにして決定される抵抗値Ｒ_０１〜Ｒ_２１は、次の式（２８）〜式（３０）を満たすものである。

【0082】

【数13】

【0083】

式（２８）〜式（３０）を満たすように抵抗値Ｒ_０１〜Ｒ_２１を決定することで、電流Ｉ_００〜Ｉ_２０の変動による電圧Ｖ_０〜Ｖ_２の変動を適切に抑制することが可能になる。以下、電圧Ｖ_０を例に取って具体的に説明する。

【0084】

式（２８）から、Ｖ_０Ｂ＋Ｖ_１Ｂ＋Ｖ_２Ｂ中に占めるＶ_０Ｂの割合が大きいほど、電流Ｉ_００の変動による差分Ｄ_０の変動が大きくなると言える。つまり、式（２８）によれば、Ｖ_０Ｂ＋Ｖ_１Ｂ＋Ｖ_２Ｂ中に占めるＶ_０Ｂの割合が大きいほどＲ_０１＋Ｒ_１１＋Ｒ_２１中に占めるＲ_０１の割合が小さくなる。その結果、Ｒ_０１＋Ｒ_１１＋Ｒ_２１中に占めるＲ_１１＋Ｒ_２１の割合が大きくなり、式（１５）右辺の｛ ｝内の３項目（＝Ｒ_０２（Ｒ_１１＋Ｒ_１２＋Ｒ_２１＋Ｒ_２２）Ｉ_００）が大きくなるので、電流Ｉ_００の変動による差分Ｄ_０の変動が大きくなる。

【0085】

一方、式（１８）から理解されるように、電流Ｉ_００の変動による電圧Ｖ_０Ｂの変動は、Ｖ_０Ｂ＋Ｖ_１Ｂ＋Ｖ_２Ｂ中に占めるＶ_０Ｂの割合が大きいほど（すなわち、Ｒ_０２＋Ｒ_００が大きいほど）大きくなる。この大きな変動を打ち消すためには差分Ｄ_０の変動が大きくなければならないが、上記のように式（２８）によれば差分Ｄ_０の変動が大きくなるので、電圧Ｖ_０Ｂの大きな変動を打ち消し、電圧Ｖ_０の変動を適切に抑制することが可能になる。

【0086】

なお、一般的には、次の式（３１）を満たすように、インピーダンスＺ_Ｌ３，ｋ，Ｚ_{Ｖ２３，ｋ}を決めることが好ましい。こうすることで、各ＤＣ／ＤＣコンバータ１０_ｋは、他のＤＣ／ＤＣコンバータ１０_ｋと比べて相対的に電流ｉ_ｋ０が大きい場合には、対応するグランド端子Ｇ_ｋからの電流引き込み量（＝ｉ_ｋ０）を抑制し、一方で共通基準線Ｚ_Ｇを通じて他のＤＣ／ＤＣコンバータ１０_ｋ（に対応するグランド端子Ｇ_ｋ）から電流（＝ｉ_ｋ１）の分配を受けることが可能になる。また、他のＤＣ／ＤＣコンバータ１０_ｋと比べて相対的に電流ｉ_ｋ０が小さい場合には、対応するグランド端子Ｇ_ｋからノードｎ４_ｋへの引き込まれる電流（＝ｉ_ｋ０）の一部を、共通基準線Ｚ_Ｇを通じて他のＤＣ／ＤＣコンバータ１０_ｋに分配することが可能になる。したがって、各ＤＣ／ＤＣコンバータ１０_ｋにおいて、電圧Ｖ_ｋの変動を適切に抑制することが可能になる。

【0087】

【数14】

【0088】

その他、本実施の形態による複合電源管理装置１では、ノードｎ４_ｋの電圧に基づいてエラーアンプ１４_ｋに実装された伝達関数の制御収束点を補正することにより、ノードｎ４_ｋの電圧値をできるだけグランド電圧に近づけることとしてもよい。こうすることで、降圧動作の精度をより向上させることが可能になる。

【0089】

本実施の形態による複合電源管理装置１は、ここまでに記述した効果の他にも、出力電圧（出力ノードｎ２_ｋの電圧）に現れるリップルノイズを低減する効果、及び、スイッチ素子１１_ｋ，１２_ｋのオンオフを切り替えた直後に発生する高周波共振ノイズを低減する効果も有するので、以下、それぞれについて詳しく説明する。なお、以下の説明では、初めに比較例として共通基準線Ｚ_Ｇを用いない複合電源管理装置の例を挙げ、リップルノイズ及び高周波共振ノイズについての一般的な説明を行う。その後、本実施の形態による複合電源管理装置１が有する効果について、比較例と比較しながら説明する。

【0090】

図３（ａ）は、本発明の比較例による複合電源管理装置に含まれるＤＣ／ＤＣコンバータ５０_ｋの回路構成を示す図である。同図に示すＤＣ／ＤＣコンバータ５０_ｋは、共通基準線Ｚ_Ｇを用いない点を除けば、上述したＤＣ／ＤＣコンバータ１０_ｋと同様の構成を有している。スイッチ素子１２_ｋのグランド側端部であるノードｎ４_ｋ、一次側キャパシタ１８_ｋのグランド側端部であるノードｎ６_ｋ、二次側キャパシタ１９_ｋのグランド側端部であるノードｎ７_ｋは、ノードｎ９_ｋで互いに接続される。ノードｎ９_ｋはグランド端子Ｇ_ｋに接続されており、ノードｎ４_ｋ，ｎ６_ｋ，ｎ７_ｋはそれぞれ、ノードｎ９_ｋを介してグランド端子Ｇ_ｋに接続される。

【0091】

図３（ａ）には、一次側キャパシタ１８_ｋの寄生インダクタンスＥＳＬ１及び寄生抵抗ＥＳＲ１、二次側キャパシタ１９_ｋの寄生インダクタンスＥＳＬ２及び寄生抵抗ＥＳＲ２、ノードｎ６_ｋとノードｎ９_ｋの間の寄生インダクタンスＥＳＬ３及び寄生抵抗ＥＳＲ３、ノードｎ７_ｋとノードｎ９_ｋの間の寄生インダクタンスＥＳＬ４及び寄生抵抗ＥＳＲ４、ノードｎ４_ｋとノードｎ９_ｋの間の寄生インダクタンスＥＳＬ５及び寄生抵抗ＥＳＲ５、ノードｎ９_ｋとグランド端子Ｇ_ｋの間の寄生インダクタンスＥＳＬ６及び寄生抵抗ＥＳＲ６を明示している。また、スイッチ素子１１_ｋ及びスイッチ素子１２_ｋのそれぞれについて、寄生ダイオードと等価キャパシタを明示している。

【0092】

図３（ｂ）は、ノードｎ４_ｋ，ｎ６_ｋ，ｎ７_ｋ及びグランド端子Ｇ_ｋの間を接続する配線のインピーダンスを示す図である。同図に示すインピーダンスの記号の意味は、図２（ａ）と同様である。同図に示すように、寄生インダクタンスＥＳＬ３及び寄生抵抗ＥＳＲ３の大きさは、配線層Ｌ４のインピーダンスＺ１_Ｌ４，ｋ、ビア導体Ｖ３４のインピーダンスＺ１_{Ｖ３４，ｋ}、配線層Ｌ３のインピーダンスＺ１_Ｌ３，ｋ、ビア導体Ｖ２３のインピーダンスＺ１_{Ｖ２３，ｋ}、及び配線層Ｌ３のインピーダンスＺ１_Ｌ２，ｋによって決定される。具体的に数式で表すと、それぞれ次の式（３２）及び式（３３）のように書ける。

【0093】

【数15】

【0094】

同様に、他の寄生インダクタンス及び寄生抵抗も、次の式（３４）〜式（３９）のように書くことができる。

【0095】

【数16】

【0096】

さて、ＤＣ／ＤＣコンバータ５０_ｋにおけるリップルノイズΔＶ_ｏ，ｋ（ｔ）は、次の式（４０）で表される。式（４０）中のｖ_Ｃ（ｔ）、ｖ_ＥＳＲ（ｔ）、ｖ_ＥＳＬ（ｔ）は、それぞれ式（４１）〜式（４３）で表される。式（４１）〜式（４３）中、Ｃ_Ｄ２は二次側キャパシタ１９_ｋの静電容量であり、Ｉ_Ｌ（ｔ）はチョークコイル１３_ｋを流れる電流である。

【0097】

【数17】

【0098】

本実施の形態による複合電源管理装置１では、容量成分ｖ_Ｃ（ｔ）、抵抗成分ｖ_Ｒ（ｔ）、インダクタンス成分ｖ_Ｌ（ｔ）のうち、抵抗成分ｖ_Ｒ（ｔ）、インダクタンス成分ｖ_Ｌ（ｔ）の２つが低減される。以下、詳しく説明する。

【0099】

まず、ＤＣ／ＤＣコンバータ５０_ｋにおけるＩ_Ｌ（ｔ）の算出方法について説明する。ＤＣ／ＤＣコンバータ５０_ｋの状態方程式は、次の式（４４）のように表される。ただし、Ｉ_ｏ，ｋは出力ノードｎ２_ｋを流れる電流であり、Ｌはチョークコイル１３_ｋのインダクタンスである。Ｒ，Ｃはそれぞれ、回路の抵抗成分及び容量成分を表している。Ｄは上述したスイッチ素子１１_ｋのオンデューティーであり、Ｒｓは、スイッチ素子１１_ｋ，１２_ｋのオン抵抗が同一であるとした場合のそのオン抵抗に、チョークコイル１３_ｋの直流抵抗成分を加算したものである。

【0100】

【数18】

【0101】

Ｒｓは０とみなして差し支えないので、Ｖ_ｏ，ｋ，Ｉ_ｏ，ｋの時間微分（式（４４）の左辺参照）がいずれも０となる定常状態では、式（４４）から次の式（４５）及び式（４６）の関係が得られる。

【0102】

【数19】

【0103】

式（４５）を用いると、オン期間の電流Ｉ_Ｌ（ｔ）であるＩ_Ｌｏｎ（ｔ）と、オフ期間の電流Ｉ_Ｌ（ｔ）であるＩ_Ｌｏｆｆ（ｔ）とを、それぞれ次の式（４７）及び式（４８）のように求めることができる。ただし、Ｔ_ｏｆｆ及びＴ_ｏｎはそれぞれ、オフ期間及びオン期間の時間長である。

【0104】

【数20】

【0105】

式（４７）及び式（４８）を式（４２）及び式（４３）に代入すると、オン期間の抵抗成分による電圧変動量ｖ_Ｒ（ｔ）であるｖ_Ｒｏｎ（ｔ）、オフ期間の抵抗成分による電圧変動量ｖ_Ｒ（ｔ）であるｖ_Ｒｏｆｆ（ｔ）、オン期間のインダクタンス成分による電圧変動量ｖ_Ｌ（ｔ）であるｖ_Ｌｏｎ（ｔ）、オフ期間のインダクタンス成分による電圧変動量ｖ_Ｌ（ｔ）であるｖ_Ｌｏｆｆ（ｔ）を、それぞれ次の式（４９）〜（５２）のように求めることができる。

【0106】

【数21】

【0107】

式（５０）、式（３５）、及び式（３９）から、抵抗成分ｖ_Ｒ（ｔ）の変動幅Δｖ_Ｒを、次の式（５３）のように求めることができる。また、式（５１）、式（５２）、式（３４）、及び式（３８）から、インダクタンス成分ｖ_Ｌ（ｔ）の変動幅Δｖ_Ｌを、次の式（５４）のように求めることができる。

【0108】

【数22】

【0109】

式（５３）及び式（５４）はＤＣ／ＤＣコンバータ５０_ｋのものであるが、本実施の形態によるＤＣ／ＤＣコンバータ１０_ｋにおいても同様に、リップルノイズΔＶ_ｏ，ｋ（ｔ）の抵抗成分ｖ_Ｒ（ｔ）の変動幅Δｖ_Ｒと、インダクタンス成分ｖ_Ｌ（ｔ）の変動幅Δｖ_Ｌとを求めることができる。ただしこの場合、複数のグランド端子Ｇ_０〜Ｇ_ｎに共通に接続されている共通基準線Ｚ_Ｇと、これらグランド端子Ｇ_０〜Ｇ_ｎとの間のインピーダンス（図２（ａ）において共通基準線Ｚ_Ｇより下側に描かれているもの）のリップルノイズΔＶ_ｏ，ｋ（ｔ）に対する寄与は、無視して構わないほどに小さくなる。したがって、ＤＣ／ＤＣコンバータ１０_ｋにおける変動幅Δｖ_Ｒ，Δｖ_Ｒはそれぞれ、次の式（５５）及び式（５６）のように書ける。

【0110】

【数23】

【0111】

式（５３）と式（５５）、式（５４）と式（５６）をそれぞれ比較すると明らかなように、ＤＣ／ＤＣコンバータ１０_ｋでは、ＤＣ／ＤＣコンバータ５０_ｋに比べ、リップルノイズΔＶ_ｏ，ｋ（ｔ）の抵抗成分ｖ_Ｒ（ｔ）及びインダクタンス成分ｖ_Ｌ（ｔ）が低減されている。したがって、複合電源管理装置１では、出力電圧（出力ノードｎ２_ｋの電圧）に現れるリップルノイズが低減されていると言える。

【0112】

次に、ＤＣ／ＤＣコンバータ５０_ｋにおいてスイッチ素子１１_ｋ，１２_ｋのオンオフを切り替えた直後に発生する高周波共振ノイズに関して、このノイズはスイッチ素子１１_ｋ又はスイッチ素子１２_ｋの寄生ダイオードに蓄積された電荷が共振によって放出されることに起因するものである。より具体的に説明すると、スイッチ素子１１_ｋがオンとなっている間、スイッチ素子１２_ｋの寄生ダイオードには入力電圧Ｖ_ｉ，ｋが逆方向に印加されており、したがってスイッチ素子１２_ｋの寄生ダイオードの等価キャパシタ（容量＝Ｃ_Ｄ２）にＱ＝Ｃ_Ｄ２Ｖ_ｉ，ｋの電荷が蓄積される。スイッチ素子１１_ｋがオフになった瞬間、この等価キャパシタと一次側回路のインダクタ成分（ＥＳＬ１＋ＥＳＬ３＋ＥＳＬ５）との間で共振が発生して等価キャパシタに蓄積された電荷が放出され、高周波共振ノイズとして出力電圧Ｖ_ｏ，ｋに重畳されることになる。一方、スイッチ素子１２_ｋがオンとなっている間には、スイッチ素子１１_ｋの寄生ダイオードに入力電圧Ｖ_ｉ，ｋが逆方向に印加されており、したがってスイッチ素子１１_ｋの寄生ダイオードの等価キャパシタ（容量＝Ｃ_Ｄ１）にＱ＝Ｃ_Ｄ１Ｖ_ｉ，ｋの電荷が蓄積される。スイッチ素子１２_ｋがオフになった瞬間、この等価キャパシタと一次側回路のインダクタ成分（ＥＳＬ１＋ＥＳＬ３＋ＥＳＬ５）との間で共振が発生して等価キャパシタに蓄積された電荷が放出され、高周波共振ノイズとして出力電圧Ｖ_ｏ，ｋに重畳されることになる。

【0113】

以上のような高周波共振ノイズの電力は、次の式（５７）及び式（５８）で表される。ただし、Ｐ_{Ｔｕｒｎ＿ｏｆｆ}はスイッチ素子１１_ｋがオフとなった直後に発生する高周波共振ノイズの電力であり、Ｐ_{Ｔｕｒｎ＿ｏｎ}はスイッチ素子１１_ｋがオンとなった直後に発生する高周波共振ノイズの電力である。また、Ｖ_{Ｔｕｒｎ＿ｏｆｆ}及びＩ_{Ｔｕｒｎ＿ｏｆｆ}はそれぞれスイッチ素子１１_ｋがオフとなった直後に発生する高周波共振ノイズの電圧及び電流であり、Ｖ_{Ｔｕｒｎ＿ｏｎ}及びＩ_{Ｔｕｒｎ＿ｏｎ}はそれぞれスイッチ素子１１_ｋがオンとなった直後に発生する高周波共振ノイズの電圧及び電流である。

【0114】

【数24】

【0115】

式（５７）、式（３２）、及び式（３６）から、次の式（５９）のように、Ｖ_{Ｔｕｒｎ＿ｏｆｆ}を表すことができる。同様に、式（５８）、式（３２）、及び式（３６）から、次の式（６０）のように、Ｖ_{Ｔｕｒｎ＿ｏｎ}を表すことができる。

【0116】

【数25】

【0117】

式（５９）及び式（６０）はＤＣ／ＤＣコンバータ５０_ｋのものであるが、本実施の形態によるＤＣ／ＤＣコンバータ１０_ｋにおいても同様に、スイッチ素子１１_ｋの状態が変化した直後に発生する高周波共振ノイズの電圧Ｖ_{Ｔｕｒｎ＿ｏｆｆ}，Ｖ_{Ｔｕｒｎ＿ｏｎ}を求めることができる。ただしこの場合、共通基準線Ｚ_Ｇより一次側キャパシタ１８_ｋ寄りに存在するインピーダンス、すなわち、一次側キャパシタ１８_ｋの寄生インダクタンスＥＳＬ１と、図２（ａ）に示すインピーダンスＺ１_Ｌ４，ｋ，Ｚ１_{Ｖ２３，ｋ}，Ｚ１_Ｌ３，ｋとが高周波共振ノイズに与える寄与は、無視して構わないほどに小さくなる。したがって、ＤＣ／ＤＣコンバータ１０_ｋにおける高周波共振ノイズの電圧は、次の式（６１）及び式（６２）のように書ける。

【0118】

【数26】

【0119】

式（５９）と式（６１）、式（６０）と式（６２）をそれぞれ比較すると明らかなように、ＤＣ／ＤＣコンバータ１０_ｋでは、ＤＣ／ＤＣコンバータ５０_ｋに比べ、高周波共振ノイズの電圧レベルが低減されている。したがって、複合電源管理装置１では、スイッチ素子１１_ｋ，１２_ｋのオンオフを切り替えた直後に発生する高周波共振ノイズが低減されていると言える。

【0120】

図４は（ａ）は、本発明の第２の実施の形態による複合電源管理装置１の回路構成を示す図である。この複合電源管理装置１は、ＤＣ／ＤＣコンバータ１０_０〜１０_ｎのそれぞれに電流センサ２０_ｋが設けられている点、及び、各ＤＣ／ＤＣコンバータ１０_０〜１０_ｎに共通な伝達関数補正手段２１を備える点で第１の実施の形態による複合電源管理装置１と相違し、その他の点では同一である。以下では、相違点に着目して説明する。

【0121】

電流センサ２０_ｋはノードｎ４_ｋとノードｎ５_ｋの間に設置され、ここを流れる電流（図１（ｂ）に示した電流ｉ_ｋ０）の電流の量を測定する。各電流センサ２０_ｋの測定結果は、伝達関数補正手段２１に供給される。

【0122】

伝達関数補正手段２１は、不揮発メモリ２２（記憶手段）を有して構成される。この不揮発メモリ２２には、予め、各エラーアンプ１４_ｋに実装された伝達関数ｆ_ｋの補正情報が書き込まれる。

【0123】

図４（ｂ）は、伝達関数ｆ_ｋの補正情報の説明図である。図４（ｂ）の横軸は電流ｉ_ｋ０であり、縦軸は、上述したスイッチ素子１１_ｋのオンデューティーＤである。破線で示した伝達関数ｆ_ｋ０は補正前の状態（初期状態）における伝達関数ｆ_ｋであり、同図に示すように、電流ｉ_ｋ０に対して変化しない定数とされている。補正情報は、この伝達関数ｆ_ｋ０を縦軸方向にシフトさせる情報ΔＤと、傾きを変化させる情報θとを含んで構成される。この補正情報によって補正された伝達関数ｆ_ｋは、同図に示すように、伝達関数ｆ_ｋ０に比べて縦軸方向にΔＤだけシフトし、さらに横軸に対してθだけ傾いた直線となる。

【0124】

補正情報ΔＤは、定常状態（ｉ_ｋ０＝ｉ_{ｋ０＿ｓｔａｂｌｅ}）におけるノードｎ４_ｋの電圧がグランド電圧となるように決定される。図４（ｂ）では、定常状態におけるオンデューティーＤの値をＤ_{ｓｔａｂｌｅ}と表記している。補正情報θは、電流ｉ_ｋ０が定常状態から変化した場合のノードｎ４_ｋの電圧の変動が最小となるように決定される。

【0125】

伝達関数補正手段２１は、こうして補正された伝達関数ｆ_ｋと、電流センサ２０_ｋから入力される電流量とに基づき、オンデューティーＤを決定する。そして、このオンデューティーＤに基づき、スイッチ素子１１_ｋ，１２_ｋの状態を制御する。これにより、本実施の形態による複合電源管理装置１によれば、降圧動作の精度をより向上させることが可能になっている。

【0126】

図５は、本発明の第３の実施の形態による複合電源管理装置に内蔵される非絶縁型昇圧ＤＣ／ＤＣコンバータ３０_ｋの回路構成を示す図である。本実施の形態による複合電源管理装置は、図５に示すＤＣ／ＤＣコンバータ３０_ｋと同様の構成を有するＤＣ／ＤＣコンバータを複数個内蔵するものであり、降圧ＤＣ／ＤＣコンバータに代えて昇圧ＤＣ／ＤＣコンバータを有する点で、第１の実施の形態による複合電源管理装置と相違する。以下、相違点に着目して説明する。

【0127】

同図に示すように、ＤＣ／ＤＣコンバータ３０_ｋは、Ｐチャンネル型ＭＯＳトランジスタであるスイッチ素子３１_ｋと、Ｎチャンネル型ＭＯＳトランジスタであるスイッチ素子３２_ｋと、チョークコイル３３_ｋと、エラーアンプ３４_ｋ（出力電圧調整回路）と、基準電圧生成回路３５_ｋと、可変抵抗３６_ｋと、抵抗３７_ｋと、一次側キャパシタ３８_ｋと、二次側キャパシタ３９_ｋと、ランプ波生成回路３Ａ_ｋと、コンパレータ３Ｂ_ｋとを有して構成される。ＤＣ／ＤＣコンバータ３０_ｋの入力ノードｍ１_ｋには直流電源８_ｋが、出力ノードｍ２_ｋには負荷９_ｋがそれぞれ接続される。

【0128】

チョークコイル３３_ｋ及びスイッチ素子３１_ｋは、入力ノードｍ１_ｋと出力ノードｍ２_ｋの間に、この順で直列に接続される。スイッチ素子３２_ｋは、スイッチ素子３１_ｋとチョークコイル３３_ｋの接続点であるノードｍ３_ｋと、グランド端子Ｇ_ｋとの間に接続される。抵抗３７_ｋ及び可変抵抗３６_ｋは、出力ノードｍ２_ｋと、スイッチ素子３２_ｋのグランド側端部であるノードｍ４_ｋとの間に、この順で直列に接続される。

【0129】

グランド端子Ｇ_ｋには、スイッチ素子３２_ｋ（ノードｍ４_ｋ）の他にも、一次側キャパシタ３８_ｋのグランド側端部であるノードｍ６_ｋ、及び、二次側キャパシタ３９_ｋのグランド側端部であるノードｍ７_ｋが接続される。つまり、グランド端子Ｇ_ｋは、スイッチ素子３２_ｋ、一次側キャパシタ３８_ｋ、及び二次側キャパシタ３９_ｋに共通のグランド端子となっている。一次側キャパシタ３８_ｋのもう一方の端部は入力ノードｍ１_ｋに接続され、二次側キャパシタ３９_ｋのもう一方の端部は出力ノードｍ２_ｋに接続される。

【0130】

ノードｍ６_ｋ，ｍ７_ｋとグランド端子Ｇ_ｋとは、共通基準線Ｚ_Ｇを介して接続される。この共通基準線Ｚ_Ｇとグランド端子Ｇ_ｋとを接続する配線の途中にはノードｍ５_ｋが設けられ、ノードｍ４_ｋは、このノードｍ５_ｋを介してグランド端子Ｇ_ｋに接続される。

【0131】

共通基準線Ｚ_Ｇは、複合電源管理装置内の複数のＤＣ／ＤＣコンバータに共通である。つまり、共通基準線Ｚ_Ｇは、各ＤＣ／ＤＣコンバータのノードｍ５_ｋ（ノードｍ４_ｋ及びグランド端子Ｇ_ｋ）、ノードｍ６_ｋ、及びノードｍ７_ｋと接続されている。

【0132】

スイッチ素子３１_ｋ，３２_ｋのゲート電極は、ともにコンパレータ３Ｂ_ｋの出力端子に接続される。コンパレータ３Ｂ_ｋの非反転入力端子はランプ波生成回路３Ａ_ｋの出力端子に接続され、コンパレータ３Ｂ_ｋの反転入力端子はエラーアンプ３４_ｋの出力端子に接続される。エラーアンプ３４_ｋの非反転入力端子は基準電圧生成回路３５_ｋに接続され、エラーアンプ３４_ｋの反転入力端子は抵抗３７_ｋと可変抵抗３６_ｋの接続点であるノードｍ８_ｋに接続される。

【0133】

ＤＣ／ＤＣコンバータ３０_ｋでは、エラーアンプ３４_ｋの制御によって、スイッチ素子３１_ｋ，３２_ｋの状態が排他的に切り替えられる。具体的には、スイッチ素子３１_ｋ，３２_ｋがそれぞれオン、オフである第３の状態と、スイッチ素子３１_ｋ，３２_ｋがそれぞれオフ、オンである第４の状態との間で、スイッチ素子３１_ｋ，３２_ｋの状態が切り替えられる。第３の状態では、直流電源８_ｋからルートＲ３に沿ってチョークコイル３３_ｋに電源電圧が供給され、これによってチョークコイル３３_ｋにエネルギーが蓄積される。一方第４の状態では、直流電源８_ｋからルートＲ４に沿って負荷９_ｋに電源電圧が供給されるが、チョークコイル３３_ｋから放出されるエネルギーによって生ずる電圧が加わるため、負荷９_ｋに印加される電圧は、直流電源８_ｋが出力する電源電圧より大きい電圧となる。

【0134】

エラーアンプ３４_ｋは、ノードｍ８_ｋの電圧と基準電圧生成回路３５_ｋの出力電圧との差分を積分した値を出力し、コンパレータ３Ｂ_ｋは、この積分値がランプ波生成回路３Ａ_ｋの出力電圧より大きい場合にハイレベルの電圧を出力し、スイッチ素子３１_ｋ，３２_ｋを上述した第３の状態とする。これにより、チョークコイル３３_ｋにエネルギーが蓄積される一方、出力ノードｍ２_ｋの電圧は下降する。一方、コンパレータ３Ｂ_ｋは、エラーアンプ３４_ｋの出力がランプ波生成回路３Ａ_ｋの出力電圧より小さい場合にローレベルの電圧を出力し、スイッチ素子３１_ｋ，３２_ｋを上述した第４の状態とする。これにより、出力ノードｍ２_ｋの電圧が上昇する。こうして、出力ノードｍ２_ｋの電圧が一定値とされる。

【0135】

スイッチ素子３１_ｋ，３２_ｋが上述した第３の状態であるときにノードｍ５_ｋからノードｍ４_ｋに流れ込む電流ｉ_ｋ０（負の値）は、本実施の形態では、次の式（６３）で表される。ただし、ｉ_{ＬＯＡＤ，ｋ}は負荷９_ｋに流れ込む電流であり、Ｄはスイッチ素子３１_ｋのオンデューティー（時比率＝オン期間の時間長／周期）であり、ηは電力変換効率である。また、Ｖ_ｉ，ｋ，Ｖ_ｏ，ｋはそれぞれ、ノードｍ１_ｋ，ｍ２_ｋの電圧である。

【0136】

【数27】

【0137】

本実施の形態による複合電源管理装置によれば、第１の実施の形態による複合電源管理装置と同様、共通基準線Ｚ_Ｇを利用して各ＤＣ／ＤＣコンバータ３０_ｋのノードｍ５_ｋを相互に接続していることにより、ルートＲ３を電流が流れることによるノードｍ４_ｋの電圧上昇が緩和される。したがって、昇圧動作の精度を向上することが可能になっている。

【0138】

なお、本実施の形態による複合電源管理装置においても、上述した式（３１）を満たすように、インピーダンスＺ_Ｌ３，ｋ，Ｚ_{Ｖ２３，ｋ}（ノードｍ５_ｋと共通基準線Ｚ_Ｇの間のインピーダンス）を決めることが好ましい。こうすることで、各ＤＣ／ＤＣコンバータ３０_ｋは、他のＤＣ／ＤＣコンバータ３０_ｋと比べて相対的に電流ｉ_ｋ０（の絶対値）が大きい場合には、対応するグランド端子Ｇ_ｋへの電流放出（＝ｉ_ｋ０）を抑制し、抑制により生じた余剰分を、共通基準線Ｚ_Ｇを通じて他のＤＣ／ＤＣコンバータ３０_ｋに電流（＝ｉ_ｋ１）を分散放出することが可能になる。

【0139】

以上、本発明の好ましい実施の形態について説明したが、本発明はこうした実施の形態に何等限定されるものではなく、本発明が、その要旨を逸脱しない範囲において、種々なる態様で実施され得ることは勿論である。

【符号の説明】

【0140】

Ｂ 半田ボール
ＥＳＬ１〜ＥＳＬ６ 寄生インダクタンス
ＥＳＲ１〜ＥＳＲ６ 寄生抵抗
Ｇ_ｋ グランド端子
Ｉ１〜Ｉ３ 樹脂層
Ｌ１〜Ｌ４ 配線層
Ｖ１２，Ｖ２３，Ｖ３４ ビア導体
ＶＩＣ ＩＣ用ビア導体
Ｚ_Ｇ 共通基準線
１０_ｋ 降圧ＤＣ／ＤＣコンバータ
１ 複合電源管理装置
２ 半導体電子部品
１１_ｋ，１２_ｋ スイッチ素子
１３_ｋ チョークコイル
１４_ｋ エラーアンプ
１５_ｋ 基準電圧生成回路
１６_ｋ 可変抵抗
１７_ｋ 抵抗
１８_ｋ 一次側キャパシタ
１９_ｋ 二次側キャパシタ
１Ａ_ｋ ランプ波生成回路
１Ｂ_ｋ コンパレータ
２０_ｋ 電流センサ
２１ 伝達関数補正手段
２２ 不揮発メモリ
３０_ｋ 昇圧ＤＣ／ＤＣコンバータ
３１_ｋ，３２_ｋ スイッチ素子
３３_ｋ チョークコイル
３４_ｋ エラーアンプ
３５_ｋ 基準電圧生成回路
３６_ｋ 可変抵抗
３７_ｋ 抵抗
３８_ｋ 一次側キャパシタ
３９_ｋ 二次側キャパシタ
３Ａ_ｋ ランプ波生成回路
３Ｂ_ｋ コンパレータ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】