特許 6102521 ＳＡＲアナログ・デジタル変換方法およびＳＡＲアナログ・デジタル変換回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6102521

(24)【登録日】2017年3月10日

(45)【発行日】2017年3月29日

(54)【発明の名称】ＳＡＲアナログ・デジタル変換方法およびＳＡＲアナログ・デジタル変換回路

(51)【国際特許分類】

   H03M 1/14 20060101AFI20170316BHJP

【ＦＩ】

   H03M1/14 B

【請求項の数】8

【全頁数】22

(21)【出願番号】特願2013-112715(P2013-112715)

(22)【出願日】2013年5月29日

(65)【公開番号】特開2014-232973(P2014-232973A)

(43)【公開日】2014年12月11日

【審査請求日】2016年1月27日

(73)【特許権者】

【識別番号】514315159

【氏名又は名称】株式会社ソシオネクスト

(74)【代理人】

【識別番号】100099759

【弁理士】

【氏名又は名称】青木 篤

(74)【代理人】

【識別番号】100119987

【弁理士】

【氏名又は名称】伊坪 公一

(74)【代理人】

【識別番号】100133835

【弁理士】

【氏名又は名称】河野 努

(74)【代理人】

【識別番号】100135976

【弁理士】

【氏名又は名称】宮本 哲夫

(72)【発明者】

【氏名】各務 智哉

【審査官】 河合 弘明

(56)【参考文献】

【文献】 特開平０２−２４３０２３（ＪＰ，Ａ）

【文献】 特開平１０−２０９８７０（ＪＰ，Ａ）

【文献】 特開２００９−１７７２７８（ＪＰ，Ａ）

【文献】 特開２００８−１２４５７２（ＪＰ，Ａ）

【文献】 特開２０１２−０７４９７９（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００９／０３０９７７８（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２０１２／０２６２３１６（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｍ １／００−１／８８

(57)【特許請求の範囲】

【請求項1】

差動アナログ信号の電圧値の最大レベルと最小レベルの中間を中間レベルとし、前記最大レベルと前記最小レベルの範囲を、前記差動アナログ信号を複数のステップの各ステップで２ビットずつ順に複数のビットを含むデジタルデータに変換する際の前記デジタルデータの上位２ビットを変換する１番目のステップの変換範囲とし、
前記差動アナログ信号の正相信号を容量型ＤＡ変換器である第１ＣＤＡＣに、前記差動アナログ信号の逆相信号を容量型ＤＡ変換器である第２ＣＤＡＣに、それぞれサンプルホールドし、
前記差動アナログ信号を１ステップで２ビットずつ順にデジタルデータに変換する前記複数のステップの各ステップで、前記サンプルホールドされた前記第１および第２ＣＤＡＣの出力レベルが、前記最大レベルと前記最小レベルの範囲である前記変換範囲を４等分した範囲のうちのいずれの範囲に入るかを判定し、判定結果に基づいて前記変換されるデジタルデータの２ビットを決定すると共に、前記第１および第２ＣＤＡＣの出力レベルが入ると判定された前記変換範囲を４等分した範囲のうちの一つの範囲である電圧範囲を４等分したうちの１／４または３／４のレベルが、前記中間レベルに一致するように、前記第１および第２ＣＤＡＣの出力レベルを調整し、前記電圧範囲を前記変換されるデジタルデータの２ビットを決定した次のステップの変換範囲とする動作を行う、ことを特徴とするＳＡＲアナログ・デジタル変換方法。

【請求項2】

２番目以降のステップでは、
前記第１ＣＤＡＣの出力レベルと前記第２ＣＤＡＣの出力レベルとの第１の比較と、
前記第１ＣＤＡＣの出力レベルと前記中間レベルとの第２の比較と、
前記第２ＣＤＡＣの出力レベルと前記中間レベルとの第３の比較と、を行い、
前記第１乃至第３の比較結果に基づいて、前記電圧範囲が、前記変換範囲を４等分した範囲のうちのいずれの範囲であるか判定することを特徴とする請求項１記載のＳＡＲアナログ・デジタル変換方法。

【請求項3】

前記１番目のステップは、前半ステップと、前記前半ステップに続く後半ステップとを有し、
前記前半ステップでは、前記第１ＣＤＡＣの出力レベルと前記第２ＣＤＡＣの出力レベルとの比較を行い、比較結果に基づいて、前記第１ＣＤＡＣの出力レベルおよび前記第２ＣＤＡＣの出力レベルが、前記変換範囲を２等分した範囲のうちのいずれの範囲に入るかを判定し、判定結果に基づいて上位１ビットを決定すると共に、前記第１および第２ＣＤＡＣの出力レベルが入ると判定された第１の電圧範囲を、前記第１の電圧範囲を２等分したレベルが、前記中間レベルに一致するように、前記第１および第２ＣＤＡＣの出力レベルを調整し、前記第１の電圧範囲を後半の変換範囲とし、
前記後半ステップでは、前記第１ＣＤＡＣの出力レベルと前記第２ＣＤＡＣの出力レベルとの比較を行い、比較結果に基づいて、前記第１ＣＤＡＣの出力レベルおよび前記第２ＣＤＡＣの出力レベルが、前記変換範囲を２等分した範囲のうちのいずれの範囲に入るかを判定し、判定結果に基づいて上位２ビット目を決定すると共に、前記第１および第２ＣＤＡＣの出力レベルが入ると判定された第２の電圧範囲を４等分したうちの１／４または３／４のレベルが、前記中間レベルに一致するように、前記第１および第２ＣＤＡＣの出力レベルを調整し、前記第２の電圧範囲を前記１番目のステップの次の２番目のステップの変換範囲とする動作を行うことを特徴とする請求項２記載のＳＡＲアナログ・デジタル変換方法。

【請求項4】

前記１番目のステップでは、
前記第１ＣＤＡＣの出力レベルと前記第２ＣＤＡＣの出力レベルとの比較と、
前記第１ＣＤＡＣの出力レベルと前記最大レベルと前記最小レベルの範囲を４等分したうちの１／４または３／４のレベルである第１参照レベルとの比較と、
前記第２ＣＤＡＣの出力レベルと前記第１参照レベルとの比較と、を行い、
前記３つの比較結果に基づいて、前記電圧範囲が、前記変換範囲を４等分した範囲のうちのいずれの範囲であるか判定することを特徴とする請求項２記載のＳＡＲアナログ・デジタル変換方法。

【請求項5】

差動アナログ信号の正相信号をサンプルホールドし、出力レベルを変更する第１スイッチを有する容量型ＤＡ変換器である第１ＣＤＡＣと、
前記差動アナログ信号の逆相信号をサンプルホールドし、出力レベルを変更する第２スイッチを有する容量型ＤＡ変換器である第２ＣＤＡＣと、
前記第１ＣＤＡＣの出力レベルと前記第２ＣＤＡＣの出力レベルの大小を判定する第１コンパレータと、
前記第１ＣＤＡＣの出力レベルと参照レベルの大小を判定する第２コンパレータと、
前記第２ＣＤＡＣの出力レベルと前記参照レベルの大小を判定する第３コンパレータと、
前記第１から第３コンパレータの出力を演算する演算回路と、
前記演算回路の演算結果に基づいて、前記第１および第２ＣＤＡＣの前記第１及び第２スイッチを制御するＳＡＲ制御回路と、を有し、
前記ＳＡＲ制御回路は、
前記差動アナログ信号の電圧値の最大レベルと最小レベルの間を、前記差動アナログ信号を複数のステップの各ステップで２ビットずつ順に複数のビットを含むデジタルデータに変換する際の前記デジタルデータの上位２ビットを変換する１番目のステップの変換範囲とし、
前記差動アナログ信号を、１ステップで２ビットずつ順にデジタルデータに変換する前記複数のステップの各ステップで、前記サンプルホールドされた前記第１および第２ＣＤＡＣの出力レベルが、前記最大レベルと前記最小レベルの範囲である前記変換範囲を４等分した範囲のうちのいずれの範囲に入るかを判定し、判定結果に基づいて前記デジタルデータの２ビットを決定すると共に、前記第１および第２ＣＤＡＣの出力レベルが入ると判定された前記変換範囲を４等分した範囲のうちの一つの範囲である電圧範囲を４等分したうちの１／４または３／４のレベルが、前記中間レベルに一致するように、前記第１および第２ＣＤＡＣの出力レベルを調整し、前記電圧範囲を前記変換されるデジタルデータの２ビットを決定した次のステップの変換範囲とするように前記第１及び第２スイッチを制御することを特徴とするＳＡＲアナログ・デジタル変換回路。

【請求項6】

前記参照レベルは、前記最大レベルと前記最小レベルの中間の中間レベルであり、
前記ＳＡＲ制御回路は、
２番目以降のステップでは、
前記第１から第３コンパレータの比較結果に基づいて、前記電圧範囲が、前記変換範囲を４等分した範囲のうちのいずれの範囲であるか判定することを特徴とする請求項５記載のＳＡＲアナログ・デジタル変換回路。

【請求項7】

前記１番目のステップは、前半ステップと、前記前半ステップに続く後半ステップとを有し、
前記ＳＡＲ制御回路は、
前記前半ステップでは、前記第１コンパレータの比較結果に基づいて、前記第１ＣＤＡＣの出力レベルおよび前記第２ＣＤＡＣの出力レベルが、前記変換範囲を２等分した範囲のうちのいずれの範囲に入るかに判定し、判定結果に基づいて上位１ビットを決定すると共に、前記第１および第２ＣＤＡＣの出力レベルが入ると判定された第１の電圧範囲を２等分したレベルが、前記中間レベルに一致するように、前記第１および第２ＣＤＡＣの出力レベルを調整し、前記第１の電圧範囲を後半の変換範囲とし、
前記後半ステップでは、前記第１コンパレータの比較結果に基づいて、前記第１ＣＤＡＣの出力レベルおよび前記第２ＣＤＡＣの出力レベルが、前記変換範囲を２等分した範囲のうちのいずれの範囲に入るかに判定し、判定結果に基づいて上位２ビット目を決定すると共に、前記第１および第２ＣＤＡＣの出力レベルが入ると判定された第２の電圧範囲を４等分したうちの１／４または３／４のレベルが、前記中間レベルに一致するように、前記第１および第２ＣＤＡＣの出力レベルを調整し、前記第２の電圧範囲を前記１番目のステップの次の２番目のステップの変換範囲とする動作を行うように、前記第１および第２ＣＤＡＣを制御することを特徴とする請求項６記載のＳＡＲアナログ・デジタル変換回路。

【請求項8】

前記参照レベルを、前記最大レベルと前記最小レベルの中間の中間レベルと、前記最大レベルと前記最小レベルの範囲を４等分したうちの１／４または３／４のレベルと、の間で切り替えるスイッチを備え、
前記ＳＡＲ制御回路は、
前記１番目のステップでは、
前記スイッチを前記４等分したうちの１／４または３／４のレベルに切り替えて、前記第１から第３コンパレータの比較結果に基づいて、前記電圧範囲が、前記変換範囲を４等分した範囲のうちのいずれの範囲であるか判定し、
２番目以降のステップでは、
前記スイッチを前記中間レベルに切り替えて、前記第１から第３コンパレータの比較結果に基づいて、前記電圧範囲が、前記変換範囲を４等分した範囲のうちのいずれの範囲であるか判定することを特徴とする請求項５記載のＳＡＲアナログ・デジタル変換回路。

【発明の詳細な説明】

【技術分野】

【0001】

開示の技術は、ＳＡＲアナログ・デジタル（ＡＤ）変換方法およびＳＡＲアナログ・デジタル（ＡＤ）変換回路に関する。

【背景技術】

【0002】

アナログ・デジタル（ＡＤ）変換回路が広い分野で使用されている。ＡＤ変換回路には各種の変換方式があり、例えば、高速用途ではフラッシュ型ＡＤ変換回路が使用され、高ビット数でレイテンシィは低くてもよいがある程度高速であることが望まれる用途ではパイプライン型ＡＤ変換回路が用いられる。また、高ビット数であるが低速でもよい場合には逐次変換型(SAR: Successive Approximation Routine)ＡＤ変換回路が用いられる。さらに、ＡＤ変換処理に使用する参照電圧は、抵抗列を有するデジタル・アナログ（ＤＡ）変換回路や、容量列とスイッチ列とを有する容量ＤＡ変換回路（ＣＤＡＣ）などで発生される。

【0003】

ＳＡＲ型のＡＤ変換回路でも、高速化が求められており、３個のコンパレータを用いて、１ステップで２ビット分のデータを決定することにより、高速化するＡＤ変換回路が提案されている。しかし、３個のコンパレータに供給する参照電圧を生成するために少なくとも３個のＣＤＡＣを使用する。正相と逆相の信号を有する差動信号をＡＤ変換する場合には、合計６個のＣＤＡＣを設ける。

【0004】

上記の３個のコンパレータに供給する参照電圧を、抵抗列を有するＤＡ変換回路で発生することも提案されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】米国特許出願公開第２０１１／０３０４４９３号明細書

【特許文献2】米国特許出願公開第２００４／０２４６１５３号明細書

【非特許文献】

【0006】

【非特許文献1】Z. Cao, et al. "A 32mW 1.25GS/s 6b 2b/Step SAR ADC in 0.13um CMOS" ISSCC2008

【非特許文献2】H. Wei, et al. "A 0.024mm2 8-bit 400 MS/s SAR ADC with 2-bit per Cycle and Resistive DAC in 65 nm CMOS" ISSCC2011

【発明の概要】

【発明が解決しようとする課題】

【0007】

しかしながら、抵抗列を使用するＤＡ変換回路は、抵抗列に定常電流を流すため消費電力が大きくなるという問題を有する。ＣＤＡＣは、消費電力は小さいが、分解能を高くすると、容量を大きくするので、面積が増大するという問題がある。また、ＣＤＡＣを利用するＳＡＲ型のＡＤ変換回路で、１ステップで判定するビット数を増加すると、ＣＤＡＣの面積が増大するという問題がある。

【課題を解決するための手段】

【0008】

第１の態様のＳＡＲアナログ・デジタル変換方法は、差動アナログ信号の電圧値の最大レベルと最小レベルの中間を中間レベルとし、最大レベルと最小レベルの範囲を、差動アナログ信号を１ステップずつ順にデジタルデータに変換する際の１番目のステップの変換範囲とし、差動アナログ信号の正相信号を第１容量型ＤＡ変換機（以下、ＣＤＡＣという）に、差動アナログ信号の逆相信号を第２ＣＤＡＣに、それぞれサンプルホールドし、差動アナログ信号を１ステップずつ順にデジタルデータに変換する各ステップで、サンプルホールドされた第１および第２ＣＤＡＣの出力レベルが、変換範囲を４等分した範囲のうちのいずれの範囲に入るかを判定し、判定結果に基づいてデジタルデータの２ビットを決定すると共に、第１および第２ＣＤＡＣの出力レベルが入ると判定された４等分した範囲のうちの一つである電圧範囲を４等分したうちの１／４または３／４のレベルが、中間レベルに一致するように、第１および第２ＣＤＡＣの出力レベルを調整し、電圧範囲を次のステップの変換範囲とする動作を行う。

【0009】

第２の態様のＳＡＲアナログ・デジタル変換回路は、差動アナログ信号の正相信号をサンプルホールドし、出力レベルを変更する第１スイッチを有する第１ＣＤＡＣと、差動アナログ信号の逆相信号をサンプルホールドし、出力レベルを変更する第２スイッチを有する第２ＣＤＡＣと、第１ＣＤＡＣの出力レベルと第２ＣＤＡＣの出力レベルの大小を判定する第１コンパレータと、第１ＣＤＡＣの出力レベルと参照レベルの大小を判定する第２コンパレータと、第２ＣＤＡＣの出力レベルと参照レベルの大小を判定する第３コンパレータと、第１から第３コンパレータの出力を演算する演算回路と、演算回路の演算結果に基づいて、第１および第２ＣＤＡＣの第１及び第２スイッチを制御するＳＡＲ制御回路と、を有し、ＳＡＲ制御回路は、差動アナログ信号の最大レベルとアナログ信号の最小レベルの間を、差動アナログ信号を、１ステップで２ビットずつ順にデジタルデータに変換する際の１番目のステップの変換範囲とし、差動アナログ信号を、１ステップで２ビットずつ順にデジタルデータに変換する各ステップで、サンプルホールドされた第１および第２ＣＤＡＣの出力レベルが、変換範囲を４等分した範囲のうちのいずれの範囲に入るかを判定し、判定結果に基づいてデジタルデータの２ビットを決定すると共に、第１および第２ＣＤＡＣの出力レベルが入ると判定された４等分した範囲のうちの一つの範囲である電圧範囲を４等分した１／４または３／４のレベルが、中間レベルに一致するように、第１および第２ＣＤＡＣの出力レベルを調整し、電圧範囲が次のステップの変換範囲とするように第１及び第２スイッチを制御する。

【発明の効果】

【0010】

第１および第２の態様によれば、１ステップで２ビットを決定する高速化を行っても、ＣＤＡＣの個数を低減できるので、面積を低減できる。
また、少なくとも２番目のステップ以降は、第２および第３のコンパレータの参照電圧である中間レベルを変更しないので、参照電圧の変更に伴うコンパレータの誤差を低減できる。

【図面の簡単な説明】

【0011】

【図1】図１は、差動アナログ信号をデジタルデータに変換するＳＡＲ型ＡＤ変換回路の全体構成を示す図である。

【図2】図２は、１ステップで２ビットを決定する一般的なＳＡＲ型ＡＤ変換回路の正相変換部の構成を示す図である。

【図3】図３は、図２の回路のＣＤＡＣおよびスイッチの部分を詳細に示す図である。

【図4】図４は、ＣＤＡＣの３点スイッチの接続を切り替えるシーケンスを示す図である。

【図5】図５は、図４に示したシーケンスで１回目の比較動作を行い、その比較結果に基づいてシフトシ−ケンスを示す図であり、（Ａ）から（Ｄ）は入力アナログ信号の存在範囲が、入力電圧範囲を４等分した４つの範囲のいずれかに入る場合を示す。

【図6】図６は、比較後のシフト結果と次の比較での範囲（レンジ）の遷移をまとめて示す図である。

【図7】図７は、図５および図６で説明した比較結果に基づく範囲のシフトを、８ビットＡＤ変換処理の場合を例として、どのように範囲が縮小されるかを示す図である。

【図8】図８は、８ビットＡＤ変換処理において、サンプリングした差動アナログ信号の電圧レベルが＋側が２３１（２３１以上２３２未満）で、−側が２４の場合の処理の遷移を示す図である。

【図9】図９は、第１実施形態のＳＡＲ型ＡＤ変換回路の構成を示す図である。

【図10】図１０は、ＣＤＡＣおよびスイッチの部分を詳細に示す図である。

【図11】図１１は、ＣＤＡＣの３点スイッチの接続を切り替えるシーケンスを示す図である。

【図12】図１２は、図１１に示したシーケンスで１回目の比較動作を行い、その比較結果に基づいてシフトシ−ケンスを示す図であり、（Ａ）および（Ｂ）はVIN+およびVIN-の存在範囲が、入力電圧範囲を２等分した２つの範囲のいずれかに入る場合を示す。

【図13】図１３は、図１１に示したシーケンスで２回目の比較動作を行い、その比較結果に基づいてシフトシ−ケンスを示す図であり、（Ａ）および（Ｂ）はVIN+およびVIN-の存在範囲が、電圧範囲を２等分した２つの範囲のいずれかに入る場合を示す。

【図14】図１４は、図１１に示したシーケンスで第２ステップ以降に、３回目以降の比較動作を行い、その比較結果に基づいてシフトシ−ケンスを示す図である。

【図15】図１５は、比較後のシフト結果と次の比較でのレンジの遷移をまとめた図である。

【図16】図１６は、第１実施形態において、８ビットＡＤ変換処理を行う場合で、サンプリングした差動アナログ信号の電圧レベルが＋側が２３１（２３１以上２３２未満）で、−側が２４の場合の処理の遷移を示す図である。

【図17】図１７は、第１実施形態において、８ビットＡＤ変換処理を行う場合で、サンプリングした差動アナログ信号の電圧レベルが＋側が４８（４８以上４９未満）で、−側が２０７の場合の処理の遷移を示す図である。

【図18】図１８は、第２実施形態のＳＡＲ型ＡＤ変換回路の全体構成を示す図である。

【発明を実施するための形態】

【0012】

実施形態のＳＡＲアナログ・デジタル（ＳＡＲ型ＡＤ）変換回路を説明する前に、１ステップで２ビットを決定するＳＡＲ型ＡＤ変換回路の一般的な例を説明する。
図１は、差動アナログ信号VIN+およびVIN-をデジタルデータに変換するＳＡＲ型ＡＤ変換回路の全体構成を示す図である。

【0013】

ＳＡＲ型ＡＤ変換回路は、差動アナログ信号の正相信号VIN+をデジタルデータに変換する正相変換部と、正相信号VIN-をデジタルデータに変換する逆相変換部と、を有する。

【0014】

正相変換部は、３個のＣＤＡＣ１１Ｐ〜１３Ｐと、３個のコンパレータ１４Ｐ〜１６Ｐと、演算回路１７Ｐと、ＳＡＲ制御回路１８Ｐと、３個のスイッチＳＷ１Ｐ、ＳＷＨＰおよびＳＷＬＰと、を有する。正相変換部は、差動アナログ信号の正相信号VIN+をサンプリングし、デジタルデータDoutPを生成する。

【0015】

逆相変換部は、３個のＣＤＡＣ１１Ｎ〜１３Ｎと、３個のコンパレータ１４Ｎ〜１６Ｎと、演算回路１７Ｎと、ＳＡＲ制御回路１８Ｎと、３個のスイッチＳＷ１Ｎ、ＳＷＨＮおよびＳＷＬＮと、を有する。逆相変換部は、差動アナログ信号の逆相信号VIN-をサンプリングし、デジタルデータDoutNを生成する。

【0016】

上記のように、正相変換部および逆相変換部は、対称な構成を有する。また、差動アナログ信号の正相信号VIN+と逆相信号VIN-は、コモン電圧VRCに対して対称な信号であるとするので、正相変換部および逆相変換部は、対称な動作を行う。したがって、コモン電圧VRCを基準として正相信号VIN+をデジタルデータに変換した場合には、コモン電圧VRCに対して対称なデータを算出すれば逆相信号VIN-のデジタル変換データを算出することができる。以下、正相変換部について説明し、逆相変換部の説明は省略し、説明に際しては参照符号からはＰを除いて示す。

【0017】

図２は、１ステップで２ビットを決定する一般的なＳＡＲ型ＡＤ変換回路の正相変換部の構成を示す図である。
図２に示すように、ＳＡＲ型ＡＤ変換回路は、３個のＣＤＡＣ１１〜１３と、３個のコンパレータ１４〜１６と、演算回路１７と、ＳＡＲ制御回路１８と、３個のスイッチＳＷ１、ＳＷＨおよびＳＷＬと、を有する。ＣＬＫは、ＳＡＲ制御回路が動作するためのクロックである。VRHおよびVRLは、ＳＡＲ型ＡＤ変換回路がＡＤ変換処理する信号の電圧範囲の上限および下限に対応し、アナログ信号VIN+の電圧範囲は、VRHおよびVRLに対応するように増幅される。コモン電圧VRCは、VRHとVRLの中間の電圧レベルであり、外部から供給されるが、VRHとVRLから容量を使用した電圧分割回路等により生成してもよい。

【0018】

図３は、ＣＤＡＣ１１〜１３、スイッチＳＷ１、ＳＷＨおよびＳＷＬの部分を詳細に示す図である。
ＣＤＡＣ１１〜１３は、同じ構成を有する。各ＣＤＡＣは、共通の信号ラインのノードMSB,2SB,3SB,…,nSBのｎ個のノードとｎ個の３点スイッチの間に接続されたｎ個の容量を有する。ｎ個の容量は、容量値が２の累乗（バイナリィウェイト）で変化するように重みづけされている。例えば、単位容量値をC0とすると、ノードMSB,2SB,3SB,…,nSBに接続される容量の容量値は、C0×2ⁿ, C0×2^n-1,…, C0の順に変化する。３点スイッチは、容量の各端子を、電圧源VRH,VRC,VRLのいずれかに接続するように切り替える。３点スイッチの接続は、ＳＡＲ制御回路１８により制御される。

【0019】

スイッチＳＷ１は、ＣＤＡＣ１１の信号ラインを、アナログ信号VIN+の入力端子に接続するか否かを切り替える。スイッチＳＷＨは、ＣＤＡＣ１２の信号ラインを、コモン電源VRCに接続するか否かを切り替える。スイッチＳＷＬは、ＣＤＡＣ１３の信号ラインを、コモン電源VRCに接続するか否かを切り替える。

【0020】

ＣＤＡＣ１１は、３点スイッチをすべてVRCに接続した状態で、ＳＷ１を接続した後、ＳＷ１を遮断することにより、アナログ信号VIN+をサンプリングする。この状態では、ＣＤＡＣ１１は、VIN+を出力する。この状態から、３点スイッチの接続をVRCからVRHまたはVRLに接続することにより、ＣＤＡＣ１１の出力が、対応する容量の重みづけに応じて上昇または下降する。例えば、ＣＤＡＣ１１の出力は、すべての３点スイッチをVRCからVRHに切り替えると、ほぼ(VRH-VRL)/2上昇し、すべての３点スイッチをVRCからVRLに切り替えると、ほぼ(VRH-VRL)/2下降する。

【0021】

ＣＤＡＣ１２は、３点スイッチをすべてVRCに接続した状態で、ＳＷＨを接続した後、ＳＷＨを遮断することにより、出力VRCHがVRCとなる。この状態から、３点スイッチの接続をVRCからVRHまたはVRLに接続することにより、ＣＤＡＣ１２の出力VRCHが、対応する容量の重みづけに応じて上昇または下降する。例えば、ＣＤＡＣ１２の出力VRCHは、すべての３点スイッチをVRCからVRHに切り替えると、ほぼ(VRH-VRL)/2上昇し、すべての３点スイッチをVRCからVRLに切り替えると、ほぼ(VRH-VRL)/2下降する。したがって、ＣＤＡＣ１２の出力VRCHは、ほぼVRHからVRLまで変化させることが可能である。ＣＤＡＣ１３についても同様であり、ＣＤＡＣ１３の出力VRCLは、ほぼVRHからVRLまで変化させることが可能である。

【0022】

ＣＤＡＣは、各種の構成例が提案されており、その動作も広く知られているので、詳しい説明は省略する。
図２に戻り、コンパレータ１４は、ＣＤＡＣ１１の出力とVRCHを比較する。コンパレータ１５は、ＣＤＡＣ１１の出力とVRCを比較する。コンパレータ１６は、ＣＤＡＣ１１の出力とVRCLを比較する。

【0023】

演算回路１７は、２個のＡＮＤゲートAND1およびAND2と、ＯＲゲートORと、を有する。演算回路１７は、コンパレータ１５の正相出力をそのままデータDnとして出力する。AND1は、コンパレータ１４の出力とコンパレータ１５の正相出力の論理積を演算する。AND2は、コンパレータ１５の逆相出力とコンパレータ１６の出力の論理積を演算する。ORは、AND1の出力とAND2の出力の論理和を演算する。ORの出力がデータDn-1として出力される。

【0024】

ＳＡＲ制御回路１８は、演算回路１７から出力されるデータDnおよびDn-1に応じて、ＣＤＡＣ１１〜１３のスイッチ、ＳＷ１、ＳＷＨおよびＳＷＬを制御する。

【0025】

次に、図２のＳＡＲ型ＡＤ変換回路の動作を説明する。
１回のＡＤ変換を実行するには、サンプリング、２ビット比較、シフト、２ビット比較、シフト、…、２ビット比較の順で２ビット比較とシフトを行うステップを繰り返し実行し、繰り返し回数は、ビット数により決定される。

【0026】

サンプリングは、ＣＤＡＣ１１〜１３のすべての３点スイッチをVRCに接続した状態で、ＳＷ１、ＳＷＨおよびＳＷＬを一旦接続した後、再度遮断することにより行う。これにより、ＣＤＡＣ１１にVIN+がサンプリングされてホールドされる。ＣＤＡＣ１２の出力VRCHはVRCになるが、ＣＤＡＣ１２の３点スイッチを切り替えて、ＣＤＡＣ１２は出力VRCHを(3VRH+VRL)/4=(VRH+VRC)/2にする。また、ＣＤＡＣ１３の出力VRCLはVRCになるが、ＣＤＡＣ１３の３点スイッチを切り替えて、ＣＤＡＣ１３は出力VRCLを(VRH+3VRL)/4=(VRC+VRL)/2にする。サンプリング後は、２ビット比較およびシフトのステップを繰り返す。

【0027】

図４は、ＣＤＡＣ１１の３点スイッチの接続を切り替えるシーケンスを示す図である。前述のように、差動アナログ信号を対象とするため、図４で＋側と記載したものはVIN+をサンプリングするＣＤＡＣに対するシーケンスで、−側と記載したものはVIN−をサンプリングするＣＤＡＣに対するシーケンスである。図４において、上向きの矢印は対応した容量アレイの３点スイッチのVRCからVRHへの切り替えを示し、下向きの矢印はVRCからVRLへの切り替えを示す。

【0028】

図５は、図４に示したシーケンスで１回目の比較動作を行い、その比較結果に基づいてシフトシ−ケンスを示す図であり、（Ａ）から（Ｄ）はVIN+およびVIN-の存在範囲が、入力電圧範囲を４等分した４つの範囲のいずれかに入る場合を示す。図５で、左側のスケールの実線の矢印がVIN+の電圧の存在範囲を、破線の矢印がVIN-の電圧の存在範囲を、右側のスケールの実線と破線の矢印が重なった部分がシフトした範囲を示す。図５で、範囲（レンジ）が０〜１６であるのは、比較動作で２ビット判定し、判定結果に基づいてシフトを行い、次回の比較で２ビット判定するため合計４ビットであり、次回比較時のＬＳＢを１とすると、１６が最大になるためである。シフトは、＋側のＣＤＡＣ１１および−側のＣＤＡＣの３点スイッチの接続を制御することにより行う。

【0029】

図５の（Ａ）に示すように、Dn,Dn-1の比較結果が００の場合、VIN+側（以下＋側）の電圧は０〜４に存在し、VIN-側（以下−側）の電圧は１２〜１６に存在している。この比較結果に対して、＋側は６上昇させ、−側は６下降させるシフトを行う。
図５の（Ｂ）は、Dn,Dn-1の比較結果が０１の場合であり、このとき＋側のＣＤＡＣ１１の電圧は４〜８に存在し、−側の電圧は８〜１２に存在している。この比較結果に対して、＋側は２上昇させ、−側を２下降させる。

【0030】

図５の（Ｃ）は、Dn,Dn-1の比較結果が１０の場合であり、このとき＋側のＣＤＡＣ１１の電圧は８〜１２に存在し、−側の電圧は４〜８に存在している。この比較結果に対して、＋側は２下降させ、−側を２上昇させる。
図５の（Ｄ）は、Dn,Dn-1の比較結果が１１の場合であり、このとき＋側のＣＤＡＣ１１の電圧は１２〜１６に存在し、−側の電圧は０〜４に存在している。この比較結果に対して、＋側は６下降させ、−側を６上昇させる。

【0031】

以上のように、比較結果に応じてシフトさせる量を変えて、どの比較結果であってもシフト後は必ず、＋側のＣＤＡＣ１１の電圧および−側の対応するＣＤＡＣの電圧が含まれる範囲は、６から１０の範囲に存在させるようにする。

【0032】

図６は、比較後のシフト結果と次の比較での範囲（レンジ）の遷移をまとめて示す図である。図６に示すように、０〜１６の範囲で比較し、比較後のシフトで６〜１０にシフトし、このシフトした範囲６〜１０は、次の比較範囲の０〜１６に相当する。最後の比較は２ビット判定なので比較範囲は、０〜４で示している。VRCのレベルはシフトした範囲でも常時中間レベルである。しかし、VRCHおよびVRCLは、＋側のＣＤＡＣ１１の電圧および−側の対応するＣＤＡＣの電圧のシフトが行われると、シフト後の範囲を４等分した１番目と２番目の境界および３番目と４番目の境界と一致しなくなる。そこで、図６でVRCH',VRCL'で示すように、VRCHおよびVRCLを比較毎に設定し直している。このVRCHおよびVRCLの変更は、＋側のＣＤＡＣ１２および１３および−側の対応するＣＤＡＣの３点スイッチを切り替えて、VRCHおよびVRCLを、シフトした範囲の上記の境界と一致するレベルにシフトする。これらを設定するためには、少なくとも２つのＤＡＣを使用することになり、ＤＡＣの搭載数が増えて面積の増加につながる。
以下の具体例に沿って設定方法の説明を行う。

【0033】

図７は、図５および図６で説明した比較結果に基づく範囲のシフトを、８ビットＡＤ変換処理の場合を例として、どのように範囲が縮小されるかを示す図である。
図５および図６では、表示の都合上、シフトした範囲を拡大するように示しているが、実際には拡大されることはなく、図７に示すように、範囲(レンジ）は順に縮小されていく。しかし、図７のような表示では、細部が不明なので、図５および図６のように示す。

【0034】

図８は、８ビットＡＤ変換処理において、サンプリングした差動アナログ信号の電圧レベルが＋側が２３１（２３１以上２３２未満）で、−側が２４の場合の処理の遷移を示す図である。図において、丸印が＋側の電圧レベルを、×印が−側の電圧レベルを示す。

【0035】

サンプリング時は、ＳＷ１、ＳＷＨ、ＳＷＬがオン（接続）し、ＣＤＡＣ１１〜１３の３点スイッチはすべてVRCに接続している。次に、サンプリングを終了しＳＷ１、ＳＷＨ、ＳＷＬをオフ（遮断）にし、ＣＤＡＣ１２のMSBのスイッチをVRHに切替え、VRCHを図８の１６を最大とするレベル表示で１２（最大２５６表示で１９２）に設定する。ＣＤＡＣ１３のMSBのスイッチをVRLに切換えVRCLを図８で４（最大２５６表示で６４）に設定する。以下、図８でのレベル表示を説明し、最大２５６表示は説明を省略する。

【0036】

図８の（Ａ）はこの状態を示す。この状態で、コンパレータ１４〜１６が比較を行うと、＋側は１２〜１６に存在しているのでDn,Dn-1の比較結果は１１となる。−側は０〜４に存在しているのでDn,Dn-1の比較結果は００となる。

【0037】

図８の（Ｂ）に示すように、この結果を受けて＋側はＣＤＡＣ１１のMSBと2SBのスイッチをVRLに切り替えて６シフトダウンし、−側はVIN-をサンプリングするＣＤＡＣのMSBと2SBのスイッチをVRHにして６シフトアップする。

【0038】

図８の（Ｃ）に示すように、２度目の比較前に、ＣＤＡＣ１２の2SBと3SBのスイッチをVRLに切替えVRCHを１２に設定し、ＣＤＡＣ１３の2SBと3SBのスイッチをVRHに切換えVRCLを４に設定し直す。同様の設定変更を−側でも行う。この状態で比較を行う。＋側は８〜１２に存在しているのでDn,Dn-1の比較結果は１０となる。−側は４〜８に存在しているのでDn,Dn-1の比較結果は０１となる。

【0039】

図８の（Ｄ）に示すように、この結果を受けて＋側はＣＤＡＣ１１の3SBのスイッチをVRL,4SBのスイッチをVRHに切換え２シフトダウンし、−側はVIN-をサンプリングするＣＤＡＣの3SBのスイッチをVRH、4SBのスイッチをVRLに切換え２シフトアップする。

【0040】

図８の（Ｅ）に示すように、３度目の比較前にＣＤＡＣ１２の4SBと5SBのスイッチをVRLに切替え、VRCHを１２に設定し、ＣＤＡＣ１３の4SBと5SBのスイッチをVRHに切換えVRCLを４に設定し直す。同様の設定変更を−側でも行う。この状態で比較を行う。＋側は４〜８に存在しているのでDn,Dn-1の比較結果は０１となる。−側は８〜１２に存在しているのでDn,Dn-1の比較結果は１０となる。

【0041】

図８の（Ｆ）に示すように、この結果を受けて＋側はＣＤＡＣ１１の5SBのスイッチをVRHに、6SBのスイッチをVRLに切換え２シフトアップする。−側も同様に、VIN-をサンプリングするＣＤＡＣの5SBのスイッチをVRLに、6SBのスイッチをVRHに切換え２シフトダウンする。

【0042】

図８の（Ｇ）に示すように、最後の比較前にＣＤＡＣ１２の6SBと7SBのスイッチをVRLに切替え、VRCHを１２に設定し、ＣＤＡＣ１３の6SBと7SBのスイッチをVRHに切換え、VRCLを４に設定し直す。同様の設定変更を−側でも行う。この状態で比較を行う。＋側は３〜４に存在しているのでDn,Dn-1の比較結果は１１となる。−側は０〜１に存在しているのでDn,Dn-1の比較結果は００となる。

【0043】

これにより、変換結果は上位から順に、２進法で「１１」、「１０」、「０１」、「１１」が得られ、VIN+は１０進法で２３１、VIN-は１０進法で２４であることがわかる。
以上の通り、図２のシングルエンド入力では３個のＤＡＣが、差動入力の場合は６個のＤＡＣを設ける。抵抗列を利用するＤＡＣでは消費電力が大きいという問題があり、ＣＤＡＣでは面積が大きくなるという問題がある。

【0044】

以下に説明する実施形態のＡＤ変換回路は、低消費電力で、回路面積も小さい。
図９は、第１実施形態のＳＡＲ型ＡＤ変換回路の構成を示す図である。第１実施形態のＳＡＲ型ＡＤ変換回路は、１ステップで２ビットを決定するが、１ステップ目は２回の動作に分かれている。

【0045】

図９に示すように、第１実施形態のＳＡＲ型ＡＤ変換回路は、２個のＣＤＡＣ２１、２２と、３個のコンパレータ２３〜２５と、演算回路２６と、ＳＡＲ制御回路２７と、２個のスイッチＳＷＰおよびＳＷＭと、を有する。ＣＬＫは、ＳＡＲ制御回路が動作するためのクロックである。VRHおよびVRLは、ＳＡＲ型ＡＤ変換回路がＡＤ変換処理する信号の電圧範囲の上限および下限に対応し、アナログ信号VIN+の電圧範囲は、VRHおよびVRLに対応するように増幅される。コモン電圧VRCは、VRHとVRLの中間の電圧レベルであり、外部から供給されるが、VRHとVRLから容量を使用した電圧分割回路等により生成してもよい。また、差動アナログ信号VIN+とVIN-は、コモン電圧VRCに対して、対称な信号、すなわちコモン電圧VRCに対して対称な電圧値を有するとする。

【0046】

図１０は、ＣＤＡＣ２１、２２、スイッチＳＷＰおよびＳＷＭの部分を詳細に示す図である。
図３と比較して明らかなように、２個のＣＤＡＣ２１およびＣＤＡＣ２２の信号ラインに、スイッチＳＷＰおよびＳＷＭを介して、差動アナログ信号VIN+およびVIN-が供給される。ＣＤＡＣ２１およびＣＤＡＣ２２の構成は、図３のものと同じである。ＣＤＡＣ２１は、VIN+をサンプリングし、３点スイッチを切り替えることにより、出力をほぼ(VRH-VRL)/2上昇および下降させることができる。ＣＤＡＣ２２は、VIN-をサンプリングし、３点スイッチを切り替えることにより、出力をほぼ(VRH-VRL)/2上昇および下降させることができる。

【0047】

図９に戻り、コンパレータ２３は、ＣＤＡＣ２１の出力とＣＤＡＣ２２の出力を比較する。コンパレータ２４は、ＣＤＡＣ２１の出力とVRCを比較する。コンパレータ２５は、ＣＤＡＣ２２の出力とVRCを比較する。
演算回路２６は、２個のＡＮＤゲートAND1およびAND2と、ＯＲゲートORと、を有する。演算回路２６は、図２の演算回路１７と同じ構成を有し、同じ動作を行うので、説明は省略する。

【0048】

ＳＡＲ制御回路２７は、演算回路２６から出力されるデータDnおよびDn-1に応じて、ＣＤＡＣ２１およびＣＤＡＣ２２の３点スイッチ、ＳＷＰおよびＳＷＭを制御する。
次に、第１実施形態のＳＡＲ型ＡＤ変換回路の動作を説明する。

【0049】

上記のように、第１実施形態のＳＡＲ型ＡＤ変換回路は、＋側入力のＣＤＡＣ２１と−側入力のＣＤＡＣ２２の２つＣＤＡＣを有する。１個のコンパレータ２３でＣＤＡＣ２１とＣＤＡＣ２２の出力を比較すると共に、２個のコンパレータ２４および２５が、ＣＤＡＣ２１の出力およびＣＤＡＣ２２の出力を参照電圧（リファレンス電圧）と比較する。第１実施形態では、参照電圧は、コモン電圧VRCに固定されている。

【0050】

１回のＡＤ変換を実行するには、サンプリング、２ビット比較、シフト、２ビット比較、シフト、…、２ビット比較の順で２ビット比較とシフトを行うステップを繰り返し実行し、繰り返し回数は、ビット数により決定される。

【0051】

第１実施形態では、１ステップ目の動作は前半と後半に分かれ、それぞれ１ビット比較を行う。２回目以降のステップでは、１ステップで２ビット比較を行う。したがって、Ｎビット変換を行う場合には、合計Ｎ／２ステップを行い、Ｎ／２＋１回の比較を行う。各比較の後には、ＣＤＡＣ２１および２２の電圧シフトを行う。

【0052】

サンプリングは、ＣＤＡＣ２１およびＣＤＡＣ２２のすべての３点スイッチをVRCに接続した状態で、ＳＷＰおよびＳＷＭを一旦接続した後、再度遮断することにより行う。これにより、ＣＤＡＣ２１にVIN+がサンプリングされてホールドされ、ＣＤＡＣ２２にVIN-がサンプリングされてホールドされる。サンプリング後は、比較結果に応じて、所定のシーケンスに従って、ＣＤＡＣ２１およびＣＤＡＣ２２の出力レベルの比較およびシフトのステップを繰り返す。

【0053】

図１１は、ＣＤＡＣ２１およびＣＤＡＣ２２の３点スイッチの接続を切り替えるシーケンスを示す図である。図１１において、１回目の比較および比較後の動作は、第１ステップの前半に行われ、２回目の比較および比較後の動作は、第１ステップの後半に行われる。また、図１１において、＋側と記載したものはVIN+をサンプリングするＣＤＡＣ２１に対するシーケンスで、−側と記載したものはVIN−をサンプリングするＣＤＡＣ２２に対するシーケンスである。図１１において、上向きの矢印は対応した容量アレイの３点スイッチのVRCからVRHへの切り替え及びVRLからVRCへの切り替えを示し、下向きの矢印はVRCからVRLへの切り替え及びVRHからVRCへの切り替えを示す。

【0054】

図１２は、図１１に示したシーケンスで１回目の比較動作を行い、その比較結果に基づいてシフトシ−ケンスを示す図であり、（Ａ）および（Ｂ）はVIN+およびVIN-の存在範囲が、入力電圧範囲を２等分した２つの範囲のいずれかに入る場合を示す。図１２で、左側のスケールの実線の矢印がVIN+の電圧の存在範囲を、破線の矢印がVIN-の電圧の存在範囲を、右側のスケールの実線と破線の矢印が重なった部分がシフトした範囲を示す。図１２で、範囲（レンジ）が０〜４であるのは、１回目の比較動作で１ビット判定し、２回の比較で１ビット判定するため合計２ビットであり、２回目比較時のＬＳＢを１とすると、４が最大になるためである。

【0055】

図１２の（Ａ）に示すように、１回目の比較で、Dnの比較結果が0の場合＋側のＣＤＡＣ２１の出力電圧は０〜２に存在し、−側のＣＤＡＣ２２の出力電圧は２〜４に存在していることがわかる。その後の電圧シフトは＋側のＣＤＡＣ２１の出力電圧を１アップさせ、−側のＣＤＡＣ２２の出力電圧を１ダウンさせる。

【0056】

図１２の（Ｂ）に示すように、１回目の比較で、Dnの比較結果が１の場合には、＋側のＣＤＡＣ２１の出力電圧は２〜４に存在し、−側のＣＤＡＣ２２の出力電圧は０〜２に存在している。その後の電圧シフトは、＋側のＣＤＡＣ２１の出力電圧を１ダウンさせ、−側のＣＤＡＣ２２の出力を１アップさせる。このように比較結果に応じてシフトさせる量を変えて、どの比較結果であってもシフト後は必ず、＋側も−側も１〜３に存在させるようにする。

【0057】

図１３は、図１１に示したシーケンスで２回目の比較動作を行い、その比較結果に基づいてシフトシ−ケンスを示す図であり、（Ａ）および（Ｂ）はVIN+およびVIN-の存在範囲が、電圧範囲を２等分した２つの範囲のいずれかに入る場合を示す。図１３で、範囲（レンジ）が０〜８である理由は、２回目の比較で１ビット判定し、２回目のステップで２ビット判定するため合計３ビットであり、第２ステップでの比較時のＬＳＢを１とすると、８が最大になるためである。

【0058】

図１３の（Ａ）に示したように、２回目の比較結果が０の場合、＋側のＣＤＡＣ２１の出力電圧は０〜４に存在し、−側のＣＤＡＣ２２の出力電圧は４〜８に存在している。その後の電圧シフトは、＋側のＣＤＡＣ２１の出力電圧を１アップさせ、−側のＣＤＡＣ２２の出力電圧を３ダウンさせる。

【0059】

図１３の（Ｂ）に示すように、Dnの比較結果が１の場合、＋側のＣＤＡＣ２１の出力電圧は４〜８に存在し、−側のＣＤＡＣ２２の出力電圧は０〜４に存在している。その後の電圧シフトは、＋側のＣＤＡＣ２１の出力電圧を３ダウンさせ、−側のＣＤＡＣ２２の出力電圧を１アップさせる。このように比較結果に応じてシフトさせる量を変えて、どの比較結果であってもシフト後は必ず、＋側も−側も１〜５に存在させるようにする。

【0060】

図１４は、図１１に示したシーケンスで第２ステップ以降に、３回目以降の比較動作を行い、その比較結果に基づいてシフトシ−ケンスを示す図である。図１４において、範囲（レンジ）が０〜１６である理由は、第２ステップ以降の比較では、２ビット判定し、次回の比較で２ビット判定するため合計４ビットであり、次回比較時のＬＳＢを１とすると、１６が最大になるためである。

【0061】

図１４の（Ａ）に示すように、Dn,Dn-1の比較結果が００の場合、＋側のＣＤＡＣ２１の出力電圧は０〜４に存在し、−側のＣＤＡＣ２２の出力電圧は１２〜１６に存在している。その後の電圧シフトは、＋側のＣＤＡＣ２１の出力電圧を９アップさせ、−側のＣＤＡＣ２２の出力電圧を３ダウンさせる。

【0062】

図１４の（Ｂ）に示すように、Dn,Dn-1の比較結果が０１の場合、＋側のＣＤＡＣ２１の出力電圧は４〜８に存在し、−側のＣＤＡＣ２２の出力電圧は８〜１２に存在している。その後の電圧シフトは、＋側のＣＤＡＣ２１の出力電圧を５アップさせ、−側のＣＤＡＣ２２の出力電圧を１アップさせる。

【0063】

図１４の（Ｃ）に示すように、Dn,Dn-1の比較結果が１０の場合、＋側のＣＤＡＣ２１の出力電圧は８〜１２に存在し、−側のＣＤＡＣ２２の出力電圧は４〜８に存在している。その後の電圧シフトは、＋側のＣＤＡＣ２１の出力電圧を１アップさせ、−側のＣＤＡＣ２２の出力電圧を５アップさせる。

【0064】

図１４の（Ｄ）に示すように、Dn,Dn-1の比較結果が１１の場合、＋側のＣＤＡＣ２１の出力電圧は１２〜１６に存在し、−側のＣＤＡＣ２２の出力電圧は０〜４に存在している。その後の電圧シフトは、＋側のＣＤＡＣ２１の出力電圧を３ダウンさせ、−側のＣＤＡＣ２２の出力電圧を９アップさせる。このように比較結果に応じてシフトさせる量を変えて、どの比較結果であってもシフト後は必ず、＋側も−側も９〜１３に存在させるようにする。

【0065】

図１５は、比較後のシフト結果と次の比較でのレンジの遷移をまとめた図である。
図１５に示すように、１回目の比較は０〜４のレンジで比較し、比較後のシフトで１〜３に圧縮する。これが２回目の０〜８のレンジになる。２回目の比較は、０〜８のレンジで比較し、比較後のシフトで１〜５に圧縮する。これが3回目の０〜１６になる。３回目以降の比較は、０〜１６のレンジで比較し、比較後のシフトで９〜１３に圧縮する。この圧縮された９〜１３が次の比較レンジの０〜１６になる。最後の比較は２ビット判定なので比較レンジは４で示している。

【0066】

２ビット判定のために３値比較を行う。その３値はフルレンジを１とすると１／４，２／４（＝１／２），３／４に設定する。２／４の比較は、コンパレータ２３による＋側と−側の比較を用いる。１／４の比較は、コンパレータ２５によるVRCと−側の比較を用いる。３／４の比較は、コンパレータ２４による＋側とVRCとの比較を用いている。

【0067】

図１５のVRCの遷移に着目すると、１回目の比較が終わり電圧をシフトすると、VRCは次の比較レンジ内の４の位置にある。また２回目の比較が終わり電圧をシフトするとVRCは次の比較のレンジ内の１２の位置にある。この12は３／４の位置なため、図２の回路のVRCHの閾値と同じであることがわかる。

【0068】

また、１／４の閾値であるVRCLは，−側とVRCの比較を，＋側とVRCの比較の入力と反対にすることで再現している。
第２ステップ以降の３回目以降の比較では、VRCは次の比較レンジの１２の位置にくるようにシフトさせており、つねにVRCが比較レンジ内に入るようにしている。これによって従来の問題点であったリファレンスVRCHおよびVRCLを比較毎に設定しなおすことがなくそのためのＤＡＣを削減することができる。

【0069】

図１６は、第１実施形態において、８ビットＡＤ変換処理を行う場合で、サンプリングした差動アナログ信号の電圧レベルが＋側が２３１（２３１以上２３２未満）で、−側が２４の場合の処理の遷移を示す図である。図において、丸印が＋側の電圧レベルを、×印が−側の電圧レベルを示す。

【0070】

サンプリング時に、ＳＷＰおよびＳＷＭがオンし、ＣＤＡＣ２１およびＣＤＡＣ２２の３点スイッチはすべてVRCに接続している状態で、ＳＷＰおよびＳＷＭが一旦オンした後、オフすることでサンプリングが終了する。これにより、ＣＤＡＣ２１にはVIN+が、ＣＤＡＣ２２にはVIN-がホールドされる。この状態から比較を開始する。

【0071】

図１６の（Ａ）に示すように、第１ステップの前半の比較では、＋側のＣＤＡＣ２１の出力電圧は２〜４に存在し、−側のＣＤＡＣ２２の出力電圧は０〜２に存在しているのでDnの比較結果は１となる。

【0072】

この結果を受けて図１６の（Ｂ）に示すように、＋側のＣＤＡＣ２１のMSBのスイッチをVRCからVRLに切替え１シフトダウンし、−側はＣＤＡＣ２２のMSBのスイッチをVRCからVRHに切替え１シフトアップする。

【0073】

図１６の（Ｃ）に示すように、第１ステップの後半の比較では、＋側のＣＤＡＣ２１の出力電圧は４〜８に存在し、−側のＣＤＡＣ２２の出力電圧は０〜４に存在しているのでDnの比較結果は1となる。この結果を受けて図１６の（Ｄ）に示すように、＋側のＣＤＡＣ２１の2SB,3SBのスイッチをVRCからVRLに切替え３シフトダウンし、−側のＣＤＡＣ２２の3SBのスイッチをVRCからVRHに切替え１シフトアップする。

【0074】

図１６の（Ｅ）に示すように、第２ステップの比較、すなわち３度目の比較では、＋側のＣＤＡＣ２１の出力電圧は８〜１２に存在し、−側のＣＤＡＣ２２の出力電圧は４〜８に存在しているのでDn,Dn-1の比較結果は１０となる。

【0075】

この結果を受けて、図１６の（Ｆ）に示すように、＋側のＣＤＡＣ２１の5SBのスイッチをVRCからVRHに切替え１シフトアップし、−側のＣＤＡＣ２２の2SBのスイッチをVRCからVRHに、4SB,5SBのスイッチをVRCからVRLに切替え５シフトアップする。

【0076】

図１６の（Ｇ）に示すように、第３ステップでの比較、すなわち４度目の比較では、＋側のＣＤＡＣ２１の出力電圧は４〜８に存在し、−側のＣＤＡＣ２２の出力電圧は８〜１２に存在しているのでDn,Dn-1の比較結果は０１となる。

【0077】

この結果を受けて、図１６の（Ｈ）に示すように、＋側のＣＤＡＣ２１の4SBのスイッチをVRCからVRHに、6SB,7SBのスイッチをVRCからVRLに切替え５シフトアップし、−側のＣＤＡＣ２２の7SBのスイッチをVRCからVRHに切替え１シフトアップする。

【0078】

最後の比較は、図１６の（Ｉ）に示すように、＋側のＣＤＡＣ２１の出力電圧は３〜４に存在し、−側のＣＤＡＣ２２の出力電圧は０〜１に存在しており、Dn,Dn-1の比較結果は１１となる。
以上のように、VIN+の変換結果は上位から順に、２進法で「１１」、「１０」、「０１」、「１１」となり、１０進法で２３１であることがわかる。また、VIN-の変換結果は逆の２進法で「００」、「０１」、「１０」、「００」となり、１０進法で２４であることがわかる。

【0079】

図１７は、第１実施形態において、８ビットＡＤ変換処理を行う場合で、サンプリングした差動アナログ信号の電圧レベルが＋側が４８（４８以上４９未満）で、−側が２０７の場合の処理の遷移を示す図である。図において、丸印が＋側の電圧レベルを、×印が−側の電圧レベルを示す。

【0080】

サンプリングは、図１６の場合と同様に行われる。
図１７の（Ａ）に示すように、第１ステップの前半の１回目の比較では、＋側のＣＤＡＣ２１の出力電圧は０〜２に存在し、−側のＣＤＡＣ２２の出力電圧は２〜４に存在しているのでDnの比較結果は０となる。

【0081】

この結果を受けて、図１７の（Ｂ）に示すように、＋側のＣＤＡＣ２１のMSBのスイッチをVRCからVRHに切替え１シフトアップし、−側のＣＤＡＣ２２のMSBのスイッチをVRCからVRLに切替え１シフトダウンする。
第１ステップの後半の２回目の比較では、図１７の（Ｃ）に示すように、＋側のＣＤＡＣ２１の出力電圧は０〜４に存在し、−側のＣＤＡＣ２２の出力電圧は４〜８に存在しているのでDnの比較結果は０となる。

【0082】

この結果を受けて、図１７の（Ｄ）に示すように、＋側のＣＤＡＣ２１の3SBのスイッチをVRCからVRHに切替え１シフトアップし、−側のＣＤＡＣ２２の2SB,3SBのスイッチをVRCからVRLに切替え３シフトダウンする。
第２ステップの比較、すなわち３度目の比較では、図１７の（Ｅ）に示すように、＋側のＣＤＡＣ２１の出力電圧は１２〜１６に存在し、−側のＣＤＡＣ２２の出力電圧は０〜４に存在しているのでDn,Dn-1の比較結果は１１となる。

【0083】

この結果を受けて、図１７の（Ｆ）に示すように、＋側のＣＤＡＣ２１の4SB,5SBのスイッチをVRCからVRLに切替え３シフトダウンし、−側のＣＤＡＣ２２の2SBのスイッチをVRLからVRCに、5SBのスイッチをVRCからVRHに切替え９シフトアップする。
第３ステップの比較、すなわち４度目の比較では、図１７の（Ｇ）に示すように、＋側のＣＤＡＣ２１の出力電圧は０〜４に存在し、−側のＣＤＡＣ２２の出力電圧は１２〜１６に存在しているのでDn,Dn-1の比較結果は００となる。

【0084】

この結果を受けて、図１７の（Ｈ）に示すように、＋側のＣＤＡＣ２１の4SBのスイッチをVRLからVRCに、7SBのスイッチをVRCからVRHに切替え９シフトアップし、−側のＣＤＡＣ２２の6SB,7SBのスイッチをVRCからVRLに切替え３シフトダウンする。
最後の比較では、図１７の（Ｉ）に示すように、＋側のＣＤＡＣ２１の出力電圧は０〜１に存在し、−側のＣＤＡＣ２２の出力電圧が３〜４に存在しており、Dn,Dn-1の比較結果は００となる。

【0085】

以上のように、変換結果は上位から順に２進法で「００」、「１１」、「００」、「００」となり、差動アナログ信号のVIN+が１０進法で４８、VIN-が２０７であることがわかる。

【0086】

以上説明したように、第１実施形態では、第１ステップの初めの２回の比較では１ビット比較を行い、その後の第２ステップ以降では２ビット比較を行うことで、比較時の参照（リファレンス）電圧は、コモン電圧VRCに固定できる。また、第１実施形態では、２個のＣＤＡＣを用いるだけなので面積削減が可能であり、２ステップ以降の２ビット比較が行われる。さらに、定常電流を流すブロックがないため、低消費電力化が可能である。

【0087】

以上説明した第１実施形態では、第１ステップは、前半と後半を有し、前半で１ビットの比較とその比較結果に基づくシフトを行い、後半でも１ビットの比較とその比較結果に基づくシフトを行い、前半と後半を合わせて２ビットの比較とシフトを行った。次に説明する第２実施形態では、第１ステップでも、２ビット比較とシフトを行う。

【0088】

図１８は、第２実施形態のＳＡＲ型ＡＤ変換回路の全体構成を示す図である。
第２実施形態のＳＡＲ型ＡＤ変換回路は、VRHとVRLからVRCM=(3VRH+VRL)/4を発生させるように、VRHとVRLの端子間に直列に接続された容量Ｃ１およびＣ２と、スイッチ２８を設けたことが、第１実施形態と異なる。容量Ｃ１およびＣ２の容量値は、３：１であり、大きな容量値ではないので、小面積で実現される。スイッチ２８は、ＳＡＲ制御回路２７の制御に応じて、コンパレータ２４および２５に供給する参照電圧を、VRCとVRCMの間で切り替える。ＳＡＲ制御回路２７は、第１ステップを実行する時にスイッチ２８がVRCMを選択し、第２ステップ以降はVRCを選択するように制御する。

【0089】

第２実施形態では、第１ステップにおいて、コンパレータ２３は、ＣＤＡＣ２１の出力電圧とＣＤＡＣ２２の出力電圧、すなわちVIN+とVIN-を比較する。コンパレータ２４は、ＣＤＡＣ２１の出力電圧とVRCMを比較し、コンパレータ２５は、ＣＤＡＣ２２の出力電圧とVRCMを比較する。これにより、VIN+とVIN-が電圧範囲を４等分したいずれの範囲に入るか判定される。言い換えれば、０〜１６の範囲の０〜４、４〜８、８〜１２および１２〜１６のいずれの範囲に入るか判定される。比較結果に基づいて、ＣＤＡＣ２１およびＣＤＡＣ２２の出力電圧が、９〜１３の範囲に入るようにシフトする。さらに、スイッチ２８がVRCを選択するように切り替えれば、第１実施形態の第２ステップ以降と同じ処理が行える。

【0090】

第２実施形態では、第１ステップの参照（リファレンス）電圧を発生する回路および切り替えスイッチを設けるが、２個のＣＤＡＣを使用して２ビット比較が行われる。
第２実施形態でも、第１実施形態と同様の効果が得られる。

【0091】

以上、実施形態を説明したが、ここに記載したすべての例や条件は、発明および技術に適用する発明の概念の理解を助ける目的で記載されたものである。特に記載された例や条件は発明の範囲を制限することを意図するものではなく、明細書のそのような例の構成は発明の利点および欠点を示すものではない。発明の実施形態を詳細に記載したが、各種の変更、置き換え、変形が発明の精神および範囲を逸脱することなく行えることが理解されるべきである。

【符号の説明】

【0092】

２１、２２ ＣＤＡＣ
２３−２５ コンパレータ
２６ 演算回路
２７ ＳＡＲ制御回路
ＳＷＰ スイッチ
ＳＷＭ スイッチ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】