特許 6104210 適応型インタフェースを実装する方法およびＦＰＧＡ制御システム

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6104210

(24)【登録日】2017年3月10日

(45)【発行日】2017年3月29日

(54)【発明の名称】適応型インタフェースを実装する方法およびＦＰＧＡ制御システム

(51)【国際特許分類】

   H03K 19/173 20060101AFI20170316BHJP

   G06F 13/38 20060101ALI20170316BHJP

【ＦＩ】

   H03K19/173

   G06F13/38 330Z

【請求項の数】15

【全頁数】15

(21)【出願番号】特願2014-95807(P2014-95807)

(22)【出願日】2014年5月7日

(65)【公開番号】特開2014-220813(P2014-220813A)

(43)【公開日】2014年11月20日

【審査請求日】2015年7月1日

(31)【優先権主張番号】13167208.1

(32)【優先日】2013年5月10日

(33)【優先権主張国】EP

(73)【特許権者】

【識別番号】506012213

【氏名又は名称】ディスペース デジタル シグナル プロセッシング アンド コントロール エンジニアリング ゲゼルシャフト ミット ベシュレンクテル ハフツング

【氏名又は名称原語表記】ｄｓｐａｃｅ ｄｉｇｉｔａｌ ｓｉｇｎａｌ ｐｒｏｃｅｓｓｉｎｇ ａｎｄ ｃｏｎｔｒｏｌ ｅｎｇｉｎｅｅｒｉｎｇ ＧｍｂＨ

(74)【代理人】

【識別番号】100114890

【弁理士】

【氏名又は名称】アインゼル・フェリックス＝ラインハルト

(74)【代理人】

【識別番号】100099483

【弁理士】

【氏名又は名称】久野 琢也

(72)【発明者】

【氏名】ディアク ハッセ

(72)【発明者】

【氏名】ローベアト ポールナウ

【審査官】 白井 亮

(56)【参考文献】

【文献】 特開２００６−０１８７２９（ＪＰ，Ａ）

【文献】 特開２０００−２８５０６９（ＪＰ，Ａ）

【文献】 特開平０４−３２２３４７（ＪＰ，Ａ）

【文献】 特開２００３−０１７９９９（ＪＰ，Ａ）

【文献】 米国特許第０７２６８５８２（ＵＳ，Ｂ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ １９／１７３

Ｇ０６Ｆ １３／３８

(57)【特許請求の範囲】

【請求項1】

少なくとも１つのＦＰＧＡアプリケーション（８）を備えた少なくとも１つのＦＰＧＡ（２）と、対応する送信側（３）または受信側（４）として構築された前記ＦＰＧＡ（２）に接続するための、少なくとも１つのＩ／Ｏモジュール（５）との間に、適応型インタフェース（７）を実装する方法であって、
前記少なくとも１つのＦＰＧＡ（２）と、前記少なくとも１つのＩ／Ｏモジュール（５）との間に、シリアルインタフェース（６）が形成されている、
適応型インタフェース（７）を実装する方法において、
各ＦＰＧＡアプリケーション（８）に対し、データ伝送対象とするレジスタ（９）の最大数をコンフィギュレーションするステップと、
すべてのレジスタ（９）に対し、共通の固定レジスタ幅をコンフィギュレーションするステップと、
データ伝送対象とした最大数のレジスタ（９）のうちデータ伝送すべきレジスタ（９）に対し、送信側（３）でイネーブル信号（ＥＮ）をセットするステップと、
送信側（３）から受信側（４）へ、前記イネーブル信号（ＥＮ）を伝送するステップと、
前記イネーブル信号（ＥＮ）がセットされているレジスタ（９）のデータを、送信側（３）から受信側（４）へ伝送するステップと、
を含むことを特徴とする、
適応型インタフェース（７）を実装する方法。

【請求項2】

前記イネーブル信号（ＥＮ）がセットされているレジスタ（９）のデータを送信側（３）から受信側（４）へ伝送する前記ステップは、データ伝送すべきレジスタ（９）が伝送スタンバイ状態にあることを表すために、送信側（３）でストローブ信号（Ｓｔｒ）を発生するステップを含む、請求項１に記載の方法。

【請求項3】

前記イネーブル信号（ＥＮ）がセットされているレジスタ（９）のデータを送信側（３）から受信側（４）へ伝送する前記ステップは、受信側（４）へのレジスタ（９）のデータ伝送が完了したことを表すために、送信側（３）でレディ信号（ＲＤＹ）を発生するステップを含む、請求項１または２に記載の方法。

【請求項4】

前記イネーブル信号（ＥＮ）がセットされているレジスタ（９）のデータを送信側（３）から受信側（４）へ伝送する前記ステップは、送信側（３）からのレジスタ（９）のデータの受信が完了したことを表すために、受信側（４）でレディ信号（ＲＤＹ）を発生するステップを含む、請求項１から３のいずれか一項に記載の方法。

【請求項5】

前記イネーブル信号（ＥＮ）がセットされているレジスタ（９）のデータを送信側（３）から受信側（４）へ伝送する前記ステップは、各レジスタ（９）における同種のリーディングビットを省略するステップを含む、請求項１から４のいずれか一項に記載の方法。

【請求項6】

各レジスタ（９）における同種のリーディングビットを省略する前記ステップは、同種のリーディングビットを有する予め規定されたレジスタ区間を省略するステップを含む、請求項５に記載の方法。

【請求項7】

前記イネーブル信号（ＥＮ）がセットされているレジスタ（９）のデータを送信側（３）から受信側（４）へ伝送する前記ステップは、同種でないビットとしてリーディングビットを追加するステップを含む、請求項５または６に記載の方法。

【請求項8】

前記イネーブル信号（ＥＮ）がセットされているレジスタ（９）のデータを送信側（３）から受信側（４）へ伝送する前記ステップは、前記イネーブル信号（ＥＮ）がセットされているレジスタ（９）を、内容変更についてチェックし、変更された内容を有するレジスタ（９）のデータを伝送するステップを含む、請求項１から７のいずれか一項に記載の方法。

【請求項9】

送信側（３）と受信側（４）とでレジスタ内容を同期合わせするステップを含む、請求項８に記載の方法。

【請求項10】

データ伝送対象とした最大数のレジスタ（９）のうちデータ伝送すべきレジスタ（９）に対し、送信側（３）でイネーブル信号（ＥＮ）をセットする前記ステップは、前記レジスタ（９）のデータ伝送前に前記イネーブル信号（ＥＮ）をダイナミックにセットするステップを含み、
送信側（３）から受信側（４）への前記イネーブル信号（ＥＮ）の伝送を、それぞれ前記レジスタ（９）の伝送前に行う、
請求項１から９のいずれか一項に記載の方法。

【請求項11】

データ伝送対象とした最大数のレジスタ（９）のうちデータ伝送すべきレジスタ（９）に対し、送信側（３）でイネーブル信号（ＥＮ）をセットする前記ステップは、データ伝送すべきレジスタ（９）の変更時に前記イネーブル信号（ＥＮ）をダイナミックにセットするステップを含み、
送信側（３）から受信側（４）への前記イネーブル信号（ＥＮ）の伝送を、それぞれデータ伝送すべきレジスタ（９）の変更後に行う、
請求項１から９のいずれか一項に記載の方法。

【請求項12】

送信側（３）から受信側（４）への前記イネーブル信号（ＥＮ）の伝送を、前記シリアルインタフェース（６）の伝送休止期間中に行う、請求項１から１１のいずれか一項に記載の方法。

【請求項13】

送信側（３）に対しても受信側（４）に対しても汎用的なファンクションブロックを追加する付加的なステップを含む、請求項１から１２のいずれか一項に記載の方法。

【請求項14】

前記適応型インタフェース（７）のためのコンフィギュレーションを自動的に確定する付加的なステップを含む、請求項１から１３のいずれか一項に記載の方法。

【請求項15】

ＦＰＧＡ制御システム（１）であって、
少なくとも１つのＦＰＧＡアプリケーション（８）を備えた少なくとも１つのＦＰＧＡ（２）と、対応する送信側（３）または受信側（４）として構成された前記ＦＰＧＡ（２）に接続するための、少なくとも１つのＩ／Ｏモジュール（５）とを備え、
前記少なくとも１つのＦＰＧＡ（２）と前記少なくとも１つのＩ／Ｏモジュール（５）との間に、シリアルインタフェース（６）が形成されており、
該ＦＰＧＡ制御システム（１）は、前記少なくとも１つのＦＰＧＡ（２）と前記少なくとも１つのＩ／Ｏモジュール（５）との間に、請求項１から１４のいずれか一項に記載の方法に従って、適応型インタフェース（７）を実装するように構成されている、
ＦＰＧＡ制御システム（１）。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、少なくとも１つのＦＰＧＡアプリケーションを備えた少なくとも１つのＦＰＧＡと、対応する送信側または受信側として構成された前記ＦＰＧＡと接続するための、少なくとも１つのＩ／Ｏモジュールとの間に、適応型インタフェースを実装する方法に関する。

【0002】

さらに本発明は、ＦＰＧＡ制御システムに関する。この場合、少なくとも１つのＦＰＧＡアプリケーションを備えた少なくとも１つのＦＰＧＡと、対応する送信側または受信側として構成されたＦＰＧＡと接続するための、少なくとも１つのＩ／Ｏモジュールとを備えている。

【背景技術】

【0003】

ハイエンドの用途では、閉ループ制御回路モデルのサイクル時間をもっと短くしようという要求が高まっている。したがってこの種の閉ループ制御回路モデルは、閉ループ制御アルゴリズムをベースとして、しばしばＦＰＧＡ制御システムにおいてフィールドプログラマブルゲートアレイ（ＦＰＧＡ）にインリメントされ、それによって１００ｎｓ〜５μｓのサンプリングレートで著しく高速な閉ループ制御回路をインプリメントすることができる。この場合、閉ループ制御回路を、モジュール型で構成することができる。このようなモジュール型のＦＰＧＡ回路もしくはモデルＦＰＧＡ回路には、一般にプロトライプシステムであると、必要とされるセンサおよび／またはアクチュエータに対しダイレクトに応答できるようにする目的に適ったＩ／Ｏ結線を利用することが用意されていない。

【0004】

したがって、Ｉ／Ｏモジュールを介して行われるセンサおよび／またはアクチュエータに対する適応化が必要とされる。Ｉ／Ｏモジュールを、たとえばプラグシステムなどを介してモデルハードウェアすなわちＦＰＧＡと接続することができ、その際、Ｉ／Ｏモジュールを差し込むための直付けのプラグまたはケーブルプラグを用いることができる。

【0005】

このようなモジュール型システムにおいて問題となるのは、任意のＩ／Ｏモジュールを短いレイテンシと広い帯域幅でモデルＦＰＧＡに接続することである。

【0006】

この問題を解決するために従来技術において知られているのは、特定のＩ／Ｏモジュールごとに適切なインタフェースを適切なプロトコルで定義することである。このようにすることで、短いレイテンシをできるかぎり広い帯域幅で達成することができる。とはいうものの定義されたインタフェース各々を、個々にＦＰＧＡアプリケーションの側にも個々のＩ／Ｏモジュールのためにも作成しなければならず、そのことに付随して多大なコストがかかってしまう。

【0007】

別の選択肢として従来技術において知られているのは、モジュール型のバスをインプリメントすることであり、そのようなバスは通常、最大に達成可能な固定帯域幅と固定レイテンシを有する。この場合、アドレスデータバスを介して接続が行われる様々なモジュール型システムが知られている。その際に基本的に、パラレルバスたとえばPHSバスまたはISAバスと、シリアルバスたとえばPCIExpressとが区別される。

【0008】

パラレルバスの場合であると帯域幅は通常、既存のデータラインの本数によって定まる。Ｎ本のデータラインを備えたバスであれば、１ビットを伝送する場合でもあるいはＮビットを伝送する場合でも、レイテンシは等しい。最大に達成可能な帯域幅とレイテンシは、すべてのＩ／Ｏモジュールに関して等しい。

【0009】

モジュール型システムのためのシリアルバスの場合には、プロトコルを本来の有効データに埋め込んで使用する。この公知のプロトルは最小プロトコルオーバヘッドを有しており、プロトコルによって最小有効データ量が規定されていれば、このオーバヘッドはたとえば１ビットの伝送であってもあるいは３２ビットの伝送であっても関係なく同じである。たとえば、常にｎ*バイト（８ビット）またはｎ*３２ビットだけしか伝送できない。この場合、１つの有効データビットだけを伝送しようにも、最小有効データ量全体を伝送しなければならない。このようなプロトコルオーバヘッドや最小有効データ量により、インタフェースを固有にインプリメントすることに比べて、帯域幅とレイテンシが悪くなってしまう。

【0010】

適用されるＦＰＧＡモデルによっては、一定のデータレートが必要とされる場合もある。一定のデータレートからの偏差をジッタと称する。

【0011】

上述のことはそれぞれ送信側および受信側に該当し、すなわち単方向のインタフェースに該当する。この場合、送信側もしくは受信側としてのＦＰＧＡアプリケーションとＩ／Ｏモジュールのインプリメンテーションは、互いに入れ替えられる可能性がある。しかもインタフェースが、双方向インタフェースとして構成されている場合もある。

【発明の概要】

【発明が解決しようとする課題】

【0012】

上述の従来技術から出発して本発明の課題は、冒頭で述べた形式をもつ既述の方法ならびにＦＰＧＡ制御システムにおいて、要求されたデータレートとレイテンシによって高いデータレートと短いレイテンシを生じさせて、送信側と受信側との間で可変にデータ伝送を行えるようにし、このような可変の伝送を僅かなコストで実施もしくは提供できるようにすることである。

【課題を解決するための手段】

【0013】

本発明によればこの課題は、各ＦＰＧＡアプリケーションに対し、データ伝送対象とするレジスタの最大数をコンフィギュレーションするステップと、すべてのレジスタに対し、共通の固定レジスタ幅をコンフィギュレーションするステップと、データ伝送対象とした最大数のレジスタのうちデータ伝送すべきレジスタに対し、送信側でイネーブル信号をセットするステップと、送信側から受信側へ、前記イネーブル信号を伝送するステップと、前記イネーブル信号がセットされているレジスタのデータを、送信側から受信側へ伝送するステップと、を含むことを特徴とする、適応型インタフェースを実装する方法により解決される。従属請求項には本発明の有利な実施形態が示されている。

【0014】

このように本発明によれば、少なくとも１つのＦＰＧＡアプリケーションを備えた少なくとも１つのＦＰＧＡと、対応する送信側または受信側として構築されたＦＰＧＡと接続するための、少なくとも１つのＩ／Ｏモジュールとの間に、適応型インタフェースを実装する方法が提供される。この場合、少なくとも１つのＦＰＧＡと少なくとも１つのＩ／Ｏモジュールとの間に、シリアルインタフェースが形成されている。本発明による方法は、各ＦＰＧＡアプリケーションに対し、伝送対象とするレジスタの最大数をコンフィギュレーションするステップと、すべてのレジスタに対し、共通の固定レジスタ幅をコンフィギュレーションするステップと、伝送対象とした最大数のレジスタのうち伝送すべきレジスタに対し、送信側でイネーブル信号をセットするステップと、送信側から受信側へ、イネーブル信号を伝送するステップと、イネーブル信号がセットされているレジスタを、送信側から受信側へ伝送するステップと、を含んでいる。

【0015】

さらに本発明によれば、少なくとも１つのＦＰＧＡアプリケーションを備えた少なくとも１つのＦＰＧＡと、対応する送信側または受信側として構成されたＦＰＧＡと接続するための、少なくとも１つのＩ／Ｏモジュールとを備えたＦＰＧＡ制御システムが提供される。この場合、少なくとも１つのＦＰＧＡと少なくとも１つのＩ／Ｏモジュールとの間に、シリアルインタフェースが形成されている。このＦＰＧＡ制御システムは、少なくとも１つのＦＰＧＡと少なくとも１つのＩ／Ｏモジュールとの間に、上述の方法に従って適応型インタフェースを実装するように構成されている。

【0016】

つまり本発明の基本的な着想は、ＦＰＧＡアプリケーションとＩ／Ｏモジュールとの間に適応型インタフェースを設けることにより、標準的なインプリメンテーションを利用できるようにし、さらにそのつど望まれる要求に対しそれをコンフィギュレーションできるようにしたことで、簡単な実装を実現する、という点にある。コンフィギュレーションによって、Ｉ／Ｏファンクションの具体的な用途に関連するデータだけが、適応型インタフェースを介して伝送される。各ＦＰＧＡアプリケーションのために伝送対象とするレジスタの最大数と、共通の固定レジスタ幅をコンフィギュレーションすることによって、ＦＰＧＡアプリケーションとＩ／Ｏモジュールを、様々なＦＰＧＡファンクションに簡単に適合させることができ、これによって簡単な開ループ制御システムおよび閉ループ制御システムを、高い効率で提供できるようになる。

【0017】

有利には、各ＦＰＧＡファンクションのために伝送対象とするレジスタの最大数のコンフィギュレーションと、すべてのレジスタに共通の固定レジスタ幅のコンフィギュレーションには、各ＦＰＧＡモデルのために伝送対象とする最大レジスタ数と、１つのレジスタにおいて伝送すべき最大ビット数の選択が含まれる。このコンフィギュレーションは有利には、すべてのＦＰＧＡアプリケーションのための包括的なコンフィギュレーションである。この場合、ＦＰＧＡモデルは、すべてのＦＰＧＡアプリケーション全体に関わるものであり、ＦＰＧＡモデルは個々のモデルを複数有することができる。

【0018】

送信側でイネーブル信号をセットすることにより、未使用のレジスタのデータは伝送されないようになり、このようにして利用可能な帯域幅を効率的に利用できるようになる。しかも帯域幅の利用をダイナミックに適合することができるので、データ量が少なければ僅かなレイテンシを達成できるようになる。このように同じ適応型インタフェースを用いて、高いデータレートと低いレイテンシの提供を実現できるようになる。したがって、僅かなチャネル数を介した最小のレイテンシを伴う用途でも、チャネル数の多い用途でも、高い信頼性を伴って簡単に実現することができる。その際、僅かなコンフィギュレーションパラメータを予め設定するだけでよく、それによって適応型インタフェースを簡単かつ快適に利用できるようになる。

【0019】

ＦＰＧＡにインプリメントされるレジスタの個数は、ＦＰＧＡコードの生成時点において、ＦＰＧＡモデルおよび／またはＩ／Ｏモジュールにおいてそれぞれ選択されたＩ／Ｏファンクションの要求に従って設定される。Ｉ／Ｏファンクションのインプリメントに必要とされるＦＰＧＡリソースを、コンフィギュレーションに基づき適合させることができる。スタティックに定められているイネーブル信号の場合、未使用のレジスタに基づきＦＰＧＡリソースをさらに最適化することができる。たとえばただ１つのレジスタだけしか必要とされなければ、ＦＰＧＡリソースは最小限まで低減される。この場合、ＦＰＧＡアプリケーションのレジスタにおけるビット数は、送信側の入力と等価である。

【0020】

有利にはイネーブル信号は、ＦＰＧＡアプリケーションからＩ／Ｏモジュールへの伝送方向において、ベースとなるＦＰＧＡモデルにおいてデータチャネルが用いられるとただちに、自動的にアクティブにされる。同様のことは、Ｉ／ＯモジュールからＦＰＧＡアプリケーションへの伝送方向におけるイネーブル信号についてもあてはまり、ＦＰＧＡモデルにＩ／Ｏモジュールをインプリメントすることにより、この信号を自動的にセットすることができる。

【0021】

有利であるのは、レジスタにおける未使用のビットを定数値にセットすることである。このような予め定められた値によって、取り扱いが簡単になる。

【0022】

シリアルインタフェースをＬＶＤＳインタフェースとして実装するのが有利であり、このインタフェースによって高いデータ伝送レートを実現できる。複数のＬＶＤＳインタフェースを並列に接続することによって、帯域幅をフレキシブルに高めることができる。ＬＶＤＳインタフェースは通常、たとえば８ビットといった固定長のデータブロックを伝送するために構成されている。有利には、ＬＶＤＳインタフェースのデータブロック長が、コンフィギュレーション設定としてコンフィギュレーションされる。さらに有利であるのは、１つのレジスタのビット数が、シグナリングのためのオーバヘッドと合わせてＬＶＤＳインタフェースのデータブロック長の倍数となるよう、このビット数を選定することである。たとえば各レジスタが３４ビットを有するように構成することができ、それらのビットは、６ビットのオーバヘッドとともに、全体で５個のＬＶＤＳインタフェースのデータブロックで伝送される。

【0023】

したがってこの場合、ＦＰＧＡとＩ／Ｏモジュールとの間で用いられる物理的なインタフェースすなわちシリアルインタフェースは、上位のプロトコルによって抽象化される。上位のプロトコルの抽象化されたコンポーネントは、簡単に別のモジュールとモデルに組み込むことができ、たとえばブロックセットまたはＩＰコアおよび／またはネットワークリストなどによって組み込むことができる。適応型インタフェースがジェネリックないしは汎用的であることから、このような適応型インタフェースによって、種々のＩ／Ｏモジュールの結合を行うことができる。その際に必要とされるのは、インタフェースのコンフィギュレーションを同じように行うことだけである。有利にはインタフェースの相応のコンフィギュレーションは、最初にすべてのＩ／Ｏモジュールについて行われ、それによって共通の使用を確保することができる。一般にＦＰＧＡの複数のレジスタは、それぞれ１つのポートをマッピングする。

【0024】

上述のことはそれぞれ送信側と受信側とに該当し、すなわち単方向のインタフェースに該当する。この場合、ＦＰＧＡアプリケーションとＩ／Ｏモジュールが送信側もしくは受信側としてインプリメントされているが、これを交換してもよい。しかもインタフェースを、双方向インタフェースとして構成することもできる。

【0025】

本発明の有利な実施形態によれば、イネーブル信号がセットされているレジスタのデータを送信側から受信側へ伝送するステップは、伝送すべきレジスタが伝送スタンバイ状態にあることを表すために、送信側でストローブ信号を発生するステップを含んでいる。ストローブ信号は、有利には送信側においてモデルによりセットされ、これによってレジスタ内のデータに矛盾がなく首尾一貫しており、伝送を開始できることが表される。ストローブ信号は有利には単一のビットとして実装される。ストローブ信号によって送信側に対し、シリアルインタフェースを介して伝送するためのデータがレジスタ内に存在することがシグナリングされる。このようにしてそれらのデータを、ストローブ信号によりスタートさせて送信側でレジスタから読み出して伝送することができ、これによってそれらのデータは、受信側で適合したレジスタに書き込まれる。送信側はストローブ信号に基づいて、すべてのレジスタのデータが互いに首尾一貫して伝達されることを、確実に前提とすることができる。原理的にこのストローブ信号によって、複数のＩ／Ｏモジュールの同期合わせを行うことができる。

【0026】

本発明の有利な実施形態によれば、イネーブル信号がセットされているレジスタを送信側から受信側へ伝送するステップは、受信側へのレジスタの伝送が完了したことを表すために、送信側でレディ信号を発生するステップを含んでいる。つまりこのレディ信号によって送信側で伝送がきちんと完了したことがＦＰＧＡモデルにシグナリングされ、次のデータを伝送するためにレジスタを新たに満たすことができる。したがって伝送完了に伴い、新たな伝送に対し準備のできた状態となる。レディ信号は有利には単一のビットとして実装される。

【0027】

送信側によってデータをレジスタから送信しようという場合、最初にレディ信号のステータスがチェックされる。すでに伝送が進行中であれば、そのことはレディ信号により表され、データ伝送を行うことはできない。有利にはレディ信は、インタフェースが初期化された後、すなわち少なくともイネーブル信号が送信側から受信側へ伝達された後、はじめてアクティブにされる。レディ信号によってデータ送信が許可されるとただちに、ＦＰＧＡアプリケーションは伝達を始める。これによってインタフェースは僅かなレイテンシで、データ伝送が行われないアイドル状態からデータ伝送をスタートさせることができる。

【0028】

本発明の有利な実施形態によれば、イネーブル信号がセットされているレジスタのデータを送信側から受信側へ伝送するステップは、送信側からのレジスタのデータの受信が完了したことを表すために、受信側でレディ信号を発生するステップを含んでいる。これによって受信側で個々のハードウェアインプリメンテーションデバイスは、伝送が行われたレジスタから、それらのインプリメンテーションに特定のデータを読み出すことができる。このようにして読み出し時の遅延が回避されるので、別のデータの後続の伝送も同様に遅延なく行われるようになる。

【0029】

ストローブ信号および／またはレディ信号のインプリメンテーションは、任意にハイレベルとしてまたはローレベルとして行うことができ、つまり０または１として行うことができる。

【0030】

本発明の有利な実施形態によれば、イネーブル信号がセットされているレジスタを送信側から受信側へ伝送するステップは、各レジスタにおける同種のリーディングビットを省略するステップを含んでいる。このようにして全体として伝送すべきデータ量を、同種のリーディングビットの個数分だけ低減することができる。その際、基本的に１つのインプリメンテーションを選択することができ、それによれば、要求に応じてリーディングゼロまたはリーディングワンを、同種のリーディングビットとして検出し、省くことができる。つまり１つのインプリメンテーションによれば、リーディングワンが同種のリーディングビットとして検出される一方、別のインプリメンテーションによれば、リーディングゼロが同種のリーディングビットとして検出される。受信側において、受信されなかったビットすなわち省略されたビットを、同種のリーディングビットの値を有するビットとして補うことができる。有利には、同種のリーディングビットの形式をコンフィギュレーションすることができる。

【0031】

別の選択肢として、１つのレジスタ全体を伝送することができ、このことは個々のレジスタ各々に対する制御信号を介してシグナリングすることができる。

【0032】

本発明の有利な実施形態によれば、各レジスタにおける同種のリーディングビットを省略するステップは、同種のリーディングビットを有する予め規定されたレジスタ区間を省略するステップを含んでいる。つまりこの場合、このレジスタ区間全体が同種のリーディングビットを含んでいるときのみ、同種のリーディングビットが省略される。したがってこの場合、リーディングビットの伝送を省くためには、上述のレジスタ区間の長さに対応する個数のリーディングビットが、同種のものでなければならない。その際に有利であるのは、上述の予め規定されたレジスタ区間の長さを、シリアルインタフェースの伝送ブロック長に対応するように選定することである。殊に有利であるのは、上述の予め規定されたレジスタ区間の長さを、ＬＶＤＳインタフェースの伝送ブロック長に対応するように選定することである。この場合、レジスタ区間の長さを、シグナリングのためのオーバヘッドと合わせて１つの伝送ブロック長に対応するように選定することができる。これによれば１つの伝送ブロックがそれぞれ完全に、もしくは実質的に完全に、予め規定されたレジスタ区間のために利用される。予め規定されたレジスタ区間のサイズを、グローバル値として定義してもよいし、あるいはＦＰＧＡモデルの実装中にダイナミックに整合させてもよい。このようにしてシリアルインタフェースの伝送ブロックが節約されることで、データ伝送を加速することができる。

【0033】

さらに別の選択肢として、１つのレジスタ全体を伝送することができ、このことを個々のレジスタ区間各々に対する相応の制御信号を介してシグナリングすることができる。

【0034】

本発明の有利な実施形態によれば、イネーブル信号がセットされているレジスタを送信側から受信側へ伝送するステップは、同種でないビットとしてリーディングビットを追加するステップを含んでいる。このことにより、強制的にレジスタ全体が伝送され、したがってインタフェースが一定のデータレートで動作するようになる。これに応じて、データ伝送のジッタを低減もしくは回避することができる。

【0035】

本発明の有利な実施形態によれば、イネーブル信号がセットされているレジスタを送信側から受信側へ伝送するステップは、イネーブル信号がセットされているレジスタを、内容変更についてチェックし、変更された内容を有するレジスタを伝送するステップを含んでいる。この場合、原則的に、変更されたレジスタのデータをそのまま伝達することができる。ただし有利であるのは、変更だけを伝送することである。このようにすれば、あるレジスタのビットが変更されなければ、変更をたとえば０として伝送することができ、他方、変更されたビットはたとえば１として伝送される。

【0036】

このため、同種のリーディングビットここでは０の伝送省略と組み合わせて、０と１を含む任意のコーディングであっても、変更されなかったレジスタ内容の伝送を省略することができる。このようにしてたとえば、リーディングビットを表す希にしか変更されない信号を伴うシステムにおいて、たとえばその信号が同種のビットすなわち０または１に対応しなくても、伝送すべきデータを低減することができる。したがって、同種ではないリーディングビットだからといって、レジスタのすべてのビットを伝送しなくてもよい。

【0037】

本発明の有利な実施形態によれば、本発明による方法は、送信側と受信側とでレジスタ内容を同期合わせするステップを含んでいる。受信側へのデータの完全性ないしは無欠性を確保するために、あるいはそれをチェックするために、この同期合わせを周期的に、時間的な限度内で、および／またはイベントに関連づけて、行うことができる。この目的でデータが、それらがレジスタにあるとおりに伝送され、すなわちレジスタ全体のデータが伝送される。このことは、個々のレジスタごとに対応する制御信号によってシグナリングされる。有利には通常動作中、レジスタ内容の変更が伝送され、その際に同期合わせを行うことによって、レジスタ内容の完全性が保証され、すなわち送信側のレジスタ内容と受信側のレジスタ内容の整合が保証される。格別有利であるのは、このような同期合わせを周期的に実施することである。

【0038】

本発明の有利な実施形態によれば、伝送対象とした最大数のレジスタのうち伝送すべきレジスタに対し、送信側でイネーブル信号をセットするステップは、レジスタの伝送前にイネーブル信号をダイナミックにセットするステップを含んでおり、送信側から受信側へのイネーブル信号の伝送が、それぞれレジスタの伝送前に行われる。たとえばイネーブル信号を、受信側へのデータ伝送の前に行うことができる。これによって、適応型インタフェースの高度なフレキシビリティが達成される。

【0039】

本発明の有利な実施形態によれば、伝送対象とした最大数のレジスタのうち伝送すべきレジスタに対し、送信側でイネーブル信号をセットするステップは、伝送すべきレジスタが変化したときに、イネーブル信号をダイナミックにセットするステップを含んでいる。この場合、送信側から受信側へのイネーブル信号の伝送は、伝送すべきレジスタの変更後にそのつど行われる。このようにしてイネーブル信号を、たとえばシステム起動時に受信側に伝送することができる。イネーブル信号の変更は、必要なときにだけ伝送される。これによってイネーブル信号を伝送するためにリソースをほとんど必要とせず、データスループットもしくはレイテンシにごく僅かに影響を及ぼす程度である。

【0040】

本発明の有利な実施形態によれば、送信側から受信側へのイネーブル信号の伝送が、シリアルインタフェースの伝送休止期間中に行われる。つまりイネーブル信号の変更つまりはそれに付随するコンフィギュレーションの変更は、インタフェースがアイドルモードにありいかなるデータも伝送しないときに行われる。これによってイネーブル信号を伝送するためにリソースをほとんど必要とせず、データスループットもしくはレイテンシにごく僅かに影響を及ぼす程度である。原則的に、イネーブル信号が変化していなければ、アイドルモード中にイネーブル信号を繰り返し伝送することもできる。

【0041】

本発明の有利な実施形態によれば、本発明による方法は、送信側に対しても受信側に対しても汎用的なファンクションブロックを追加する付加的なステップを含んでいる。これによってたとえばＦＰＧＡアプリケーションにおいて、ブロックセット「ブロック」がモデルに組み込まれる。このブロックが、すべての固有のＩ／Ｏモジュール５に対し同じように保持されているようにすることができる。オプションとしてブロックセットブロックの代わりに、（Ｖ）ＨＤＬ−ＩＰコアがユーザモデルの（Ｖ）ＨＤＬソースコードに組み込まれ、あるいはネットワークリストとしてユーザデザインに組み込まれる。さらに有利には、ファンクションブロックをグラフィックプログラミングのためのブロックとして追加することができ、これによってプログラミングを簡単に実現することができる。

【0042】

本発明の有利な実施形態によれば、本発明による方法は、適応型インタフェースのためのコンフィギュレーションを自動的に確定する付加的なステップを含んでいる。自動的なコンフィギュレーションには、各ＦＰＧＡアプリケーションのために伝送対象とするレジスタの最大数と、すべてのレジスタに共通の固定レジスタ幅が含まれる。オプションとして、予め規定されたレジスタ幅の長さに関して、自動的なコンフィギュレーションを行うこともできる。有利には、自動的なコンフィギュレーションのためのベースは、シリアルインタフェースを介してデータを伝送するためのブロックサイズである。自動的なコンフィギュレーションによって、最適な帯域幅および／またはレイテンシを確実に達成できるようになる。

【0043】

次に、図面を参照しながら有利な実施形態に基づき本発明について詳しく説明する。

【図面の簡単な説明】

【0044】

【図1】１つのＦＰＧＡおよびシリアルインタフェースを介してこのＦＰＧＡと接続されたＩ／Ｏモジュールを備えた、１つの有利な実施形態によるＦＰＧＡ制御システムを示す図

【図2】図１によるＦＰＧＡ制御システムの詳細図

【図3】１つの有利な実施形態による方法を示すフローチャート

【図4】適応型インタフェースのファンクションを示す図

【発明を実施するための形態】

【0045】

図１には、１つの有利な実施形態によるＦＰＧＡ制御システム１が示されている。このＦＰＧＡ制御システム１は、送信側３としてのＦＰＧＡ２と、受信側４とを有している。この実施形態によれば受信側４は、図２に詳しく示されているような２つのＩ／Ｏモジュール５を有している。

【0046】

送信側３と受信側４との間に、シリアルインタフェース６が形成されている。シリアルインタフェース６は適応型インタフェース７のベースとなるものであり、これはＦＰＧＡ２とＩ／Ｏモジュール５との間にインプリメントされており、シリアルインタフェース６を伝送媒体として利用する。シリアルインタフェース６は、データ伝送のために８ビットのブロックサイズを備えたＬＶＤＳインタフェースとして構成されている。

【0047】

ＦＰＧＡ２には複数のＦＰＧＡアプリケーション８がインプリメントされており、これらはそれぞれレジスタ９を介して適応型インタフェース７と接続されている。受信側４において、Ｉ／Ｏモジュール５には複数のハードウェアインプリメンテーションデバイス１０が構築されており、これらも同様にレジスタ９を介して適応型インタフェース７と接続されている。

【0048】

次に、ＦＰＧＡ２とＩ／Ｏモジュール５との間に適応型インタフェース７をインプリメントする方法について説明する。

【0049】

最初にステップＳ１０において、ＦＰＧＡアプリケーション８とハードウェアインプリメンテーションデバイス１０のモデリングが実行される。この場合、それぞれ送信側３にも受信側４にも用いられる汎用のファンクションブロックは、ブロックセットブロックとして個々のモデルに組み込まれる。このブロックセットブロックは、すべての固有のＩ／Ｏモジュール５に対し同一である。ブロックセットブロックの追加は、グラフィックプログラミングとして行われる。

【0050】

ステップＳ２０において、適応型インタフェース７のためのコンフィギュレーションが自動的に確定される。自動的なコンフィギュレーションには、各ＦＰＧＡアプリケーション８のために伝送対象とするレジスタ９の最大数と、すべてのレジスタ９に共通の固定レジスタ幅が含まれる。このコンフィギュレーションは、シリアルインタフェース６を介してデータを伝送するためのブロックサイズをベースに行われる。この実施例によれば、ＦＰＧＡアプリケーション８には、ｎ，ｍ，ｏ個のレジスタ９が実装されており、ここでレジスタ９の個数ｎ，ｍ，ｏはそれぞれ１２にセットされ、レジスタ幅として３４ビットが選択されている。レジスタ９によって使用されるビットは、ビット番号０から始まり、以降、ビット番号はビットＢ−１まで増加していく。レジスタ９において未使用のビットには、定数値"Null"がセットされる。その際、ＦＰＧＡ２にインプリメントされるレジスタ９の個数は、ＦＰＧＡアプリケーション８およびＩ／Ｏモジュール５においてそれぞれ選択されたＩ／Ｏファンクションの要求に即して、ＦＰＧＡコードの生成時点に選定される。この場合、ＦＰＧＡアプリケーション８のレジスタ９におけるビット数は、送信側３の入力（ポート）と等価である。

【0051】

別の選択肢として１つの実施形態によれば、ステップＳ２０がステップＳ１０の前に実行される。

【0052】

ステップＳ３０において、伝送対象とした最大数のレジスタ９のうち伝送すべきレジスタ９のために、送信側でイネーブル信号ＥＮがセットされる。イネーブル信号ＥＮは、ＦＰＧＡアプリケーション８からＩ／Ｏモジュール５への伝送方向において、ベースとなるＦＰＧＡモデルにおいてデータチャネルが用いられるとただちに、自動的にアクティブにされる。さらにイネーブル信号ＥＮは、送信側３からシリアルインタフェース６を介して受信側４へ伝送され、これによって適応型インタフェース７が初期化される。ついで、１つのビットとしてインプリメントされているレディ信号ＲＤＹがアクティブにされる。

【0053】

ステップＳ４０において、イネーブル信号ＥＮがセットされているレジスタ９のデータが、送信側３から受信側４へ伝達される。この目的で、最初にレディ信号ＲＤＹがチェックされる。すでに伝送が進行中であれば、そのことはレディ信号ＲＤＹによって表され、データ伝送を行うことはできない。そしてレディ信号ＲＤＹが到来するとただちに、個々のＦＰＧＡアプリケーション８から伝送すべきデータが、レジスタ９に書き込まれる。

【0054】

シリアルインタフェース６を介したレジスタ９からのデータの伝達は、ＦＰＧＡ２によりストローブ信号Ｓｔｒがセットされることよりスタートする。これに応じてレディ信号ＲＤＹは非アクティブ状態にされる。

【0055】

送信側３においてストローブ信号Ｓｔｒとともに、レジスタ９からのデータの読み出しならびに伝送がスタートする。ついでそれらのデータは受信側４において、適合するレジスタ９に書き込まれる。その後、受信側４においてレディ信号ＲＤＹが準備されて、送信側３からのレジスタ９のデータの受信が完了したことが表され、受信側４において各ハードウェアインプリメンテーションデバイス１０は、伝送されたレジスタ９から特定のデータを読み出す。

【0056】

イネーブル信号ＥＮが変化すると、そのことは受信側４に伝送される。そうでなければ、レジスタ９のデータの伝送がただちに行われる。この場合、以下で述べるように、レジスタ９の内容が低減される。

【0057】

レジスタ９のデータが送信側３から受信側４へ伝送される場合、最初にレジスタ９ごとに、イネーブル信号ＥＮがセットされているか否かがチェックされる。イネーブル信号ＥＮがセットされていなければ、そのレジスタ９のデータは伝送されず、次のレジスタ９が選択される。

【0058】

イネーブル信号ＥＮがセットされている残りのレジスタ９について、リーディングゼロは同種のリーディングビットとして捉えられる。同種のリーディングビットは、各レジスタ９それぞれについて伝達時には省かれる。同種のリーディングビットを省略することにより、ＬＶＤインタフェース６において伝送すべきデータブロックの個数が整合される。伝送すべき残りのビット数が１〜６の場合、８ビットである１つのＬＶＤＳデータブロックとなり、伝送すべきビット数が７〜１３の場合、それぞれ８ビットである２つのＬＶＤＳデータブロックとなり、伝送すべきビット数が１４〜２０の場合、それぞれ８ビットである３つのＬＶＤＳデータブロックとなり、伝送すべきビット数が２１〜２７の場合、それぞれ８ビットである４つのＬＶＤＳデータブロックとなり、伝送すべきビット数が２８〜３４の場合、それぞれ８ビットである５つのＬＶＤＳデータブロックとなる。このことに加えＬＶＤＳデータブロックにおいて、「別のパケットが続く」という情報もしくは「最後のパケットである」という情報が、規定された制御ビットによって伝送される。さらに詳細な点については、あとで図４を参照しながら説明する。

【0059】

受信側４において受信されないビットすなわち省略されたビットは、同種のリーディングビットの値を有する受信ビットとして表され、つまり"Null"で埋められる。レジスタ９に値"Null"だけしか含まれないのであれば、レジスタ９の伝送全体が制御構造に合わせて低減される。

【0060】

レジスタ９のデータをさらに伝送するために送信側３において、伝送対象とした最大数のレジスタ９のうち伝送すべきレジスタ９のためのイネーブル信号ＥＮを、必要に応じて変更することができ、したがってダイナミックにセットすることができる。イネーブル信号ＥＮが変更されると、既述のようにレジスタ９の伝達開始時にそのことが伝送される。別の選択肢として、シリアルインタフェース６の伝送休期間中に、すなわちシリアルインタフェース６がアイドルモードでデータを伝送していないときに、イネーブル信号ＥＮが送信側３から受信側４へ伝送される。さらに別の選択肢として、アイドルモード中、そのつど到来するイネーブル信号ＥＮが、その変更とは無関係に繰り返し伝送される。

【0061】

代案となる１つの実施形態によれば、レジスタ９にレジスタ内容の変更がデータとして書き込まれる。値の変更は１としてシグナリングされ、変更されないビットは０にセットされる。なお、この方法は上述のようにして実施される。

【0062】

さらに代案となる１つの実施形態によれば、上述のようなレジスタ９の内容の低減は行われない。したがってこの代替実施形態の場合、リーディングビットが何であれ、イネーブル信号ＥＮがセットされているすべてのレジスタ９のデータが伝送される。このことは、個々のレジスタ９ごとに対応する制御信号によってシグナリングされる。このようにして、送信側３と受信側４におけるレジスタ内容の同期合わせが行われる。この同期合わせは周期的に行われる。さらに代案となる別の実施形態によれば、送信側３と受信側４におけるレジスタ内容の同期合わせが、既述のようなレジスタ内容の変更の伝達と組み合わせて行われる。つまりレジスタ内容の変更を伝送するときに、レジスタ内容全体を伝送することによって、同期合わせが行われる。

【0063】

さらに別の択一的な実施形態によれば、各レジスタ９においてリーディングビットが同種ではないビットとしてセットされ、つまり１にセットされる。このことにより、強制的にレジスタ９全体が伝送され、したがって適応型インタフェース７は一定のデータレートで動作することになる。

【0064】

次に、図４を参照しながらデータ伝送のフローについて例示する。

【0065】

スイッチオン後、シリアルインタフェース６はアイドルモードにおかれる（SYNC = 1, CMD = 1, IDLE = 1）。このモード中、周期的かつ持続的に、１つのＦＰＧＡアプリケーション８における１２個のイネーブル信号ＥＮのステータスが受信側４へ伝送される。その際、１２ビットすべてを伝送するために、それぞれ８ビットから成る４つのＬＶＤＳデータブロックが必要とされ、スイッチオン後、送信側３から受信側４へのレジスタ９のデータの伝送を初期化する目的で、少なくとも１回、この伝送を完了させなければならない。

【0066】

送信側３によりストローブ信号Ｓｔｒが送信されるとただちに、送信側３は次のＬＶＤＳデータブロックの開始とともに、レジスタ９に到来するＩ／Ｏデータのための伝送モードに切り替わる（SYNC = 0）。そしてレジスタ９は、ポート１から始まってすべての入力ポートへ順次連続して伝送される。ただし、イネーブル信号ＥＮがセットされていないレジスタは飛ばされる。

【0067】

各レジスタ９のデータの伝送は、最大で４ｘ７ビットのパケット（SYNC = 0）およびこれに加えて終端識別子までこのパケットに続く６ビットのパケット（SYNC = 1, CMD = 0）に分割され、上述のようにＬＳＢから始められる。１つのレジスタ９のデータの伝送完了後、間を空けることなくただちに次のレジスタ９が続く。

【0068】

１２個のレジスタ９すべてが処理された後、コントローラは再びアイドルモードに戻り（SYNC = 1, CMD = 1, IDELE = 1）、イネーブルビット入力のステータスを改めて周期的に伝送する。

【0069】

これまで述べてきた実施例は、送信側３としてＦＰＧＡ２を、受信側４としてＩ／Ｏモジュール５をそれぞれ用いた構成に関わるものであった。別の選択肢となる１つの実施形態によれば、ＦＰＧＡ２が受信側４を成し、Ｉ／Ｏモジュール５が送信側３を成す。さらに別の選択肢となる１つの実施形態によれば、これに応じてイネーブル信号ＥＮは、ＦＰＧＡモデルにＩ／Ｏモジュール５をインプリメントすることによって自動的にセットされる。

【符号の説明】

【0070】

１ ＦＰＧＡ制御システム
２ ＦＰＧＡ
３ 送信側
４ 受信側
５ Ｉ／Ｏモジュール
６ シリアルインタフェース
７ 適応型インタフェース
８ ＦＰＧＡアプリケーション
９ レジスタ
１０ ハードウェアインプリメンテーションデバイス

【図1】

【図2】

【図3】

【図4】