特許 6105178 半導体パッケージングのための多層基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6105178

(24)【登録日】2017年3月10日

(45)【発行日】2017年3月29日

(54)【発明の名称】半導体パッケージングのための多層基板

(51)【国際特許分類】

   H01L 23/12 20060101AFI20170316BHJP

   H05K 3/46 20060101ALI20170316BHJP

【ＦＩ】

   H01L23/12 N

   H05K3/46 B

   H05K3/46 N

   H05K3/46 Q

【請求項の数】25

【全頁数】17

(21)【出願番号】特願2016-566845(P2016-566845)

(86)(22)【出願日】2014年12月22日

(65)【公表番号】特表2017-505550(P2017-505550A)

(43)【公表日】2017年2月16日

(86)【国際出願番号】US2014071994

(87)【国際公開番号】WO2016105349

(87)【国際公開日】20160630

【審査請求日】2015年10月20日

(73)【特許権者】

【識別番号】593096712

【氏名又は名称】インテル コーポレイション

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100091214

【弁理士】

【氏名又は名称】大貫 進介

(72)【発明者】

【氏名】ジェン，ウェイ−ルン ケイン

(72)【発明者】

【氏名】ジャイン，パダム

(72)【発明者】

【氏名】セネヴィラトネ，ディラン

(72)【発明者】

【氏名】チェン，チー−モン

【審査官】 木下 直哉

(56)【参考文献】

【文献】 米国特許出願公開第２０１１／０１０８９８２（ＵＳ，Ａ１）

【文献】 特開２００４−３１７６５（ＪＰ，Ａ）

【文献】 中国特許出願公開第１０３３９１６８１（ＣＮ，Ａ）

【文献】 特開２０００−２２３２８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２３／１２−２３／１５

Ｈ０５Ｋ ３／４６

(57)【特許請求の範囲】

【請求項1】

半導体パッケージングのための多層基板であって、
第１の面及び該第１の面の反対にある第２の面を備え、前記第１の面は、該第１の面における３つの最高点によって定義される第１面ｘｙ平面を有し、前記第１の面における個々の位置は、前記第２の面に向かう方向において前記第１面ｘｙ平面より下に第１面距離を有し、前記第２の面は、該第２の面における３つの最高点によって定義される第２面ｘｙ平面を有し、前記第２の面における個々の位置は、前記第１の面に向かう方向において前記第２面ｘｙ平面より下に第２面距離を有する、第１の層と、
前記第１の層の第２の面に結合される第１の面及び該第１の面の反対にある第２の面を備える第２の層と
を有し、
前記第２の層における個々の位置での該第２の層の厚さは、前記第１面距離と前記第２面距離との和を有し、前記第１の層の第１の面と前記第２の層の第２の面との間の個々の位置での、前記第１の層の厚さに前記第２の層の厚さを加えたものは、略一様な厚さである、多層基板。

【請求項2】

前記第１の層は、該第１の層の第１の面と前記第１の層の第２の面との間で電気信号をルーティングする電気ルーティング機構を備え、
前記第２の層は、前記第１の層の第２の面の電気ルーティング機構へ電気的に結合され、前記第２の層の第１の面から前記第２の層の第２の面へ前記第２の層を貫通する電気ルーティングビアを備え、
前記電気ルーティングビアは、前記第２の層の厚さに対応する深さを有する、
請求項１に記載の多層基板。

【請求項3】

前記第２の層は、１つ以上の誘電体の１つ以上の層を有する、
請求項１に記載の多層基板。

【請求項4】

前記誘電体は、味の素ビルドアップフィルム（ＡＢＦ）、難燃性２材料（ＦＲ２）、難燃性４材料（ＦＲ４）、ポリイミド、パッシベーションフィルム（ＷＰＲ）、ポリベンチアゾール（ＰＢＺＴ）、ポリベンゾオキサゾール（ＰＢＯ）、及びモールド化合物、並びにそれらの組み合わせを有するグループから選択される、
請求項３に記載の多層基板。

【請求項5】

前記第２の層における個々の位置での該第２の層の厚さは、前記第１面距離と前記第２面距離とオフセット距離との和を有し、
前記オフセット距離は、前記第１面距離と前記第２面距離との和の約２倍よりも小さい、
請求項１に記載の多層基板。

【請求項6】

前記第１の層は、コアを備える多層コンポジット基板である、
請求項１に記載の多層基板。

【請求項7】

半導体パッケージングのための多層基板の製造方法であって、
第１の面及び該第１の面の反対にある第２の面を備える第１の層を設けるステップであって、該第１の層は拘束されず、前記第１の面は、該第１の面における３つの最高点によって定義される第１面ｘｙ平面を有し、前記第１の面における個々の位置は、前記第２の面に向かう方向において前記第１面ｘｙ平面より下に第１面距離を有し、前記第２の面は、該第２の面における３つの最高点によって定義される第２面ｘｙ平面を有し、前記第２の面における個々の位置は、前記第１の面に向かう方向において前記第２面ｘｙ平面より下に第２面距離を有する、ステップと、
拘束された第１の層を設けるよう、剛体の真空プレートの表面に対して前記第１の層の第１の面を平板化することによって前記第１の層を拘束するステップであって、前記第１の層の第２の面は、前記第１面距離と前記第２面距離との和である拘束された第２面距離を有する、ステップと、
前記第１の層の第２の面に結合される第１の面及び該第１の面の反対にある第２の面を備える第２の層を前記拘束された第１の層へ結合するステップであって、前記第２の層における個々の位置での該第２の層の厚さは、前記拘束された第２面距離を有し、前記第１の層の第１の面と前記第２の層の第２の面との間の個々の位置での、前記第１の層の厚さに前記第２の層の厚さを加えたものは、略一様な厚さである、ステップと
を有する製造方法。

【請求項8】

前記第２の層を前記拘束された第１の層へ結合するステップは、１つ以上の誘電体の１つ以上の層を積層、コーティング、又は成型することを更に含む、
請求項７に記載の製造方法。

【請求項9】

前記第２の層を前記拘束された第１の層へ結合するステップは、積層することを含み、該積層することは、３つのビルドアップ層を順次に貼り付け、共形的に圧迫し、プレート圧迫することを更に含む、
請求項８に記載の製造方法。

【請求項10】

拘束されない多層基板を提供するよう、前記第１の層の第１の面から前記剛体の真空プレートを取り外すステップを更に有する
請求項７に記載の製造方法。

【請求項11】

ダイ及び基板を有し、
前記ダイは、前記基板においてフリップチップ構成において実装され、
前記基板は、
前記ダイが結合される第１の面及び該第１の面の反対にある第２の面を備え、前記ダイが前記第１の面に結合される前に、前記第１の面は、該第１の面における３つの最高点によって定義される第１面ｘｙ平面を有し、前記第１の面における個々の位置は、前記第２の面に向かう方向において前記第１面ｘｙ平面より下に第１面距離を有し、前記ダイが前記第１の面に結合される前に、前記第２の面は、該第２の面における３つの最高点によって定義される第２面ｘｙ平面を有し、前記第２の面における個々の位置は、前記第１の面に向かう方向において前記第２面ｘｙ平面より下に第２面距離を有する、第１の層と、
前記第１の層の第２の面に結合される第１の面及び該第１の面の反対にある第２の面を備える第２の層と
を有し、
前記第２の層における個々の位置での該第２の層の厚さは、前記第１面距離と前記第２面距離との和を有し、前記第１の層の第１の面と前記第２の層の第２の面との間の個々の位置での、前記第１の層の厚さに前記第２の層の厚さを加えたものは、略一様な厚さである、半導体パッケージ。

【請求項12】

前記第１の層は、該第１の層の第１の面と前記第１の層の第２の面との間で電気信号をルーティングする電気ルーティング機構を備え、
前記第２の層は、前記第１の層の第２の面の電気ルーティング機構へ電気的に結合され、前記第２の層の第１の面から前記第２の層の第２の面へ前記第２の層を貫通する電気ルーティングビアを備え、
前記電気ルーティングビアは、前記第２の層の厚さに対応する深さを有する、
請求項１１に記載の半導体パッケージ。

【請求項13】

前記第２の層は、１つ以上の誘電体の１つ以上の層を有する、
請求項１１に記載の半導体パッケージ。

【請求項14】

前記誘電体は、味の素ビルドアップフィルム（ＡＢＦ）、難燃性２材料（ＦＲ２）、難燃性４材料（ＦＲ４）、ポリイミド、パッシベーションフィルム（ＷＰＲ）、ポリベンチアゾール（ＰＢＺＴ）、ポリベンゾオキサゾール（ＰＢＯ）、及びモールド化合物、並びにそれらの組み合わせを有するグループから選択される、
請求項１３に記載の半導体パッケージ。

【請求項15】

前記第２の層における個々の位置での該第２の層の厚さは、前記第１面距離と前記第２面距離とオフセット距離との和を有し、
前記オフセット距離は、前記第１面距離と前記第２面距離との和の約２倍よりも小さい、
請求項１１に記載の半導体パッケージ。

【請求項16】

回路ボード及び該回路ボードにおいて実装される半導体パッケージを有し、
前記半導体パッケージは、ダイ及び基板を更に有し、
前記ダイは、前記基板においてフリップチップ構成において実装され、
前記基板は、
前記ダイが結合される第１の面及び該第１の面の反対にある第２の面を備え、前記ダイが前記第１の面に結合される前に、前記第１の面は、該第１の面における３つの最高点によって定義される第１面ｘｙ平面を有し、前記第１の面における個々の位置は、前記第２の面に向かう方向において前記第１面ｘｙ平面より下に第１面距離を有し、前記ダイが前記第１の面に結合される前に、前記第２の面は、該第２の面における３つの最高点によって定義される第２面ｘｙ平面を有し、前記第２の面における個々の位置は、前記第１の面に向かう方向において前記第２面ｘｙ平面より下に第２面距離を有する、第１の層と、
前記第１の層の第２の面に結合される第１の面及び該第１の面の反対にある第２の面を備える第２の層と
を有し、
前記第２の層における個々の位置での該第２の層の厚さは、前記第１面距離と前記第２面距離との和を有し、前記第１の層の第１の面と前記第２の層の第２の面との間の個々の位置での、前記第１の層の厚さに前記第２の層の厚さを加えたものは、略一様な厚さである、コンピュータデバイス。

【請求項17】

前記第１の層は、該第１の層の第１の面と前記第１の層の第２の面との間で電気信号をルーティングする電気ルーティング機構を備え、
前記第２の層は、前記第１の層の第２の面の電気ルーティング機構へ電気的に結合され、前記第２の層の第１の面から前記第２の層の第２の面へ前記第２の層を貫通する電気ルーティングビアを備え、
前記電気ルーティングビアは、前記第２の層の厚さに対応する深さを有する、
請求項１６に記載のコンピュータデバイス。

【請求項18】

前記第２の層は、１つ以上の誘電体の１つ以上の層を有する、
請求項１６に記載のコンピュータデバイス。

【請求項19】

前記誘電体は、味の素ビルドアップフィルム（ＡＢＦ）、難燃性２材料（ＦＲ２）、難燃性４材料（ＦＲ４）、ポリイミド、パッシベーションフィルム（ＷＰＲ）、ポリベンチアゾール（ＰＢＺＴ）、ポリベンゾオキサゾール（ＰＢＯ）、及びモールド化合物、並びにそれらの組み合わせを有するグループから選択される、
請求項１８に記載のコンピュータデバイス。

【請求項20】

前記第２の層における個々の位置での該第２の層の厚さは、前記第１面距離と前記第２面距離とオフセット距離との和を有し、
前記オフセット距離は、前記第１面距離と前記第２面距離との和の約２倍よりも小さい、
請求項１６に記載のコンピュータデバイス。

【請求項21】

前記第１の層は、コアを備える多層コンポジット基板である、
請求項１６に記載のコンピュータデバイス。

【請求項22】

前記ダイは、プロセッサである、
請求項１６に記載のコンピュータデバイス。

【請求項23】

当該コンピュータデバイスは、マザーボード、ブレードサーバにおけるボード、又はラックサーバにおけるボードである、
請求項１６乃至２２のうちいずれか一項に記載のコンピュータデバイス。

【請求項24】

当該コンピュータデバイスは、ウェラブルデバイス又はモバイルコンピュータデバイスであり、
前記ウェラブルデバイス又は前記モバイルコンピュータデバイスは、前記回路ボードと結合されるアンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、グローバル・ポジショニング・システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、又はカメラのうちの１つ以上を含む、
請求項１６に記載のコンピュータデバイス。

【請求項25】

前記回路ボードは、可撓性材料を有する、
請求項１６に記載のコンピュータデバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本開示の実施形態は、概して、半導体デバイスのためのパッケージングの分野に関係があり、特に、半導体パッケージングのための多層基板に関係がある。

【背景技術】

【0002】

単一基板内での半導体基板厚の変動は、ダイが基板にフリップチップ構成において取り付けられる場合に問題になり得る。厚さの過度の変動は、全てのインターコネクトが基板に結合されるとは限らないという結果を招くことがあり、そして、全体的な製品収量を低下させ得る。厚さの変動は、例えばサーバプロセッサダイなどのように、ダイがより大きいサイズのダイである場合には、ダイが取り付けられる基板の面積がより大きいために、より一層大きな課題を提示し得る。より大きい面積とは、全てのインターコネクトを基板に結合させるために、基板において厚さが均一である部分の面積がより大きくなければならないことを意味する。基板の厚さの変動は、基板における誘電体層及び金属配線層の個々の厚さの変動を小さくすることによって低減され得る。しかし、例えばＩ／Ｏルーティング、電源、及びインピーダンスなどのパッケージの電気性能要件は、基板厚の変動を低減することに対するこのようなアプローチを制限し得る。例えば、電源供給層の設計は、ＤＣ抵抗を最小限とするよう当該設計においてより高い銅密度を有し、それによって、電源供給と基板厚の変動とのバランスを取るという課題を提示し得る。

【図面の簡単な説明】

【0003】

実施形態は、添付の図面にとともに以下の詳細な説明によって容易に理解されるであろう。この説明を容易にするよう、同じ参照符号は、同じ構造的要素を示す。実施形態は、一例として、制限なしに、添付の図面の図において表される。

【図1】幾つかの実施形態に従って、半導体パッケージングのための多層基板の例の断面側面図を概略的に表す。

【図2】幾つかの実施形態に従って、半導体パッケージングのための多層基板の誘電体層の例の断面側面図を概略的に表す。

【図3】幾つかの実施形態に従って、半導体パッケージングのための多層基板の基板層の例の上面又は下面図を概略的に表す。

【図4】幾つかの実施形態に従って、選択された電気ルーティング機構が表された状態で、半導体パッケージングのための多層基板の例の断面側面図を概略的に表す。

【図5】幾つかの実施形態に従って、半導体パッケージングのための多層基板の製造方法を概略的に表す。

【図6】幾つかの実施形態に従って、様々な製造段階の間の、半導体パッケージングのための多層基板を概略的に表す。

【図7】幾つかの実施形態に従って、基板に取り付けられたダイ及び選択された電気ルーティング機構が表された状態で、半導体パッケージングのための多層基板の断面側面図を概略的に表す。

【図8】幾つかの実施形態に従って、ここで記載される半導体パッケージングのための多層基板を有するコンピュータデバイスを概略的に表す。

【発明を実施するための形態】

【0004】

本開示の実施形態は、積層型半導体デバイスパッケージ並びに関連する技術及び構成を記載する。以下の記載において、実例となる実施の様々な態様は、当業者によって広く用いられている用語を用いて、当業者に彼らの作業の内容を伝えるために記載される。なお、当業者に明らかなように、本開示の実施形態は、記載されている態様の一部にしかよらずとも実施され得る。説明の目的で、具体的な数、材料、及び構成が、実例となる実施の完全な理解を与えるために説明される。しかし、当業者に明らかなように、本開示の実施形態は、具体的な詳細によらずとも実施され得る。他の例では、よく知られている特徴は、実例となる実施を不明りょうにしないように省略又は簡略化される。

【0005】

以下の詳細な説明では、その一部を形成している添付の図面が参照される。図面において、同じ参照符号は、全体を通して同じ部分を示す。また、図面には、本開示の主題が実施され得る実施形態が、図解によって示されている。他の実施形態は利用されてよく、構造的又は論理的な変更は、本開示の適用範囲から逸脱することなしになされ得ることが理解されるべきである。従って、以下の詳細な説明は、限定の意味においてとられるべきではなく、実施形態の適用範囲は、添付の特許請求の範囲及びその均等によって定義される。

【0006】

本開示のために、「Ａ及び／又はＢ」との表現は、（Ａ）、（Ｂ）、又は（Ａ及びＢ）を意味する。本開示のために、「Ａ、Ｂ、及び／又はＣ」は、（Ａ）、（Ｂ）、（Ｃ）、（Ａ及びＢ）、（Ａ及びＣ）、（Ｂ及びＣ）、又は（Ａ、Ｂ、及びＣ）を意味する。

【0007】

明細書は、例えば、頂点／底辺（top/bottom）、中／外（in/out）、上／下（over/under）、及び同様のものなどの遠近感に基づく記載を使用することがある。そのような記載は、単に、議論を円滑にするために使用され、ここで記載される実施形態の適用を何らかの特定の位置付けに制限することを目的としない。

【0008】

明細書は、「実施形態において」又は「実施形態では」といった表現を使用することがある。このような表現は、同じ又は異なる実施形態の１つ以上に夫々言及してよい。更に、本開示の実施形態に関して使用される語「有する（comprising）」、「含む（including）」、「備える（having）」、及び同様のものは、同義である。

【0009】

語「〜と結合される（coupled with）」は、その派生語とともに、ここで使用されてよい。「結合される」は、次のもののうちの１つ以上を意味してよい。「結合される」は、２つ以上の要素が直接に物理的又は電気的に接触していることを意味してよい。なお、「結合される」は、２つ以上の要素が間接的に互いに接しながら、なお依然として互いに協調又は相互作用することをも意味してよく、そして、１つ以上の他の要素が、互いと結合されると言える要素間に結合又は接続されることを意味してよい。

【0010】

様々な実施形態において、「第２の機構において形成、堆積、又は別なふうに配置される第１の機構（a first feature formed, deposited, or otherwise disposed on a second feature）」との表現は、第１の機構が第２の機構の上に形成、堆積、又は配置されることを意味してよく、第１の機構の少なくとも一部分は、第２の機構の少なくとも一部分と直接接触（例えば、直接の物理的及び／又は電気的な接触）又は間接接触（例えば、第１の機構と第２の機構との間に１つ以上の他の機構を有する。）にあってよい。

【0011】

ここで使用されるように、語「モジュール（module）」は、１つ以上のソフトウェア若しくはファームウェアプログラム、組み合わせ論理回路、及び／又は記載される機能性を提供する他の適切なコンポーネントを実行する特定用途向け集積回路（ＡＳＩＣ；Application Specific Integrated Circuit）、電子回路、システム・オン・チップ（ＳｏＣ；System-on-Chip）、プロセッサ（共有、専用、又はグループ）、及び／又はメモリ（共有、専用、又はグループ）を指し、あるいは、その部分であり、あるいは、それを含んでよい。

【0012】

図１は、幾つかの実施形態に従って、半導体パッケージングのための多層基板の例（基板）１００の断面側面図を概略的に表す。幾つかの実施形態において、基板１００は、第１の面１０２ａ及び第１の面１０２ａの反対にある第２の面１０２ｂを備える第１の層１０２を有してよい。第１の面１０２ａは、第１の面１０２ａにおける３つの最高点によって定義される第１面ｘｙ平面１０２ｃを有してよく、第１の面における個々の位置は、第２の面１０２ｂに向かう方向において第１面ｘｙ平面１０２ｃより下に第１面距離１０２ｄを有してよい。第２の面１０２ｂは、第２の面１０２ｂにおける３つの最高点によって定義される第２面ｘｙ平面１０２ｅを有してよく、第２の面１０２ｂにおける個々の位置は、第１の面１０２ａに向かう方向において第２面ｘｙ平面１０２ｅより下に第２面距離１０２ｆを有してよい。基板１００は、第１の層１０２の第２の面１０２ｂへ結合される第１の面１０４ａ及びその第１の面１０４ａの反対にある第２の面１０４ｂを備える第２の層１０４を更に有してよい。第２の層１０４における個々の位置での第２の層１０４の厚さ１０４ｃは、第１面距離１０２ｄに第２面距離１０２ｆを加えたものから成ってよい。第１の層１０２の第１の面１０２ａと第２の層１０４の第２の面１０４ｂとの間の個々の位置での、第１の層１０２の厚さに第２の層１０４の厚さを加えたものは、略一様な厚さ１００ａであってよい。もっぱら図解のために、第１面ｘｙ平面１０２ｃ及び第２面ｘｙ平面１０２ｅは、図１の基板１００の断面において面１０２ａ及び１０２ｂにおける３つの点によって夫々定義されるものとして、図１に示されている。第１の面１０２ａにおける個々の位置は、ｘｙ平面１０２ｃから第１の面の表面１０２ａまでのｚ方向距離によって離されている、第１の面１０２ａのｘｙ平面１０２ｃ内の点に対応する。同様に、第２の面１０２ｂにおける個々の位置は、ｘｙ平面１０２ｅから第２の面の表面１０２ｂまでのｚ方向距離によって離されている、第２の面１０２ｂのｘｙ平面１０２ｅ内の点に対応する。第１の面１０２ａ及び第２の面１０２ｂにおける個々の位置どうしの距離は、ある個々の位置での第１の層１０２のｚ方向厚さである。

【0013】

幾つかの実施形態において、第１の面１０２ａにおける３つの最高点は、基板１００の同じ断面内にない異なる個々の位置で相隔たってよい。同様に、幾つかの実施形態において、第２の面１０２ｂにおける３つの最高点は、基板１００の同じ断面内にない異なる個々の位置で相隔たってよい。幾つかの実施形態において、第１の面１０２ａにおける３つの最高点の個々の位置は、第２の面１０２ｂにおける３つの最高点の個々の位置に対応しない。幾つかの実施形態において、第１の面１０２ａにおける３つの最高点のうちの少なくとも１つの個別的位置は、第２の面１０２ｂにおける３つの最高点のうちの少なくとも１つの個別的位置に対応してよい。

【0014】

幾つかの実施形態において、第１面距離１０２ｄは、第１の面１０２ａにおける３つの最高点の個々の位置でゼロであってよい。幾つかの実施形態において、第１面距離１０２ｄは、第１の面１０２ａにおける３つの最高点を除く個々の位置でゼロよりも大きくてよい。幾つかの実施形態において、第２面距離１０２ｆは、第２の面１０２ｂにおける３つの最高点の個々の位置でゼロであってよい。幾つかの実施形態において、第２面距離１０２ｆは、第２の面１０２ｂにおける３つの最高点を除く個々の位置でゼロよりも大きくてよい。

【0015】

幾つかの実施形態において、第１の層１０２は、コアを備えた多層コンポジット基板であってよい。幾つかの実施形態において、第１の層１０２は、コアがない多層コンポジット基板であってよい。幾つかの実施形態において、第１の層１０２は、薄いコアを備えた多層コンポジット基板であってよい。幾つかの実施形態において、第１の層１０２は、４以上の層、８以上の層、１６以上の層、又は３０以上の層を備えた多層コンポジット基板であってよい。

【0016】

幾つかの実施形態において、第２の層１０４は、１つ以上の誘電体の１つ以上の層を有してよい。幾つかの実施形態において、誘電体は、ポリマー又はポリマー複合体を含んでよい。幾つかの実施形態において、誘電体は、味の素ビルドアップフィルム（ＡＢＦ；Ajinomoto Build-up Film）、難燃性（fire retardant）２材料（ＦＲ２）、難燃性（fire retardant）４材料（ＦＲ４）、ポリイミド、パッシベーションフィルム（ＷＰＲ）、ポリベンチアゾール（ＰＢＺＴ）、ポリベンゾオキサゾール（ＰＢＯ）、及びモールド化合物、並びにそれらの組み合わせを有するグループから選択された１つ以上の材料であってよい。

【0017】

幾つかの実施形態において、一様な厚さ１００ａは、フリップチップ構成において取り付けられるダイの全てのインターコネクトが、妥当な設計許容範囲内で、基板１００へのダイの取り付けプロシージャの間に基板１００の第１の面１０２ａにあるパッドへ接続することを可能にする一様性であってよい。

【0018】

図２は、幾つかの実施形態に従って、半導体パッケージングのための多層基板の誘電体層の例（第２の層２００）の断面側面図を概略的に表す。図２の実施形態は、オフセット距離２００ｂを付加した図１の基板１００の実施形態に適合してよい。幾つかの実施形態において、個々の位置での第２の層の厚さ２００ａは、第１面距離１０２ｄに第２面距離１０２ｆ及びオフセット距離２００ｂを加えたものから成ってよい。オフセット距離２００ｂは、第１面距離１０２ｄと第２面距離１０２ｆとの和の約２倍よりも小さくてよい。幾つかの実施形態において、オフセット距離２００ｂは、第１面距離１０２ｄと第２面距離１０２ｆとの和の約４倍よりも小さくてよい。幾つかの実施形態において、オフセット距離２００ｂは、第１面距離１０２ｄと第２面距離１０２ｆとの和の約１０倍よりも小さくてよい。幾つかの実施形態において、オフセット距離２００ｂは、ＡＢＦのキャリア層の厚さの和に等しくてよい。幾つかの実施形態において、オフセット距離２００ｂは、ＡＢＦのキャリア層の厚さの２倍の和に等しくてよい。幾つかの実施形態において、オフセット距離２００ｂは、ＡＢＦのキャリア層の厚さの３倍の和に等しくてよい。幾つかの実施形態において、オフセット距離２００ｂは、ＡＢＦのキャリア層の厚さの１０倍よりも小さくてよい。

【0019】

図３は、幾つかの実施形態に従って、半導体パッケージングのための多層基板３００の基板層の例の上面又は下面図３０２を概略的に表す。図３の実施形態は、一例となる基板の上面又は下面図３０２を示しながら、図１の基板１００及び図２の第２の層２００の実施形態に適合してよい。図３の基板３００の上面又は下面図３０２は、図１の第１の面１０２ａ又は第２の面１０２ｂに対応してよい。幾つかの実施形態において、第１の面１０２ａにおける３つの最高点３０２ａ、３０２ｂ、３０２ｃは、基板１００、３００の同じ断面内にない異なる個々の位置で相隔たってよい。同様に、幾つかの実施形態において、第２の面１０２ｂにおける３つの最高点３０２ａ、３０２ｂ、３０２ｃは、基板１００、３００の同じ断面内にない異なる個々の位置で相隔たってよい。幾つかの実施形態において、第１の面１０２ａにおける３つの最高点３０２ａ、３０２ｂ、３０２ｃの個々の位置は、第２の面１０２ｂにおける３つの最高点３０２ａ、３０２ｂ、３０２ｃの個々の位置に対応しない。このとき、第１の面１０２ａの３０２ａは第２の面１０２ｂの３０２ａに対応せず、第１の面１０２ａの３０２ｂは第２の面１０２ｂの３０２ｂに対応せず、第１の面１０２ａの３０２ｃは第２の面１０２ｂの３０２ｃに対応しない。幾つかの実施形態において、第１の面１０２ａにおける３つの最高点３０２ａ、３０２ｂ、３０２ｃのうちの少なくとも１つの個別的位置は、第２の面１０２ｂにおける３つの最高点３０２ａ、３０２ｂ、３０２ｃのうちの少なくとも１つの個別的位置に対応してよい。説明のためにのみ、３０２の平面図は図３において示されており、３つの最高点３０２ａ、３０２ｂ、３０２ｃは、その平面図における最高点として示され、他の全ての個々の位置は、３つの最高点３０２ａ、３０２ｂ、３０２ｃより下の単一平面において示される。

【0020】

図４は、幾つかの実施形態に従って、選択された電気ルーティング機構が表された状態で、半導体パッケージングのための多層基板４００の例の断面側面図を概略的に表す。図４の実施形態は、選択された電気ルーティング機構を示しながら、図１の基板１００、図２の第２の層２００、及び図３の基板３００の実施形態に適合してよい。幾つかの実施形態において、第１の層１０２は、第１の層１０２の第１の面１０２ａと第１の層１０２の第２の面１０２ｂとの間で電気信号をルーティングする電気ルーティング機構４００ａ、４００ｂ（４００ａと４００ｂとの間の接続は図示されず。）を備える。このとき、第２の層２００は、第１の層１０２の第２の面１０２ｂの電気ルーティング機構へ電気的に結合されるとともに、第２の層２００の第１の面１０４ａから第２の層の第２の面へ第２の層２００を貫通して第２の面１０４ｂへ機構４００ｄを接続するビア４００ｃを備える。電気ルーティングビア４００ｃは、第２の層２００の厚さ２００ａに対応する深さを有する。

【0021】

図５は、幾つかの実施形態に従って、半導体パッケージングのための多層基板の製造方法５００を概略的に表す。図５の実施形態は、多層基板の製造方法を付けて、図１の基板１００、図２の第２の層２００、図３の基板３００、及び図４の基板４００の実施形態に適合してよい。

【0022】

５０２で、第１の層は、第１の面と、その第１の面の反対にある第２の面とを設けられてよい。このとき、第１の層は拘束されない。第１の面は、第１の面における３つの最高点によって定義される第１面ｘｙ平面を有してよく、第１の面における個々の位置は、第２の面に向かう方向において第１面ｘｙ平面より下に第１面距離を有してよい。また、第２の面は、第２の面における３つの最高点によって定義される第２面ｘｙ平面を有してよく、第２の面における個々の位置は、第１の面に向かう方向において第２面ｘｙ平面より下に第２面距離を有してよい。

【0023】

５０４で、第１の層は、拘束された第１の層を設けるよう、剛体の真空プレートの表面に対して第１の層の第１の面を平板化することによって、拘束されてよい。このとき、第１の層の第２の面は、第１面距離と第２面距離との和である拘束された第２面距離を有してよい。

【0024】

５０６で、第２の層は、拘束された第１の層へ結合されてよい。第２の層は、第１の層の第２の面に結合される第１の面と、第２の層の第１の面の反対にある第２の面とを備える。第２の層における個々の位置での第２の層の厚さは、拘束された第２面距離を有してよい。第１の層の第１の面と第２の層の第２の面との間の個々の位置での、第１の層の厚さに第２の層の厚さを加えたものは、略一様な厚さであってよい。５０６で、第１の層への第２の層の結合は、１つ以上の誘電体の１つ以上の層を積層、コーティング、又は成型することを更に含んでよい。５０６で、第１の層への第２の層の結合は、積層することを含んでよく、積層することは、ＡＢＦの３つの層を順次に貼り付け、共形的に圧迫し、プレート圧迫することを更に含む。

【0025】

５０８で、剛体の真空プレートは、拘束されない多層基板を提供するよう、第１の層の第１の面から取り外されてよい。

【0026】

図６は、幾つかの実施形態に従って、様々な製造段階の間の、半導体パッケージングのための多層基板６００を概略的に表す。図６の実施形態は、様々な製造段階の間の多層基板を付けて、図１の基板１００、図２の第２の層２００、図３の基板３００、図４の基板４００、及び図５の方法５００の実施形態に適合してよい。

【0027】

構造６０２は、方法５００の５０２に対応する。構造６０２は、ここで図示及び記載される多層基板の第１の層１０２を表す。幾つかの実施形態において、第１の層１０２は、第１の面１０２ａと、第１の面１０２ａの反対にある第２の面１０２ｂとを有してよい。第１の面１０２ａは、第１の面１０２ａにおける３つの最高点によって定義される第１面ｘｙ平面１０２ｃを有してよく、第１の面における個々の位置は、第２の面１０２ｂに向かう方向において第１面ｘｙ平面１０２ｃより下に第１面距離１０２ｄを有してよい。第２の面１０２ｂは、第２の面１０２ｂにおける３つの最高点によって定義される第２面ｘｙ平面１０２ｅを有してよく、第２の面１０２ｂにおける個々の位置は、第１の面１０２ａに向かう方向において第２面ｘｙ平面１０２ｅより下に第２面距離１０２ｆを有してよい。

【0028】

構造６０４は、方法５００の５０４に対応する。構造６０４は、拘束された第１の層６０４ａを提供するよう剛体の平坦な真空プレート６０４ｂによって拘束される第１の層１０２を表す。幾つかの実施形態において、拘束された第１の層は、剛体の平坦な真空プレート６０４ｂに結合された第１の面６０４ｃと、第１の面６０４ｃの反対にある第２の面６０４ｄとを有してよい。幾つかの実施形態において、第１面距離１０２ｄは、第２面の面６０４ｄに転嫁されて、第１面距離１０２ｄと第２面距離１０２ｆとの和である拘束された第２面距離６０４ｅを提供してよい。

【0029】

構造６０６は、方法５００の５０６に対応する。構造６０６は、第２の面６０４ｄに第２の層６０６ａが結合されている拘束された第１の層６０４ａを表す。幾つかの実施形態において、個々の位置での、拘束された第１の層６０４ａの厚さに第２の層６０６ａの厚さを加えたものは、略一様な厚さ１００ａである。

【0030】

構造６０８は、方法５００の５０８に対応する。構造６０８は、第２の層６０６ａを付けて第１の層１０２（非拘束）を表す。

【0031】

図５乃至６の様々な動作は、請求されている対象を理解するのに最も役立つ形で、複数の別個の動作として順に記載される。なお、記載の順序は、それらの動作が必然的に順序に依存することを示すものとして解釈されるべきではない。

【0032】

図７は、幾つかの実施形態に従って、基板に取り付けられたダイ及び選択された電気ルーティング機構が表された状態で、半導体パッケージングのための多層基板（パッケージ）７００の断面側面図を概略的に表す。図７の実施形態は、基板に取り付けられたダイを付けて、図１の基板１００、図２の第２の層２００、図３の基板３００、図４の基板４００、図５の方法５００、及び図６の基板の実施形態に適合してよい。

【0033】

幾つかの実施形態において、パッケージ７００は、第１の層７０４ａと、第１の層７０４ａに結合された第２の層７０４ｂとを備えた多層基板７０４を有してよい。幾つかの実施形態において、第１の層７０４ａは、第１の層７０４ａへフリップチップ構成において取り付けられたダイ７０２を有してよい。幾つかの実施形態において、インターコネクト７０２ａは、ダイ７０２を第１の層７０４ａへ結合してよい。幾つかの実施形態において、アンダーフィル材が更にダイ７０２を第１の層７０４ａへ結合してよく、インターコネクト７０２ａを保護してよい。幾つかの実施形態において、電気ルーティング機構（図示せず。）は、ダイ７０２から第１の層７０４ａ及び第２の層７０４ｂを通って第２の層７０４ｂにおけるパッド７０４ｃへ電気信号をルーティングしてよい。幾つかの実施形態において、例えば半田ボールなどのインターコネクト７０６は、例えばプリント回路ボードなどのボードへの取り付けのために、パッド７０４ｃへ結合されてよい。第１の層７０４ａは、第１の層７０４ａが第１の層７０４ａへ結合されたダイ７０２によって拘束されている点を除いて、図１に表されている実施形態の第１の層１０２に対応する。従って、第１の層７０４ａは、拘束されていない状態における第１の層１０２の第１の面１０２ａと対照的に、平坦な第１の面７０２ｄを有して表されている。第２の面７０４ｅは、第１の層７０４ａがそれに結合されたダイ７０２によって拘束されているので、平坦でないように表されている。第２の層７０４ｂは、第１の層７０４ａへ結合されており且つ第１の層７０４ａの第２の面７０４ｅの外形に従うように表されている。インターコネクト７０６を伴う第２の層７０４ｂの反対の面は、ダイ７０２が基板７０４を拘束するので、平坦であるように表されている。幾つかの実施形態において、ダイ７０２は、アンダーフィル材７０２ｂを有してよい。

【0034】

本開示の実施形態は、要望通りに構成するように如何なる適切なハードウェア及び／又はソフトウェアを用いてもシステムに実装されてよい。図８は、幾つかの実施形態に従って、ここで記載される半導体パッケージングのための多層基板を有するコンピュータデバイスを概略的に表す。図８の実施形態は、コンピュータデバイスにおける多層基板を付けて、図１の基板１００、図２の第２の層２００、図３の基板３００、図４の基板４００、図５の方法５００、図６の基板、及び図７のパッケージ７００の実施形態に適合してよい。図１の基板１００は、図７のパッケージ７００を提供するよう、フリップチップ構成において第１の面１０２ａに結合されたダイを有してよい。ダイは、プロセッサ又はメモリであってよい。プロセッサ又はメモリを有するパッケージは、図８のマザーボード８０２へ結合されてよい。

【0035】

コンピュータデバイス８００は、例えばマザーボード８０２などのボードを（例えば、筐体８２６において）収容してよい。マザーボード８０２は、プロセッサ８０４、チップセット８１０、メモリ８１２、スロット８１４、コンピュータバスインタフェース８１６、ＬＡＮコントローラ８１８、及びポート８２０を含むがこれらに限られない多数のコンポーネントを含んでよい。チップセット８１０は、通信チップを含んでよい。コンポーネントは、物理的及び電気的にマザーボード８０２へ結合されてよく、他のコンポーネントを含んでよい。語「プロセッサ」は、レジスタ及び／又はメモリからの電子データを処理して、その電子データを、レジスタ及び／又はメモリにおいて記憶され得る他の電子データに変換するあらゆるデバイス又はデバイスの部分を指してよい。

【0036】

用途に応じて、コンピュータデバイス８００は、物理的及び電気的にマザーボード８０２へ結合されてもされなくてもよい外部デバイス８２２及びインタフェースデバイス８２４を含んでよい。それらの他のコンポーネントは、液体冷却システム、インタフェースデバイス（キーボード、ディスプレイ、マウス）、メモリ、グラフィクスプロセッサ、デジタル信号プロセッサ、暗号プロセッサ、チップセット、アンテナ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、グローバル・ポジショニング・システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、カメラ、及び大容量記憶デバイス（例えば、ハードディスクドライブ、コンパクトディスク（ＣＤ）、デジタルバーサタイルディスク（ＤＶＤ）、など）を含んでよいが、これらに限られない。様々な実施において、コンピュータデバイス８００は、コンピュータシステム、サーバ、ラックサーバ、ブレードサーバ、及びスーパーコンピュータシステムであってよい。更なる実施において、コンピュータデバイス８００は、データを処理する如何なる他の電子デバイスであってもよい。

【0037】

［例］
様々な実施形態に従って、本開示は、半導体パッケージングのための多層基板を記載する。半導体パッケージングのための多層基板（基板）の例１は、第１の面及び該第１の面の反対にある第２の面を備え、前記第１の面は、該第１の面における３つの最高点によって定義される第１面ｘｙ平面を有し、前記第１の面における個々の位置は、前記第２の面に向かう方向において前記第１面ｘｙ平面より下に第１面距離を有し、前記第２の面は、該第２の面における３つの最高点によって定義される第２面ｘｙ平面を有し、前記第２の面における個々の位置は、前記第１の面に向かう方向において前記第２面ｘｙ平面より下に第２面距離を有する、第１の層と、前記第１の層の第２の面に結合される第１の面及び該第１の面の反対にある第２の面を備える第２の層とを有してよく、前記第２の層における個々の位置での該第２の層の厚さは、前記第１面距離と前記第２面距離との和を有し、前記第１の層の第１の面と前記第２の層の第２の面との間の個々の位置での、前記第１の層の厚さに前記第２の層の厚さを加えたものは、略一様な厚さである。

【0038】

例２は、例１の基板を含んでよく、前記第１の層は、該第１の層の第１の面と前記第１の層の第２の面との間で電気信号をルーティングする電気ルーティング機構を備え、前記第２の層は、前記第１の層の第２の面の電気ルーティング機構へ電気的に結合され、前記第２の層の第１の面から前記第２の層の第２の面へ前記第２の層を貫通する電気ルーティングビアを備え、前記電気ルーティングビアは、前記第２の層の厚さに対応する深さを有する。

【0039】

例３は、例１の基板を含んでよく、前記第２の層は、１つ以上の誘電体の１つ以上の層を有する。

【0040】

例４は、例３の基板を含んでよく、前記誘電体は、ポリマー又はポリマー複合体を含む。

【0041】

例５は、例４の基板を含んでよく、前記誘電体は、味の素ビルドアップフィルム（ＡＢＦ）、難燃性２材料（ＦＲ２）、難燃性４材料（ＦＲ４）、ポリイミド、パッシベーションフィルム（ＷＰＲ）、ポリベンチアゾール（ＰＢＺＴ）、ポリベンゾオキサゾール（ＰＢＯ）、及びモールド化合物、並びにそれらの組み合わせを有するグループから選択される。

【0042】

例６は、例１の基板を含んでよく、前記第２の層における個々の位置での該第２の層の厚さは、前記第１面距離と前記第２面距離とオフセット距離との和を有し、前記オフセット距離は、前記第１面距離と前記第２面距離との和の約２倍よりも小さい。

【0043】

例７は、例１の基板を含んでよく、前記第１の層は、コアを備える多層コンポジット基板である。

【0044】

半導体パッケージングのための多層基板の製造方法（方法）の例８は、第１の面及び該第１の面の反対にある第２の面を備える第１の層を設けるステップであって、該第１の層は拘束されず、前記第１の面は、該第１の面における３つの最高点によって定義される第１面ｘｙ平面を有し、前記第１の面における個々の位置は、前記第２の面に向かう方向において前記第１面ｘｙ平面より下に第１面距離を有し、前記第２の面は、該第２の面における３つの最高点によって定義される第２面ｘｙ平面を有し、前記第２の面における個々の位置は、前記第１の面に向かう方向において前記第２面ｘｙ平面より下に第２面距離を有する、ステップと、拘束された第１の層を設けるよう、剛体の真空プレートの表面に対して前記第１の層の第１の面を平板化することによって前記第１の層を拘束するステップであって、前記第１の層の第２の面は、前記第１面距離と前記第２面距離との和である拘束された第２面距離を有する、ステップと、前記第１の層の第２の面に結合される第１の面及び該第１の面の反対にある第２の面を備える第２の層を前記拘束された第１の層へ結合するステップであって、前記第２の層における個々の位置での該第２の層の厚さは、前記拘束された第２面距離を有し、前記第１の層の第１の面と前記第２の層の第２の面との間の個々の位置での、前記第１の層の厚さに前記第２の層の厚さを加えたものは、略一様な厚さである、ステップとを有してよい。

【0045】

例９は、例８の方法を含んでよく、前記第２の層を前記拘束された第１の層へ結合するステップは、１つ以上の誘電体の１つ以上の層を積層、コーティング、又は成型することを更に含む。

【0046】

例１０は、例９の方法を含んでよく、前記第２の層を前記拘束された第１の層へ結合するステップは、積層することを含み、該積層することは、３つのビルドアップ層を順次に貼り付け、共形的に圧迫し、プレート圧迫することを更に含む。

【0047】

例１１は、例８の方法を含んでよく、拘束されない多層基板を提供するよう、前記第１の層の第１の面から前記剛体の真空プレートを取り外すステップを更に有する。

【0048】

半導体パッケージ（パッケージ）の例１２は、ダイ及び基板を有し、前記ダイは、前記基板においてフリップチップ構成において実装され、前記基板は第１の層及び第２の層を有し、前記第１の層は、前記ダイが結合される第１の面及び該第１の面の反対にある第２の面を備え、前記ダイが前記第１の面に結合される前に、前記第１の面は、該第１の面における３つの最高点によって定義される第１面ｘｙ平面を有し、前記第１の面における個々の位置は、前記第２の面に向かう方向において前記第１面ｘｙ平面より下に第１面距離を有し、前記ダイが前記第１の面に結合される前に、前記第２の面は、該第２の面における３つの最高点によって定義される第２面ｘｙ平面を有し、前記第２の面における個々の位置は、前記第１の面に向かう方向において前記第２面ｘｙ平面より下に第２面距離を有し、前記第２の層は、前記第１の層の第２の面に結合される第１の面及び前記第２の層の第１の面の反対にある第２の面を備え、前記第２の層における個々の位置での該第２の層の厚さは、前記第１面距離と前記第２面距離との和を有し、前記第１の層の第１の面と前記第２の層の第２の面との間の個々の位置での、前記第１の層の厚さに前記第２の層の厚さを加えたものは、略一様な厚さである。

【0049】

例１３は、例１２のパッケージを含んでよく、前記第１の層は、該第１の層の第１の面と前記第１の層の第２の面との間で電気信号をルーティングする電気ルーティング機構を備え、前記第２の層は、前記第１の層の第２の面の電気ルーティング機構へ電気的に結合され、前記第２の層の第１の面から前記第２の層の第２の面へ前記第２の層を貫通する電気ルーティングビアを備え、前記電気ルーティングビアは、前記第２の層の厚さに対応する深さを有する。

【0050】

例１４は、例１２のパッケージを含んでよく、前記第２の層は、１つ以上の誘電体の１つ以上の層を有する。

【0051】

例１５は、例１４のパッケージを含んでよく、前記誘電体は、ポリマー又はポリマー複合体を含む。

【0052】

例１６は、例１４のパッケージを含んでよく、前記誘電体は、味の素ビルドアップフィルム（ＡＢＦ）、難燃性２材料（ＦＲ２）、難燃性４材料（ＦＲ４）、ポリイミド、パッシベーションフィルム（ＷＰＲ）、ポリベンチアゾール（ＰＢＺＴ）、ポリベンゾオキサゾール（ＰＢＯ）、及びモールド化合物、並びにそれらの組み合わせを有するグループから選択される。

【0053】

例１７は、例１２のパッケージを含んでよく、前記第２の層における個々の位置での該第２の層の厚さは、前記第１面距離と前記第２面距離とオフセット距離との和を有し、前記オフセット距離は、前記第１面距離と前記第２面距離との和の約２倍よりも小さい。

【0054】

例１８は、例１２のパッケージを含んでよく、前記第１の層は、コアを備える多層コンポジット基板である。

【0055】

コンピュータデバイス（デバイス）の例１９は、回路ボード及び該回路ボードにおいて実装される半導体パッケージを有し、前記半導体パッケージは、ダイ及び基板を更に有し、前記ダイは、前記基板においてフリップチップ構成において実装され、前記基板は、第１の層及び第２の層を有し、前記第１の層は、前記ダイが結合される第１の面及び該第１の面の反対にある第２の面を備え、前記ダイが前記第１の面に結合される前に、前記第１の面は、該第１の面における３つの最高点によって定義される第１面ｘｙ平面を有し、前記第１の面における個々の位置は、前記第２の面に向かう方向において前記第１面ｘｙ平面より下に第１面距離を有し、前記ダイが前記第１の面に結合される前に、前記第２の面は、該第２の面における３つの最高点によって定義される第２面ｘｙ平面を有し、前記第２の面における個々の位置は、前記第１の面に向かう方向において前記第２面ｘｙ平面より下に第２面距離を有し、前記第２の層は、前記第１の層の第２の面に結合される第１の面及び前記第２の層の第１の面の反対にある第２の面を備え、前記第２の層における個々の位置での該第２の層の厚さは、前記第１面距離と前記第２面距離との和を有し、前記第１の層の第１の面と前記第２の層の第２の面との間の個々の位置での、前記第１の層の厚さに前記第２の層の厚さを加えたものは、略一様な厚さである。

【0056】

例２０は、例１９のデバイスを含んでよく、前記第１の層は、該第１の層の第１の面と前記第１の層の第２の面との間で電気信号をルーティングする電気ルーティング機構を備え、前記第２の層は、前記第１の層の第２の面の電気ルーティング機構へ電気的に結合され、前記第２の層の第１の面から前記第２の層の第２の面へ前記第２の層を貫通する電気ルーティングビアを備え、前記電気ルーティングビアは、前記第２の層の厚さに対応する深さを有する。

【0057】

例２１は、例１９のデバイスを含んでよく、前記第２の層は、１つ以上の誘電体の１つ以上の層を有する。

【0058】

例２２は、例２１のデバイスを含んでよく、前記誘電体は、ポリマー又はポリマー複合体を含む。

【0059】

例２３は、例２１のデバイスを含んでよく、前記誘電体は、味の素ビルドアップフィルム（ＡＢＦ）、難燃性２材料（ＦＲ２）、難燃性４材料（ＦＲ４）、ポリイミド、パッシベーションフィルム（ＷＰＲ）、ポリベンチアゾール（ＰＢＺＴ）、ポリベンゾオキサゾール（ＰＢＯ）、及びモールド化合物、並びにそれらの組み合わせを有するグループから選択される。

【0060】

例２４は、例１９のデバイスを含んでよく、前記第２の層における個々の位置での該第２の層の厚さは、前記第１面距離と前記第２面距離とオフセット距離との和を有し、前記オフセット距離は、前記第１面距離と前記第２面距離との和の約２倍よりも小さい。

【0061】

例２５は、例１９のデバイスを含んでよく、前記第１の層は、コアを備える多層コンポジット基板である。

【0062】

例２６は、例１９のデバイスを含んでよく、前記ダイは、プロセッサである。

【0063】

例２７は、例１９乃至２６のうちいずれか１つのデバイスを含んでよく、当該コンピュータデバイスは、マザーボード、ブレードサーバにおけるボード、又はラックサーバにおけるボードである。

【0064】

例２８は、例１９のデバイスを含んでよく、当該コンピュータデバイスは、ウェラブルデバイス又はモバイルコンピュータデバイスであり、前記ウェラブルデバイス又は前記モバイルコンピュータデバイスは、前記回路ボードと結合されるアンテナ、ディスプレイ、タッチスクリーンディスプレイ、タッチスクリーンコントローラ、バッテリ、オーディオコーデック、ビデオコーデック、電力増幅器、グローバル・ポジショニング・システム（ＧＰＳ）デバイス、コンパス、ガイガーカウンタ、加速度計、ジャイロスコープ、スピーカ、又はカメラのうちの１つ以上を含む。

【0065】

例２９は、例１９のデバイスを含んでよく、前記回路ボードは、可撓性材料を有する。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】