特許 6106403 光電変換素子及び光電変換素子の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6106403

(24)【登録日】2017年3月10日

(45)【発行日】2017年3月29日

(54)【発明の名称】光電変換素子及び光電変換素子の製造方法

(51)【国際特許分類】

   H01L 31/0747 20120101AFI20170316BHJP

   H01L 31/0216 20140101ALI20170316BHJP

【ＦＩ】

   H01L31/06 455

   H01L31/04 240

【請求項の数】20

【全頁数】17

(21)【出願番号】特願2012-237937(P2012-237937)

(22)【出願日】2012年10月29日

(65)【公開番号】特開2013-102159(P2013-102159A)

(43)【公開日】2013年5月23日

【審査請求日】2015年10月1日

(31)【優先権主張番号】10-2011-0115373

(32)【優先日】2011年11月7日

(33)【優先権主張国】KR

(73)【特許権者】

【識別番号】515202645

【氏名又は名称】インテレクチュアル キーストーン テクノロジー エルエルシー

(74)【代理人】

【識別番号】110000981

【氏名又は名称】アイ・ピー・ディー国際特許業務法人

(72)【発明者】

【氏名】宋 南圭

(72)【発明者】

【氏名】呉 ▲ミン▼錫

(72)【発明者】

【氏名】李 允錫

(72)【発明者】

【氏名】李 草英

【審査官】 濱田 聖司

(56)【参考文献】

【文献】 国際公開第２００９／０９６５３９（ＷＯ，Ａ１）

【文献】 国際公開第２０１１／０９３３２９（ＷＯ，Ａ１）

【文献】 特表２００８−５２９２６５（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１１／００５６５４５（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ３１／００−３１／２０

(57)【特許請求の範囲】

【請求項1】

結晶質の半導体基板と、
前記半導体基板の背面の第１領域に形成され、第１不純物を含む非晶質の第１導電型半導体層と、
前記半導体基板の背面の第２領域に形成され、前記第１不純物と異なる第２不純物を含む非晶質の第２導電型半導体層と、
前記半導体基板の背面上の前記第１領域と前記第２領域との間の第３領域に備えられるギャップパッシベーション層と、を備え、
前記第１領域に形成された第１導電型半導体層、および前記第２領域に形成された第２導電型半導体層の各々は、前記第３領域には横方向に延伸されておらず、かつ
前記ギャップパッシベーション層上には、前記第１領域に形成された第１導電型半導体層とは異なる高さに、前記第１導電型半導体層が形成される光電変換素子。

【請求項2】

前記ギャップパッシベーション層上には、全域にわたって前記第１導電型半導体層が備えられる請求項１に記載の光電変換素子。

【請求項3】

前記半導体基板の少なくともいずれか一面はテクスチャリングされた請求項１又は２に記載の光電変換素子。

【請求項4】

前記半導体基板と前記第１導電型半導体層との間に形成された第１非晶質シリコン層と、
前記第１導電型半導体層上に形成された第１透明導電層と、
前記第１透明導電層上に形成された第１金属電極と、を備える請求項１〜３のいずれか一項に記載の光電変換素子。

【請求項5】

前記ギャップパッシベーション層の厚さは、前記第１非晶質シリコン層、前記第１導電型半導体層、及び前記第１透明導電層の厚さの和より厚い請求項４に記載の光電変換素子。

【請求項6】

前記ギャップパッシベーション層上には、全域にわたって前記第１非晶質シリコン層、前記第１導電型半導体層、及び前記第１透明導電層のみが備えられる請求項４又は５に記載の光電変換素子。

【請求項7】

前記半導体基板と前記第２導電型半導体層との間に形成された第２非晶質シリコン層と、
前記第２導電型半導体層上に形成された第２透明導電層と、
前記第２透明導電層上に形成された第２金属電極と、をさらに備える請求項４〜６のいずれか一項に記載の光電変換素子。

【請求項8】

前記ギャップパッシベーション層の厚さは、前記第２非晶質シリコン層、前記第２導電型半導体層、及び前記第２透明導電層の厚さの和より厚い請求項７に記載の光電変換素子。

【請求項9】

前記半導体基板の前面に形成された前面保護層と、
前記半導体基板の前面に形成された前面電界層と、
前記前面保護層及び前記前面電界層上に形成された反射防止膜と、を備える請求項１〜８のいずれか一項に記載の光電変換素子。

【請求項10】

前記ギャップパッシベーション層は、
ＳｉＯ_ｘとＳｉＮ_ｘとの二重層、またはＳｉＯ_ｘとＳｉＯＮとの二重層を含む請求項１〜９のいずれか一項に記載の光電変換素子。

【請求項11】

前記第１非晶質シリコン層、及び前記第２非晶質シリコン層のうち少なくともいずれか一つは、２０Å（２ｎｍ）〜１００Å（１０ｎｍ）の厚さに形成される請求項７又は８に記載の光電変換素子。

【請求項12】

前記第１透明導電層、及び前記第２透明導電層のうち少なくともいずれか一つは、２００Å（２０ｎｍ）〜１０００Å（１００ｎｍ）の厚さに形成される請求項７又は８に記載の光電変換素子。

【請求項13】

前記第１導電型半導体層及び前記第２導電型半導体層のうち少なくともいずれか一つは、３０Å（３ｎｍ）〜１００Å（１０ｎｍ）の厚さに形成される請求項１〜１２のいずれか一項に記載の光電変換素子。

【請求項14】

前記第１導電型半導体層はｐ型であり、前記第２導電型半導体層はｎ型である請求項１〜１３のいずれか一項に記載の光電変換素子。

【請求項15】

前記第１導電型半導体層はｎ型であり、前記第２導電型半導体層はｐ型である請求項１〜１３のいずれか一項に記載の光電変換素子。

【請求項16】

前記第１領域と前記第２領域とは、交互に備えられ、前記ギャップパッシベーション層を介して互いに離隔されている請求項１〜１５のいずれか一項に記載の光電変換素子。

【請求項17】

半導体基板の背面にパッシベーション層を形成する段階と、
前記パッシベーション層に第１パターニングを行うことで、前記半導体基板の背面に第１領域を定義する段階と、
前記第１領域、および前記パッシベーション層の上に、第１非晶質シリコン層、第１導電型半導体層、及び第１透明導電層を順次形成する段階と、
前記第１領域、及び前記第１領域の両側に備えられた前記パッシベーション層の一部を覆うようにエッチレジストを形成する段階と、
前記エッチレジストをマスクとして、前記半導体基板の背面に形成された前記パッシベーション層、前記第１非晶質シリコン層、前記第１導電型半導体層、及び前記第１透明導電層に第２パターニングを行うことで、前記パッシベーション層に第２領域を定義する段階と、
前記半導体基板の背面上の前記第２領域に、第２非晶質シリコン層、第２導電型半導体層、及び第２透明導電層を順次形成する段階と、
前記エッチレジストを除去し、前記半導体基板の背面上の前記第１領域と前記第２領域との間の第３領域にギャップパッシベーション層を形成し、前記第１領域に形成された第１導電型半導体層、および前記第２領域に形成された第２導電型半導体層の各々は、前記第３領域までは横方向に延伸されないようにする段階と、を含む光電変換素子の製造方法。

【請求項18】

前記パッシベーション層を形成する段階は、
ＳｉＯ_ｘ及びＳｉＮ_ｘの二重層を形成する段階、またはＳｉＯ_ｘ及びＳｉＯ_ｘＮ_ｙの二重層を形成する段階を含む請求項１７に記載の光電変換素子の製造方法。

【請求項19】

前記第１領域と前記第２領域とは交互に備えられ、互いに離隔している請求項１７又は１８に記載の光電変換素子の製造方法。

【請求項20】

前記半導体基板をテクスチャリングする段階をさらに含む請求項１７〜１９のいずれか一項に記載の光電変換素子の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、光電変換素子及び光電変換素子の製造方法に関する。

【背景技術】

【0002】

太陽などの光を電気エネルギーに変換する光電変換素子である太陽電池は、他のエネルギー源とは異なって無限であり、かつ環境にやさしいため、近年、特に重要性が高まりつつある。太陽電池の最も基本的な構造は、ＰＮ接合で構成されたダイオード形態であり、さらに、太陽電池は光吸収層の材料によって区分される。

【0003】

光吸収層としてシリコンを用いる太陽電池は、結晶質（但し、多結晶）基板型太陽電池と薄膜型（非晶質又は多結晶）太陽電池とに大別できる。また、ＣＩＧＳ（ＣｕＩｎＧａＳｅ_２）やＣｄＴｅを用いる化合物薄膜太陽電池、ＩＩＩ−Ｖ族太陽電池、色素増感太陽電池と有機太陽電池等が代表的な太陽電池であるといえる。

【0004】

結晶質太陽電池であるヘテロ接合太陽電池は、光吸収層として結晶性の半導体基板を使用し、これに該半導体基板とは異なる結晶性である非単結晶の半導体層を形成して構成する。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】韓国登録特許第１０−０３６６３４８号公報

【特許文献2】韓国登録特許第１０−０７５６２８６号公報

【特許文献3】特開２０１０−１５７６５５号公報

【特許文献4】特開２０１０−１４７１０２号公報

【特許文献5】米国特許第４９４８７４０号明細書

【特許文献6】米国特許第４７８８１５７号明細書

【特許文献7】米国特許第４７４５０７８号明細書

【特許文献8】米国特許出願公開第２０１０／００８７０２６号明細書

【特許文献9】米国特許第７３３２３６９号明細書

【発明の概要】

【発明が解決しようとする課題】

【0006】

しかし、従来の太陽電池では、製造工程が複雑化してしまうという問題があった。

【0007】

そこで、本発明は上記問題に鑑みてなされたものであり、本発明の目的とするところは、製造工程を簡素化することが可能な、新規かつ改良された光電変換素子及び光電変換素子の製造方法を提供することである。

【課題を解決するための手段】

【0008】

上記課題を解決するために、本発明のある観点によれば、結晶質の半導体基板と、前記半導体基板の背面の第１領域に形成され、第１不純物を含む非晶質の第１導電型半導体層と、前記半導体基板の背面の第２領域に形成され、前記第１不純物と異なる第２不純物を含む非晶質の第２導電型半導体層と、前記半導体基板の背面上で、前記第１領域と前記第２領域との間の領域に備えられるギャップパッシベーション層と、を備え、前記ギャップパッシベーション層上には、前記第１導電型半導体層が備えられた光電変換素子が提供される。

【0009】

前記ギャップパッシベーション層上には、全域にわたって前記第１導電型半導体層が備えられてもよい。

【0010】

前記半導体基板の少なくともいずれか一面は、テクスチャリングされてもよい。

【0011】

前記光電変換素子は、前記半導体基板と前記第１導電型半導体層との間に形成された第１非晶質シリコン層と、前記第１導電型半導体層上に形成された第１透明導電層と、前記第１透明導電層上に形成された第１金属電極と、を備えてもよい。

【0012】

前記ギャップパッシベーション層の厚さは、前記第１非晶質シリコン層、前記第１導電型半導体層、及び前記第１透明導電層の厚さの和より厚くてもよい。

【0013】

前記ギャップパッシベーション層上には、全域にわたって前記第１非晶質シリコン層、前記第１導電型半導体層、及び前記第１透明導電層のみが備えられてもよい。

【0014】

前記光電変換素子は、前記半導体基板と前記第２導電型半導体層との間に形成された第２非晶質シリコン層と、前記第２導電型半導体層上に形成された第２透明導電層と、前記第２透明導電層上に形成された第２金属電極と、をさらに備えてもよい。

【0015】

前記ギャップパッシベーション層の厚さは、前記第２非晶質シリコン層、前記第２導電型半導体層、及び前記第２透明導電層の厚さの和より厚くてもよい。

【0016】

前記光電変換素子は、前記半導体基板の前面に形成された前面保護層と、前記半導体基板の前面に形成された前面電界層と、前記前面保護層及び前記前面電界層上に形成された反射防止膜と、を備えてもよい。

【0017】

前記ギャップパッシベーション層は、ＳｉＯ_ｘとＳｉＮ_ｘとの二重層、またはＳｉＯ_ｘとＳｉＯＮとの二重層を含んでもよい。

【0018】

前記第１非晶質シリコン層、及び前記第２非晶質シリコン層のうち少なくともいずれか一つは、２０Å（２ｎｍ）〜１００Å（１０ｎｍ）の厚さに形成されてもよい。

【0019】

前記第１透明導電層、及び前記第２透明導電層のうち少なくともいずれか一つは、２００Å（２０ｎｍ）〜１０００Å（１００ｎｍ）の厚さに形成されてもよい。

【0020】

前記第１導電型半導体層、及び前記第２導電型半導体層のうち少なくともいずれか一つは、３０Å（３ｎｍ）〜１００Å（１０ｎｍ）の厚さに形成されてもよい。

【0021】

前記第１導電型半導体層はｐ型であり、前記第２導電型半導体層はｎ型であってもよい。

【0022】

前記第１導電型半導体層はｎ型であり、前記第２導電型半導体層はｐ型であってもよい。

【0023】

前記第１領域と前記第２領域とは、交互に備えられ、前記ギャップパッシベーション層を介して互いに離隔されていてもよい。

【0024】

上記課題を解決するために、本発明の別の観点によれば、半導体基板の背面に形成されたパッシベーション層のうち第１領域のパッシベーション層を除去する第１パターニング段階と、前記第１領域が除去されたパッシベーション層を備えた前記半導体基板の背面上に、第１非晶質シリコン層、第１導電型半導体層、及び第１透明導電層を順次形成する段階と、前記第１領域及び前記第１領域の両側に備えられた前記パッシベーション層の一部を覆うようにエッチレジストを形成する段階と、前記エッチレジストをマスクとして、前記半導体基板の背面に形成された前記パッシベーション層、前記第１非晶質シリコン層、前記第１導電型半導体層、及び前記第１透明導電層を除去することで、前記パッシベーション層のうち第２領域を除去する第２パターニング段階と、前記第２領域が除去されたパッシベーション層が備えられた前記半導体基板の背面上に、第２非晶質シリコン層、第２導電型半導体層、及び第２透明導電層を順次形成する段階と、前記エッチレジストを除去する段階と、を含む光電変換素子の製造方法が提供される。

【0025】

前記パッシベーション層を形成する段階は、ＳｉＯ_ｘ及びＳｉＮ_ｘの二重層を形成する段階、またはＳｉＯ_ｘ及びＳｉＯ_ｘＮ_ｙの二重層を形成する段階を含んでもよい。

【0026】

前記第１領域と前記第２領域とは、交互に備えられ、互いに離隔していてもよい。

【0027】

前記光電変換素子の製造方法は、前記半導体基板をテクスチャリングする段階をさらに含んでもよい。

【発明の効果】

【0028】

以上説明したように本発明によれば、光電変換素子の製造工程を簡素化することが可能である。

【図面の簡単な説明】

【0029】

【図1】本発明の第１の実施形態による光電変換素子を概略的に示す断面図である。

【図2】図１の光電変換素子の製造方法による状態を概略的に示す断面図である。

【図3】図１の光電変換素子の製造方法による状態を概略的に示す断面図である。

【図4】図１の光電変換素子の製造方法による状態を概略的に示す断面図である。

【図5】図１の光電変換素子の製造方法による状態を概略的に示す断面図である。

【図6】図１の光電変換素子の製造方法による状態を概略的に示す断面図である。

【図7】図１の光電変換素子の製造方法による状態を概略的に示す断面図である。

【図8】図１の光電変換素子の製造方法による状態を概略的に示す断面図である。

【図9】図１の光電変換素子の製造方法による状態を概略的に示す断面図である。

【図10】図１の光電変換素子の製造方法による状態を概略的に示す断面図である。

【図11】本発明の第２の実施形態による光電変換素子を概略的に示す断面図である。

【発明を実施するための形態】

【0030】

以下に添付図面を参照しながら、本発明の好適な実施の形態について詳細に説明する。なお、本明細書及び図面において、実質的に同一の機能構成を有する構成要素については、同一の符号を付することにより重複説明を省略する。

【0031】

本発明の思想は、添付する図面と共に詳細に後述される実施形態を参照することにより明確になる。しかし、本発明は以下で開示する実施形態に限定されるものではなく、多様な形態によって具現され得る。本実施形態は、単に本発明の開示を完全にし、当業者に発明の思想を完全に知らせるために提供されるものであり、本発明の定義は請求項によってのみ定められる。

【0032】

また、本明細書で使われる用語は、実施形態を説明するためのものであり、本発明を限定するものではない。本明細書で、単数形は文言で特に言及しない限り、複数形も含む。明細書で使われる「含み（ｃｏｍｐｒｉｓｅｓ）」及び／または「含む（ｃｏｍｐｒｉｓｉｎｇ）」は、言及された構成要素、段階、動作及び／または素子以外の一つ以上の他の構成要素、段階、動作及び／または素子の存在や追加を排除しない。第１、第２などの用語は多様な構成要素の説明に用いられるが、係る構成要素は用語により限定されない。第１、第２などの用語は、一つの構成要素を他の構成要素から区別する目的のみで用いられる。

【0033】

図面では、いろいろな層、領域、膜を明確に表現するために厚さを拡大して示した。層、膜の構成が他の構成「上に」あるとは、他の構成の「直上に」ある場合だけでなく、その中間に他の構成が備えられた場合も含む。一方、ある構成が他の構成の「直上に」あるとは、その中間に他の構成が備えられていない場合を表す。

【0034】

一般に、ヘテロ接合太陽電池は、半導体基板の前面及び背面に正極及び負極を備えている。かかる構造では、太陽光の入射面に電極が存在するため、電極が太陽光の入射を妨害するという問題点があった。

【0035】

また、ヘテロ接合太陽電池は、半導体基板の前面及び背面にそれぞれ透明導電層を備えている。したがって、透明導電層の透過率により、入射光の損失が発生し太陽電池の効率を低下させるという問題点があった。また透明導電層の抵抗は集合電極などの抵抗より大きいため、太陽電池の抵抗を高めるという問題点もあった。

【0036】

そこで、本発明の実施形態における光電変換素子は、半導体基板の背面側に正極、負極及び透明導電層を備え、半導体基板の前面側には正極、負極及び透明導電層を備えない構造を有する。該構造により、上記の問題点を回避することが可能である。

【0037】

図１は、本発明の第１の実施形態による光電変換素子を概略的に示す断面図である。

【0038】

光電変換素子は、半導体基板１１０、半導体基板１１０の前面に形成された前面保護層１３０、前面電界層１４０、反射防止膜１５０、及び半導体基板１１０の背面に形成された第１、２非晶質シリコン層１６１、１７１、第１導電型及び第２導電型半導体層１６２、１７２、第１、２透明導電層１６３、１７３、第１、２金属電極１８０、１９０、ギャップパッシベーション層１２０を備える。

【0039】

半導体基板１１０は、光吸収層であり結晶質シリコン基板を含んでもよい。例えば、半導体基板１１０は、単結晶シリコン基板または多結晶シリコン基板を含んでもよい。具体的には、半導体基板１１０として、単結晶または多結晶であってｎ型不純物が含まれたシリコン基板が使われる。ｎ型不純物としては、リン（Ｐ）、ヒ素（Ａｓ）などの５族元素が用いられてもよい。

【0040】

本実施形態では、以下において半導体基板１１０として、単結晶または多結晶であってｎ型不純物を含むシリコン基板を使用する場合を説明するが、本発明はこれに限定されるものではない。例えば、単結晶または多結晶であってｐ型不純物を含むシリコン基板を使用してもよい。ｐ型不純物は、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ガリウム（Ｇａ）などの３族元素が用いられてもよい。

【0041】

前面保護層１３０は、半導体基板１１０を保護するために半導体基板１１０の前面に形成され、真性の非晶質シリコン（ｉ ａ−Ｓｉ）を含んでもよい。または、ｎ型不純物の含まれている非晶質シリコン（ｎａ−Ｓｉ）を含んでもよい。さらに他の実施形態として、前面保護層１３０は、Ｓｉ、Ｎ、Ｏ、Ｈなどを含む無機物、例えば、酸化ケイ素（ＳｉＯ_ｘ）、窒化ケイ素（ＳｉＮ_ｘ）などであってもよい。ここでは、真性の非晶質シリコン（ｉ ａ−Ｓｉ）とは不純物がドープされていない非晶質シリコンのことを指す。

【0042】

前面電界層１４０は前面保護層１３０上に形成され、不純物がドープされた非晶質シリコン（ａ−Ｓｉ）または窒化ケイ素（ＳｉＮ_ｘ）を含む。前面電界層１４０が、不純物がドープされた非晶質シリコンを含む場合、前面電界層１４０は半導体基板１１０と同じ導電性の不純物が半導体基板１１０より高濃度でドープされてもよい。係る場合、半導体基板１１０と前面電界層１４０との間に、不純物の濃度差によって電位障壁が形成され、正孔の半導体基板１１０の前面への移動が妨害される。よって、半導体基板１１０の前面近くで電子と正孔とが再結合し消滅することを防止することができる。

【0043】

反射防止膜１５０は、太陽光が入射する時に、光が反射されて光電変換素子の光吸収に損失が発生することを防止し、光電変換素子の効率を向上させる。反射防止膜１５０は、透明な物質を含んでもよい。例えば、反射防止膜１５０は、酸化ケイ素（ＳｉＯ_ｘ）、窒化ケイ素（ＳｉＮ_ｘ）、酸窒化ケイ素（ＳｉＯ_ｘＮ_ｙ）などを含んでもよく、または、酸化チタン（ＴｉＯ_ｘ）、酸化亜鉛（ＺｎＯ）、硫化亜鉛（ＺｎＳ）などを含んでもよい。反射防止膜１５０は、単一層または複数の層で形成される。

【0044】

本実施形態では、半導体基板１１０の前面上に前面保護層１３０、前面電界層１４０及び反射防止膜１５０がそれぞれ形成された場合を説明したが、本発明はこれに限定されるものではない。例えば、ＳｉＯ_ｘを含む前面保護層１３０を形成した後、前面電界層１４０及び反射防止膜１５０の機能を同時に備えるＳｉＮ_ｘを含む膜を形成してもよい。または、真性の非晶質シリコンまたは不純物を含有する非晶質シリコンを含む前面保護層１３０を形成した後、前面電界層１４０及び反射防止膜１５０の機能を同時に備えるＳｉＮ_ｘを含む膜を形成してもよい。

【0045】

半導体基板１１０の背面の第１領域Ａ１には、第１非晶質シリコン層１６１、第１導電型半導体層１６２、第１透明導電層１６３、及び第１金属電極１８０が形成される。第１非晶質シリコン層１６１は、半導体基板１１０の背面の第１領域Ａ１に形成され、真性の非晶質シリコンを含む。第１導電型半導体層１６２は、第１非晶質シリコン層１６１上に形成され、第１不純物を含む。第１不純物としては、ｐ型不純物を使用することができ、第１導電型半導体層１６２はｐ＋層として形成される。第１透明導電層１６３は、第１導電型半導体層１６２上に形成され、酸化インジウムスズ（ＩＴＯ）、酸化インジウム亜鉛（ＩＺＯ）、酸化亜鉛（ＺｎＯ）などの透明導電膜（ＴＣＯ）を含む。第１透明導電層１６３上に形成された第１金属電極１８０は、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、アルミニウム（Ａｌ）及びこれらの合金を含む。

【0046】

ｐ型不純物が含まれた非晶質シリコン（ａ−Ｓｉ）の第１導電型半導体層１６２は、半導体基板１１０とｐ−ｎ接合を形成する。この場合、ｐ−ｎ接合特性を向上させるために、半導体基板１１０と第１導電型半導体層１６２との間には第１非晶質シリコン層１６１が備えられる。第１導電型半導体層１６２及び第１非晶質シリコン層１６１は、半導体基板１１０とヘテロ接合を形成して光電変換素子の開放電圧を向上させる。第１導電型半導体層１６２は、約３０〜１００Å（約３〜１０ｎｍ）の厚さに形成され、第１非晶質シリコン層１６１は、約２０〜１００Å（約２〜１０ｎｍ）の厚さに形成される。

【0047】

第１透明導電層１６３は、第１金属電極１８０との接触抵抗を改善させる。第１透明導電層１６３は、約２００〜１０００Å（約２０〜１００ｎｍ）の厚さに形成され、第１金属電極１８０は、外部の装置（図示せず）とインターコネクションを形成する。本実施形態において、第１金属電極１８０は光電変換素子の正極であり、外部の装置と電気的に連結される。

【0048】

半導体基板１１０の背面の第２領域Ａ２には、第２非晶質シリコン層１７１、第２導電型半導体層１７２、第２透明導電層１７３、及び第２金属電極１９０が形成される。

【0049】

第２非晶質シリコン層１７１は、半導体基板１１０の背面の第２領域Ａ２に形成され、真性の非晶質シリコン（ｉ ａ−Ｓｉ）を含む。第２導電型半導体層１７２は第２非晶質シリコン層１７１上に形成され、第２不純物を含む。第２不純物としては、ｎ型不純物を使用することができ、第２導電型半導体層１７２はｎ＋層で形成される。第２透明導電層１７３は、ＩＴＯ、ＩＺＯ、ＺｎＯなどの透明導電膜（ＴＣＯ）を含み、第２透明導電層１７３上に形成された第２金属電極１９０は、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、アルミニウム（Ａｌ）及びこれらの合金を含む。

【0050】

ｎ型不純物が含まれた非晶質シリコン（ａ−Ｓｉ）の第２導電型半導体層１７２は、半導体基板１１０より不純物が高濃度で含まれているように形成される。第２導電型半導体層１７２は、約３０〜１００Å（約３〜１０ｎｍ）の厚さに形成され、第２非晶質シリコン層１７１と共に背面電界を形成して、第２金属電極１９０の近くで正孔と電子とが再結合して消滅することを防止することができる。第２非晶質シリコン層１７１は、約２０〜１００Å（約２〜１０ｎｍ）の厚さに形成される。

【0051】

第２透明導電層１７３は、約２００〜１０００Å（約２０〜１００ｎｍ）の厚さに形成され、第２金属電極１９０との接触抵抗を改善させる。また、第２金属電極１９０は、外部の装置とインターコネクションを形成する。本実施形態において、第２金属電極１９０は、光電変換素子の負極であり、外部の装置と電気的に連結される。

【0052】

半導体基板１１０の背面の第３領域Ａ３にはギャップパッシベーション層１２０が備えられ、ギャップパッシベーション層１２０上には順次、第１非晶質シリコン層１６１、第１導電型半導体層１６２、及び第１透明導電層１６３が備えられる。ギャップパッシベーション層１２０は、半導体基板１１０が外部に露出することを防止し、電子と正孔が再結合して消滅することを防止することができる。

【0053】

ギャップパッシベーション層１２０は、ギャップパッシベーション層１２０の両側にそれぞれ備えられた金属電極を除いた層の厚さの和より厚く形成される。具体的には、ギャップパッシベーション層１２０の厚さは、第１非晶質シリコン層１６１、第１導電型半導体層１６２及び第１透明導電層１６３の厚さの和より大きく、同様に第２非晶質シリコン層１７１、第２導電型半導体層１７２及び第２透明導電層１７３の厚さの和より大きい。ギャップパッシベーション層１２０の厚さは、約１０００〜１５００Å（約１００〜１５０ｎｍ）であってもよい。

【0054】

ギャップパッシベーション層１２０の厚さがギャップパッシベーション層１２０の両側にそれぞれ備えられた金属電極を除いた層の厚さの和より小さい場合、ギャップパッシベーション層１２０の機能が低下する。具体的には、電子と正孔とが再結合して消滅することを効果的に防止することができなくなる。

【0055】

ギャップパッシベーション層１２０は半導体基板１１０の直上に形成され、ギャップパッシベーション層１２０は、ＳｉＯ_ｘとＳｉＮ_ｘとの二重層またはＳｉＯ_ｘとＳｉＯ_ｘＮ_ｙとの二重層で形成される。また、ギャップパッシベーション層１２０は、単一層で形成されてもよい。

【0056】

ギャップパッシベーション層１２０は、第１領域Ａ１のパッシベーション層を除去した後、第１非晶質シリコン層１６１を形成する工程、さらに第２領域Ａ２のパッシベーション層を除去した後、第２非晶質シリコン層１７１を形成する工程を通じて形成される。かかる工程によって形成されたギャップパッシベーション層１２０は、その幅が最小化され、第１導電型半導体層１６２及び第２導電型半導体層１７２の形成過程で発生しうる損傷を最小化することができる。ギャップパッシベーション層１２０の幅は１００μｍ以下、例えば、３０〜５０μｍ以下であってもよい。ギャップパッシベーション層１２０の幅が広く形成された場合、光電変換素子の効率が大きく低下する。

【0057】

ギャップパッシベーション層１２０上の第１非晶質シリコン層１６１、第１導電型半導体層１６２、及び第１透明導電層１６３については、後述する光電変換素子の製造方法によって形成される。

【0058】

以下、図２〜図１０を参照して、本発明の第１の実施形態による光電変換素子の製造方法を説明する。

【0059】

まず、図２を参照すると、結晶質シリコンを含む半導体基板１１０上にパッシベーション層１２０ａが形成される。パッシベーション層１２０ａは、約１０００〜１５００Å（約１００〜１５０ｎｍ）の厚さに形成される。

【0060】

パッシベーション層１２０ａは、複数の層で形成される。例えば、ＳｉＯ_ｘを含む膜を形成した後、ＳｉＮ_ｘを含む膜を形成することでパッシベーション層１２０ａを形成してもよい。また、ＳｉＯ_ｘを含む膜を形成した後、ＳｉＯ_ｘＮ_ｙを含む膜を形成することでパッシベーション層１２０ａを形成してもよい。さらに他の実施形態として、単一層でパッシベーション層１２０ａを形成してもよい。

【0061】

図３を参照すると、半導体基板１１０上に形成されたパッシベーション層１２０ａから、第１領域Ａ１を含む領域のパッシベーション層１２０ａが除去される第１パターニング工程が行われる。第１パターニング工程は、エッチング工程によって行われる。例えば、ウェットエッチングにより第１領域Ａ１を含む領域のパッシベーション層１２０ａをパターニングすることができる。この時、半導体基板１１０の背面に形成されたパッシベーション層１２０ａからは、第１パターニングにより第１領域Ａ１のみパッシベーション層１２０ａが除去され、半導体基板１１０が露出される。第１領域Ａ１は、後述する工程によって第１非晶質シリコン層１６１、第１導電型半導体層１６２、及び第１透明導電層１６３が形成される。一方、半導体基板１１０の前面及び側面に形成されたパッシベーション層１２０ａはいずれも第１パターニング工程により除去される。

【0062】

また、図４を参照すると、半導体基板１１０の前面に、前面保護層１３０、前面電界層１４０、及び反射防止膜１５０が順次形成される。

【0063】

前面保護層１３０は、真性の非晶質シリコン、不純物が含まれた非晶質シリコン、またはＳｉＯ_ｘ、ＳｉＮ_ｘなどの無機物を含み、半導体基板１１０の前面を全体的に覆うように形成される。前面保護層１３０は、プラズマ化学気相蒸着法（Ｐｌａｓｍａ−Ｅｎｈａｎｃｅｄ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＰＥＣＶＤ）などの化学気相蒸着法、スパッタリング法、またはスピンコーティング法などによって形成してもよいし、他の物理的、化学的、または物理化学的方法により形成してもよい。

【0064】

前面電界層１４０は、不純物がドープされた非晶質シリコン、またはＳｉＮ_ｘを含み、前面保護層１３０を全体的に覆うように形成される。前面電界層１４０は、例えば、ＰＥＣＶＤにより形成される。不純物がドープされた非晶質シリコンにより前面電界層１４０が形成される場合、非晶質シリコンにドープされた不純物は半導体基板１１０より高濃度でドープされてもよい。

【0065】

反射防止膜１５０は、酸化ケイ素（ＳｉＯ_ｘ）、窒化ケイ素（ＳｉＮ_ｘ）、酸窒化ケイ素（ＳｉＯ_ｘＮ_ｙ）などを含んでもよい。または、酸化チタン（ＴｉＯ_２）、酸化亜鉛（ＺｎＯ）、硫化亜鉛（ＺｎＳ）などを含んでもよい。反射防止膜１５０は、化学気相蒸着法（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）、スパッタリング法、スピンコーティング法などの方法により形成される。

【0066】

本実施形態では、前面保護層１３０、前面電界層１４０及び反射防止膜１５０がそれぞれ順次形成されるとして説明したが、本発明はこれに限定されるものではない。例えば、ＳｉＯ_ｘを含む前面保護層１３０を形成した後、前面電界層１４０及び反射防止膜１５０の機能を同時に行えるＳｉＮ_ｘを含む膜を形成してもよいことは、前述した通りである。

【0067】

次に、図５を参照すると、第１領域Ａ１のパッシベーション層１２０ａが除去された半導体基板１１０の背面上に、第１非晶質シリコン層１６１、第１導電型半導体層１６２及び第１透明導電層１６３が順次形成される。

【0068】

第１非晶質シリコン層１６１は、真性の非晶質シリコンを含む。例えば、ＰＥＣＶＤなどの方法を使用して２０〜１００Å（２〜１０ｎｍ）の厚さの第１非晶質シリコン層１６１を形成することができる。第１導電型半導体層１６２は、例えば、真空チャンバにＳｉＨ_４、水素などを注入し、３族元素を含む不純物を注入してＰＥＣＶＤなどの化学気相蒸着法により形成される。第１透明導電層１６３は、ＩＴＯ、ＩＺＯ、ＩＷＯ、酸化インジウムガドリニウム（ＩＧｄＯ）、酸化インジウムジルコニウム（ＩＺｒＯ）、酸化インジウムネオジム（ＩＮｄＯ）、ＺｎＯなどを含み、スパッタリング、電子ビーム蒸着、蒸着（ｅｖａｐｏｒａｔｉｏｎ）などの方法により形成される。

【0069】

第１非晶質シリコン層１６１、第１導電型半導体層１６２及び第１透明導電層１６３は、第１領域Ａ１のパッシベーション層１２０ａが除去された半導体基板１１０の背面全体を覆うように形成されるので、半導体基板１１０だけでなく、パッシベーション層１２０ａ上にも形成される。

【0070】

続いて、図６を参照すると、エッチレジスト２１０が形成される。この時、エッチレジスト２１０は、第１領域Ａ１及び第１領域Ａ１の両側に備えられたパッシベーション層１２０ａの一部を覆うように形成される。パッシベーション層１２０ａのうちエッチレジスト２１０が覆う部分が、図１０に示したギャップパッシベーション層１２０となる。

【0071】

図７を参照すると、エッチレジスト２１０をマスクとしてパッシベーション層１２０ａの第２領域Ａ２の半導体基板１１０の背面上に形成されたパッシベーション層１２０ａ、第１非晶質シリコン層１６１、第１導電型半導体層１６２及び第１透明導電層１６３を除去する第２パターニングが行われる。

【0072】

エッチレジスト２１０で覆われていない領域に備えられたパッシベーション層１２０ａ、第１非晶質シリコン層１６１、第１導電型半導体層１６２及び第１透明導電層１６３は、ウェットまたはドライエッチングにより除去される。この時、エッチレジスト２１０で覆われている領域に備えられたパッシベーション層１２０ａ、第１非晶質シリコン層１６１、第１導電型半導体層１６２及び第１透明導電層１６３は、エッチレジスト２１０により保護されるため、エッチング工程で除去されない。

【0073】

第２パターニングにより、第２領域Ａ２の半導体基板１１０の背面の一部が露出する。第２領域Ａ２は、後述する工程により第２非晶質シリコン層１７１、第２導電型半導体層１７２、及び第２透明導電層１７３が形成される領域である。

【0074】

また、図８を参照すると、第２領域Ａ２の半導体基板１１０の背面上に第２非晶質シリコン層１７１、第２導電型半導体層１７２及び第２透明導電層１７３が順次形成される。

【0075】

第２非晶質シリコン層１７１は、真性の非晶質シリコンを含む。例えば、ＰＥＣＶＤなどの方法を使用して２０〜１００Å（２〜１０ｎｍ）の厚さの第２非晶質シリコン層１７１が形成できる。具体的には、第２導電型半導体層１７２は、真空チャンバにＳｉＨ_４、水素などを注入し、５族元素を含む不純物を注入して、ＰＥＣＶＤなどの化学気相蒸着法により形成される。第２透明導電層１７３は、ＩＴＯ、ＩＺＯ、ＩＷＯ、ＩＧｄＯ、ＩＺｒＯ、ＩＮｄＯ、ＺｎＯなどを含み、スパッタリング、電子ビーム蒸着、蒸着などの方法により形成される。

【0076】

第２非晶質シリコン層１７１、第２導電型半導体層１７２及び第２透明導電層１７３は、第２領域Ａ２のパッシベーション層１２０ａが除去された半導体基板１１０の背面全体を覆うように形成されるので、半導体基板１１０だけでなくエッチレジスト２１０上にも形成される。しかし、パッシベーション層１２０ａはエッチレジスト２１０により覆われているので、パッシベーション層１２０ａの直上には形成されず、エッチレジスト２１０上に形成される。

【0077】

次に、図９を参照すると、エッチレジスト２１０を除去する工程が行われる。エッチレジスト２１０が除去される際に、エッチレジスト２１０上に形成された第２非晶質シリコン層１７１、第２導電型半導体層１７２及び第２透明導電層１７３も共に除去される。エッチレジスト２１０が除去されることによって、エッチレジスト２１０により覆われていた第１非晶質シリコン層１６１、第１導電型半導体層１６２及び第１透明導電層１６３の積層構造が露出する。

【0078】

上述したように、第１非晶質シリコン層１６１、第１導電型半導体層１６２及び第１透明導電層１６３は、第１領域Ａ１だけでなくギャップパッシベーション層１２０上にも形成される。

【0079】

かかる工程を通じて第１領域Ａ１には、第１非晶質シリコン層１６１、第１導電型半導体層１６２及び第１透明導電層１６３が形成され、第２領域Ａ２には、第２非晶質シリコン層１７１、第２導電型半導体層１７２及び第２透明導電層１７３が形成され、第１領域Ａ１と第２領域Ａ２との間には、ギャップパッシベーション層１２０が形成される。

【0080】

さらに、図１０を参照すると、第１金属電極１８０及び第２金属電極１９０が形成される。第１金属電極１８０は第１透明導電層１６３上に、第２金属電極１９０は第２透明導電層１７３上にそれぞれ形成される。第１、２金属電極は、銀（Ａｇ）、金（Ａｕ）、銅（Ｃｕ）、アルミニウム（Ａｌ）及びこれらの合金を含む。例えば、第１、２金属電極１８０、１９０は、前述した元素を含む伝導性ペーストを、インクジェット、グラビア印刷、オフセット印刷、スクリーンプリンティングなどの方法を用いることにより形成することができる。

【0081】

本発明の比較例として、第１領域及び第２領域に該当する領域のパッシベーション層１２０ａが除去された半導体基板に、全体的に第１非晶質シリコン層と第１導電型半導体層と第１透明導電層とを形成した後、第１領域に形成された部分を残して第１領域以外をエッチングで除去する第１段階と、再び第２非晶質シリコン層と第２導電型半導体層と第２透明導電層とを形成した後、第２領域に形成された部分を残して第２領域以外をエッチングで除去する第２段階と、を経て光電変換素子を製造する例を挙げることができる。

【0082】

比較例では、光電変換素子のエッチング工程時に、ｐ＋層である第１導電型半導体層とｎ＋層である第２導電型半導体層との相互間のエッチング選択比が低いため、光電変換素子の背面に損傷が発生する。また、第１領域と第２領域との間のギャップパッシベーション層の幅を、本発明の第１の実施形態によるギャップパッシベーション層１２０の幅と同レベルにする場合、プリンティング工程及び／またはパターニング工程時にアラインメントを合わせることが難しく、光電変換素子の品質が低下する。

【0083】

しかし、本発明の実施形態による光電変換素子の製造方法では、工程が単純であり、第１領域Ａ１のパッシベーション層１２０ａを除去して第１導電型半導体層を形成し、第２領域Ａ２のパッシベーション層１２０ａを除去して第２導電型半導体層を形成するので、プリンティング工程及び／またはパターニング工程におけるアラインメントを合わせやすく、高品質の光電変換素子の製造が可能である。

【0084】

図１１は、本発明の第２の実施形態による光電変換素子を概略的に示す断面図である。

【0085】

図１１を参照すれば、第２の実施形態による光電変換素子も、半導体基板３１０、半導体基板３１０の前面に形成された前面保護層３３０、前面電界層３４０、反射防止膜３５０、及び半導体基板３１０の背面に形成された第１、２非晶質シリコン層３６１、３７１、第１導電型及び第２導電型半導体層３６２、３７２、第１、２透明導電層３６３、３７３、第１、２金属電極３８０、３９０、ギャップパッシベーション層３２０を備える。

【0086】

ただし、第２の実施形態に係る光電変換素子は第１の実施形態に対して、半導体基板３１０の前面がテクスチャリングされている点が相違する。他の第１の実施形態と同様の構成は、すでに上記にて図１を参照して説明しているので、ここでは省略する。以下では、第１の実施形態と第２の実施形態の相違点を中心として説明する。

【0087】

第２の実施形態では、光吸収層である半導体基板３１０の前面はテクスチャリングされている。テクスチャリングにより入射光の光路を広げることができ、光吸収効率を向上させることがきる。テクスチャリング工程の具体例として、例えば、水酸化カリウム（ＫＯＨ）または水酸化ナトリウム（ＮａＯＨ）などの水溶液と、イソプロピルアルコール（ＩＰＡ）との混合溶液に半導体基板を浸漬する方法を使用することができる。かかる方法によりピラミッド状のテクスチャーが形成される。

【0088】

半導体基板３１０の前面にテクスチャーが形成されているので、半導体基板３１０の前面に形成される前面保護層３３０、前面電界層３４０、及び反射防止層もテクスチャー状に沿って凹凸面を備える。

【0089】

第２の実施形態による光電変換素子の製造方法は、図２〜図１０を参照して説明した半導体基板の製造方法と同一又は同等である。ただし、前面にテクスチャーが形成された半導体基板３１０を使用する点のみが異なる。

【0090】

第２の実施形態による光電変換素子では、半導体基板３１０の前面がテクスチャリングされた構成を図示したが、本発明はこれに限定されるものではない。例えば、半導体基板３１０の背面もテクスチャリングされていてもよい。この場合、半導体基板３１０の背面に形成された第１、２非晶質シリコン層３６１、３７１、第１導電型及び第２導電型半導体層３６２、３７２、第１、２透明導電層３６３、３７３についても、テクスチャー状に沿って凹凸面を備える。あるいは、半導体基板３１０の背面に形成された第１、２非晶質シリコン層３６１、３７１、第１導電型及び第２導電型半導体層３６２、３７２、第１、２透明導電層３６３、３７３については、凹凸面を備えないように形成してもよい。

【0091】

前述したように、本発明の実施形態によれば、第１非晶質シリコン層１６１、３６１、第１導電型半導体層１６２、３６２のｐ型半導体層、及び第１透明導電層１６３、３６３が形成された後に、第２非晶質シリコン層１７１、３７１、第２導電型半導体層１７１、３７２のｎ型半導体層、及び第２透明導電層１７３、３７３が形成される構成を説明したが、本発明はこれらに限定されるものではない。

【0092】

例えば、上記とは逆に、第２非晶質シリコン層１７１、３７１、第２導電型半導体層１７２、３７２であるｎ型半導体層、及び第２透明導電層１７３、３７３を形成した後、第１非晶質シリコン層１６１、３６１、第１導電型半導体層１６２、３６２のｐ型半導体層、及び第１透明導電層１６３、３６３を形成してもよい。この場合、ギャップパッシベーション層１２０、３２０上に全体的に形成された半導体層は、ｎ型半導体層になる。

【0093】

なお、第１、第２の実施形態においては、第１導電型半導体層１６２、３６２に第１不純物としてｐ型不純物を使用し、ｐ＋層として形成し、第２導電型半導体層１７２、３７２に第２不純物としてｎ型不純物を使用し、ｎ＋層として形成したが、本発明は係る例に限定されない。例えば、上記とは逆に、第１導電型半導体層１６２、３６２に第１不純物としてｎ型不純物を使用し、ｎ＋層として形成し、第２導電型半導体層１７２、３７２に第２不純物としてｐ型不純物を使用し、ｐ＋層として形成してもよい。

【0094】

以上にて、詳細に説明したように、本発明によれば、光電変換素子の製造工程を簡素化することが可能である。また、半導体層のプリンティング工程及び／またはパターニング工程におけるアラインメントを容易に合わせられるため、高品質の光電変換素子を提供できる。

【0095】

以上、添付図面を参照しながら本発明の好適な実施形態について詳細に説明したが、本発明はかかる例に限定されない。本発明の属する技術の分野における通常の知識を有する者であれば、特許請求の範囲に記載された技術的思想の範疇内において、各種の変更例または修正例に想到し得ることは明らかであり、これらについても、当然に本発明の技術的範囲に属するものと了解される。

【産業上の利用可能性】

【0096】

本発明は、光電変換素子関連の技術分野に好適に用いられる。

【符号の説明】

【0097】

１１０、３１０ 半導体基板
１２０、３２０ ギャップパッシベーション層
１２０ａ パッシベーション層
１３０、３３０ 前面保護層
１４０、３４０ 前面電界層
１５０、３５０ 反射防止膜
１６１、３６１ 第１非晶質シリコン層
１６２、３６２ 第１導電型半導体層
１６３、３６３ 第１透明導電層
１７１、３７１ 第２非晶質シリコン層
１７２、３７２ 第２導電型半導体層
１７３、３７３ 第２透明導電層
１８０、３８０ 第１金属電極
１９０、３９０ 第２金属電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】