6109078 リードクラックが強化された電子素子用テープ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6109078

(24)【登録日】2017年3月17日

(45)【発行日】2017年4月5日

(54)【発明の名称】リードクラックが強化された電子素子用テープ

(51)【国際特許分類】

   H01L 21/60 20060101AFI20170327BHJP

【ＦＩ】

   H01L21/60 311W

【請求項の数】7

【全頁数】7

(21)【出願番号】特願2013-551886(P2013-551886)

(86)(22)【出願日】2011年10月12日

(65)【公表番号】特表2014-504034(P2014-504034A)

(43)【公表日】2014年2月13日

(86)【国際出願番号】KR2011007580

(87)【国際公開番号】WO2012105740

(87)【国際公開日】20120809

【審査請求日】2014年8月14日

(31)【優先権主張番号】10-2011-0009610

(32)【優先日】2011年1月31日

(33)【優先権主張国】KR

(73)【特許権者】

【識別番号】513276101

【氏名又は名称】エルジー イノテック カンパニー リミテッド

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(72)【発明者】

【氏名】ヨー、デ スン

(72)【発明者】

【氏名】コー、ハン モ

(72)【発明者】

【氏名】リム、ジュン ヨン

(72)【発明者】

【氏名】パク、キ テ

(72)【発明者】

【氏名】ホン、テ キ

【審査官】 工藤 一光

(56)【参考文献】

【文献】 特開２００７−５９６２７（ＪＰ，Ａ）

【文献】 特開２０１１−９７０００（ＪＰ，Ａ）

【文献】 特開２０１２−８００７８（ＪＰ，Ａ）

【文献】 特開平１１−２８８９８１（ＪＰ，Ａ）

【文献】 国際公開第００／５４３２４（ＷＯ，Ａ１）

【文献】 特開２００６−７３９６６（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００７／００３４４０４（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ２１／６０−２１／６０７

Ｈ０１Ｌ２３／１２−２３／１５

(57)【特許請求の範囲】

【請求項1】

絶縁基板と、
前記絶縁基板の上面のチップ実装領域に対応する部位にレジンが塗布されたレジン塗布領域と、
前記絶縁基板上に配置され、外部基板の端子と電気的に接続される第１のリードと、
前記絶縁基板上の前記レジン塗布領域の上に配置され、半導体チップの端子と連結される第２のリードと、
前記絶縁基板上に配置され、前記第１のリードと前記第２のリードを連結する折り曲げ部と、
を含み、
前記折り曲げ部は、前記第１のリードと連結される第１のリードパターンと、前記第２のリードと連結される第２のリードパターンと、前記第１と２のリードパターンの間を折り曲げて連結する連結パターンとを含み、
前記連結パターンは、前記第１のリードパターンの配線幅より前記第２のリードパターンの配線幅が狭くなるように、前記第１と２のリードパターンの間を折り曲げ構造で連結し、
前記連結パターンは、前記チップが実装されるチップ実装領域に対応するレジン塗布領域の上に配置される電子素子用テープ。

【請求項2】

前記第１のリード及び第２のリードにパターン間の間隔の異なる部分が少なくとも１つ以上存在する請求項１に記載の電子素子用テープ。

【請求項3】

前記電子素子用テープは、
前記チップ実装領域に実装される電子素子チップと、
前記レジン塗布領域に前記電子素子チップの周囲を埋め込む構造で塗布されるレジンとをさらに含む請求項２に記載の電子素子用テープ。

【請求項4】

前記第１のリードの配線幅は、前記第２のリードの配線幅より広い請求項３に記載の電子素子用テープ。

【請求項5】

前記絶縁基板は、ポリイミドフィルムである請求項４に記載の電子素子用テープ。

【請求項6】

前記レジンはエポキシを含む請求項３に記載の電子素子用テープ。

【請求項7】

前記第１のリード及び第２のリードの上にＣｕ、Ｎｉ、Ｐｄ、Ａｕ、Ｓｎ、Ａｇ、Ｃｏのうちいずれか１つ又はこれらの二元もしくは三元合金を用いて単層又は多層にメッキ処理層をさらに形成する請求項１乃至６のいずれか１項に記載の電子素子用テープ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施例は、リードクラック(Ｌｅａｄ Ｃｒａｃｋ)が強化された電子素子用テープ(Ｔａｐｅ)及びその製造方法に関する。

【背景技術】

【0002】

近年、半導体デバイスの技術分野は、薄型化、小型化、高集積化、高速化、及び多ピン化などの技術的な発展が進んでいる。そのために、半導体チップを実装するために使用される配線基板として薄いフィルムテープ素材に配線パターンが形成されているテープキャリアフィルムが広く用いられている。

【0003】

一般的に、このようなテープキャリアフィルムに半導体チップを装着してパッケージングしたものをテープキャリアパッケージ(Ｔａｐｅ Ｃａｒｒｉｅｒ Ｐａｃｋａｇｅ; ＴＣＰ)と言う。テープキャリアフィルムは、これを用いてテープキャリアパッケージの製造において半導体チップとテープキャリアフィルム状のリード(Ｌｅａｄ)を一括に接続させる技術であるタブ(Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ; ＴＡＢ)技術を適用することが可能であるため、一般的にタブテープ(Ｔａｂ Ｔａｐｅ)と呼ぶ。

【0004】

従来の電子素子用タブテープ(Ｔａｂ Ｔａｐｅ)は、インナーリード(Ｉｎｎｅｒ Ｌｅａｄ)からアウターリード(Ｏｕｔｅｒ Ｌｅａｄ)に接続される配線パターンが一字状に構成されており、配線幅が狭く形成されている。したがって、狭く形成された配線幅によりベンディング(Ｂｅｎｄｉｎｇ)性が悪くてリードクラックが発生する問題があった。

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は、上述した問題を解決するためになされたものであり、本発明の目的は、第１のリードと第２のリードの接続構造において、狭い配線幅で発生するクラック(Ｃｒａｃｋ)の問題を解決するために、狭い回路パターンにベンディングされた部位(以下、“ベンディング部”とする。)を形成し、そのベンディング部をレジン(Ｒｅｓｉｎ)塗布領域内に形成させてベンディング(Ｂｅｎｄｉｎｇ)領域から除外させることにより、リードクラックの問題を解決できる電子素子用テープ(Ｔａｐｅ)及びその製造方法を提供することにある。

【課題を解決するための手段】

【0006】

上述した技術的課題を解決するために、本発明の実施例では、第１のリードから第２のリードに接続される狭い回路パターンにベンディング部を形成し、そのベンディング部をレジン(Ｒｅｓｉｎ)塗布領域内に形成させてベンディング(Ｂｅｎｄｉｎｇ)領域から除外させることにより、狭い配線幅で発生するクラック(Ｃｒａｃｋ)の問題を解決することができる。

【0007】

なお、絶縁基板の第１のリードから第２のリードに接続される回路パターンにベンディング部を形成し、リードパターン間の間隔の異なる部分が少なくとも１つ以上存在する電子素子用テープ(Ｔａｐｅ)及びその製造方法を提供することができる。

【発明の効果】

【0008】

本発明の実施例によると、第２のリード(Ｉｎｎｅｒ Ｌｅａｄ)から第１のリード(Ｏｕｔｅｒ Ｌｅａｄ)に接続される狭い回路パターンにベンディング部を形成し、そのベンディング部をレジン(Ｒｅｓｉｎ)塗布領域内に形成させてベンディング(Ｂｅｎｄｉｎｇ)領域から除外させることにより、狭い配線幅で発生するクラック(Ｃｒａｃｋ)の問題を解決又は防止することができる。

【0009】

本発明の効果は、以上で言及したものに限定されず、言及していない他の効果は下記の記載から当業者に明確に理解されるだろう。

【図面の簡単な説明】

【0010】

【図1】本発明の実施例によるテープ(Ｔａｐｅ)の配線パターンの一部を拡大した平面図である。

【図2】図１に示された配線パターンの一部を拡大した平面図である。

【発明を実施するための形態】

【0011】

以下、添付の図面を参照して本発明の実施例について説明する。但し、本発明はこれらの実施例により限定されるものではない。本明細書に亘って同じ構成要素に対しては同じ符号を付し、これについての重複説明は省略する。

【0012】

図１は、本発明の実施例によるテープ(Ｔａｐｅ)の配線パターンの一部を拡大した平面図であり、図２は、図１に示された配線パターンの一部を拡大した平面図である。以下、本発明の実施例での“テープ”とは、ＴＡＢ(Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ ；ＴＡＢ)テープのみでなく、ＣＯＢ(Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ)技術に適用される基板を含む。

【0013】

本発明の実施例によるテープは、図１に示すように、絶縁基板１１０上に形成された第１のリード１２１及び第２のリード１２２と、前記第１のリード又は第２のリードのいずれかに形成されたベンディング部１４０とを含んで構成される。本発明においてベンディング部１４０とは、前記第１のリード１２１及び第２のリード１２２の接続領域部分にベンディングされた構造を有する接続パターン(図２の‘１４３’)が形成された領域を意味する。前記絶縁基板１１０は、ポリイミドレジンのような絶縁性材料で形成されるベースフィルムを用いることができる。

【0014】

なお、図１の配線パターン１２０領域の部分拡大図を参照すると、本発明の実施例によるテープは、チップが実装される領域と実装される電子素子チップを埋め込む構造でレジンが塗布されるレジン塗布領域１３０を備えるようになる。特に、上述した本発明によるベンディング部１４０は、このようなレジン塗布領域１３０に配置されることがより望ましい。

【0015】

なお、図１及び図２を参照して本発明の実施例によるテープの具体的な構成を説明する。

【0016】

前記絶縁基板１１０上に銅箔のような導電性薄膜を形成した後、フォトリソグラフィ(ｐｈｏｔｏ ｅｔｃｈｉｎｇ)などの方法を用いて形成される配線パターン１２０を備えている。前記絶縁基板１１０の両側端部には、所定の間隔をおいてスプロケットホール１１１が形成されている。

【0017】

一方、前記配線パターン１２０は、半導体チップとインナーリードボンディング(Ｉｎｎｅｒ Ｌｅａｄ Ｂｏｎｄｉｎｇ; ＩＬＢ)などの方法で電気的に接続される第２のリード１２２と、外部基板側の端子との電気的接続のための第１のリード１２１と、前記第１及び第２のリード１２１、１２２との間を接続させる接続パターンで構成される接続部１２３とが形成されている。

【0018】

前記第２のリード１２２は、半導体チップの微細ピッチの接続端子と接続されなければならない点から幅が相対的に狭く形成されており、前記第１のリード１２１は、半導体チップの微細ピッチの端子に直接対応されるのではなく、外部基板側の端子と接続されることから幅が相対的に広く形成されている。前記接続部１２３は、幅の狭い第２のリード１２２と幅の広い第１のリード１２１との間をベンディングされた形状に所定の長さを有して接続されている。

【0019】

ここで、前記第２のリード１２２部分は、インナーリード(Ｉｎｎｅｒ Ｌｅａｄ)からアウターリード(Ｏｕｔｅｒ Ｌｅａｄ)に接続される配線パターンで配線幅が狭く形成されている。したがって、従来のように第２のリードと第１のリードが直接接続されるように一字状にパターンが形成される場合、ベンディング(Ｂｅｎｄｉｎｇ)性が弱くてリードクラックが発生することになる。

【0020】

このような問題を解決するために、本発明の実施例では、前記第２のリード１２２の回路パターンにベンディング部１４０を形成して配線の幅を広げ、前記ベンディング部１４０をレジン(Ｒｅｓｉｎ)塗布領域１３０内に形成させてベンディング(Ｂｅｎｄｉｎｇ)領域から除外させるので、クラックの問題を解決又は防止することができた。

【0021】

前記第２のリード１２２の回路パターンをより具体的に説明すると、図２に示すように、第１のリードパターン１４１よりも相対的に幅が狭く形成された第２のリードパターン１４２と、前記第２のリードパターン１４２よりも相対的に幅が広く形成された第１のリードパターン１４１と、前記第１及び第２のリードパターン１４１、１４２との間をベンディング部１４０を基準にベンディングされた形状に接続する接続パターン１４３で構成される。このとき、前記ベンディング部１４０は、レジン(Ｒｅｓｉｎ)塗布領域１３０内に形成させてベンディング(Ｂｅｎｄｉｎｇ)領域から除外されるように形成される。

【0022】

前記の構成のように、配線パターンの幅が他の所に比べて狭く形成されている部分、すなわち、第１のリード(例えば、インナーリード(Ｉｎｎｅｒ Ｌｅａｄ))から第２のリード(例えば、アウターリード(Ｏｕｔｅｒ Ｌｅａｄ))に接続される第２のリード１２２の回路パターンにベンディング部を形成してＩＣボンディング(Ｂｏｎｄｉｎｇ)後レジン(Ｒｅｓｉｎ)塗布領域に含ませ、ＩＣボンディングがされていないレジン(Ｒｅｓｉｎ)塗布外側領域の場合、従来に比べて２倍以上のリード配線パターンにデザインすることにより、リードクラックを防止することができる。

【0023】

又、本発明の実施例による上述した第１のリード及び第２のリードの回路パターン面にＣｕ、Ｎｉ、Ｐｄ、Ａｕ、Ｓｎ、Ａｇ、Ｃｏのうちいずれか又はこれらの二元もしくは三元合金を用いて単層又は多層にメッキ処理層をさらに形成する構造で実現することにより、回路パターンの保護及び導電性を向上させることもできる。

【0024】

（電子素子用テープ(Ｔａｐｅ)の製造方法）
図１及び図２を参照して本発明の一実施例による電子素子用テープ(Ｔａｐｅ)の製造方法を説明する。

【0025】

先ず、絶縁基板１１０の一側表面に導電性薄膜を形成する。このとき、前記導電性薄膜は、スパッタされた金属層で前記絶縁フィルムの全面に形成される。前記金属層は、Ｃｕ、Ｎｉ、Ｐｄ、Ａｕ、Ｓｎ、Ａｇ、Ｃｏのうちいずれか１つをスパッタリングによって形成できる。又、前記金属層の上部に前記導電性薄膜上にＣｕ、Ｎｉ、Ｐｄ、Ａｕ、Ｓｎ、Ａｇ、Ｃｏのうちいずれ１つか又はこれらの二元もしくは三元合金を用いて単層又は多層にメッキ処理層をさらに形成することもできる。

【0026】

その後、前記導電性薄膜を選択的にエッチングして配線パターンを形成し、第１のリード(インナーリード(Ｉｎｎｅｒ Ｌｅａｄ))から第２のリード(アウターリード(Ｏｕｔｅｒ Ｌｅａｄ))に接続される配線幅が相対的に狭い回路パターンにベンディング部１４０を形成する。

【0027】

ここで、前記回路パターンは、前記ベンディング部１４０を基準に第１のリードパターン１４１と第２のリードパターン１４２に分け、前記ベンディング部１４０を基準に第１及び第２のリードパターン１４１、１４２の間をベンディングして接続した接続パターン１４３を備えている。このとき、前記第１のリードパターン１４１の配線幅が、前記第２のリードパターン１４２の配線幅よりも広く形成されている。前記ベンディング部１４０は、レジン(Ｒｅｓｉｎ)塗布領域１３０内に形成させてベンディング(Ｂｅｎｄｉｎｇ)領域から除外されるように形成する。

【0028】

このように構成された本発明による電子素子用テープ(Ｔａｐｅ)及びその製造方法は、第１のリードから第２のリードに接続される狭い回路パターンにベンディング部を形成し、そのベンディング部をレジン(Ｒｅｓｉｎ)塗布領域内に形成させてベンディング(Ｂｅｎｄｉｎｇ)領域から除外させることにより、本発明の技術的課題を解決することができる。

【0029】

上述した本発明の一実施例によるテープは、レジン塗布領域１３０内に実装される電子素子チップにレジンが塗布されてパッケージングすることができる。前記レジン塗布領域１３０に塗布されるレジンは、エポキシやエポキシ樹脂、硬化剤、無機充填剤を含む粘性のあるポッティング(ｐｏｔｔｉｎｇ)材料を適用することができる。

【符号の説明】

【0030】

１１０ ベースフィルム、１１１ スプロケットホール、１２０ 配線パターン、１２１ 第１のリード、１２２ 第２のリード、１２３ 接続部、１３０ レジン(Ｒｅｓｉｎ)塗布領域、１４０ ベンディング部(パターン変曲点の形成部位)、１４１ 第１のリードパターン、１４２ 第２のリードパターン、１４３ 接続パターン

【図1】

【図2】