特許 6111085 発振用集積回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6111085

(24)【登録日】2017年3月17日

(45)【発行日】2017年4月5日

(54)【発明の名称】発振用集積回路

(51)【国際特許分類】

   H03B 5/32 20060101AFI20170327BHJP

   H03B 5/36 20060101ALI20170327BHJP

【ＦＩ】

   H03B5/32 D

   H03B5/36

【請求項の数】2

【全頁数】9

(21)【出願番号】特願2013-25958(P2013-25958)

(22)【出願日】2013年2月13日

(65)【公開番号】特開2014-155184(P2014-155184A)

(43)【公開日】2014年8月25日

【審査請求日】2015年12月9日

(73)【特許権者】

【識別番号】390009667

【氏名又は名称】セイコーＮＰＣ株式会社

(74)【代理人】

【識別番号】100077986

【弁理士】

【氏名又は名称】千葉 太一

(72)【発明者】

【氏名】小林 豪

(72)【発明者】

【氏名】小林 史和

(72)【発明者】

【氏名】塚越 邦彦

(72)【発明者】

【氏名】青池 淳司

【審査官】 橋本 和志

(56)【参考文献】

【文献】 特開昭６３−１４６５０３（ＪＰ，Ａ）

【文献】 特開２００７−３０６４２１（ＪＰ，Ａ）

【文献】 特開２００７−１５９０７７（ＪＰ，Ａ）

【文献】 特表２００８−５１５２８３（ＪＰ，Ａ）

【文献】 特開２００８−１６７２３６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｂ ５／３２

Ｈ０３Ｂ ５／３６

(57)【特許請求の範囲】

【請求項1】

第１及び第２のＭＯＳトランジスタの直列接続からなるＣＭＯＳインバータと、このＣＭＯＳインバータに並列に接続した帰還抵抗と、前記ＣＭＯＳインバータの入力端子と出力端子のそれぞれに接続した負荷容量とを有し、圧電振動子を接続して用いられる発振部と、
前記発振部から出力される発振信号の振幅の変化を検出する発振検出回路と、
前記発振検出回路の検出信号によって前記ＣＭＯＳインバータへの供給電流を調整する調整手段を備え、
発振起動後、前記発振検出回路が前記発振信号の振幅が所定以上の大きさに達したことを検出していないときには、前記第１のＭＯＳトランジスタに発振条件を満たす電流を供給し、前記発振信号の振幅が所定以上の大きさに達したことを検出したときには、前記電流よりも小さな電流を供給する発振用集積回路であって、
前記調整手段は、前記発振検出回路の出力で制御され前記第１のＭＯＳトランジスタのゲート電圧を生成するバイアス回路で構成し、このバイアス回路は、発振起動後、前記発振検出回路が前記発振信号の振幅が所定以上の大きさに達したことを検出していないときには、前記第１のＭＯＳトランジスタのゲートを抵抗を介して電源でバイアスしながら駆動を開始させ、前記発振検出回路が前記発振信号の振幅が所定以上の大きさに達したことを検出した後には、前記電源でバイアスして駆動させた時よりも小さな電流で前記第１のＭＯＳトランジスタを駆動するよう制御することを特徴とする発振用集積回路。

【請求項2】

信号出力状態及び信号出力停止状態を有し、前記発振部からの発振信号を元に外部に出力する信号を生成する出力回路と、
充放電に対して時定数を有するとともに、前記発振検出回路の出力信号によって出力電圧レベルが設定され、前記発振検出回路の出力信号の所定時間以内の変動に対しては前記出力電圧レベルが変化しない狭信号除去回路とを備え、
前記狭信号除去回路の前記出力電圧レベルによって前記出力回路の前記信号出力状態及び前記信号出力停止状態が制御されることを特徴とする請求項１記載の発振用集積回路。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、発振回路を備えた発振用集積回路に関する。

【背景技術】

【0002】

発振回路は、起動時から定常発振状態に至るまでの発振起動時間が短く、発振動作が安定していることが求められる。この要求に応えるため、従来は、例えば、水晶発振器における発振回路の帰還抵抗と並列にＣＭＯＳインバータ回路を接続し、このＣＭＯＳインバータ回路は電源電圧と定電圧との間に直列に接続されたＰＭＯＳトランジスタ及びＮＭＯＳトランジスタと容量とを有し、前記定電位に電流通路一端が接続された方のＭＯＳトランジスタのゲートに前記容量を介してＣＭＯＳインバータ回路の入力信号を供給する構成が知られている（特許文献１）。一方、水晶発振器で確実に発振させるためには、起動時には負性抵抗を水晶の等価直列抵抗ＣＩ値の３〜１０倍に設定する必要があるので、上記構成においても、前記負性抵抗値を満足する発振部電流に設定している。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００７−１５９０７７号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

上述の従来の構成によると、確かに、発振特性の変動が少なく、低電圧からの安定発振が可能になるが、定常発振状態に至っても発振回路の電流は、起動時と同一である。ところが、定常発振状態においては、負性抵抗は等価直列抵抗ＣＩ値の少なくとも１倍であれば、発振を継続させることができるため、定常発振状態時には発振回路で必要以上の余分な電流を消費しているという不都合がある。この問題に対して従来の構成で発振部電流の設定を少なくすると、今度は発振起動特性を悪化させ、発振起動時間が延びたり、発振不良を招くなどの別の不具合が生じる。

【0005】

本発明は、この不都合を解消し、発振起動時間を短縮するとともに、定常発振状態時の消費電流の低減化を図った発振回路を備えた発振用集積回路を提供することを第１の目的とする。また、本発明は、消費電流を低減化した定常発振状態において安定した出力を保証する発振回路を備えた発振用集積回路を提供することを第２の目的とする。

【課題を解決するための手段】

【0006】

第１の目的を達成するため本発明の請求項１に係る発振用集積回路は、第１及び第２のＭＯＳトランジスタの直列接続からなるＣＭＯＳインバータと、このＣＭＯＳインバータに並列に接続した帰還抵抗と、前記ＣＭＯＳインバータの入力端子と出力端子のそれぞれに接続した負荷容量とを有し、圧電振動子を接続して用いられる発振部と、この発振部から出力される発振信号の振幅の変化を検出する発振検出回路と、この発振検出回路の検出信号によって前記ＣＭＯＳインバータへの供給電流を調整する調整手段を備え、発振起動後、前記発振検出回路が前記発振信号の振幅が所定以上の大きさに達したことを検出していないときには、前記第１のＭＯＳトランジスタに発振条件を満たす電流を供給し、前記発振信号の振幅が所定以上の大きさに達したことを検出したときには、前記電流よりも小さな電流を供給するものであって、前記調整手段は、前記発振検出回路の出力で制御され前記第１のＭＯＳトランジスタのゲート電圧を生成するバイアス回路で構成し、前記バイアス回路は、発振起動後、前記発振検出回路が前記発振信号の振幅が所定以上の大きさに達したことを検出していないときには、前記第１のＭＯＳトランジスタのゲートを抵抗を介して電源でバイアスしながら駆動を開始させ、前記発振検出回路が前記発振信号の振幅が所定以上の大きさに達したことを検出した後には、前記電源でバイアスして駆動させた時よりも小さな電流で前記第１のＭＯＳトランジスタを駆動するよう制御するものである。

【0008】

第２の目的を達成するため本発明の請求項２に係る発振用集積回路は、上述の請求項１に係る発振用集積回路において、信号出力状態及び信号出力停止状態を有し、前記発振部からの発振信号を基に外部に出力する信号を生成する出力回路と、充放電に対して時定数を有するとともに、前記発振検出回路の出力信号によって出力電圧レベルが設定され、前記発振検出回路の出力信号の所定時間以内の変動に対しては前記出力電圧レベルが変化しない狭信号除去回路、例えばフィルタ回路とを備え、前記狭信号除去回路の前記出力電圧レベルによって前記出力回路は、前記信号出力状態または前記信号出力停止状態に制御されるものである。

【発明の効果】

【0009】

本発明の請求項１に係る発振用集積回路によれば、発振起動時と定常発振状態時とにおいて発振部電流を切替えることにより、発振起動時間を短縮するとともに、定常発振状態時における消費電流の低減化を図ることができる。また、本発明の請求項２に係る発振用集積回路によれば、発振信号の一時的な振幅の減少では出力回路は信号出力停止状態にはならないので、消費電流を低減しても出力回路の断続的な信号出力停止状態を生じることがなく、安定した出力を得ることができる。

【図面の簡単な説明】

【0010】

【図1】本発明の第１の実施形態における全体構成を示すブロック図。

【図2】同じくバイアス回路の構成図。

【図3】同じく発振検出回路の検出信号と第１のＭＯＳトランジスタのゲート電圧及び電流の関係を示す説明図。

【図4】同じく狭幅信号除去回路であるフィルタ回路の動作を示す説明図。

【図5】本発明の第２の実施形態における全体構成を示すブロック図。

【図6】本発明の第３の実施形態における全体構成を示すブロック図。

【発明を実施するための形態】

【0011】

最初に本発明の第１の実施形態を説明するが、まず、添付図面の図１に基づいて発振用集積回路の構成を説明する。発振用集積回路は、第１のＭＯＳトランジスタであるＰ型のＭＯＳトランジスタ（以下ＰＭＯＳトランジスタという。）ＰＭ１と第２のＭＯＳトランジスタであるＮ型のＭＯＳトランジスタ（以下ＮＭＯＳトランジスタという。）ＮＭ１の直列接続からなるＣＭＯＳインバータを備え、圧電振動子たる水晶振動子２を接続して用いられる発振部１と、発振部１から出力される発振信号の振幅の変化を検出する発振検出回路３と、発振検出回路３の出力で制御され前記ＰＭＯＳトランジスタＰＭ１のゲート電圧を生成するバイアス回路４と、出力回路５と、狭信号除去回路であるフィルタ回路６とを備えている。

【0012】

発振部１は、ＣＭＯＳインバータと、このＣＭＯＳインバータに並列に接続した帰還抵抗１１と、前記ＣＭＯＳインバータの入力端子に接続した負荷容量１２と、前記ＣＭＯＳインバータの出力端子に接続した負荷容量１３からなる。また、バイアス回路４の出力端子は抵抗７を介してＰＭＯＳトランジスタＰＭ１のゲートに接続し、ＰＭＯＳトランジスタＰＭ１とＮＭＯＳトランジスタＮＭ１の各ゲート間には容量８が接続されている。そして、ＣＭＯＳインバータは、ＰＭＯＳトランジスタＰＭ１のソースが高電位（定電位Ｖｒｅｆ）に接続され、ＮＭＯＳトランジスタＮＭ１のソースが低電位電源（接地電位Ｖｓｓ）に接続されている。

【0013】

図２に示すように、バイアス回路４は、二つのＰＭＯＳトランジスタＰＭ２，ＰＭ３を有し、ＰＭＯＳトランジスタＰＭ２のソースは定電位Ｖｒｅｆに接続され、そのドレインはＰＭＯＳトランジスタＰＭ３のソースに接続され、また、そのゲートに発振検出回路３から出力された検出信号Ｂが入力される。ＰＭＯＳトランジスタＰＭ３は、そのドレインとゲートが抵抗４１を介して接地電位Ｖｓｓに共通接続されている。ＰＭＯＳトランジスタＰＭ３のゲートには、さらに抵抗４２および容量４３で構成されるローパスフィルタが接続されており、このローパスフィルタの出力が抵抗７（図１参照）を介して発振部１の入力となる。但し、このローパスフィルタ（抵抗４２および容量４３）は必須のものではない。

【0014】

出力回路５は、増幅回路、分周回路、出力駆動回路などを含んでおり、発振部１からの発振信号を基に外部に出力する信号Ｃを生成するもので、定常発振状態の発振信号を出力する信号出力状態と、定常発振状態に達しない発振信号は出力停止する信号出力停止状態を有する。また、フィルタ回路６は、充放電に対して時定数を有するとともに、発振検出回路３の検出信号ＢがＨレベルか、Ｌレベルかによって出力電圧レベルが設定されるもので、出力電圧レベルは、検出信号ＢがＨレベルだと信号出力停止指示レベル、検出信号ＢがＬレベルだと信号出力指示レベルとなる。そして、前記発振検出回路３の検出信号Ｂの変化が、前記時定数で決定される所定時間以内であれば、前記出力電圧レベルが変化しないものである。このように、前記発振検出回路３の検出信号Ｂの変化に応じた前記フィルタ回路６の前記出力電圧レベルによって、前記出力回路５は前記信号出力状態か、前記信号出力停止状態に制御される。

【0015】

続いて、本実施形態の動作を説明する。図３に示すように、電源を投入して、発振部１の出力信号Ａの振幅が小さく、発振検出回路３において発振未検出状態の時は、検出信号ＢはＨレベルなので、バイアス回路４のＰＭＯＳトランジスタＰＭ２はオフ状態にある。このため、ＰＭＯＳトランジスタＰＭ１は、そのゲート電圧が接地電位Ｖｓｓとなってオン状態になり、電流ＩＶｒｅｆが流れて、発振部１への供給電流は増大していく。これにより、出力信号Ａの振幅が大きくなって、この振幅が所定以上の定常発振状態になると、これを検出した発振検出回路３の検出信号ＢはＬレベルとなる。

【0016】

発振検出回路３の検出信号ＢがＬレベルになると、バイアス回路４のＰＭＯＳトランジスタＰＭ２はオン状態となり、ＰＭＯＳトランジスタＰＭ１のゲート電圧は上がってＶｓｓ＋αとなって、ＰＭＯＳトランジスタＰＭ１に流れる電流はＩＶｒｅｆから減少し、発振部１への供給電流は減少する。このようにして、発振部１が定常発振状態に至ると、消費電流は低減化するとともに、発振状態を維持して出力信号Ａは出力回路５から出力信号Ｃとして出力される。なお、図３に示すＰＭＯＳトランジスタＰＭ１のゲート電圧と電流の変化は、実際の変化量を正確に示すものではなく、概略的な傾向を示すものである。

【0017】

発振部１への供給電流の減少にともない、出力信号Ａの振幅が小さくなってこれが所定以下になると、これを検出した発振検出回路３の検出信号ＢはＨレベルとなる。検出信号ＢがＨレベルになると、バイアス回路４のＰＭＯＳトランジスタＰＭ２はオフ状態となり、ＰＭＯＳトランジスタＰＭ１は、そのゲート電圧がＶｓｓとなって、電流ＩＶｒｅｆが流れ、発振部１への供給電流は増大していく。そして、出力信号Ａの振幅が大きくなって、所定以上の定常発振状態になると、これを検出した発振検出回路３の検出信号Ｂは再びＬレベルとなる。

【0018】

ところで、この発振検出回路３の検出信号ＢがＨレベルからＬレベルへ復帰する時間、換言するとＨレベルの継続時間が短時間の場合でも、検出信号Ｂで直接、出力回路５の出力状態を制御すると、図４に示すように、出力回路５は、検出信号ＢがＨレベルで信号出力停止状態、Ｌレベルで信号出力状態を繰り返すので、断続的な出力停止状態を生じることになり、安定した発振出力動作に支障をきたすことになる。

【0019】

本実施形態では、前記発振検出回路３の検出信号ＢのＨレベルからＬレベルへの変化、すなわちＨレベルの継続時間が、時定数（図４に示す線分Ｂ’の傾き）で決定される所定時間以内であれば、換言すると前記線分Ｂ’が図４に示す信号検出レベルに達しなければ、信号出力指示レベルから信号出力停止レベルに変化しないようフィルタ回路６の出力電圧レベルを設定している。そして、このフィルタ回路６の出力電圧レベルによって、前記出力回路５の信号出力状態及び信号出力停止状態を制御するので、検出信号ＢのＨレベルの継続時間が前記時定数で決定される所定時間以内であれば、前記出力回路５は信号出力状態を維持して、安定した発振出力動作を続けることができる。

【0020】

一方、発振検出回路３の検出信号ＢのＨレベルの継続が、時定数で決定される所定時間を超えると、フィルタ回路６の出力電圧レベルは信号出力指示レベルから信号出力停止レベルに変わって、出力回路５からの発振出力は停止する。そして、発振部１の出力信号Ａが所定の振幅に達したことが発振検出回路３によって検出されて、検出信号ＢがＬレベルになると、フィルタ回路６の出力電圧レベルは信号出力指示レベルに変わって、出力回路５から定常発振状態の出力信号Ｃが出力される。なお、上述の動作説明は、検出信号ＢのＬレベルの継続時間についても同様である。

【0021】

図５は本発明の第２の実施形態を示すもので、ＣＭＯＳインバータのＮＭＯＳトランジスタＮＭ１のゲートにバイアス回路４からバイアス電圧を供給するよう構成したものであり、ＣＭＯＳインバータは、ＰＭＯＳトランジスタＰＭ１のソースが高電位電源（電源電位ＶＤＤ）に接続され、ＮＭＯＳトランジスタＮＭ１のソースが低電位（定電位Ｖｒｅｆ）に接続されている。その他の構成については、第１の実施形態と対応する構成要素に同一符号を付して、詳細な説明は省略する。

【0022】

なお、本実施形態のバイアス回路４は、図示してはいないが、二つのＮＭＯＳトランジスタからなり、一方のＮＭＯＳトランジスタは、そのソースが定電位Ｖｒｅｆに接続され、そのドレインが他方のＮＭＯＳトランジスタのソースに接続され、また、そのゲートに発振検出回路３から出力された検出信号Ｂが入力される。前記他方のＮＭＯＳトランジスタは、そのドレインとゲートが抵抗を介して電源電位ＶＤＤに共通接続され、そのゲートがＮＭＯＳトランジスタＮＭ１のゲートに抵抗７を介して接続されている。そして、本実施形態においても第１の実施形態と同様な動作をするものである。

【0023】

図６は本発明の参考例を示すものであり、調整手段としてバイアス回路に換えて、発振振幅制御回路を採用したものである。本参考例の構成は、発振振幅制御回路以外は第１の実施形態の構成と同様である。発振部である発振回路２１は、図示してはいないが、Ｐ型の第１のＭＯＳトランジスタとＮ型の第２のＭＯＳトランジスタを直列接続してなるＣＭＯＳインバータと、このＣＭＯＳインバータに並列に接続した帰還抵抗と、前記ＣＭＯＳインバータの入力端子と出力端子のそれぞれに接続した負荷容量とを有し、圧電振動子である水晶振動子２２を接続して用いられる。

【0024】

発振検出回路２３は、発振回路２１から出力される発振信号の振幅の変化を検出し、検出信号Ｂを出力するものである。発振振幅制御回路２４は、前記発振検出回路２３の検出信号Ｂを受けて発振部に対し、発振振幅を制御する制御信号を出力するもので、例えば、ＣＭＯＳインバータへの供給電流を調整することで、発振振幅を制御するものである。また、例えば、ＣＭＯＳインバータの反転電位および相互コンダクタンスを変更する回路で構成してもよい。

【0025】

出力回路２５は、定常発振状態の発振信号を出力する信号出力状態と、定常発振状態に達しない発振信号は出力停止する信号出力停止状態を有し、発振回路２１からの発振信号Ａを基に外部に出力する出力信号Ｃを生成する。また、フィルタ回路２６は、充放電に対して時定数を有するとともに、発振検出回路２３の検出信号ＢがＨレベルか、Ｌレベルかによって出力電圧レベルが設定され、Ｈレベルだと信号出力停止指示レベル、Ｌレベルだと信号出力指示レベルとなる。そして、前記発振検出回路２３の検出信号Ｂの変化が、前記時定数で決定される所定時間以内であれば、前記出力電圧レベルが変化しないものである。このように、前記発振検出回路２３の検出信号Ｂの変化に応じた前記フィルタ回路２６の前記出力電圧レベルによって、前記出力回路２５の前記信号出力状態及び前記信号出力停止状態が制御される。

【0026】

本参考例の動作は、上述した図４に示す動作と同様であるから、その説明は省略する。なお、フィルタ回路２６としては、出力回路２５の制御を行なう信号に、ある一定以下の幅を持つ信号を除去するものであればよく、例えば、除去したい信号幅から算出できる周波数信号を抑制するローパスフィルタや、ある一定区間の信号の遷移をマスクするフィルタを使用できる。

【符号の説明】

【0027】

１ 発振部
２，２２ 水晶振動子
３，２３ 発振検出回路
４ バイアス回路
５，２５ 出力回路
６，２６ フィルタ回路
１１ 帰還抵抗
１２，１３ 負荷容量
２１ 発振回路
２４ 発振振幅制御回路
ＰＭ１，ＰＭ２，ＰＭ３ ＰＭＯＳトランジスタ
ＮＭ１ ＮＭＯＳトランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】