【国等の委託研究の成果に係る記載事項】(出願人による申告)平成24年度、独立行政法人科学技術振興機構、戦略的創造研究推進事業チーム型研究(CREST)研究領域「ディペンダブルVLSIシステムの基盤技術」研究課題「ディペンダブルワイヤレスシステム・デバイスの開発(オールSi CMOS 受信器 RF ICの開発)」委託研究、産業技術力強化法第19条の適用を受ける特許出願
(58)【調査した分野】(Int.Cl.,DB名)
入力側及び出力側にセレクタが接続され入力及び出力の切り換えがそれぞれに可能なチャネル推定用のN点(Nは正の整数)のFFT/IFFT共用回路を1個含む、周波数ひずみのあるチャネル推定を行うチャネル推定回路と、
入力側及び出力側にセレクタが接続され入力及び出力の切り換えがそれぞれに可能なデータ等化用のM点(Mは正の整数でN≦M)のFFT回路を1個とデータ等化用のM点のIFFT回路を1個含む、前記チャネル推定回路で推定されたチャネルのノイズに従ってデータ信号の等化処理を行うデータ等化回路と、
前記各セレクタの接続及びFFT/IFFT共用回路のFFTとIFFTの切り換えの切り換え制御を行う制御部と、
を備えたサブキャリア数N点の信号処理が可能なことを特徴とする周波数領域等化回路。
前記チャネル推定回路の入力側のセレクタの入力側にそれぞれバッファを設けた複数の入力端子を設け、前記制御部の制御によりシングルキャリアとマルチキャリアの複数信号を同時にチャネル推定することを特徴とする請求項1に記載の周波数領域等化回路。
周波数ひずみのあるチャネル推定を行うチャネル推定回路と、前記チャネル推定回路で推定されたチャネルのノイズに従ってデータ信号の等化処理を行うデータ等化回路と、を備えたサブキャリア数N点(Nは正の整数)の信号処理が可能な周波数領域等化回路において、
前記チャネル推定回路に入力及び出力の切り換えがそれぞれに可能なチャネル推定用のN点のFFT/IFFT共用回路を1個設け、前記データ等化回路に入力及び出力の切り換えがそれぞれに可能なデータ等化用のM点(Mは正の整数でN≦M)のFFT回路を1個とデータ等化用のM点のIFFT回路を1個設けて、入力信号に待ち時間が生じないように前記FFT/IFFT共用回路、FFT回路、IFFT回路の入力及び出力及び各FFT/IFFT共用回路のFFTとIFFTを切り換えて周波数領域等化を行うことを特徴とする周波数領域等化回路の制御方法。
【発明を実施するための形態】
【0010】
以下、この発明による周波数領域等化回路等を各実施の形態に従って図面を用いて説明する。なお、各実施の形態において、同一もしくは相当部分は同一符号で示し、重複する説明は省略する。
【0011】
実施の形態1.
図1はこの発明の実施の形態1による周波数領域等化(FDE)回路の構成を示す図である。
図1において、FDE回路100は、チャネル推定回路10とデータ等化回路20とこれらの回路の各部の動作切換制御を行う制御部30からなる。チャネル推定回路10は第1のFFT/IFFT共用回路11、第1のFFT/IFFT共用回路11の入力側と出力側に接続された第1及び第2のセレクタ12a,12b、セレクタ12aに接続された入力端子18、セレクタ12bの出力側に接続されたパイロット信号復調部14、ノイズ推定部15、重み演算部16、パイロット信号復調部14に接続されたRAM13、重み演算部16の出力側に接続されたRAM17を含む。なお、入力端子18aおよびバッファ19a,19bはマルチキャリア伝送方式を含む複数の信号を同時に受信する場合の構成である。
【0012】
データ等化回路20は、第2及び第3のFFT/IFFT共用回路21a,21b、第2及び第3のFFT/IFFT共用回路21a,21bの入力側と出力側に接続された第3及び第4のセレクタ22a,22b、セレクタ22aに接続された入力端子26、セレクタ22bのマルチキャリア変調用の出力端子24側に接続されたデータ等化部23、セレクタ22bのシングルキャリア変調用の出力端子25を含む。
【0013】
FFT/IFFT共用回路11、FFT/IFFT共用回路21a,21bはそれぞれ、FFTの機能とIFFTの機能が切り換え可能な構成を有する回路である。制御部30は、これらのFFT/IFFT共用回路へのFFTとIFFTの切り換えのための切換制御信号、各セレクタ12a,12b,22a,22bへの接続の切り換えのための切換制御信号、バッファ19a,19bへの制御信号、及びその他の部分への制御信号を、例えば後述するような
図5のFDE処理のタイムチャートに基づく予め定められた所定のタイミング(例えばプロクラムに従って)で出力して制御を行う。
【0014】
このFDE回路100はFFT/IFFT処理を、チャネル推定回路10に設けられた1つのFFT/IFFT共用回路11と、データ等化回路20に設けられた2つのFFT/IFFT共用回路21a,21bで行う。
【0015】
図2は、
図1のFDE回路100を含む受信機の受信信号のパケット構成の一例を示す。パケット構成は、プリアンブルの後にパイロット信号が続き、その後に複数のデータ信号が続く。パイロット信号、各データ信号の先頭には遅延補償等の目的のためのGI(ガードインターバル)がそれぞれに挿入されている。
【0016】
周波数領域等化について簡単に説明すると、例えばBPSK変調後に送信されたシングルキャリア信号は、周波数選択性フェージングチャネルにより周波数ひずみを受けて受信される。受信機では高速フーリエ変換(FFT)を用いて受信信号を時間領域から周波数領域に変換し、最小平均二乗誤差(MMSE)を用いるタップ周波数等化を行う。そして例えば複数のアンテナを有する場合には、全てのアンテナにおけるタップ周波数等化を合成後に、逆FFT(IFFT)を行って、時間領域の受信シンボル系列に変換してデータ復調する。
【0017】
図3には、FFT/IFFT共用回路を3基備えた
図1のFDE回路100を含む受信機の動作の流れを示す機能ブロック図である。以下図に従って動作を説明する。なおこの発明では、FDE回路内で重複して使用されるFFT回路及びIFFT回路に関して、所望のスループットを達成可能な範囲で、実装回路数を削減することを特徴とするものであるため、周波数領域等化に関するパイロット信号、データ信号の周知の詳細な処理についての説明は省略する。
【0018】
受信機で受信されたパイロット信号p
r(t)、データ信号d
r(t)はRRC(ルートレイズドコサイン)フィルタ手段S1でフィルタ処理が施された後、GI除去手段S2でGIが除去されてFDE回路100に入力される。
【0019】
FDE回路100において、パイロット信号p
r(t)は
図1のチャネル推定回路10であるチャネル推定手段S3(10)で処理され、データ信号d
r(t)は
図1のデータ等化回路20であるデータ等化手段S4(20)で処理される。チャネル推定手段S3(10)では周波数選択性フェージングチャネル等による周波数ひずみであるノイズを推定し、ノイズのあるチャネル推定を行い、データ等化手段S4(20)では推定したチャネルのノイズに従ってデータ信号の等化処理を行う。
【0020】
各FFT/IFFT共用回路11,21a,21b及び各セレクタ12a,12b,22a,22bの切り換え制御は上述のように制御部30で行われる。
【0021】
破線部分で拡大して詳細が示されたチャネル推定手段S3(10)では、第1のFFT処理手段S31によりFFT処理が施される。これは
図1の入力端子18から入力されるパイロット信号p
r(t)に対してセレクタ12a、FFT/IFFT共用回路11で行われる。
【0022】
次に、パイロット信号復調手段S32によりパイロット信号の復調が行われる。これは
図1のセレクタ12bで切り換えが行われ(以下同様)、乗算器を含むパイロット信号復調部14で、受信されたパイロット信号に、予めRAM13に格納されている周波数ひずみのないパイロット信号で復調処理が行われる。
【0023】
次に、第1のIFFT処理手段S33によりIFFT処理が施され、パイロット信号(ハット)p
r(t)が求められる。これは
図1のパイロット信号復調部14の出力信号が帰還ラインFL1によりセレクタ12aに戻されて再度入力され、FFT/IFFT共用回路11で行われる。
【0024】
次に、ウインドウ処理手段S34によりウインドウ処理が施されて、パイロット信号が2つに分割される。これは
図1のマルチプレクサの機能を果たす制御部30によるセレクタ12a,12bの切り換えで行われる。分割された一方のパイロット信号にはノイズ推定手段S35でノイズ推定処理が施される。これは
図1の積算器を含むノイズ推定部15で行われる。分割された他方のパイロット信号には、第2のFFT処理手段S36によりFFT処理が施される。これは
図1のセレクタ12bにより、パイロット信号が帰還ラインFL2によりセレクタ12aに戻されて再度入力され、FFT/IFFT共用回路11で行われる。
【0025】
次に、重み演算手段S37により重み演算が行われる。これは
図1のノイズ推定部15のノイズ推定結果σ
2と、FFT/IFFT共用回路11のFFT処理の結果(ハット)H(n)が加算器と除算器を含む重み演算部16に入力されて行われる。そして求められた最小平均二乗誤差重み等からなる重みw(n)がチャネル推定手段S3(10)の出力となる。重みw(n)は
図1のRAM17で一時記憶(バッファリング)することができる。
【0026】
データ等化手段S4(20)では、データ信号d
r(t)に対して第3のFFT処理手段S4aによりFFT処理が施され、データ信号D
r(n)を得る。これは
図1の入力端子26から入力されるデータ信号d
r(t)に対してセレクタ22a、FFT/IFFT共用回路21aで行われる。
【0027】
次に、データ等化手段S4bにより、データ信号D
r(n)に対してチャネル推定手段S3(10)の重みw(n)に従ってデータ等化処理が施されデータ信号(ハット)D
r(n)を得る。これは
図1のセレクタ22bで切り換えが行われ乗算器を含むデータ等化部23で行われる。
【0028】
次に、第2のIFFT処理手段S4cによりデータ信号(ハット)D
r(n)にIFFT処理が施され、データ信号(ハット)d
r(n)が求められる。これは
図1のデータ等化部23の出力信号が帰還ラインFL3によりセレクタ22aに戻されて再度入力され、FFT/IFFT共用回路21b行われ、処理結果であるデータ信号(ハット)d
r(n)はシングルキャリア変調用の出力端子25から出力される。
【0029】
そして受信機では最後に、データ復調手段S5により第2のIFFT処理手段S4cの出力であるデータ信号(ハット)d
r(n)にデータ復調が施される。
【0030】
最初に、
図4は従来のFFT(IFFT)回路が1つのFDE回路で処理した場合のFDE処理のタイムチャートを示す。
図4においてd
i,3,d
i,2,d
i,1,d
i-1,j,d
i-1,j-1はデータ信号、p
iはパイロット信号、bufferはFFT回路の演算処理待ち、xはデータ等化処理又はパイロット復調処理、wは重み演算処理を示す。
図4からFFT(IFFT)回路が1つの場合、FFT/IFFT処理のオーバーラップを避けるため処理が逐次的になり、これによりデータの入力に余分なbufferが必要となり、スループットが低下する。
【0031】
図5には、データの入力に余分なbufferが生じない、入力レートが最大となる場合のFDE処理のタイムチャートを示す。演算処理の並列化によりデータは余計なbufferを必要とせずに入力される。また、データ等化回路20の演算処理後のアウトプットはデータの入力レートに等しくなるため、FDE回路が搭載されるシステムから要求される最大のスループットが達成可能である。
【0032】
この時、ある時間軸上で最大で3つのFFT/IFFT処理がオーバーラップしていることが分かる。すなわちデータ等化回路20の2箇所と、チャネル推定回路10の1箇所の計3箇所の部分である。これにより、入力レートを最大に維持するためには最大3個のFFT及びIFFT回路又はFFT/IFFT共用回路を実装する必要があるといえる。
そして
図1〜
図3で説明したFFT/IFFT共用回路を3つ設けた回路を
図5のタイムチャートに従ったタイミングで制御部30で制御することで、データの入力に余分なbufferがない、スループットを考慮した最適化されたFDE回路が得られる。
【0033】
なお
図5において、それぞれ以下の条件を満たす必要がある。
【0035】
すなわち、整数N
dは実数(t
p−t
r)/t以下の最大の整数である(床関数)。
但し、
t
FFT:FFT/IFFTの処理時間
t
r:データの入力間隔、
N
d:1パケット当たりの最小データブロック数
t
p:チャネル推定の処理時間
1パケット:1つのパイロット信号と所定数のデータ信号からなる
t
FFT≦t
r N
d=(t
p−t
r)/t
【0036】
また、
図5のタイミングチャートを満たす前提条件として以下のものがある。
・FFT回路は容易にIFFT回路としても動作可能なように実装されており、FFTとIFFT処理は互いに時間軸で重複できないものとする。
・入力データは受信機で受信した信号の時間関係を崩さないシリアル入力でFDE回路に入力されるものとする。
・FFTとIFFT回路以外の演算器のオーバーヘッドはFFT/IFFT共用回路の演算時間よりも十分に小さものとする。
・FFTとIFFT回路のFFT/IFFTの処理時間である処理遅延t
FFTは、入力データとそれに付随するガードインターバル(GI)の入力時間t
rに収まるものとする。
【0037】
また、データ等化回路の最適化条件として以下のものがある。
・連続して入力されるデータに対して
図5のようなタイミングチャートを実現するためには上述のように
t
FFT≦t
r (1)
ここでt
FFTはFFT回路、IFFT回路、FFT/IFFT共用回路の処理時間、t
rはデータの入力間隔
を満足する必要がある。
【0038】
ここでFFT回路の処理条件を示す。FFT回路が動作をするために必要なデータ入力間隔はt
rに等しい。データが入力した後、FFT回路から出力されるまでの遅延はFFT回路のポイント数Nに対してlog
2Nとなる。FDE回路のパケット構成は、次のデータブロックの入力までGI分の余裕があり、GIサイズN
GIとFFTのポイント数に関しては
log
2N≦N
GI (2)
を満足する必要がある。一般的にN
GIはN/8またはN/16程度であり、Nが一般的な無線通信システムで用いられる数百以上(例えば256)の値であれば実現可能な範囲である。
なお、ここでポイント数N(N点と同じ)は一度に処理するデータの数を示し、2のべき乗を示す。例えばポイント数Nは2
N個のデータが処理可能となる。
【0039】
また、チャネル推定回路の最適化条件として以下のものがある。
チャネル推定回路はパケット入力時のみ動作する。FFT/IFFT共用回路を1基で動作可能にするためにはパイロット信号をある時間で2つ同時に処理しないようにする。処理の重複を避けるために、
t
p≦N
d×t
r (3)
ここでt
pはチャネル推定回路の処理時間、N
dは1パケット内の最少データブロック数、t
rはデータ(パケット)入力間隔
を満足する必要がある。t
pはFFT及びIFFT回路の処理時間t
FFTに依存し、N
dは最少でも3前後(FFT,IFFT,FFT)の値となる。
従来のパイロット信号:データブロック数比は1:7又は1:15前後の構成であり、十分式(3)を満たすことが可能である。
【0040】
なお、この発明によるFDE回路100において、チャネル推定回路のFFT/IFFT共用回路をN点(Nは正の整数)の回路、データ等化回路の2つのFFT/IFFT共用回路をM点(Mは正の整数でN≦M)の回路とすると、サブキャリア数N点の信号処理が可能なFDE回路となる。
【0041】
また、
図1のFDE回路100では3つのFFT/IFFT共用回路を使用しているが、データ等化回路20のFFT/IFFT共用回路21a,21bは一方をFFT回路、他方をIFFT回路としてもよい。サブキャリア数N点の信号処理が可能なFDE回路とする場合、M点のFFT回路、M点のIFFT回路となる。
【0042】
また、この発明は、シングルキャリア(SC)のみならず、マルチキャリア(MC)伝送の周波数ひずみ対策としての周波数領域等化(FDE)にも対応可能である。MC伝送の場合、データ等化処理後のIFFT信号処理がないため、
図1のデータ等化回路20においては、データ等化処理がデータ等化部23で行われた後、帰還ラインFL3を経由せず、そのままマルチキャリア用の出力端子24から出力される。この切換制御は、データ等化部23に帰還ラインFL3と出力端子24に接続される2つの出力端子(図示省略)を設けて制御部30の制御で出力の切り換えを行ってよいし、又はデータ等化部23の出力側の帰還ラインFL3と出力端子24の分岐点にセレクタ(図示省略)を設けて制御部30で切換制御してもよい。
【0043】
また、この発明は、複数の送信機から送信されたパイロット信号を同時に受信して、チャネル推定を行うことにも対応可能である。
図1のチャネル推定回路10において、例えば2つの入力端子18,18aからパイロット信号p
r(t)を受ける。そして各入力端子18,18aに設けられたバッファ19a,19bとセレクタ12a,12bと、制御部30によるこれらの制御により複数信号の同時チャネル推定が可能となる。このような機能を備えたチャネル推定回路10は、複数信号の同時チャネル推定を行うことが可能なため、例えばセルラシステムにおけるセル間ハンドオーバ時に最適な接続基地局を選択する際や、異種無線通信方式を組み合わせたヘテロジニアス無線ネットワークにおける方式間ローミング時に最適な接続方式を選択する際に、それぞれのチャネルの伝播路推定方式に適当可能である。
そしてこの発明は、上記の機能を組み合わせて、シングルキャリアとマルチキャリアの複数信号を同時にチャネル推定することが可能である。
【0044】
また、この発明のFDE回路はFPGA(Field Programmable Gate Array)やASICなどのディジタル信号処理装置に実装して構成され得る。