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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6113831
(24)【登録日】2017年3月24日
(45)【発行日】2017年4月12日
(54)【発明の名称】電圧モードドライバ
(51)【国際特許分類】
G11B 5/09 20060101AFI20170403BHJP
H03K 19/0175 20060101ALI20170403BHJP
【ＦＩ】
G11B5/09 311B
H03K19/00 101Q
【請求項の数】20
【全頁数】14
(21)【出願番号】特願2015-509184(P2015-509184)
(86)(22)【出願日】2013年4月26日
(65)【公表番号】特表2015-520906(P2015-520906A)
(43)【公表日】2015年7月23日
(86)【国際出願番号】US2013038439
(87)【国際公開番号】WO2013163559
(87)【国際公開日】20131031
【審査請求日】2016年4月19日
(31)【優先権主張番号】13/457,175
(32)【優先日】2012年4月26日
(33)【優先権主張国】US
(73)【特許権者】
【識別番号】390020248
【氏名又は名称】日本テキサス・インスツルメンツ株式会社
(73)【特許権者】
【識別番号】507107291
【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド
(74)【上記1名の代理人】
【識別番号】100098497
【弁理士】
【氏名又は名称】片寄 恭三
(72)【発明者】
【氏名】ラジャルシ ムコパディヤイ
(72)【発明者】
【氏名】マシュー ディー ロウリー
【審査官】
斎藤 眞
(56)【参考文献】
【文献】
特開２００６−１６４３１２（ＪＰ，Ａ）
【文献】
特開平０５−２１０８１１（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｇ１１Ｂ ５／００−５／０２４
Ｇ１１Ｂ ５／０９
Ｈ０３Ｋ １９／００−１９／０９６
(57)【特許請求の範囲】
【請求項1】
装置であって、
入力バッファ、
前記入力バッファに結合されるデジタル論理であって、少なくとも１つのデュレーションジェネレータと少なくとも１つのレベルシフタとを有する、前記デジタル論理、
誘導負荷を駆動するように構成される整合回路、
第１のハーフＨブリッジであって、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、第１の電圧を受け取るように構成される第１のＣＭＯＳスイッチと、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、第２の電圧を受け取るように構成される第２のＣＭＯＳスイッチと、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、第３の電圧を受け取るように構成される第３のＣＭＯＳスイッチと、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、第４の電圧を受け取るように構成される第４のＣＭＯＳスイッチと、
を有する、前記第１のハーフＨブリッジ、及び
第２のハーフＨブリッジであって、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、前記第１の電圧を受け取るように構成される第５のＣＭＯＳスイッチと、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、前記第２の電圧を受け取るように構成される第６のＣＭＯＳスイッチと、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、前記第３の電圧を受け取るように構成される第７のＣＭＯＳスイッチと、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、前記第４の電圧を受け取るように構成される第８のＣＭＯＳスイッチと、
を有する、前記第２のハーフＨブリッジ、
を含む、装置。
入力バッファ、
前記入力バッファに結合されるデジタル論理であって、少なくとも１つのデュレーションジェネレータと少なくとも１つのレベルシフタとを有する、前記デジタル論理、
誘導負荷を駆動するように構成される整合回路、
第１のハーフＨブリッジであって、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、第１の電圧を受け取るように構成される第１のＣＭＯＳスイッチと、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、第２の電圧を受け取るように構成される第２のＣＭＯＳスイッチと、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、第３の電圧を受け取るように構成される第３のＣＭＯＳスイッチと、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、第４の電圧を受け取るように構成される第４のＣＭＯＳスイッチと、
を有する、前記第１のハーフＨブリッジ、及び
第２のハーフＨブリッジであって、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、前記第１の電圧を受け取るように構成される第５のＣＭＯＳスイッチと、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、前記第２の電圧を受け取るように構成される第６のＣＭＯＳスイッチと、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、前記第３の電圧を受け取るように構成される第７のＣＭＯＳスイッチと、
前記デジタル論理によって制御されるように結合され、前記整合回路に結合され、前記第４の電圧を受け取るように構成される第８のＣＭＯＳスイッチと、
を有する、前記第２のハーフＨブリッジ、
を含む、装置。
【請求項2】
請求項１に記載の装置であって、前記デジタル論理がさらに、
前記デュレーションジェネレータに結合され、前記第１、第２、第３、及び第４のＣＭＯＳスイッチを制御するように結合される第１のレベルシフタ、及び
前記デュレーションジェネレータに結合され、前記第５、第６、第７、及び第８のＣＭＯＳスイッチを制御するように結合される第２のレベルシフタ、
を含む、装置。
前記デュレーションジェネレータに結合され、前記第１、第２、第３、及び第４のＣＭＯＳスイッチを制御するように結合される第１のレベルシフタ、及び
前記デュレーションジェネレータに結合され、前記第５、第６、第７、及び第８のＣＭＯＳスイッチを制御するように結合される第２のレベルシフタ、
を含む、装置。
【請求項3】
請求項２に記載の装置であって、前記第１の電圧が前記第２の電圧より大きく、前記第２の電圧が共通モード電圧より大きく、前記共通モード電圧が前記第３の電圧より大きく、前記第３の電圧が前記第４の電圧より大きい、装置。
【請求項4】
請求項３に記載の装置であって、前記整合回路がさらに、
前記共通モード電圧を受け取るように構成され、前記第１及び第４のＣＭＯＳスイッチに結合される第１のレジスタ、
前記共通モード電圧を受け取るように構成され、前記第２及び第３のＣＭＯＳスイッチに結合される第２のレジスタ、
前記第１及び第４のＣＭＯＳスイッチに結合される第３のレジスタ、
前記第２及び第３のＣＭＯＳスイッチに結合される第４のレジスタ、及び
前記第３及び第４のレジスタに結合される第５のレジスタ、
を含む、装置。
前記共通モード電圧を受け取るように構成され、前記第１及び第４のＣＭＯＳスイッチに結合される第１のレジスタ、
前記共通モード電圧を受け取るように構成され、前記第２及び第３のＣＭＯＳスイッチに結合される第２のレジスタ、
前記第１及び第４のＣＭＯＳスイッチに結合される第３のレジスタ、
前記第２及び第３のＣＭＯＳスイッチに結合される第４のレジスタ、及び
前記第３及び第４のレジスタに結合される第５のレジスタ、
を含む、装置。
【請求項5】
請求項４に記載の装置であって、前記第１及び第２のレジスタの抵抗が実質的に同じであり、前記第１及び第２のレジスタの抵抗が前記第３、第４、及び第５のレジスタの抵抗より大きい、装置。
【請求項6】
請求項５に記載の装置であって、前記第１、第２、第３、第４、第５、第６、第７、及び第８のＣＭＯＳスイッチの各々がさらに、
カスケード配置でともに結合される複数のバイアスされたＭＯＳトランジスタと、
前記複数のバイアスされたＭＯＳトランジスタの少なくとも１つに結合され、且つ、そのゲートでそのレベルシフタに結合され、且つ、そのドレインで前記整合回路に結合される、スイッチングＭＯＳトランジスタと、
を含む、装置。
カスケード配置でともに結合される複数のバイアスされたＭＯＳトランジスタと、
前記複数のバイアスされたＭＯＳトランジスタの少なくとも１つに結合され、且つ、そのゲートでそのレベルシフタに結合され、且つ、そのドレインで前記整合回路に結合される、スイッチングＭＯＳトランジスタと、
を含む、装置。
【請求項7】
請求項６に記載の装置であって、前記整合回路がさらに、前記第５のレジスタに結合されるインダクタを含む、装置。
【請求項8】
請求項７に記載の装置であって、前記デュレーションジェネレータがさらに、
前記入力バッファに結合されるインバータ、
前記インバータに結合されるスルー回路、
前記インバータ及び前記スルー回路に結合される第１の段、及び
第２の段、
を含み、
前記第２の段が、
前記第１の段に結合される第１の論理回路と、
前記第１の段に結合される第２の論理回路と、
を含む、
装置。
前記入力バッファに結合されるインバータ、
前記インバータに結合されるスルー回路、
前記インバータ及び前記スルー回路に結合される第１の段、及び
第２の段、
を含み、
前記第２の段が、
前記第１の段に結合される第１の論理回路と、
前記第１の段に結合される第２の論理回路と、
を含む、
装置。
【請求項9】
請求項８に記載の装置であって、前記第１の論理回路がＮＡＮＤゲートであり、前記第２の論理回路がＮＯＲゲートである、装置。
【請求項10】
方法であって、
書き込みイベントを示す入力信号を受け取るステップ、
前記書き込みイベントに対応するブーストパルス及び書き込みパルスを生成するステップ、及び
前記ブーストパルス及び前記書き込みパルスを用いてハーフＨブリッジにより書き込み信号の一部を生成するステップ、
を含み、
前記書き込み信号の一部を生成するステップが、
前記書き込み信号の前記一部を第１の直流（ＤＣ）電圧から第１のピーク電圧に遷移させるため、第１のＣＭＯＳスイッチをイナクティブにし、第２のＣＭＯＳスイッチをアクティブにすること、
第１のインタバルの後、前記書き込み信号の前記一部を前記第１のピーク電圧から第２のＤＣ電圧に遷移させるため、前記第２のＣＭＯＳスイッチをイナクティブにし、第３のＣＭＯＳスイッチをアクティブにすること、
第２のインタバルの後、前記書き込み信号の前記一部を前記第２のＤＣ電圧から第２のピーク電圧に遷移させるため、前記第３のＣＭＯＳスイッチをイナクティブにし、第４のＣＭＯＳスイッチをアクティブにすること、
第３のインタバルの後、前記書き込み信号の前記一部を前記第２のピーク電圧から前記第１のＤＣ電圧に遷移させるため、前記第４のＣＭＯＳスイッチをイナクティブにし、前記第１のＣＭＯＳスイッチをアクティブにすること、
によって成される、
方法。
書き込みイベントを示す入力信号を受け取るステップ、
前記書き込みイベントに対応するブーストパルス及び書き込みパルスを生成するステップ、及び
前記ブーストパルス及び前記書き込みパルスを用いてハーフＨブリッジにより書き込み信号の一部を生成するステップ、
を含み、
前記書き込み信号の一部を生成するステップが、
前記書き込み信号の前記一部を第１の直流（ＤＣ）電圧から第１のピーク電圧に遷移させるため、第１のＣＭＯＳスイッチをイナクティブにし、第２のＣＭＯＳスイッチをアクティブにすること、
第１のインタバルの後、前記書き込み信号の前記一部を前記第１のピーク電圧から第２のＤＣ電圧に遷移させるため、前記第２のＣＭＯＳスイッチをイナクティブにし、第３のＣＭＯＳスイッチをアクティブにすること、
第２のインタバルの後、前記書き込み信号の前記一部を前記第２のＤＣ電圧から第２のピーク電圧に遷移させるため、前記第３のＣＭＯＳスイッチをイナクティブにし、第４のＣＭＯＳスイッチをアクティブにすること、
第３のインタバルの後、前記書き込み信号の前記一部を前記第２のピーク電圧から前記第１のＤＣ電圧に遷移させるため、前記第４のＣＭＯＳスイッチをイナクティブにし、前記第１のＣＭＯＳスイッチをアクティブにすること、
によって成される、
方法。
【請求項11】
請求項１０に記載の方法であって、ブーストパルス及び書き込みパルスを生成する前記ステップがさらに、
前記入力信号を反転させるステップ、
スルーされた信号を生成するため、前記反転された入力信号をスルー回路に印加するステップ、
前記ブーストパルスを生成するため、前記スルーされた信号を遅延された入力信号と論理結合するステップ、及び
前記書き込みパルスを生成するため、前記スルーされた信号を前記入力信号の遅延された反転と論理結合するステップ、
を含む、方法。
前記入力信号を反転させるステップ、
スルーされた信号を生成するため、前記反転された入力信号をスルー回路に印加するステップ、
前記ブーストパルスを生成するため、前記スルーされた信号を遅延された入力信号と論理結合するステップ、及び
前記書き込みパルスを生成するため、前記スルーされた信号を前記入力信号の遅延された反転と論理結合するステップ、
を含む、方法。
【請求項12】
請求項１１に記載の方法であって、前記スルーされた信号を前記遅延された入力信号と論理結合する前記ステップがさらに、前記スルーされた信号を前記遅延された入力信号とＮＡＮＤ演算することを含む、方法。
【請求項13】
請求項１２に記載の方法であって、前記スルーされた信号を前記入力信号の前記遅延された反転と論理結合する前記ステップがさらに、前記スルーされた信号を前記入力信号の前記遅延された反転とＮＯＲ演算することを含む、方法。
【請求項14】
装置であって、
磁気ヘッドと、
プリアンプと、
を含み、
前記プリアンプが、
入力バッファ、
前記入力バッファに結合されるデュレーションジェネレータ、
前記デュレーションジェネレータに結合される第１のレベルシフタ、
前記デュレーションジェネレータに結合される第２のレベルシフタ、
前記磁気ヘッドに結合される整合回路、
第１のハーフＨブリッジであって、
前記第１のレベルシフタによって制御されるように結合され、前記整合回路に結合され、第１の電圧を受け取るように構成される第１のＣＭＯＳスイッチと、
前記第１のレベルシフタによって制御されるように結合され、前記整合回路に結合され、第２の電圧を受け取るように構成される第２のＣＭＯＳスイッチと、
前記第１のレベルシフタによって制御されるように結合され、前記整合回路に結合され、第３の電圧を受け取るように構成される第３のＣＭＯＳスイッチと、
前記第１のレベルシフタによって制御されるように結合され、前記整合回路に結合され、第４の電圧を受け取るように構成される第４のＣＭＯＳスイッチと、
を有し、前記第１の電圧が前記第２の電圧より大きく、前記第２の電圧が共通モード電圧より大きく、前記共通モード電圧が前記第３の電圧より大きく、前記第３の電圧が前記第４の電圧より大きい、前記第１のハーフＨブリッジ、及び
第２のハーフＨブリッジであって、
前記第２のレベルシフタによって制御されるように結合され、前記整合回路に結合され、前記第１の電圧を受け取るように構成される第５のＣＭＯＳスイッチと、
前記第２のレベルシフタによって制御されるように結合され、前記整合回路に結合され、前記第２の電圧を受け取るように構成される第６のＣＭＯＳスイッチと、
前記第２のレベルシフタによって制御されるように結合され、前記整合回路に結合され、前記第３の電圧を受け取るように構成される第７のＣＭＯＳスイッチと、
前記第２のレベルシフタによって制御されるように結合され、前記整合回路に結合され、前記第４の電圧を受け取るように構成される第８のＣＭＯＳスイッチと、
を有する、前記第２のハーフＨブリッジ、
を含む、装置。
磁気ヘッドと、
プリアンプと、
を含み、
前記プリアンプが、
入力バッファ、
前記入力バッファに結合されるデュレーションジェネレータ、
前記デュレーションジェネレータに結合される第１のレベルシフタ、
前記デュレーションジェネレータに結合される第２のレベルシフタ、
前記磁気ヘッドに結合される整合回路、
第１のハーフＨブリッジであって、
前記第１のレベルシフタによって制御されるように結合され、前記整合回路に結合され、第１の電圧を受け取るように構成される第１のＣＭＯＳスイッチと、
前記第１のレベルシフタによって制御されるように結合され、前記整合回路に結合され、第２の電圧を受け取るように構成される第２のＣＭＯＳスイッチと、
前記第１のレベルシフタによって制御されるように結合され、前記整合回路に結合され、第３の電圧を受け取るように構成される第３のＣＭＯＳスイッチと、
前記第１のレベルシフタによって制御されるように結合され、前記整合回路に結合され、第４の電圧を受け取るように構成される第４のＣＭＯＳスイッチと、
を有し、前記第１の電圧が前記第２の電圧より大きく、前記第２の電圧が共通モード電圧より大きく、前記共通モード電圧が前記第３の電圧より大きく、前記第３の電圧が前記第４の電圧より大きい、前記第１のハーフＨブリッジ、及び
第２のハーフＨブリッジであって、
前記第２のレベルシフタによって制御されるように結合され、前記整合回路に結合され、前記第１の電圧を受け取るように構成される第５のＣＭＯＳスイッチと、
前記第２のレベルシフタによって制御されるように結合され、前記整合回路に結合され、前記第２の電圧を受け取るように構成される第６のＣＭＯＳスイッチと、
前記第２のレベルシフタによって制御されるように結合され、前記整合回路に結合され、前記第３の電圧を受け取るように構成される第７のＣＭＯＳスイッチと、
前記第２のレベルシフタによって制御されるように結合され、前記整合回路に結合され、前記第４の電圧を受け取るように構成される第８のＣＭＯＳスイッチと、
を有する、前記第２のハーフＨブリッジ、
を含む、装置。
【請求項15】
請求項１４に記載の装置であって、前記整合回路がさらに、
前記共通モード電圧を受け取るように構成され、前記第１及び第４のＣＭＯＳスイッチに結合される第１のレジスタ、
前記共通モード電圧を受け取るように構成され、前記第２及び第３のＣＭＯＳスイッチに結合される第２のレジスタ、
前記第１及び第４のＣＭＯＳスイッチに結合される第３のレジスタ、
前記第２及び第３のＣＭＯＳスイッチに結合される第４のレジスタ、
前記第３及び第４のレジスタに結合される第５のレジスタ、
前記共通モード電圧を受け取るように構成され、前記第５及び第８のＣＭＯＳスイッチに結合される第６のレジスタ、
前記共通モード電圧を受け取るように構成され、前記第６及び第７のＣＭＯＳスイッチに結合される第７のレジスタ、
前記第５及び第８のＣＭＯＳスイッチに結合される第８のレジスタ、
前記第６及び第７のＣＭＯＳスイッチに結合される第９のレジスタ、及び
前記第８及び第９のレジスタに結合される第１０のレジスタ、
を含む、装置。
前記共通モード電圧を受け取るように構成され、前記第１及び第４のＣＭＯＳスイッチに結合される第１のレジスタ、
前記共通モード電圧を受け取るように構成され、前記第２及び第３のＣＭＯＳスイッチに結合される第２のレジスタ、
前記第１及び第４のＣＭＯＳスイッチに結合される第３のレジスタ、
前記第２及び第３のＣＭＯＳスイッチに結合される第４のレジスタ、
前記第３及び第４のレジスタに結合される第５のレジスタ、
前記共通モード電圧を受け取るように構成され、前記第５及び第８のＣＭＯＳスイッチに結合される第６のレジスタ、
前記共通モード電圧を受け取るように構成され、前記第６及び第７のＣＭＯＳスイッチに結合される第７のレジスタ、
前記第５及び第８のＣＭＯＳスイッチに結合される第８のレジスタ、
前記第６及び第７のＣＭＯＳスイッチに結合される第９のレジスタ、及び
前記第８及び第９のレジスタに結合される第１０のレジスタ、
を含む、装置。
【請求項16】
請求項１５に記載の装置であって、前記第１、第２、第６、及び第７のレジスタの抵抗が実質的に同じである、装置。
【請求項17】
請求項１６に記載の装置であって、前記第１、第２、第３、第４、第５、第６、第７、及び第８のＣＭＯＳスイッチの各々がさらに、
カスケード配置でともに結合される複数のバイアスされたＭＯＳトランジスタと、
前記複数のバイアスされたＭＯＳトランジスタの少なくとも１つに結合され、且つ、そのゲートでそのレベルシフタに結合され、且つ、そのドレインで前記整合回路に結合される、スイッチングＭＯＳトランジスタと、
を含む、装置。
カスケード配置でともに結合される複数のバイアスされたＭＯＳトランジスタと、
前記複数のバイアスされたＭＯＳトランジスタの少なくとも１つに結合され、且つ、そのゲートでそのレベルシフタに結合され、且つ、そのドレインで前記整合回路に結合される、スイッチングＭＯＳトランジスタと、
を含む、装置。
【請求項18】
請求項１７に記載の装置であって、前記整合回路がさらに、
前記第５のレジスタに結合される第１のインダクタと、
前記第１０のレジスタに結合される第２のインダクタと、
を含む、装置。
前記第５のレジスタに結合される第１のインダクタと、
前記第１０のレジスタに結合される第２のインダクタと、
を含む、装置。
【請求項19】
請求項１８に記載の装置であって、前記デュレーションジェネレータがさらに、
前記入力バッファに結合されるインバータ、
前記インバータに結合されるスルー回路、
前記インバータ及び前記スルー回路に結合される第１の段、及び
第２の段、
を含み、
前記第２の段が、
前記第１の段に結合される第１の論理回路と、
前記第１の段に結合される第２の論理回路と、
を含む、
装置。
前記入力バッファに結合されるインバータ、
前記インバータに結合されるスルー回路、
前記インバータ及び前記スルー回路に結合される第１の段、及び
第２の段、
を含み、
前記第２の段が、
前記第１の段に結合される第１の論理回路と、
前記第１の段に結合される第２の論理回路と、
を含む、
装置。
【請求項20】
請求項１９に記載の装置であって、前記第１の論理回路がＮＡＮＤゲートであり、前記第２の論理回路がＮＯＲゲートである、装置。
【発明の詳細な説明】
【技術分野】
【0001】
本開示は、概して電圧モードドライバに関し、より詳細には電圧モードドライバを有するプリアンプに関する。
【背景技術】
【0002】
ハードディスクドライブ（ＨＤＤ）内では、プリアンプは概して、磁気ヘッドとの読み出し及び書き込み動作を行うために使用される。典型的に、書き込み動作の場合、プリアンプは、ＤＣ電流を用いてディスク内の磁気要素を分極させ、成分をオーバーシュートさせてヘッド内の損失を補償する電流波形を生成する。図１に移ると、従来のプリアンプ１００の例が見られる。プリアンプ１００は、磁気ヘッド（これは典型的には誘導負荷である）に書き込み信号を提供するためのハードディスクドライブ（ＨＤＤ）アプリケーションに一般に用いられる。このプリアンプ１００は、概して、入力バッファ１０２−１及び１０２−２、並びにデジタル論理１０４（これは、デュレーションジェネレータ１０６−１及び１０６−２、論理回路１０８−１及び１０８−２、並びにＨブリッジを含む）で構成される。このプリアンプ１００は磁気ヘッドを効果的に駆動するが、いくつかの問題がある。すなわち、この種類のプリアンプ１００は、通常、シリコン−ゲルマニウム（ＳｉＧｅ）プロセスで製作されるのでコスト高になり得る。このプリアンプ１００は、大電力を消費し得、大供給電圧（すなわち、８Ｖ又は１０Ｖ）を必要とし得る。したがって、改善されたプリアンプが必要とされている。
【0003】
従来のシステムのいくつかの他の例には、米国特許第６，２８５，２２１号、米国特許第７，４０８，３１３号、米国特許第７，６５６，１１１号、米国特許第７，８８０，９８９号がある。【特許文献1】米国特許第６，２８５，２２１号
【特許文献2】米国特許第７，４０８，３１３号
【特許文献3】米国特許第７，６５６，１１１号
【特許文献4】米国特許第７，８８０，９８９号
【発明の概要】
【0004】
本明細書において説明する実施形態において或る装置が提供される。この装置は、入力バッファ、入力バッファに結合されるデジタル論理、誘導負荷を駆動するように構成される整合回路、第１のハーフＨブリッジ、及び第２のハーフＨブリッジを含む。デジタル論理は、少なくとも１つのデュレーションジェネレータ及び少なくとも１つのレベルシフタを有する。第１のハーフＨブリッジは、デジタル論理によって制御されるように結合され、整合回路に結合され、第１の電圧を受け取るように構成される第１のＣＭＯＳスイッチと、デジタル論理によって制御されるように結合され、整合回路に結合され、第２の電圧を受け取るように構成される第２のＣＭＯＳスイッチと、デジタル論理によって制御されるように結合され、整合回路に結合され、第３の電圧を受け取るように構成される第３のＣＭＯＳスイッチと、デジタル論理によって制御されるように結合され、整合回路に結合され、第４の電圧を受け取るように構成される第４のＣＭＯＳスイッチとを有する。第２のハーフＨブリッジは、デジタル論理によって制御されるように結合され、整合回路に結合され、第１の電圧を受け取るように構成される第５のＣＭＯＳスイッチと、デジタル論理によって制御されるように結合され、整合回路に結合され、第２の電圧を受け取るように構成される第６のＣＭＯＳスイッチと、デジタル論理によって制御されるように結合され、整合回路に結合され、第３の電圧を受け取るように構成される第７のＣＭＯＳスイッチと、デジタル論理によって制御されるように結合され、整合回路に結合され、第４の電圧を受け取るように構成される第８のＣＭＯＳスイッチとを有する。
【0005】
いくつかの実装において、デジタル論理はさらに、デュレーションジェネレータに結合され、第１、第２、第３、及び第４のＣＭＯＳスイッチを制御するように結合される第１のレベルシフタと、デュレーションジェネレータに結合され、第５、第６、第７、及び第８のＣＭＯＳスイッチを制御するように結合される第２のレベルシフタとを含む。
【0006】
いくつかの実装において、第１の電圧が第２の電圧より大きく、第２の電圧が共通モード電圧より大きく、共通モード電圧が第３の電圧より大きく、第３の電圧が第４の電圧より大きい。
【0007】
いくつかの実装において、整合回路はさらに、共通モード電圧を受け取るように構成され、且つ、第１及び第４のＣＭＯＳスイッチに結合される第１のレジスタと、共通モード電圧を受け取るように構成され、且つ、第２及び第３のＣＭＯＳスイッチに結合される第２のレジスタと、第１及び第４のＣＭＯＳスイッチに結合される第３のレジスタと、第２及び第３のＣＭＯＳスイッチに結合される第４のレジスタと、第３及び第４のレジスタに結合される第５のレジスタとを含む。
【0008】
いくつかの実装において、第１及び第２のレジスタの抵抗は実質的に同じであり、第１及び第２のレジスタの抵抗は第３、第４、及び第５のレジスタの抵抗より大きい。
【0009】
いくつかの実装において、第１、第２、第３、第４、第５、第６、第７、及び第８のＣＭＯＳスイッチの各々がさらに、カスケード配置でともに結合される複数のバイアスされたＭＯＳトランジスタと、バイアスされたＭＯＳトランジスタの少なくとも１つに結合され、且つ、そのゲートでそのレベルシフタに結合され、且つ、そのドレインで整合回路に結合されるスイッチングＭＯＳトランジスタとを含む。
【0010】
いくつかの実装において、整合ネットワークはさらに、第５のレジスタに結合されるインダクタを含む。
【0011】
いくつかの実装において、デュレーションジェネレータはさらに、入力バッファに結合されるインバータと、インバータに結合されるスルー（slewing）回路と、インバータ及びスルー回路に結合される第１の段と、第２の段であって、第１の段に結合される第１の論理回路及び第１の段に結合される第２の論理回路を含む第２の段とを含む。
【0012】
いくつかの実装において、第１の論理回路はＮＡＮＤゲートであり、第２の論理回路はＮＯＲゲートである。
【0013】
別の実施形態において或る方法が提供される。この方法は、書き込みイベントを示す入力信号を受け取るステップ、書き込みイベントに対応するブーストパルス及び書き込みパルスを生成するステップ、及びブーストパルス及び書き込みパルスを用いてハーフＨブリッジにより書き込み信号の一部を生成するステップを含む。書き込み信号の一部を生成するステップは、第１のＣＭＯＳスイッチをイナクティブにし、第２のＣＭＯＳスイッチをアクティブにして、書き込み信号のこの部分を第１の直流（ＤＣ）電圧から第１のピーク電圧に遷移させること、第１のインタバルの後、第２のＣＭＯＳスイッチをイナクティブにし、第３のＣＭＯＳスイッチをアクティブにして、書き込み信号のこの部分を第１のピーク電圧から第２のＤＣ電圧に遷移させること、第２のインタバルの後、第３のＣＭＯＳスイッチをイナクティブにし、第４のＣＭＯＳスイッチをアクティブにして、書き込み信号のこの部分を第２のＤＣ電圧から第２のピーク電圧に遷移させること、及び、第３のインタバルの後、第４のＣＭＯＳスイッチをイナクティブにし、第１のＣＭＯＳスイッチをアクティブにして、書き込み信号のこの部分を第２のピーク電圧から第１のＤＣ電圧に遷移させることによって成される。
【0014】
いくつかの実装において、ブーストパルス及び書き込みパルスを生成するステップはさらに、入力信号を反転させるステップ、スルーされた信号を生成するため、反転された入力信号をスルー回路に印加するステップ、ブーストパルスを生成するため、スルーされた信号を遅延された入力信号と論理結合するステップ、及び、書き込みパルスを生成するため、スルーされた信号を入力信号の遅延された反転と論理結合するステップを含む。
【0015】
いくつかの実装において、スルーされた信号を遅延された入力信号と論理結合するステップはさらに、スルーされた信号を遅延された入力信号とＮＡＮＤ演算することを含む。
【0016】
いくつかの実装において、スルーされた信号を入力信号の遅延された反転と論理結合するステップはさらに、スルーされた信号を入力信号の遅延された反転とＮＯＲ演算することを含む。
【0017】
いくつかの実装において或る装置が提供される。この装置は、磁気ヘッド及びプリアンプを含む。プリアンプは、入力バッファ、入力バッファに結合されるデュレーションジェネレータ、デュレーションジェネレータに結合される第１のレベルシフタ、デュレーションジェネレータに結合される第２のレベルシフタ、磁気ヘッドに結合される整合回路、及び第１のハーフＨブリッジ、及び第２のハーフＨブリッジを含む。第１のハーフＨブリッジは、第１のレベルシフタによって制御されるように結合され、整合回路に結合され、第１の電圧を受け取るように構成される第１のＣＭＯＳスイッチと、第１のレベルシフタによって制御されるように結合され、整合回路に結合され、第２の電圧を受け取るように構成される第２のＣＭＯＳスイッチと、第１のレベルシフタによって制御されるように結合され、整合回路に結合され、第３の電圧を受け取るように構成される第３のＣＭＯＳスイッチと、第１のレベルシフタによって制御されるように結合され、整合回路に結合され、第４の電圧を受け取るように構成される第４のＣＭＯＳスイッチとを有する。第１の電圧は第２の電圧より大きく、第２の電圧は共通モード電圧より大きく、共通モード電圧は第３の電圧より大きく、第３の電圧は第４の電圧より大きい。第２のハーフＨブリッジは、第２のレベルシフタによって制御されるように結合され、整合回路に結合され、第１の電圧を受け取るように構成される第５のＣＭＯＳスイッチと、第２のレベルシフタによって制御されるように結合され、整合回路に結合され、第２の電圧を受け取るように構成される第６のＣＭＯＳスイッチと、第２のレベルシフタによって制御されるように結合され、整合回路に結合され、第３の電圧を受け取るように構成される第７のＣＭＯＳスイッチと、第２のレベルシフタによって制御されるように結合され、整合回路に結合され、第４の電圧を受け取るように構成される第８のＣＭＯＳスイッチとを有する。
【0018】
いくつかの実装において、整合回路はさらに、共通モード電圧を受け取るように構成され、第１及び第４のＣＭＯＳスイッチに結合される第１のレジスタと、共通モード電圧を受け取るように構成され、第２及び第３のＣＭＯＳスイッチに結合される第２のレジスタと、第１及び第４のＣＭＯＳスイッチに結合される第３のレジスタと、第２及び第３のＣＭＯＳスイッチに結合される第４のレジスタと、第３及び第４のレジスタに結合される第５のレジスタと、共通モード電圧を受け取るように構成され、第５及び第８のＣＭＯＳスイッチに結合される第６のレジスタと、共通モード電圧を受け取るように構成され、第６及び第７のＣＭＯＳスイッチに結合される第７のレジスタと、第５及び第８のＣＭＯＳスイッチに結合される第８のレジスタと、第６及び第７のＣＭＯＳスイッチに結合される第９のレジスタと、第８及び第９のレジスタに結合される第１０のレジスタとを含む。
【0019】
いくつかの実装において、第１、第２、第６、及び第７のレジスタの抵抗は実質的に同じである。
【0020】
いくつかの実装において、第１、第２、第３、第４、第５、第６、第７、及び第８のＣＭＯＳスイッチの各々がさらに、カスケード配置でともに結合される複数のバイアスされたＭＯＳトランジスタと、バイアスされたＭＯＳトランジスタの少なくとも１つに結合され、且つ、そのゲートでそのレベルシフタに結合され、且つ、そのドレインで整合回路に結合されるスイッチングＭＯＳトランジスタとを含む。
【0021】
いくつかの実装において、整合ネットワークはさらに、第５のレジスタに結合される第１のインダクタ、及び第１０のレジスタに結合される第２のインダクタを含む。
【0022】
いくつかの実装において、デュレーションジェネレータはさらに、入力バッファに結合されるインバータと、インバータに結合されるスルー回路と、インバータ及びスルー回路に結合される第１の段と、第２の段であって、第１の段に結合される第１の論理回路及び第１の段に結合される第２の論理回路を含む、第２の段とを含む。
【0023】
いくつかの実装において、第１の論理回路はＮＡＮＤゲートであり、第２の論理回路はＮＯＲゲートである。
【図面の簡単な説明】
【0024】
【図1】従来のプリアンプの例の図である。
【0025】
【図2】本発明に従ったプリアンプの例の図である。
【0026】
【0027】
【0028】
【0029】
【0030】
【発明を実施するための形態】
【0031】
図２〜図４は、例示のプリアンプ２００を示す。プリアンプ１００と同様に、プリアンプ２００は、（例えば）約５０Ωのインピーダンスを有する相互接続を介して（例えば）約１００ｍＡのピーク電流で駆動される磁気ヘッド２１６に対する書き込みイベントを反映する電流波形を生成し得る。この電流波形は、ＤＣ電流を用いて、ディスク内の磁気要素を分極させ、成分をオーバーシュートさせて損失を補償する。ただし、プリアンプ２００の１つの違いは、それが従来のＣＭＯＳプロセス技術を利用して形成され、レール又は供給電圧が低い（すなわち、約４．５Ｖ及び約０Ｖ）ことである。
【0032】
プリアンプ１００によって生成されるのと同様に電流波形を生成することができるように、プリアンプ２００は電圧モードドライバを用いる。この電圧モードドライバは、概して、ハーフＨブリッジ２１０−１及び２１０−２（これらは、ヘッド２１６に印加される差動書き込み信号の正及び負の部分を生成し得る）、並びに整合回路２１４で構成される。図３に示すように、ハーフＨブリッジ２１０−１及び２１０−２は、電圧源２１２−１〜２１２−４に結合されるスイッチＳ１〜Ｓ８を用いる。電圧源２１２−１〜２１２−４は、レール又は供給電圧（すなわち、約４．５Ｖ及び約０Ｖ）を超える範囲内にあり得る電圧ＶＴＰＥＡＫ、ＶＴＤＣ、ＶＢＰＥＡＫ、及びＶＢＤＣ（それぞれ）を生成する。例えば、電圧ＶＴＰＥＡＫ、ＶＴＤＣ、ＶＢＰＥＡＫ、及びＶＢＤＣは、それぞれ、約５Ｖ、約３．２Ｖ、約−１．２Ｖ、及び約−３Ｖとし得る。従来のレール超／レール未満（above-the-rail/below-the-rail）技術（チャージポンプを用いるものなど）が、これらの電圧ＶＴＰＥＡＫ、ＶＴＤＣ、ＶＢＰＥＡＫ、及びＶＢＤＣを生成するために用いられ得る。レベルシフタ２０８−１及び２０８−２によりスイッチＳ１〜Ｓ８の切り替えを制御することによって、ヘッド２１６用の電流波形が生成するために適切な電圧レベルが選択され得る。
【0033】
スイッチＳ１〜Ｓ８の切り替えを行うために、デジタル論理２０４から小さな電圧スイング（小電流を伴う）によりスイッチＳ１〜Ｓ８の状態を変化させ得ることが望ましい。これを実現するために、各スイッチＳ１〜Ｓ８は、バイアス電圧（すなわち、電圧ＶＢ１〜ＶＢ８）でバイアスされ、かつ、スイッチングトランジスタ（すなわち、トランジスタＱ３、Ｑ６、Ｑ９、Ｑ１２、Ｑ１５、Ｑ１８、Ｑ２１、及びＱ２４）でカスケードされるバイアストランジスタ（すなわち、トランジスタＱ１、Ｑ２、Ｑ４、Ｑ５、Ｑ７、Ｑ８、Ｑ１０、Ｑ１１、Ｑ１３、Ｑ１４、Ｑ１６、Ｑ１７、Ｑ１９、Ｑ２０、Ｑ２２、及びＱ２３）として配置される。図に示すように、これらのトランジスタＱ１〜Ｑ２４はＭＯＳトランジスタ（すなわち、ＰＭＯＳ又はＮＭＯＳトランジスタ）である。例えばスイッチＳ２に着目すると、ＰＭＯＳトランジスタＱ４は、電圧源２１２−１に結合されて、そのソースにおいて電圧ＶＴＰＥＡＫを受け取る。また、このトランジスタＱ４は、電圧ＶＢ２（これは例えば約２．４Ｖとし得る）によってバイアスされ、ＰＭＯＳトランジスタＱ５でカスケードされる。トランジスタＱ５も、電圧ＶＢ３（これは例えば約１．２Ｖとし得る）によってバイアスされ、スイッチングトランジスタＱ６（これは例えば約０Ｖ〜約１．２Ｖの電圧スイングによってアクティブ又はイナクティブにされ得る）でカスケードされる。スイッチに用いられるバイアストランジスタ（すなわち、トランジスタＱ４及びＱ５）の数はこれより少なくても多くてもよく、これらのバイアストランジスタ（すなわち、トランジスタＱ４及びＱ５）は、スイッチングトランジスタ（すなわち、トランジスタＱ６）よりも例えば約２〜３倍大きくし得る。
【0034】
図５は、書き込みイベント（又は書き込み信号の一部）に対応する電流波形の生成の例を示す。この例では、制御信号ＴＰＣ、ＴＤＣ、ＢＤＣ、及びＢＴＣが、ハーフＨブリッジ２１０−１のスイッチＳ１〜Ｓ４に対して示されており、ハーフＨブリッジ用の相補信号は図を見やすくするために省略されている。まず、書き込みイベントに対応する波形が開始される時間Ｔ１で、スイッチＳ２がアクティブにされ、スイッチＳ３がイナクティブにされる。これにより、書き込み信号が電圧ＶＢＤＣから電圧ＶＴＰＥＡＫに遷移して時間Ｔ１とＴ２の間のインタバルにおいてオーバーシュートが得られる。時間Ｔ２で、信号ＴＰＣがスイッチＳ２をイナクティブにし、信号ＴＤＣがスイッチＳ１をアクティブにし、それによって書き込み信号が電圧ＶＴＰＥＡＫからＶＴＤＣに遷移させる。書き込み信号は、時間Ｔ２とＴ３の間のインタバルでは電圧ＶＴＤＣのままである。時間Ｔ３で、信号ＢＰＣによってスイッチＳ４がアクティブにされ、スイッチＳ１がイナクティブにされる。これにより、時間Ｔ３とＴ４の間のインタバルで電圧ＶＢＰＥＡＫのオーバーシュートが得られる。次いで、時間Ｔ４で、それぞれ、信号ＢＰＣ及びＢＤＣが、スイッチＳ４をイナクティブにし、スイッチＳ３をアクティブにして、書き込み信号を電圧ＶＢＤＣに戻す。
【0035】
この構成によれば、出力ノード（すなわち、プリアンプ２００が相互接続又はヘッド２１６に結合されるところ）における任意の静電容量が、プリアンプ２００内に十分に出力インピーダンスを改変する。ＣＭＯＳトランジスタ（すなわちトランジスタＱ３）が用いられているので、整合に関して欠点がある。これは、ＣＭＯＳトランジスタのドレイン静電容量が、通常、バイポーラトランジスタのコレクタ静電容量よりもはるかに大きいからであり、静電放電（ＥＳＤ）構造（これは容量性となりやすい）が、通常、プリアンプ２００の出力ノードに結合されるので、整合がさらに複雑になり得るからである。これらの不整合は反射を引き起こし得、それによって書き込み信号が劣化し得る。そのため、これらの不整合問題に対処するために、整合回路２１４が（図２及び図３に示すように）用いられ得る。図に示すように、レジスタＲ１、Ｒ２、Ｒ７及びＲ８が、共通モード電圧ＶＣＭを受け取り、スイッチＳ１〜Ｓ８に結合される。また、レジスタＲ３〜Ｒ６、Ｒ９、及びＲ１０が設けられる。典型的には、レジスタＲ３〜Ｒ６、Ｒ９、及びＲ１０は約３０Ω〜約５０Ωの桁とし得、レジスタＲ１、Ｒ２、Ｒ７、及びＲ８は、通常、１０倍大きく（又は高く）し、例えば、約２ｋΩを有する。整合インダクタＬ１及びＬ２も含まれ得る。インダクタＬ１及びＬ２（これらは、典型的には、磁気的に結合されない）は、整合レジスタＲ１〜Ｒ１０と直列なので、インダクタＬ１及びＬ２は低Ｑを許容し得、インダクタＬ１及びＬ２のインダクタンスにおける及び／又はコンデンサＣ１及びＣ２の整合静電容量における大きな変動が許容され得る。この構成を用いる結果、整合回路２１４は（図６及び図７に示すように）実質的に縮小され得る。
【0036】
プリアンプ２００がプリアンプ１００よりも優れている他の１つの利点は、冗長論理の低減である。図１に示すように、プリアンプ１００はデュレーションジェネレータ１０６−１及び１０６−２を含むが、プリアンプ２００はデュレーションジェネレータ２０６（これは、図３及び図４により詳細に示されている）を用いている。デュレーションジェネレータ２０６からの出力は、レベルシフタ２０８−１及び２０８−２によって用いられる。動作において、入力信号ＩＮがインバータ３０２−１に提供され、反転された入力信号ＸＩＮが、スルー回路（これは概してＮＭＯＳトランジスタＱ２５、電流源３０６、及びコンデンサＣ３で構成される）、（段３１２の）インバータ３０２−３、並びに（段３１２の）伝達ゲート３０４−１に提供される。反転された入力信号ＸＩＮがスルー回路に提供されると、信号Ａがスルーし始める。信号Ａがスルーし始めると、ＮＡＮＤゲート３０８がブーストパルスを（ブースト信号ＢＳＴの一部として）伝達ゲート３０４−２及びインバータ３０２−５を介して出力し始め、ブーストパルスの反転が（反転ブースト信号ＸＢＳＴの一部として）インバータ３０２−４及び３０２−６を介して出力される。信号Ａが十分に大きくなると、信号Ａはインバータ３０２−２（及びしたがって反転信号ＡＸ）に状態を変化させ、ブーストパルスの終了がトリガされる。また、信号ＡＸが状態を変化させると、ＮＯＲゲート３１０が、書き込みパルスを（書き込み信号ＷＤの一部として）インバータ３０２−７及び３０２−９を介して、および、反転された書き込みパルスを（反転された書き込み信号ＸＷＤの一部として）伝達ゲート３０４−３及びインバータ３０２−８を介して出力し得る。また、これらの信号の適切なアライメントを実現するために、各段３１２、３１４、３１６、及び３１８内の構成要素は実質的に整合された遅延を有する。例えば、付加的なＮＯＲゲート（これは、その入力の１つとして「０」を受け取る）及びＮＡＮＤゲート（これは、その入力の１つとして「１」を受け取る）を含めることができ、それによって遅延整合がもたらされる。また、その代わりに、複数のデュレーションジェネレータをデジタル論理２０４においてレベルシフタとともに用いてもよい。
【0037】
本発明の特許請求の範囲内で、説明した実施形態を改変することができ、また、多くの他の実施形態が可能であることが本開示に関係する当業者には理解されよう。