特許 6116051 インタラプタ領域を有する誘導性素子および形成方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6116051

(24)【登録日】2017年3月31日

(45)【発行日】2017年4月19日

(54)【発明の名称】インタラプタ領域を有する誘導性素子および形成方法

(51)【国際特許分類】

   H01L 21/822 20060101AFI20170410BHJP

   H01L 27/04 20060101ALI20170410BHJP

【ＦＩ】

   H01L27/04 L

【請求項の数】5

【全頁数】13

(21)【出願番号】特願2013-113997(P2013-113997)

(22)【出願日】2013年5月30日

(65)【公開番号】特開2013-254955(P2013-254955A)

(43)【公開日】2013年12月19日

【審査請求日】2016年5月25日

(31)【優先権主張番号】13/489,139

(32)【優先日】2012年6月5日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】504199127

【氏名又は名称】エヌエックスピー ユーエスエイ インコーポレイテッド

【氏名又は名称原語表記】ＮＸＰ ＵＳＡ，Ｉｎｃ．

(74)【代理人】

【識別番号】100142907

【弁理士】

【氏名又は名称】本田 淳

(72)【発明者】

【氏名】エルトゥールル デミルカン

(72)【発明者】

【氏名】トーマス エフ．マクネリー

【審査官】 市川 武宜

(56)【参考文献】

【文献】 米国特許第０７１３５９５１（ＵＳ，Ｂ１）

【文献】 特開平０７−１８３４６８（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００９／０１４６２５２（ＵＳ，Ａ１）

【文献】 特開平０７−３３５４４１（ＪＰ，Ａ）

【文献】 特開２０００−２４３９０８（ＪＰ，Ａ）

【文献】 特開２００６−０４１２９２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

半導体デバイス構造体であって、
第１の導電型および上面を有する半導体基板と、
格子状模様に配列される複数の第１のドープ領域であって、該複数の第１のドープ領域は、前記上面よりも下の第１の深さにあり、該複数の第１のドープ領域は、第２の導電型であり、且つ前記半導体基板の第１の深さにある複数の第１の領域を画定し、前記半導体基板内の複数の第１の領域は、格子状パターンを有し、前記複数の第１の領域の各第１の領域は、前記格子状パターンにおいて、前記複数の第１のドープ領域のうちの隣接する第１のドープ領域の間に位置する、前記複数の第１のドープ領域と、
格子状模様に配列される複数の第２のドープ領域であって、前記複数の第２のドープ領域は、第２の導電型であり、且つ前記半導体基板内の複数の第１の領域の直上にある、前記複数の第２のドープ領域と、
前記上面の上の誘電体層と、
前記誘電体層の上の誘導性素子とを備え、
該誘導性素子は、前記複数の第１のドープ領域にわたって配置される、半導体デバイス構造体。

【請求項2】

前記複数の第２のドープ領域は、前記第２の導電型であり、且つ前記半導体基板内の複数の第１の領域および第１のドープ領域よりも上にある第２の領域を画定し、
前記半導体基板内の複数の第２の領域は、格子状パターンを有し、
前記半導体基板内の複数の第２の領域の各第２の領域は、前記複数の第２のドープ領域のうちの隣接する第２のドープ領域の間に位置する、請求項１に記載の半導体デバイス構造体。

【請求項3】

半導体デバイス構造体であって、
第１の導電型および上面を有する半導体基板と、
格子状模様に配列される複数の第１のドープ領域であって、該複数の第１のドープ領域は、前記上面よりも下の第１の深さにあり、該複数の第１のドープ領域は、第２の導電型であり、該複数の第１のドープ領域は、前記半導体基板の第１の深さにある複数の第１の領域を画定し、前記半導体基板内の複数の第１の領域は、格子状パターンを有し、前記複数の第１の領域の各第１の領域は、前記格子状パターンにおいて、前記複数の第１のドープ領域のうちの隣接する第１のドープ領域の間に位置する、前記複数の第１のドープ領域と、
格子状模様に配列される複数の第２のドープ領域であって、前記複数の第２のドープ領域は、第２の導電型であり、前記半導体基板内の複数の第１の領域の直上にある、前記複数の第２のドープ領域と、
前記半導体基板内に前記上面から第２の深さまで形成される複数の誘電体領域であって、該複数の誘電体領域は、前記半導体基板内の前記第２のドープ領域にわたって格子状パターンとなっており、該複数の誘電体領域は、前記複数の第２のドープ領域に位置合わせされている、前記複数の誘電体領域と、
前記上面の上の誘電体層と、
前記誘電体層の上の誘導性素子とを備え、
該誘導性素子は、前記複数の第１のドープ領域にわたって配置される、半導体デバイス構造体。

【請求項4】

半導体デバイス構造体であって、
第１の導電型および上面を有する半導体基板であって、該半導体基板は、ＰＮ接合を持続させることが依然として可能でありながら抵抗が最大化されるレベルまでドープされた第１の部分を有する、前記半導体基板と、
格子状模様に配列され、前記上面よりも下の第１の深さにある前記第１の部分内の複数の第１のドープ領域であって、該複数の第１のドープ領域は第２の導電型であり、且つ前記半導体基板の第１の深さにある複数の第１の領域を画定し、前記半導体基板内の複数の第１の領域は、格子状パターンを有し、前記複数の第１の領域の各第１の領域は、前記格子状パターンにおいて、前記複数の第１のドープ領域のうちの隣接する第１のドープ領域の間に位置する、前記複数の第１のドープ領域と、
格子状模様に配列される複数の第２のドープ領域であって、前記複数の第２のドープ領域は、第２の導電型であり、前記半導体基板内の複数の第１の領域の直上にあり、前記半導体基板において前記複数の第２のドープ領域の格子パターンを補完する格子パターンを有する複数の第２の領域を画定する、前記複数の第２のドープ領域と、
前記半導体基板内に前記上面から第２の深さまで形成される複数の誘電体領域であって、該複数の誘電体領域は、前記半導体基板内の前記第２のドープ領域および前記第２の領域にわたって格子状パターンとなっている、前記複数の誘電体領域と、
前記上面の上の誘電体層と、
前記誘電体層の上の誘導性素子とを備え、
該誘導性素子は、前記複数の第１のドープ領域にわたって配置される、半導体デバイス構造
体。

【請求項5】

第１の導電型および上面を有する半導体基板を使用して半導体デバイス構造体を形成する方法であって、
パターン化インプラントを実施して、前記上面よりも下の第１の深さにおいて、格子状模様に配列される複数の第１のドープ領域を形成することであって、該複数の第１のドープ領域は、前記第１の導電型とは反対の第２の導電型であり、且つ前記半導体基板の第１の深さにある複数の第１の領域を画定し、前記半導体基板内の複数の第１の領域は、格子状パターンを有し、前記複数の第１の領域の各第１の領域は、前記格子状パターンにおいて、前記複数の第１のドープ領域のうちの隣接する第１のドープ領域の間に位置する、前記複数の第１のドープ領域を形成すること、
前記複数の第１のドープ領域よりも上でパターン化インプラントを実施して複数の第２のドープ領域を形成することであって、前記複数の第２のドープ領域は、第２の導電型であり、前記半導体基板内の複数の第１の領域の直上にある、前記複数の第２のドープ領域を形成すること、
前記上面の上に誘電体層を形成すること、
前記誘電体層の上に誘導性素子を形成することを備え、
該誘導性素子は、前記複数の第１のドープ領域にわたって配置される、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、一般的には半導体処理に関し、より具体的には、誘導性素子のためのインタラプタ領域に関する。

【背景技術】

【0002】

半導体基板の上に誘導性素子が形成される結果として、基板内に渦電流が形成される。誘導性素子は、インダクタ、または、たとえば、変圧器、バラン、アンテナ、モータ他のような、インダクタコイルを含む任意の他のタイプの回路を含み得る。誘導性素子の品質（Ｑ）値は、これらの渦電流の二乗に反比例する。それゆえ、渦電流を低減することによって、誘導性素子の性能が改善し得る。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第６４２６５４３号明細書

【非特許文献】

【0004】

【非特許文献1】ＣＨＡＮＧ，Ｊ．他、「サブミクロンＲＦ ＩＣのためのスパイラルインダクタ上のダミーパタン及び基板の効果（Ｅｆｆｅｃｔｓ ｏｆ Ｄｕｍｍｙ ｐａｔｔｅｒｎｓ ａｎｄ Ｓｕｂｓｔｒａｔｅ ｏｎ Ｓｐｉｒａｌ Ｉｎｄｕｃｔｏｒｓ ｆｏｒ Ｓｕｂ−ｍｉｃｒｏｎ ＲＦ ＩＣｓ）」、ＩＥＥＥ Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｓｙｍｐｏｓｉｕｍ、２００２年、４１９−４２２ページ

【非特許文献2】ＧＡＳＫＩＬＬ，Ｓ．他「ダミーメタルを用いた集積回路における絶縁強化（Ｉｓｏｌａｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ ｉｎ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｕｓｉｎｇ Ｄｕｍｍｙ Ｍｅｔａｌ Ｆｉｌｌ）」、ＩＥＥＥ Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｓｙｍｐｏｓｉｕｍ、２００８年、４８３−４８６ページ

【非特許文献3】ＨＯＬＩＫ，Ｓ．他、「スパイラルインダクタの下の配線層の簡易モデル（Ｓｉｍｐｌｉｆｉｅｄ Ｍｏｄｅｌ ｏｆ Ｉｎｔｅｒｃｏｎｎｅｃｔ Ｌａｙｅｒｓ ｕｎｄｅｒ ａ Ｓｐｉｒａｌ Ｉｎｄｕｃｔｏｒ）」、Ｊｏｕｒｎａｌ ｏｆ Ｍｉｃｒｏｗａｖｅｓ，Ｏｐｔｏｅｌｅｃｔｒｏｎｉｃｓ ａｎｄ Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ Ａｐｐｌｉｃａｔｉｏｎｓ、Ｖｏｌ．１０，Ｎｏ．２、２０１１年１２月、３３７−３４２ページ

【非特許文献4】ＮＡＮ，Ｌ．他、「スパイラルコイルへのメタルダミー充填の効果の実験的特性評価（Ｅｘｐｅｒｉｍｅｎｔａｌ Ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ ｏｆ ｔｈｅ Ｅｆｆｅｃｔ ｏｆ Ｍｅｔａｌ Ｄｕｍｍｙ Ｆｉｌｌｓ ｏｎ Ｓｐｉｒａｌ Ｉｎｄｕｃｔｏｒｓ）」、ＩＥＥＥ Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ Ｓｙｍｐｏｓｉｕｍ，２００７年、３０７−３１０ページ

【非特許文献5】ＴＩＥＭＥＩＪＥＲ，Ｌ．他、「大量のダミーメタル充填を有するインダクタの物理ベースのワイドバンド予測コンパクトモデル（Ｐｈｙｓｉｃｓ−Ｂａｓｅｄ Ｗｉｄｅｂａｎｄ Ｐｒｅｄｉｃｔｉｖｅ Ｃｏｍｐａｃｔ Ｍｏｄｅｌ ｆｏｒ Ｉｎｄｕｃｔｏｒｓ Ｗｉｔｈ Ｈｉｇｈ Ａｍｏｕｎｔｓ ｏｆ Ｄｕｍｍｙ Ｍｅｔａｌ Ｆｉｌｌ）」、ＩＥＥＥ Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｍｉｃｒｏｗａｖｅ Ｔｈｅｏｒｙ ａｎｄ Ｔｅｃｈｎｉｑｕｅｓ、Ｖｏｌ．５４，Ｎｏ．８、２００６年８月、３３７８−３３８６ページ

【発明の概要】

【発明が解決しようとする課題】

【0005】

インタラプタ領域を有する誘導性素子および形成方法を提供する。

【課題を解決するための手段】

【0006】

本開示の第一の側面によれば、半導体デバイス構造体であって、第１の導電型および上面を有する半導体基板と、格子状模様に配列される複数の第１のドープ領域であって、該複数の第１のドープ領域は、前記上面よりも下の第１の深さにあり、該複数の第１のドープ領域は、第２の導電型である、前記複数の第１のドープ領域と、前記上面の上の誘電体層と、前記誘電体層の上の誘導性素子とを備え、該誘導性素子は、前記複数の第１のドープ領域の上にある、半導体デバイス構造体が提供される。

【0007】

本開示の第二の側面によれば、上面を有する半導体基板を使用して半導体デバイス構造体を形成する方法であって、パターン化インプラントを実施して、前記上面よりも下の第１の深さにおいて、格子状模様に配列される複数の第１のドープ領域を形成することであって、該複数の第１のドープ領域は、第２の導電型である、前記複数の第１のドープ領域を形成すること、前記上面の上に誘電体層を形成すること、前記誘電体層の上に誘導性素子を形成することを含み、該誘導性素子は、前記複数の第１のドープ領域の上にある、方法が提供される。

【0008】

本開示の第三の側面によれば、半導体デバイス構造体であって、第１の導電型および上面を有する半導体基板であって、該半導体基板は、ＰＮ接合を持続させることが依然として可能でありながら抵抗が最大化されるレベルまでドープされた第１の部分を有する、前記半導体基板と、格子状模様に配列され、前記上面よりも下の第１の深さにある前記第１の部分内の複数の第１のドープ領域であって、該複数の第１のドープ領域は第２の導電型である、前記複数の第１のドープ領域と、前記上面の上の誘電体層と、前記誘電体層の上の誘導性素子とを備え、該誘導性素子は、前記複数の第１のドープ領域の上にある、半導体デバイス構造体が提供される。

【図面の簡単な説明】

【0009】

【図1】本開示の一実施形態による、処理の一段階における半導体デバイス構造体を示す断面図である。

【図2】図１の半導体デバイス構造体の上面図である。

【図3】本開示の一実施形態による、処理の後続の段階における図１の半導体デバイス構造体を示す断面図である。

【図4】図３の半導体デバイス構造体の上面図である。

【図5】本開示の一実施形態による、処理の後続の段階における図３の半導体デバイス構造体を示す断面図である。

【図6】図５の半導体デバイス構造体の上面図である。

【図7】本開示の一実施形態による、処理の後続の段階における図５の半導体デバイス構造体を示す断面図である。

【図8】本開示の一実施形態による、誘導素子を示す上面図である。

【発明を実施するための形態】

【0010】

本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。

【0011】

上述のように、誘導素子は一般的に、結果として基板内に渦電流をもたらし、誘導素子のＱ値はこれらの渦電流の二乗に反比例する。それゆえ、一実施形態において、増強された誘導性能を達成するために、基板の抵抗を増大させることによって渦電流が低減される。一実施形態では、誘導性素子のコイルによって画定される基板の領域内に、渦電流を遮断する１つまたは複数のインタラプタ層が形成される。各インタラプタ層は、渦電流を阻害するためのダイオードを作成する、反対の型にドープされ交互のパターンに配列される多数の領域を含み得る。このようにして、渦電流は、コイルの周縁内により大きな電流ループを形成するのを許されることなく、各インタラプタ層のこれらのドープ領域に閉じ込められる。なお、渦電流損は、誘導的に誘起される電圧（Ｖ）の二乗を抵抗（Ｒ）で除算した値に比例し、この値は「Ｖ^２／Ｒ」として表され得る。電圧（Ｖ）はファラデーの法則にしたがって面積（Ａ）に正比例し、それゆえ、渦電流損もＡ^２／Ｒに正比例する。それゆえ、渦電流を、誘導性素子のコイルによって画定される基板の領域内のより小さいドープ領域に閉じ込めることによって、結果としての渦電流損が低減されることができ、したがって、Ｑ値を増大させることが可能となる。これは、下記に図１〜図８を参照してさらに説明される。また、任意の実施形態において、Ｐ型およびＮ型領域は逆にすることができる。

【0012】

図１は、一実施形態による、半導体デバイス構造体１０の断面図を示す。半導体デバイス１０は、半導体基板１２と、インタラプタ領域（ｉｎｔｅｒｒｕｐｔｅｒ ｒｅｇｉｏｎ）９７（インタラプタ層とも称される）とを含む。インタラプタ領域９７は、基板１２の上面よりも下方にある第１の深さに位置する複数のドープ領域１３〜１６を含む。図２は、構造体１０のインタラプタ領域９７に対応する上面図を示す。図２に示されているように、インタラプタ領域９７は複数のドープ領域１３〜３０を含み、これらはまとめてドープ領域３２と称される。ドープ領域３２は、点接触様式（ｐｏｉｎｔ ｔｏｕｃｈ ｆａｓｈｉｏｎ）に配列され、それによって、基板１２と交互のパターンを形成する。一実施形態では、図２に示されているように、ドープ領域３２は格子状模様に配列される。ドープ領域３０はこの深さにある複数の基板領域（図２には１２として示されている）をも画定し、これらの基板領域は、ドープ領域３２の格子状パターンに相補的な格子状パターンにある。一実施形態では、基板１２は、たとえば、Ｐ−の自然ドーピング（ｎａｔｕｒａｌ ｄｏｐｉｎｇ）を有する、その自然状態（ｎａｔｕｒａｌ ｓｔａｔｅ）にある。代替的には、基板１２は、基板１２の抵抗を増大させるために、ドープ領域１３〜３０を形成する前にドープされてもよい。たとえば、基板１２は、たとえば、Ｐ−−−のような、さらに低いＰ型導電性を有するように、カウンタードーピング（ｃｏｕｎｔｅｒｄｏｐｉｎｇ）されてもよい。この実施形態では、カウンタードーピングはドープ領域３０が形成される前に実施され、ドープ領域３０は、基板１２の、カウンタードーピングされた部分に形成される。ドープ領域３０は、ディープＮ型インプラントとも称される場合があり、ここで、パターン化されたマスク層が基板１２の上に形成され、Ｎ型インプラントはパターン化されたマスク層を使用して基板１２内に対して実施される。（なお、インプラント工程はパターン化インプラントと称される場合もある。）一実施形態では、ドープ領域３２はＮ−、または代替的には、Ｎ−−−のドーピングを有する。

【0013】

インタラプタ層９７内で、上に重なっている誘導性素子（図１には示されていない）からの渦電流は、ドープ領域の各々の中に制限される。ドープ領域と隣接する基板領域との間に形成されるダイオード（たとえば、ＰＮ接合）は、渦電流がそのドープ領域を出るのを妨げる。それゆえ、ドープ領域３０の例示的なドープ領域１３〜１６によって、例示的な渦電流３４のような渦電流は、その対応するドープ領域に実質的に閉じ込められる。渦電流は一般的に、インダクタコイルの開口に平行な水平面内に位置する。それゆえ、図１に示されているように、ドープ領域１３〜１６の各々において、電流は「ｘ」において紙面に入り、「●」において紙面を出る。従って、ドープ領域３２の深さにおける基板１２のドーピングは、ＰＮ接合を依然として維持し（すなわち、持続させ）ながら基板１２の抵抗を最大化するレベルまでドープされ得ることに留意されたい。

【0014】

図３は、一実施形態による、半導体デバイス構造体１０の断面図を示す。半導体デバイス１０は、インタラプタ領域９７の直上の基板１２内に形成されるインタラプタ領域９８（インタラプタ層とも称される）を含む。インタラプタ領域９８は、複数のドープ領域４１〜４３を含む。図３は、構造体１０のインタラプタ領域９８に対応する上面図を示す。図２に示されているように、インタラプタ領域９８は、インタラプタ領域９７よりも上にある、基板１２内の第２の深さに複数のドープ領域４１〜５７（まとめてドープ領域５８と称される）を含む。ドープ領域５８は、点接触様式で配列され、それによって、基板１２と交互のパターンを形成する。一実施形態では、図４に示されているように、ドープ領域５８は格子状模様に配列される。ドープ領域５８はこの深さにある複数の基板領域（図４には１２として示されている）をも画定し、これらの基板領域は、ドープ領域５８の格子状パターンと相補的な格子状パターンとなっている。ドープ領域５８は、ドープ領域１３〜３０の間に位置する、インタラプタ領域９７の基板領域の直上に形成される（したがって、それらに位置合わせされる）。すなわち、インタラプタ領域９８の基板領域は、ドープ領域１３〜３０の直上にある。ドープ領域５８は、Ｎ型インプラントとも称される場合があり、ここで、パターン化されたマスク層が基板１２の上に形成され、Ｎ型インプラントはパターン化されたマスク層を使用して基板１２内に対して実施される。（なお、インプラント工程はパターン化インプラントと称される場合もある。）一実施形態では、ドープ領域５８はＮ−、または代替的には、Ｎ−−−のドーピングを有する。ドープ領域５８は、ドープ領域３２と同じドーピングを有し得る。基板１２がカウンタードーピングされる場合、ドープ領域５８も、基板１２のこの部分内に形成される。

【0015】

インタラプタ層９８内で、上に重なっている誘導性素子からの渦電流は、ドープ領域の各々の中に制限される。ドープ領域と隣接する基板領域と（両方とも同じインタラプタ領域内にあり、下または上にインタラプタ領域が重なっている）の間に形成されるダイオード（たとえば、ＰＮ接合）は、渦電流がそのドープ領域を出るのを妨げる。それゆえ、ドープ領域５８の例示的なドープ領域４１〜４３よって、例示的な渦電流６０のような渦電流は、その対応するドープ領域に実質的に閉じ込められる。それゆえ、インタラプタ領域９７と同様に、ドープ領域５８の深さにおける基板１２のドーピングは、ＰＮ接合を依然として維持しながら基板１２の抵抗を最大化するレベルまでドープされ得る。それゆえ、ドープ領域３２および５８が形成される基板１２の部分は第１の導電型を有し、ドープ領域３２および５８は第１の導電型とは反対の第２の導電型を有することに留意されたい。

【0016】

ドープ領域３２およびドープ領域５８は好ましくは、角が点で接するように点接触様式で形成されるが、角はすべてのロケーションにおいて完全に接触しなくてもよい。これらの事例において、これらの角における渦電流は、（完全に接触していないこれらの角の間の間隔は小さいものになるため）基板領域間の角における抵抗が高いことに起因して、相対的に小さいものになる。

【0017】

なお、２つのインタラプタ領域９７および９８が示されているが、基板１２は、渦電流をさらに抑制するために、同様な交互のパターンのドープ領域を含む任意の数のインタラプタ領域を含んでもよい。しかしながら、（基板１２の上面から）基板１２内への距離が深くなるほど、渦電流が誘導性能に及ぼす影響は小さくなることに留意されたい。一実施形態では、インタラプタ領域９８内の基板１２も、誘電体領域４１〜４３内と同様の渦電流を有するが、インタラプタ領域９７内の基板１２は、その下のバルク基板で融合する、より三次元的な電流プロファイルを有し得る。

【0018】

図５は、一実施形態による、半導体デバイス構造体１０の断面図を示す。半導体デバイス１０は、インタラプタ領域９８の直上の基板１２内に形成されるインタラプタ領域９９（インタラプタ層とも称される）を含む。インタラプタ領域９９は、複数の誘電体領域４１〜４３を含む。図６は、構造体１０のインタラプタ領域９９に対応する上面図を示す。図６に示されているように、インタラプタ領域９９は複数の誘電体領域７１〜８７を含み、これらはまとめて誘電体領域７０と称される。一実施形態では、誘電体領域７０は酸化物領域である。誘電体領域７０は、基板１２の表面における対応する開口のロケーションを画定するための開口を含む、基板１２の上にパターン化されたマスク層を形成することによって形成され得る。次いで、エッチングが実施されて、パターン化されたマスク層にしたがって基板１２内に開口が形成される。その後、パターン化されたマスク層が除去され、酸化物のような誘電体材料が、基板１２の上でかつ開口内に形成され得る。次いで、化学機械研磨（ＣＭＰ）が実施されて、基板１２の表面が平坦化され、結果として誘電体領域７０がもたらされる。

【0019】

誘電体領域７０は、任意のさまざまなパターンに形成されてよい。一実施形態では、図５および図６に示されているように、それらは基板１２と交互のパターンを形成するように点接触様式に配列される。一実施形態では、図４に示されているように、誘電体領域７０は格子状模様に配列されるとともに基板１２の上面から第３の深さまで延在し、それによって、誘電体領域７０はドープ領域５８の上に（すなわち、インタラプタ領域９８の上に）形成される。誘電体領域７０は複数の基板領域（図６には１２として示されている）をも画定し、これらの基板領域は、誘電体領域７０の格子状パターンと相補的な格子状パターンとなっている。示されている実施形態では、各誘電体領域はインタラプタ領域９８のドープ領域の直上に形成され、それによって、誘電体領域７０はドープ領域５８に位置合わせされる。しかしながら、代替の実施形態では、各誘電体領域はインタラプタ領域９８の基板領域の直上に形成されてもよく、それによって、誘電体領域７０はインタラプタ領域９８の基板領域に位置合わせされる。この実施形態では、インタラプタ領域９９の基板領域はインタラプタ領域９８のドープ領域の直上にあることになる。さらに別の代替の実施形態では、インタラプタ領域９９は複数の基板アイランドを有する誘電体の層を含んでもよい。この例では、パターン化されたマスク層が、基板エッチング中にこれらのアイランドの所望のロケーションを保護するための部分を含むことになる。

【0020】

図７は、処理の後続の段階における、一実施形態による半導体デバイス構造体１０の断面図を示す。構造体１０は、基板１２の上に形成される１つまたは誘電体層９５を含む。誘電体層９５の上、かつインタラプタ領域９７〜９９の上に誘導性素子９６が形成される。代替の実施形態では、配線または他の半導体デバイスが誘電体層９５内に埋め込まれてもよい。なお、図７は誘導性素子９６の一部を示しているに過ぎない。誘導性素子９６は、誘導性素子のコイルを表す誘導線９２を含む。誘導線９２は、誘電体材料９２内に形成される。図８は、誘導性素子９６の上面図を示す。誘導性素子９６は、示されているように、３回巻のコイルを含み、したがって、図７に示されている３つの誘導線９２に対応する。誘導性素子９６のコイルは、コイル内の誘導性素子９６の領域９４の周縁を画定する。一実施形態では、インタラプタ領域９７〜９９は少なくとも、領域９４の直ぐ下方にある基板１２内に形成される。すなわち、渦電流は、誘導性素子９６のコイル内の領域９４の直ぐ下方の領域内の基板１２において最も顕著である。代替の実施形態では、インタラプタ領域は領域９４の一部の中に形成されてもよく、または、誘導性素子９６のコイルを越えて延在してもよい。

【0021】

一実施形態では、誘導性素子９６のインダクタコイルの幅は、少なくとも３０マイクロメートル（ミクロン）である。代替的には、この幅は少なくとも６００マイクロメートル（ミクロン）である。一実施形態では、ドープ領域５８および３２の各々の幅は最大でも２マイクロメートル（ミクロン）である。すなわち、ドープ領域は領域９４の表面積のわずかな部分に対応する。それゆえ、インタラプタ領域９７〜９９がなければ、渦電流は領域９４の下の基板１２内に大きなループを形成することが可能であることになる。しかしながら、インタラプタ領域９７〜９９によって、基板１２の抵抗が増大し、したがって、渦電流が低減される。すなわち、渦電流のループはドープ領域３２および５８の各々の中にあるように制約される。このようにして、各渦電流に対する面積が低減することによって、渦電流全体が低減される。

【0022】

上から下に見たときに、各ドープ領域がＳの幅を有する正方形の形状を有すると仮定され、かつ、領域９４の面積Ａが約Ｘ^２（Ｘは誘導性素子９６の幅に対応する）を近似すると仮定される場合、各ドープ領域の面積はＳ^２であり、領域９４の直下の基板１２内のドープ領域の数Ｎは、（ＡまたはＸ^２は約Ｎ・Ｓ^２として表すことができるため）（Ｘ／Ｓ）^２である。渦電流損は（上述したように）Ａ^２／Ｒに正比例するため、渦電流損は（Ｎ・Ｓ^２）^２／Ｒに正比例し、これは（Ｘ／Ｓ）^２・Ｓ^４／Ｒ）と表すことができる。なお、また、抵抗Ｒは周の長さに比例し、したがって、Ｓに比例する。それゆえ、渦電流損は（Ｘ／Ｓ）^２・Ｓ^４／Ｓ）に正比例し、これはＸ^２Ｓに簡略化することができる。このようにして、渦電流は、ドープ領域３２および５８が存在することによって、渦電流損はＸ^２Ｓに正比例し、ＳはＸよりもはるかに小さい（少なくとも１０分の１、または少なくとも１００分の１）。ドープ領域３２および３８が存在しなければ、渦電流損はＸ^３に正比例し、これははるかに大きい。

【0023】

なお、ドープ領域３２および５８の形状は、図２および図４にあるように上から下へ見ると正方形の形状であり（したがって、１のアスペクト比を有し）、実質的に同じ面積を有するが、代替の実施形態では、それらは異なる形状（たとえば、１以外のアスペクト比を有する形状）および／または異なる面積を有してもよい。たとえば、それらは長方形の形状であってもよく、または、他の円形または不規則な形状を有してもよい。また、なお、ドープ領域３２の形状および面積はドープ領域５８のものとは異なってもよい。

【0024】

本明細書において記載される半導体基板は、ガリウムヒ素、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、多結晶シリコンなど、および上記の組み合わせのような、任意の半導体材料または材料の組み合わせであることができる。

【0025】

ここまでで、誘導性素子と、誘導性素子コイルの内側領域の直下の基板内に形成される１つまたは複数のインタラプタ領域とを含む半導体デバイス構造体が提供されたことが諒解されるべきである。これらのインタラプタ領域は、基板抵抗を増大させるとともに、渦電流をはるかに小さい面積に閉じ込めるドープ領域を含む。このようにして、誘導性素子のＱ値が改善し得る。

【0026】

本発明は特定の導電型または電位の極性に関して記載されているが、当業者には導電型および電位の極性は逆になってもよいことが理解される。
その上、本明細書および特許請求の範囲における「正面（ｆｒｏｎｔ）」、「裏（ｂａｃｋ）」、「上部（ｔｏｐ）」、「底（ｂｏｔｔｏｍ）」、「上（ｏｖｅｒ）」、「下（ｕｎｄｅｒ）」などの用語は、存在する場合、説明を目的として使用されており、必ずしも永久的な相対位置を記述するために使用されてはいない。このように使用される用語は、本明細書に記載されている本発明の実施形態がたとえば、本明細書において例示または他の様態で記載されている以外の方向で動作することが可能であるように、適切な状況下で置き換え可能であることが理解される。

【0027】

本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなくさまざまな改変および変更を為すことができる。たとえば、異なるドーピングレベルが基板およびドープ領域に対して使用されてもよく、異なる数のインタラプタ領域が使用されてもよい。したがって、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。

【0028】

別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。したがって、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。

【0029】

以下は本発明のさまざまな実施形態である。
項目１は、半導体デバイス構造体であって、第１の導電型および上面を有する半導体基板と、格子状模様に配列される複数の第１のドープ領域であって、該複数の第１のドープ領域は、前記上面よりも下の第１の深さにあり、該複数の第１のドープ領域は、第２の導電型である、前記複数の第１のドープ領域と、前記上面の上の誘電体層と、前記誘電体層の上の誘導性素子とを備え、該誘導性素子は、前記複数の第１のドープ領域の上にある、半導体デバイス構造体を含む。項目２は、項目１に記載の半導体デバイス構造体であって、前記基板は、Ｐ−の自然ドーピングを有し、前記複数の第１のドープ領域が位置する場所においては、Ｐ−−−のドーピングを有する、半導体デバイス構造体を含む。項目３は、項目２に記載の半導体デバイス構造体であって、前記複数の第１のドープ領域は、Ｎ−のドーピングを有する、半導体デバイス構造体を含む。項目４は、項目１に記載の半導体デバイス構造体であって、格子状模様に配列される複数の第２のドープ領域をさらに備え、該複数の第２のドープ領域は、前記第２の導電型であり、前記基板内の複数の第１の領域よりも上にあり、該複数の第１の領域に位置合わせされている、半導体デバイス構造体を含む。項目５は、項目４に記載の半導体デバイス構造体であって、前記複数の第２のドープ領域は、前記基板内の前記複数の第１の領域よりも上、かつ前記複数の第１のドープ領域よりも上に、前記基板内の複数の第２の領域を画定し、それによって、該基板内の該複数の第２の領域は、前記複数の第１のドープ領域の格子状パターンと相補的な格子状パターンとなっている、半導体デバイス構造体を含む。項目６は、項目５に記載の半導体デバイス構造体であって、前記基板は、Ｐ−の自然ドーピングを有し、前記第１のドープ領域および前記第２のドープ領域は、Ｎ−−−のドーピングレベルを有し、前記基板内の前記第１の領域および前記第２の領域は、Ｐ−−−のドーピングレベルを有する、半導体デバイス構造体を含む。項目７は、項目５に記載の半導体デバイス構造体であって、前記基板の前記複数の第１のドープ領域の各々および前記複数の第２のドープ領域の各々は、実質的に正方形であり、同じ面積である、半導体デバイス構造体を含む。項目８は、項目５に記載の半導体デバイス構造体であって、前記基板内に前記上面から第２の深さまで形成される複数の誘電体領域をさらに備え、該複数の誘電体領域は、前記基板内の前記第２のドープ領域および前記第２の領域の上で格子状パターンとなっており、該複数の誘電体領域は、前記複数の第２のドープ領域に位置合わせされている、半導体デバイス構造体を含む。項目９は、項目８に記載の半導体デバイス構造体であって、前記複数の誘電体領域は、前記基板内の前記第２の領域よりも上、かつ前記複数の第２のドープ領域よりも上に、前記基板内の複数の第３の領域を画定し、該基板内の該複数の第３の領域は、複数の第３のドープ領域の格子状パターンと相補的な格子状パターンとなっている、半導体デバイス構造体を含む。項目１０は、項目９に記載の半導体デバイス構造体であって、前記基板内の前記第１の領域、第２の領域、および第３の領域は、それぞれ前記第１のドープ領域、第２のドープ領域、および第３のドープ領域とのＰＮ接合を維持しながら、抵抗を最大化するレベルまでドープされている、半導体デバイス構造体を含む。項目１１は、項目１０に記載の半導体デバイス構造体であって、前記基板内の前記複数の第１のドープ領域の各々および前記複数の第１の領域の各々は、長方形であり、１以外のアスペクト比を有する、半導体デバイス構造体を含む。

【0030】

項目１２は、半導体基板を使用して半導体デバイス構造体を形成する方法であって、パターン化インプラントを実施して、前記上面よりも下の第１の深さにおいて、格子状模様に配列される複数の第１のドープ領域を形成することであって、該複数の第１のドープ領域は、第２の導電型である、前記複数の第１のドープ領域を形成すること、前記上面の上に誘電体層を形成すること、前記誘電体層の上に誘導性素子を形成することを含み、該誘導性素子は、前記複数の第１のドープ領域の上にある、方法を含む。項目１３は、項目１２に記載の方法であって、前記基板をカウンタードーピングして、前記基板の一部分の抵抗を増大させることをさらに含む、方法を含む。項目１４は、項目１３に記載の方法であって、前記カウンタードーピングは、前記基板の一部分をＰ−からＰ−−−へ変化させ、前記パターン化インプラントの実施は、該基板の一部分に適用され、該一部分は、前記複数の第１のドープ領域が形成されている場所を含む、方法を含む。項目１５は、項目１２に記載の方法であって、前記パターン化インプラントの実施は、前記複数の第１のドープ領域が、複数の第１のドープ領域の格子状パターンと相補的な格子状パターンの、前記第１の深さにある前記基板内の複数の第１の領域を画定することによりさらに特徴付けられる、方法を含む。項目１６は、項目１３に記載の方法であって、前記複数の第１のドープ領域よりも上でパターン化インプラントを実施して、複数の第２のドープ領域を形成することをさらに含み、該複数の第２のドープ領域は、前記基板内の前記複数の第１の領域よりも上にあり、該複数の第１の領域に位置合わせされており、該複数の第２のドープ領域は、前記基板内の複数の第２の領域を画定する、方法を含む。項目１７は、項目１６に記載の方法であって、前記複数の第２のドープ領域の上にあり、該複数の第２のドープ領域に位置合わせされた、前記基板内の複数の誘電体領域を形成することをさらに含む、方法を含む。項目１８は、項目１６に記載の方法であって、前記基板内の前記複数の第２の領域の上にあり、該複数の第２の領域に位置合わせされた、前記基板内の複数の誘電体領域を形成することをさらに含む、方法を含む。

【0031】

項目１９は、半導体デバイス構造体であって、第１の導電型および上面を有する半導体基板であって、該半導体基板は、ＰＮ接合を持続させることが依然として可能でありながら抵抗が最大化されるレベルまでドープされた第１の部分を有する、前記半導体基板と、格子状模様に配列され、前記上面よりも下の第１の深さにある前記第１の部分内の複数の第１のドープ領域であって、該複数の第１のドープ領域は第２の導電型である、前記複数の第１のドープ領域と、前記上面の上の誘電体層と、前記誘電体層の上の誘導性素子と
を備え、該誘導性素子は、前記複数の第１のドープ領域の上にある、半導体デバイス構造体を含む。項目２０は、項目１９に記載の半導体デバイス構造体であって、格子状模様に配列される複数の第２のドープ領域であって、該複数の第２のドープ領域は、前記第２の導電型であり、前記基板内の前記複数の第１の領域よりも上にあり、該複数の第１の領域に位置合わせされており、前記複数の第２のドープ領域の格子状パターンと相補的な格子状パターンを有する前記基板内の複数の第２の領域を画定する、前記複数の第２のドープ領域と、前記基板内に前記上面から第２の深さまで形成される複数の誘電体領域であって、該複数の誘電体領域は、前記基板内の前記第２のドープ領域および前記第２の領域の上で格子状パターンとなっている、前記複数の誘電体領域とをさらに備える、半導体デバイス構造体を含む。

【符号の説明】

【0032】

１０…半導体デバイス構造体、１２…半導体基板、１３−３０，３２，４１−５７，５８…ドープ領域、９５…誘電体層、９６…誘導性素子。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】