特許 6120528 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6120528

(24)【登録日】2017年4月7日

(45)【発行日】2017年4月26日

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 27/04 20060101AFI20170417BHJP

   H01L 21/822 20060101ALI20170417BHJP

   H01L 21/3205 20060101ALI20170417BHJP

   H01L 21/768 20060101ALI20170417BHJP

   H01L 23/532 20060101ALI20170417BHJP

【ＦＩ】

   H01L27/04 P

   H01L21/88 R

【請求項の数】7

【全頁数】23

(21)【出願番号】特願2012-246458(P2012-246458)

(22)【出願日】2012年11月8日

(65)【公開番号】特開2014-96448(P2014-96448A)

(43)【公開日】2014年5月22日

【審査請求日】2015年8月13日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】宮崎 俊彦

【審査官】 市川 武宜

(56)【参考文献】

【文献】 特開平１１−１９５７１１（ＪＰ，Ａ）

【文献】 国際公開第２００９／１２２４９６（ＷＯ，Ａ１）

【文献】 特開２０１１−００８６８３（ＪＰ，Ａ）

【文献】 特開２０１１−１５５１９２（ＪＰ，Ａ）

【文献】 特開２００５−２３５８８８（ＪＰ，Ａ）

【文献】 特開平１０−１２５６７６（ＪＰ，Ａ）

【文献】 特開２００４−０５５９８６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２３／５３２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

主表面を有する半導体基板と、
前記半導体基板の前記主表面上に配置される、複数の層の金属配線を含む配線構造と、
前記配線構造の前記金属配線のうち最上層の最上層金属配線の上面を覆うように形成された最上層金属配線上導電膜と、
前記最上層金属配線上導電膜と同一の層で形成された金属抵抗素子とを備え、
前記金属抵抗素子は、前記最上層金属配線の下面に接する積層膜より下方に形成される、半導体装置。

【請求項2】

前記配線構造が配置される配線構造領域と並ぶように前記主表面上に配置される発振子領域を備え、
前記配線構造領域と前記発振子領域との間にガードリング領域をさらに備える、請求項１に記載の半導体装置。

【請求項3】

前記金属抵抗素子は、前記最上層金属配線と互いに離れて配置される、請求項１に記載の半導体装置。

【請求項4】

前記最上層金属配線と前記最上層金属配線上導電膜との間に挟まれるように、反射防止用絶縁膜をさらに有する、請求項１に記載の半導体装置。

【請求項5】

前記金属抵抗素子は窒化チタンにより構成される、請求項１に記載の半導体装置。

【請求項6】

半導体基板を準備する工程と、
前記半導体基板の主表面上に複数の層の金属配線が形成される工程と、
前記金属配線のうちの最上層の最上層金属配線の上面から、前記最上層金属配線の下面に接して配置される層間絶縁膜まで延在する導電膜を形成する工程と、
前記導電膜をパターニングすることにより、前記導電膜を、前記最上層金属配線の上面を覆う最上層金属配線上導電膜と、前記最上層金属配線上導電膜と同一の層で形成される金属抵抗素子とに分離させる工程とを備え、
前記金属抵抗素子は、前記最上層金属配線の下面に接する積層膜より下方に形成される、半導体装置の製造方法。

【請求項7】

前記最上層金属配線と前記最上層金属配線上導電膜との間に、反射防止用絶縁膜を形成する工程をさらに備える、請求項６に記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置およびその製造方法に関し、特に、金属抵抗素子を有する半導体装置およびその製造方法に関するものである。

【背景技術】

【0002】

従来、マイコン製品と発振子とは別構造であったが、近年、マイコンチップ内に発振子を内蔵することで、レイアウト面積の縮小、コスト低減等が図られるようになってきている。マイコンチップ内に発振子を内蔵するには、あらゆる環境下（電圧・温度）で安定した発振周波数を出力する必要があり、マイコン製品の高速ＯＣＯ（On Chip Oscillator）回路では、目標精度として、たとえば４０ＭＨｚ±１％を達成することが求められている。

【0003】

上記の目標精度を実現するためには発振子のアナログ回路である高速ＯＣＯ回路内の定電流発生回路の抵抗体として窒化チタン（ＴｉＮ）を採用することが好ましい。これは窒化チタンには、いわゆるピエゾ抵抗効果が起こらないため、ピエゾ抵抗効果に起因する応力による抵抗値の変動が少ないことが理由として挙げられる。抵抗値の変動が低減されることにより、発振周波数の精度を高めることができる。またシリコンプロセスにおいて窒化チタンは抵抗値の温度依存性が回路に対して適切であるため、配線の上面や下面を覆ういわゆるバリアメタルとしての使用に適していることが他の理由として挙げられる。窒化チタンを用いた抵抗体は、たとえば特開２０１１−１５５１９２号公報（特許文献１）および特開２００４−３０３９０８号公報（特許文献２）に開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１１−１５５１９２号公報

【特許文献2】特開２００４−３０３９０８号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

たとえば特許文献１のように窒化チタンを高速ＯＣＯ回路内の定電流発生回路の抵抗体として用いる場合、その製造プロセスが煩雑になる問題がある。窒化チタンは発振子の抵抗体として用いられるとともに、マイコン製品を構成するメモリや論理回路が形成される多層配線構造の配線のバリアメタルとしても用いられ得る。しかし発振子の抵抗体としての窒化チタンの薄膜と、バリアメタルとしての窒化チタンの薄膜とを別工程で形成する場合、そのプロセスが長くなり、このことがコストの上昇を招いている。

【0006】

特許文献２においてはＭＩＭ型容量素子のバリアメタルとしての窒化チタンの薄膜と、当該ＭＩＭ型容量素子とは独立した抵抗用電極の抵抗体としての窒化チタンの薄膜とを同一の層として形成している。このことにより窒化チタンの薄膜を形成するプロセスを削減している。しかし窒化チタンの薄膜が電極の下面を覆うバリアメタルまたは抵抗体として形成されている。この場合、窒化チタンの薄膜の厚みの制御が困難となり、設計の自由度が低くなる可能性がある。

【0007】

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

【課題を解決するための手段】

【0008】

一実施の形態によれば、半導体装置は、配線構造と、最上層金属配線上導電膜と、金属抵抗素子とを備える。金属抵抗素子は最上層金属配線上導電膜と同一の層で形成される。金属抵抗素子は、最上層金属配線の下面に接する積層膜より下方に形成される。

【0009】

他の実施の形態の製造方法によれば、まず複数の層の金属配線が形成される。金属配線のうちの最上層である最上層金属配線の上面から、最上層金属配線の下面に接して配置される層間絶縁膜まで延びる導電膜が形成される。導電膜がパターニングされることにより、当該導電膜が最上層金属配線上導電膜と金属抵抗素子とに分離される。金属抵抗素子は、最上層金属配線の下面に接する積層膜より下方に形成される。

【発明の効果】

【0010】

一実施の形態によれば、半導体装置は、金属配線上導電膜と同一の層としての金属抵抗素子層の厚みを容易に制御することができ、設計自由度が向上する。

【0011】

他の実施の形態によれば、半導体装置の製造方法は、プロセスを削減してコストを削減することができる。

【図面の簡単な説明】

【0012】

【図1】実施の形態１の半導体チップについて説明するための概略図である。

【図2】実施の形態１のマイコン製品を構成する集積回路と多層配線構造の構成を示す概略断面図である。

【図3】図２に示す配線構造領域と、ガードリング形成領域と、発振子領域とを含めた構成を示す概略断面図である。

【図4】発振子領域における金属抵抗素子の構成を示す概略平面図である。

【図5】図４のＶ−Ｖ線に沿う部分における概略断面図である。

【図6】実施の形態１における半導体装置の製造方法の第１工程を示す概略断面図である。

【図7】実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図である。

【図8】実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図である。

【図9】実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図である。

【図10】実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図である。

【図11】図１０の変形例を示す概略断面図である。

【図12】比較例の半導体チップについて説明するための概略図である。

【図13】比較例のマイコン製品を構成する集積回路と多層配線構造の構成を示す概略断面図である。

【図14】比較例における半導体装置の製造方法の第１工程を示す概略断面図である。

【図15】比較例における半導体装置の製造方法の第２工程を示す概略断面図である。

【図16】比較例における半導体装置の製造方法の第３工程を示す概略断面図である。

【図17】比較例における半導体装置の製造方法の第４工程を示す概略断面図である。

【図18】比較例における半導体装置の製造方法の第５工程を示す概略断面図である。

【図19】比較例における半導体装置の製造方法の第６工程を示す概略断面図である。

【図20】比較例における半導体装置の製造方法の第７工程を示す概略断面図である。

【図21】実施の形態２のマイコン製品を構成する集積回路と多層配線構造の構成を示す概略断面図である。

【図22】実施の形態２における半導体装置の製造方法の第１工程を示す概略断面図である。

【図23】実施の形態２における半導体装置の製造方法の第２工程を示す概略断面図である。

【図24】実施の形態２における半導体装置の製造方法の第３工程を示す概略断面図である。

【図25】実施の形態２における半導体装置の製造方法の第４工程を示す概略断面図である。

【図26】実施の形態２における半導体装置の製造方法の第５工程を示す概略断面図である。

【図27】参考例として、実施の形態１のマイコン製品を構成する集積回路と多層配線構造の構成の変形例を示す概略断面図である。

【図28】参考例として、実施の形態２のマイコン製品を構成する集積回路と多層配線構造の構成の変形例を示す概略断面図である。

【発明を実施するための形態】

【0013】

以下、一実施の形態について図に基づいて説明する。
（実施の形態１）
まず一実施の形態の半導体装置の構成について、図１〜図５を用いて説明する。

【0014】

図１を参照して、一実施の形態の半導体装置は、半導体ウェハＷＦＲの一部として切り取られた半導体チップＣＨＰとして形成されている。半導体チップＣＨＰの本体は主表面を有するたとえばシリコンの単結晶としての半導体基板である。半導体チップＣＨＰの主表面上には、配線構造領域ＭＣＲと、発振子領域ＯＣＲと、ガードリング形成領域ＧＲＲとを有している。

【0015】

配線構造領域ＭＣＲとは、たとえばいわゆるＭＣＵ（Micro-Control Unit）と呼ばれる、１つの半導体チップＣＨＰにいわゆるＣＰＵ（Central Processing Unit）、メモリ、入出力回路などを有する集積回路（マイコン製品）が配置された領域である。配線構造領域ＭＣＲには上記の集積回路（マイコン製品）と少なくとも１層（通常は複数の層）の金属配線により電気的に接続されるいわゆる（多層）配線構造が形成されている。

【0016】

発振子領域ＯＣＲとは、マイコン製品の（発振子としての）高速ＯＣＯ回路が配置された領域であり、発振子領域ＯＣＲは配線構造領域ＭＣＲと並ぶように半導体チップＣＨＰの主表面上に配置されている。ガードリング形成領域ＧＲＲとは、配線構造領域ＭＣＲと発振子領域ＯＣＲとを半導体チップＣＨＰの基板上において互いに独立させるために（互いに対してガードするために）配置されるガードリングが配置される領域である。

【0017】

一例として、平面視における半導体チップＣＨＰの一部（たとえば右上の領域）に矩形状の発振子領域ＯＣＲが配置され、平面視において発振子領域ＯＣＲ以外の領域は配線構造領域ＭＣＲが配置される。また配線構造領域ＭＣＲと発振子領域ＯＣＲとの間に、発振子領域ＯＣＲを外側から取り囲むように、ガードリング形成領域ＧＲＲが配置されている。

【0018】

次に図２を参照しながら、集積回路および多層配線構造について説明する。
図２を参照して、配線構造領域ＭＣＲには、たとえばＭＣＵを含むいわゆる多層配線構造が形成されている。具体的には、配線構造領域ＭＣＲには、後述する配線層の金属配線Ａ１〜ＡＴが少なくとも１層（通常は複数の層）配置されている。ここでは金属配線Ａ１〜Ａ４および金属配線ＡＴの５層形成されており、これら５層は互いに積層されて多層となるように配置されている。

【0019】

配線構造領域ＭＣＲにおける半導体基板ＳＵＢの主表面には、記憶と制御との双方の機能を有するいわゆるＦＭＯＮＯＳ型メモリ（図中では「ＦＭＯＮＯＳ」と表記）と、論理回路としてのコアトランジスタと、入出力回路としてのＩ／Ｏトランジスタとが配置されており、これらにより集積回路が構成されている。

【0020】

ＦＭＯＮＯＳ型メモリ、コアトランジスタおよびＩ／Ｏトランジスタはいずれも半導体基板ＳＵＢの主表面に形成されている。まずＦＭＯＮＯＳ型メモリは、ｎ型不純物領域ＮＲと、メモリゲート絶縁膜ＯＮＯと、メモリゲート電極ＭＧと、コントロールゲート絶縁膜ＣＩと、コントロールゲート電極ＣＧと、側壁絶縁膜ＳＷとを主に有している。

【0021】

半導体基板ＳＵＢの主表面にはｐ型ウェル領域ＰＷＬが配置されており、そのｐ型ウェル領域ＰＷＬ内には、１対のｎ型不純物領域ＮＲが、それぞれソース領域およびドレイン領域として互いに間隔をあけて配置されている。１対のｎ型不純物領域ＮＲに挟まれるように、メモリゲート絶縁膜ＯＮＯとメモリゲート電極ＭＧとからなるメモリゲートと、コントロールゲート絶縁膜ＣＩとコントロールゲート電極ＣＧとからなるコントロールゲートとが形成されている。

【0022】

メモリゲートとコントロールゲートとは、互いに隣り合うように配置される。このうちメモリゲートを構成するメモリゲート絶縁膜ＯＮＯは、コントロールゲートの側面に接するとともに半導体基板ＳＵＢの主表面上にまで延びる延長部を有するように形成されている。メモリゲート絶縁膜ＯＮＯは、たとえばシリコン酸化膜と、シリコン窒化膜と、シリコン酸化膜とがこの順に積層された３層構造を有している。メモリゲート電極ＭＧは、メモリゲート絶縁膜ＯＮＯのコントロールゲートの側面に接する領域の表面および延長部の上面の双方に接するように形成されている。

【0023】

一方、コントロールゲート電極ＣＧは、１対のｎ型不純物領域ＮＲに挟まれる半導体基板ＳＵＢの主表面上に、たとえばシリコン酸化膜からなるコントロールゲート絶縁膜ＣＩを介在して形成されている。

【0024】

次にコアトランジスタ、Ｉ／Ｏトランジスタは、いずれもｎ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタとｐ型ＭＯＳトランジスタとが組み合わせられたいわゆるＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタである。すなわち、ｎ型ＭＯＳトランジスタ（ＮＭＯＳ）は、ｎ型不純物領域ＮＲと、ゲート絶縁膜ＧＩと、ゲート電極ＧＥと、側壁絶縁膜ＳＷとを主に有している。

【0025】

半導体基板ＳＵＢの主表面のｐ型ウェル領域ＰＷＬ内には１対のｎ型不純物領域ＮＲが、それぞれソース領域およびドレイン領域として形成されている。１対のｎ型不純物領域ＮＲに挟まれるように、ゲート絶縁膜ＧＩとゲート電極ＧＥとからなるゲートが形成されている。ゲート絶縁膜ＧＩは半導体基板ＳＵＢの主表面に形成された、たとえばシリコンの熱酸化膜のパターンである。

【0026】

ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）は、ｎ型ウェル領域ＮＷＬに形成されており、１対のｐ型不純物領域ＰＲを有する点において、ｎ型ＭＯＳトランジスタと異なっているが、その他の点においてはｎ型ＭＯＳトランジスタと同様である。

【0027】

なおＦＭＯＮＯＳ型メモリ、コアトランジスタ、Ｉ／Ｏトランジスタのゲート電極ＣＧ，ＭＧ，ＧＥは多結晶シリコンや金属膜などの導電体からなる。また不純物領域ＮＲ，ＰＲの上面およびゲート電極ＭＧ，ＣＧ，ＧＥの上面にはシリサイド層ＳＣが形成されてもよい。ゲート電極ＭＧ，ＣＧ，ＧＥの側壁には、たとえばシリコン酸化膜からなる側壁絶縁膜ＳＷが形成されている。また個々のＦＭＯＮＯＳ型メモリ、ＮＭＯＳおよびＰＭＯＳは、半導体基板ＳＵＢの主表面に形成された、たとえばシリコン酸化膜からなる分離絶縁膜ＳＩにより、互いに電気的に分離されている。

【0028】

これらのトランジスタ（ＦＭＯＮＯＳ、ＮＭＯＳおよびＰＭＯＳ）が形成された半導体基板ＳＵＢの主表面上には、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ１，ＩＩ２，ＩＩ３，ＩＩ４，ＩＩ５，ＩＩ６が積層されている。ここでは一例として６層の層間絶縁膜ＩＩ１〜ＩＩ６が形成されているが、層間絶縁膜の積層される数は任意である。

【0029】

層間絶縁膜ＩＩ１，ＩＩ２，ＩＩ３，ＩＩ４，ＩＩ５のそれぞれの上面に接するように、それぞれ配線層Ｍ１，Ｍ２，Ｍ３，Ｍ４，ＭＴが形成されている。なお配線層ＭＴは、配線層Ｍ１〜ＭＴのうち最上層の配線層である。

【0030】

配線層Ｍ１は金属配線Ａ１と、その下面に接する積層膜ＬＭ１と、その上面に接する積層膜ＬＭ２とから構成される。同様に配線層Ｍ２〜Ｍ４は金属配線Ａ２〜Ａ４と、その下面に接する積層膜ＬＭ１と、その上面に接する積層膜ＬＭ２とから構成され、最上層の配線層ＭＴは最上層金属配線ＡＴと、その下面に接する積層膜ＬＭ１と、その上面に接する積層膜ＬＭ２とから構成される。積層膜ＬＭ１，ＬＭ２については後に詳述する。

【0031】

各トランジスタの不純物領域ＮＲ，ＰＲはコンタクトＣＴを介在することにより、配線層Ｍ１と電気的に接続される。各配線層Ｍ１〜ＭＴはヴィアＶ１，Ｖ２，Ｖ３，Ｖ４により互いに電気的に接続される。コンタクトＣＴおよびヴィアＶ１〜Ｖ４はたとえば層間絶縁膜の一部分に形成されたヴィアホールの内部に充填されたタングステンにより形成される。

【0032】

なお図２においては一例として、層間絶縁膜ＩＩ６の上面を覆うように、たとえばＨＤＰ酸化膜ＰＳＯＮ、シリコン窒化膜ＳＮおよびパッシベーション膜ＰＩＸがこの順に積層されている。外部の回路などと電気的に接続するために、Ｉ／Ｏトランジスタが形成される領域において最上層金属配線ＡＴの上面の一部が露出している。

【0033】

配線構造領域ＭＣＲの最上層の配線層ＭＴを構成する積層膜ＬＭ２は、図１の発振子領域ＯＣＲにおいて、高速ＯＣＯ回路などの発振子を含む回路に用いられる金属抵抗素子ＭＲＤと同一の層として形成される。言い換えれば配線構造領域ＭＣＲにおける最上層金属配線ＡＴの上面を覆う導電膜（ここでは最上層金属配線ＡＴの上面を覆う積層膜ＬＭ２の一部に相当する導電膜）と同一の層で金属抵抗素子層（金属抵抗素子ＭＲＤの一部）が形成されている。

【0034】

このことを示すために、図２においては、Ｉ／Ｏトランジスタが形成される領域の最上層金属配線ＡＴの上面に接する積層膜ＬＭ２が、屈曲しながら最上層金属配線ＡＴの左側の側面上から、コアトランジスタが形成される領域のヴィアＶ４の上面にまで延在しており、コアトランジスタが形成される領域のヴィアＶ４の上面に接している。

【0035】

以上の図２は、図１の半導体チップＣＨＰのうち配線構造領域ＭＣＲにおける構成のみを示している。しかし図３においては上記配線構造領域ＭＣＲに加えてガードリング形成領域ＧＲＲおよび発振子領域ＯＣＲを含めた半導体チップＣＨＰの構成が示される。

【0036】

図３を参照して、図３は図１のＡ−Ｂ線に沿う領域の断面構成を示しており、配線構造領域ＭＣＲ、ガードリング形成領域ＧＲＲおよび発振子領域ＯＣＲにおける多層配線構造の構成を示している。ただし図３においては層間絶縁膜ＩＩ４より下方の層の図示が省略されている。

【0037】

ガードリング形成領域ＧＲＲにはガードリングＧＲが形成されており、ガードリングＧＲは、最上層金属配線ＡＴと、その下面に接する積層膜ＬＭ１と、その上面に接する積層膜ＬＭ２とにより構成される。ガードリング形成領域ＧＲＲの最上層金属配線ＡＴ、積層膜ＬＭ１，ＬＭ２のそれぞれは、配線構造領域ＭＣＲの最上層金属配線ＡＴ、積層膜ＬＭ１，ＬＭ２のそれぞれと同一の層として配置されている。

【0038】

発振子領域ＯＣＲには、配線構造領域ＭＣＲおよびガードリング形成領域ＧＲＲの積層膜ＬＭ２と同一の層としての積層膜ＬＭ２が金属抵抗素子ＭＲＤとして配置されている。ただし発振子領域ＯＣＲには、たとえば配線構造領域ＭＣＲの最上層金属配線ＡＴおよび積層膜ＬＭ１と同一の層は配置されていない。

【0039】

より具体的には、最上層の配線層ＭＴが形成される層間絶縁膜ＩＩ５は、配線構造領域ＭＣＲと発振子領域ＯＣＲとの間にあるガードリング形成領域ＧＲＲにおいて、やや下方に深く掘られ、段差を有する形状となっている。このためガードリングＧＲを構成する積層膜ＬＭ２は、最上層金属配線ＡＴの上面上から、最上層金属配線ＡＴの側面を通って、やや下方に深くなった層間絶縁膜ＩＩ５の上面上にまで延びている。このように層間絶縁膜ＩＩ５（の上面）が下方に深く掘られた態様は、ガードリング形成領域ＧＲＲと隣り合う発振子領域ＯＣＲにまで続いている。そのため発振子領域ＯＣＲにおいて、積層膜ＬＭ２は、配線構造領域ＭＣＲの積層膜ＬＭ１よりも下方に配置される。ここでは少なくとも発振子領域ＯＣＲの積層膜ＬＭ２（金属抵抗素子ＭＲＤ）は、配線構造領域ＭＣＲの最上層金属配線ＡＴの上面上の積層膜ＬＭ２よりも下方の位置に配置されることが好ましい。

【0040】

ただし実際には、図２においては配線構造領域ＭＣＲのコアトランジスタが形成される領域の最上層金属配線ＡＴの上面を覆う積層膜ＬＭ２と同一の層としての金属抵抗素子ＭＲＤが、コアトランジスタの形成領域に配置されている。これは現物において、発振子領域ＯＣＲから配線構造領域ＭＣＲ（コアトランジスタの形成領域）にまで、両領域の間に形成されるガードリングの真下にて引き回すように、積層膜ＬＭ２が形成されるためである。

【0041】

次に図４〜図５を参照しながら、発振子領域ＯＣＲの金属抵抗素子についてより詳細に説明する。

【0042】

図４は図１中の点線で囲んだ領域ＩＶの平面視における態様である。図４を参照して、図２および図３の金属抵抗素子ＭＲＤは、図４中において金属抵抗素子ＭＲＤ１，ＭＲＤ２，ＭＲＤ３，ＭＲＤ４で示される、発振子領域ＯＣＲ（高速ＯＣＯ回路）における抵抗素子であり、図４の左右方向に延在するように通常は複数（図４においては４つ）、半導体基板ＳＵＢの主表面に沿う方向に関して互いに間隔をあけて配置されている。それぞれの金属抵抗素子ＭＲＤ（ＭＲＤ１〜ＭＲＤ４）は延在する方向に関する両端部において、その下方の配線層Ｍ４と、ヴィアＶ４を介在して互いに電気的に接続されている。なお金属抵抗素子ＭＲＤ１〜ＭＲＤ４のパターンの加工精度を高めるため、金属抵抗素子ＭＲＤ１〜ＭＲＤ４の近傍には、金属抵抗素子ＭＲＤ１〜ＭＲＤ４と同一の層としてのダミー金属抵抗素子ＭＲＤｄが配置されている。ダミー金属抵抗素子ＭＲＤｄは、金属抵抗素子ＭＲＤ１〜ＭＲＤ４と同様の積層構成を有している。

【0043】

金属抵抗素子ＭＲＤ１〜ＭＲＤ４とヴィアＶ４を介在して互いに電気的に接続される配線層Ｍ４は、図の上下方向に並列する複数の金属抵抗素子ＭＲＤ同士（ＭＲＤ１〜ＭＲＤ４）を互いに電気的に接続することにより、図の左方から右方へ向かう電流経路と、図の右方から左方へ向かう電流経路とが交互に組み合わされ、ジグザグ状に電流が流れる、単一の長い電流経路を形成している。

【0044】

具体的には、当該ＯＣＯ回路と接続される電気経路は、まずたとえば図２の配線層Ｍ３と同一の層として形成された導電膜である、他の導電膜Ｍot１から他のヴィアＶot１を介在して、配線層Ｍ４と同一の層として形成された導電膜である入力用配線層Ｍｉに通じる。次に当該電気経路は、入力用配線層ＭｉからヴィアＶ４を介在して金属抵抗素子ＭＲＤ１に通じ、金属抵抗素子ＭＲＤ１を左方から右方に流れて金属抵抗素子ＭＲＤ１の右側のヴィアＶ４から配線層Ｍ４に通じる。さらに当該配線層Ｍ４からヴィアＶ４を介在して金属抵抗素子ＭＲＤ２に通じ、金属抵抗素子ＭＲＤ２を右方から左方に流れて金属抵抗素子ＭＲＤ２の左側のヴィアＶ４から配線層Ｍ４に通じる。以降も同様に、配線層Ｍ４からヴィアＶ４を介在して金属抵抗素子ＭＲＤ３に通じ、金属抵抗素子ＭＲＤ３を右方へ流れて右方のヴィアＶ４から配線層Ｍ４に達する。その後は配線層Ｍ４からヴィアＶ４を介在して金属抵抗素子ＭＲＤ４に通じ、金属抵抗素子ＭＲＤ４を左方へ流れて左方のヴィアＶ４から出力用配線層Ｍｏに達する。出力用配線層Ｍｏから他のヴィアＶot２を介在して、たとえば図２の配線層Ｍ３と同一の層として形成された導電膜である他の導電膜Ｍot２に達する。ここで他の導電膜Ｍot１，Ｍot２は、たとえば外部の回路と電気的に接続されている。

【0045】

一方、たとえば図４にはＯＣＯ回路の一部である抵抗等が示されている。また配線層Ｍ４には、上記のように金属抵抗素子ＭＲＤと電気的に接続されるものの他に、たとえば金属抵抗素子ＭＲＤ１〜ＭＲＤ４の真下を潜るように図４の上下方向に延在するものが存在する。

【0046】

なお図４においてはヴィアＶ４により金属抵抗素子ＭＲＤと接続されない、配線層Ｍ４と同一の層としての配線層Ｍ４が、図４の上下方向に延在するように複数（ここでは５本）、互いに間隔をあけて配置されている。

【0047】

金属抵抗素子ＭＲＤ１〜ＭＲＤ４は、上記のＯＣＯ回路の長い電流経路の抵抗素子として配置される。上記のように金属抵抗素子ＭＲＤ１〜ＭＲＤ４（ＭＲＤ）は配線層ＭＴの最上層金属配線ＡＴの上面を覆う積層膜ＬＭ２と同一の層として形成される。

【0048】

図５を参照して、図５中の点線で囲んだ領域ＩＩＩは図３中の点線で囲んだ領域Ｖに対応する。配線層Ｍ４に含まれる金属配線Ａ４の上面を覆う積層膜ＬＭ２は、たとえば窒化チタン膜ＴＮと、シリコン窒化膜ＳＮ１とがこの順に積層された構成である。積層膜ＬＭ２と同一の層が金属抵抗素子ＭＲＤを構成している。このため金属抵抗素子ＭＲＤもたとえば窒化チタン膜ＴＮと、シリコン窒化膜ＳＮ１とがこの順に積層された構成である。金属抵抗素子ＭＲＤのうち窒化チタン膜ＴＮが金属抵抗素子層Ｒｍとして配置されており、窒化チタンで形成された、抵抗素子として機能する導電性の薄膜である。

【0049】

シリコン窒化膜ＳＮ１は俗にキャップ膜と呼ばれる酸化防止膜であり、かつ当該配線層Ｍ１〜Ｍ４などとその上層とを電気的に絶縁する。また配線層Ｍ４に含まれる金属配線Ａ４の下面を覆う積層膜ＬＭ１は、たとえばチタン膜ＴＩと窒化チタン膜ＴＮとがこの順に積層された構成である。

【0050】

積層膜ＬＭ１，ＬＭ２を構成する導電膜であるチタン膜ＴＩと窒化チタン膜ＴＮは、金属配線Ａ１〜Ａ４などの上下面に接するように配置されることにより、金属配線Ａ１〜Ａ４と一体で配線の導電部として機能する。このため後述するように当該導電部がまとめて配線層Ｍ１〜Ｍ４と定義される。また積層膜ＬＭ１，ＬＭ２を構成する導電膜である窒化チタン膜ＴＮは、金属配線Ａ１〜Ａ４中に含まれる銅原子などが外部のチタン膜ＴＩなどの方に拡散されることを抑制する機能を有するいわゆるバリアメタル膜として形成される。

【0051】

図２および図３の説明では配線層ＭＴとは最上層金属配線ＡＴと積層膜ＬＭ１と積層膜ＬＭ２とからなるものと説明しているが、実際にはチタン膜ＴＩと窒化チタン膜ＴＮとは導電膜であるがシリコン窒化膜ＳＮ１は絶縁膜であるため、正確には最上層の配線層ＭＴとは導電膜である、積層膜ＬＭ１と最上層金属配線ＡＴと積層膜ＬＭ２のうち下側の窒化チタン膜ＴＮとにより構成されると考える。配線層Ｍ１〜Ｍ４についても同様に、積層膜ＬＭ１と金属配線Ａ１〜Ａ４と、積層膜ＬＭ２のうち下側の窒化チタン膜ＴＮとにより構成されると考える。ただしガードリングＧＲは積層膜ＬＭ１と最上層金属配線ＡＴと積層膜ＬＭ２との全体を合わせた領域と考える。

【0052】

したがって一実施の形態においては、少なくとも、配線構造の最上層金属配線ＡＴの上面を覆うように形成された積層膜ＬＭ２を構成する最上層金属配線上導電膜としての窒化チタン膜ＴＮと同一の層で、発振子領域ＯＣＲに金属抵抗素子層Ｒｍとしての窒化チタン膜が配置されている。配線構造領域ＭＣＲの最上層金属配線ＡＴの上面を覆う窒化チタン膜ＴＮと金属抵抗素子層Ｒｍとが同一の層であることは、窒化チタン膜ＴＮと金属抵抗素子層Ｒｍとの膜厚と組成分析（不純物の含有量などの調査）により検証可能である。殊に、ガードリングＧＲが配置される場合には、配線構造領域ＭＣＲの最上層金属配線ＡＴの上面を覆う窒化チタン膜ＴＮと、ガードリングＧＲの積層膜ＬＭ２を構成する窒化チタン膜ＴＮとが同一の層であり、さらにガードリングＧＲの積層膜ＬＭ２を構成する窒化チタン膜ＴＮと金属抵抗素子層Ｒｍとが同一の層であることを検証することが好ましい。

【0053】

以上の説明において、最上層金属配線ＡＴ上の導電膜としての窒化チタン膜ＴＮと、当該窒化チタン膜ＴＮと同一の層として配置される金属抵抗素子層Ｒｍ（窒化チタン膜ＴＮ）とは、互いに離れた位置に独立して配置されている。

【0054】

次に図６〜図１１を参照しながら、一実施の形態のたとえば図２に示す半導体装置の製造方法について説明する。ただしここでは、最上層の配線層ＭＴの製造方法を中心に説明し、図２および図３の層間絶縁膜ＩＩ５より下側（半導体基板ＳＵＢ側）の層については説明が省略される。図６〜図１１は図１中のＡ−Ｂ線に沿う領域の断面図で示される。

【0055】

図６を参照して、図６中に示されないがたとえば図２に示す、主表面を有するたとえばシリコンの単結晶としての半導体基板ＳＵＢが準備される。一般公知の方法により半導体基板ＳＵＢにＦＭＯＮＯＳ型メモリ、コアトランジスタおよびＩ／Ｏトランジスタが形成され、層間絶縁膜ＩＩ１〜ＩＩ５、配線層Ｍ１〜Ｍ４、ヴィアＶ１〜Ｖ４、ＯＣＯ回路などが形成される。図６には層間絶縁膜ＩＩ５およびその上方の層のみ示されており、それらより下方の層は図示が省略されている。

【0056】

層間絶縁膜ＩＩ５がＣＭＰ（Chemical Mechanical Polishing）と呼ばれる化学機械的研磨法によりその上面が平坦となるように研磨された後、通常の写真製版技術およびエッチング技術により、配線層Ｍ４に達するように層間絶縁膜ＩＩ５にヴィアホールが形成される。上記ヴィアホールの内部には、たとえばＰＶＤ（Physical Vapor Deposition）法によりタングステンよりなる導電膜が充填され、再度ＣＭＰにより上面が平坦となるように研磨されることによりヴィアＶ４が形成される。

【0057】

次にたとえばＰＶＤ法によりチタン膜ＴＩおよび窒化チタン膜ＴＮがこの順に積層された積層膜ＬＭ１が形成され、さらにその上に、（複数層が）互いに積層されている金属配線が形成される。複数の層の金属配線のうち最上層である最上層金属配線ＡＴが形成される。一例として、チタン膜ＴＩは１０ｎｍ、窒化チタン膜ＴＮは２０ｎｍ、最上層金属配線ＡＴ（アルミニウム銅からなる）は１μｍ形成される。積層膜ＬＭ１および最上層金属配線ＡＴは、半導体基板ＳＵＢの主表面上のほぼ全面に形成される。

【0058】

次に、半導体基板ＳＵＢの主表面上のうち、配線構造領域ＭＣＲとなるべき領域（ガードリング形成領域ＧＲＲとなるべき領域の一部を含む）すなわち最上層金属配線ＡＴが形成されるべき領域に最上層金属配線ＡＴのパターンが残存するように、通常の写真製版技術がなされ、フォトレジストＰＨＲのパターンが形成される。

【0059】

図７を参照して、図６の工程において形成されたフォトレジストＰＨＲのパターンを用いた通常のエッチング技術により、配線構造領域ＭＣＲとなるべき領域には最上層金属配線ＡＴが形成される。ここで配線構造領域ＭＣＲとなるべき領域とは、半導体基板ＳＵＢの主表面上のうち、最上層金属配線ＡＴを含む、少なくとも１層の金属配線が形成されて最終的に配線構造領域ＭＣＲとなるべき領域のことである。配線構造領域ＭＣＲとなるべき領域およびガードリング形成領域ＧＲＲとなるべき領域の一部に最上層金属配線ＡＴのパターンが形成される。必要に応じてＣＭＰにより上面が平坦となるように研磨される。

【0060】

なおここでは、（最終的に）ガードリング形成領域ＧＲＲとなるべき領域の一部および（最終的に）発振子領域ＯＣＲとなるべき領域のチタン膜ＴＩ、窒化チタン膜ＴＮおよび最上層金属配線ＡＴがすべてエッチング除去される。これは上記導電膜ＴＩ，ＴＮ，ＡＴによる短絡不良の発生を抑制するためである。ガードリング形成領域ＧＲＲとなるべき領域の一部および発振子領域ＯＣＲとなるべき領域における上記導電膜ＴＩ，ＴＮ，ＡＴを確実に除去することにより、導電膜が残存することによる短絡不良などを抑制する目的で、当該領域ＧＲＲ，ＯＣＲの層間絶縁膜ＩＩ５の一部がエッチングされる（オーバーエッチングされる）ようにすることが好ましい。以降においては上記の「なるべき領域」は省略される。

【0061】

図８を参照して、最上層金属配線ＡＴの上面から、（半導体基板ＳＵＢの主表面上において配線構造領域ＭＣＲと並ぶ）発振子領域ＯＣＲにおいて（最上層金属配線ＡＴの下面に接して配置される）層間絶縁膜ＩＩ５まで延在する導電膜としての窒化チタン膜ＴＮと、シリコン窒化膜ＳＮ１とがこの順に積層された積層膜ＬＭ２が形成される。具体的には、たとえばＰＶＤ法により一例として３３ｎｍの窒化チタン膜ＴＮが形成された後、たとえばＣＶＤ（Chemical Vapor Deposition）法により一例として５０ｎｍのシリコン窒化膜ＳＮ１が形成される。

【0062】

ここでは配線構造領域ＭＣＲおよびガードリング形成領域ＧＲＲの一部には最上層金属配線ＡＴのパターンが形成されるが、ガードリング形成領域ＧＲＲの一部および発振子領域ＯＣＲには最上層金属配線ＡＴが形成されない。このため積層膜ＬＭ２は、最上層金属配線ＡＴの上面および側面を覆い、かつ最上層金属配線ＡＴが形成されない発振子領域ＯＣＲ（ガードリング形成領域ＧＲＲの一部を含む）の最上面すなわち層間絶縁膜ＩＩ５の上面を覆うように形成される。このため積層膜ＬＭ２は、最上層金属配線ＡＴの上面から、最上層金属配線ＡＴの側面を伝い、さらに層間絶縁膜ＩＩ５の上面にまで延在するように、階段状の断面形状を有するように屈曲することが好ましい。また以上より、層間絶縁膜ＩＩ５の上面を覆う積層膜ＬＭ２は、最上層金属配線ＡＴの上面を覆う積層膜ＬＭ２よりも下方に形成されるといえる。

【0063】

図９を参照して、積層膜ＬＭ２の主表面上のうち、配線構造領域ＭＣＲにおける配線層ＭＴが形成される領域、ガードリング形成領域ＧＲＲにおけるガードリングＧＲが形成される領域、および発振子領域ＯＣＲにおける金属抵抗素子ＭＲＤが形成される領域に積層膜ＬＭ２のパターンが残存するように通常の写真製版技術がなされ、フォトレジストＰＨＲのパターンが形成される。

【0064】

図１０を参照して、図９の工程において形成されたフォトレジストＰＨＲのパターンを用いた通常のエッチング技術により、積層膜ＬＭ２がパターニングされ、導電膜ＴＮとシリコン窒化膜ＳＮ１とが積層されたパターン（積層膜ＬＭ２）が形成される。この積層されたパターンは、配線構造領域ＭＣＲのうち配線層ＭＴが形成される領域、ガードリング形成領域ＧＲＲのうちガードリングＧＲが形成される領域、および発振子領域ＯＣＲのうち金属抵抗素子ＭＲＤが形成される領域に形成される。

【0065】

積層膜ＬＭ２が積層されたパターンは、配線構造領域ＭＣＲにおける最上層金属配線ＡＴの真上に形成され、ガードリング形成領域ＧＲＲにおけるガードリングＧＲの最上層金属配線ＡＴの上面および側面にも形成される。さらに積層膜ＬＭ２が積層されたパターンは、発振子領域ＯＣＲの層間絶縁膜ＩＩ５の上面の一部にも形成される。これら３つの領域における積層膜ＬＭ２は、それぞれが互いに分離された位置に独立して配置される態様となるが互いに同一の層として形成される。

【0066】

配線構造領域ＭＣＲにおいては、最上層金属配線ＡＴの上面を覆う最上層金属配線上導電膜ＴＯＡとして窒化チタン膜ＴＮが形成され、積層膜ＬＭ１と最上層金属配線ＡＴと最上層金属配線上導電膜ＴＯＡ（窒化チタン膜ＴＮ）とにより、導電膜である最上層の配線層ＭＴが形成される。そして配線層ＭＴの上面を覆うように絶縁膜であるシリコン窒化膜ＳＮ１が酸化防止膜（キャップ膜）として形成される。配線構造領域ＭＣＲにおいては、最上層金属配線上導電膜ＴＯＡとその上のシリコン窒化膜ＳＮ１が酸化防止膜とからなる積層膜ＬＭ２が、金属配線ＡＴの上面を覆うように形成される。

【0067】

ガードリング形成領域ＧＲＲにおいては、積層膜ＬＭ１と最上層金属配線ＡＴとが積層された構造の上面から側面、さらにオーバーエッチングされた層間絶縁膜ＩＩ５の上面にまで一体として延在するように最上層金属配線上導電膜ＴＯＡとしての窒化チタン膜ＴＮが形成される。窒化チタン膜ＴＮの上面を覆うようにシリコン窒化膜ＳＮ１が酸化防止膜（キャップ膜）として形成される。窒化チタン膜ＴＮとシリコン窒化膜ＳＮ１とにより積層膜ＬＭ２が形成される。このようにして、積層膜ＬＭ１と最上層金属配線ＡＴと積層膜ＬＭ２とからなるガードリングＧＲが形成される。

【0068】

発振子領域ＯＣＲにおいては最上層金属配線ＡＴが存在しないため、層間絶縁膜ＩＩ５の上面の一部に最上層金属配線上導電膜ＴＯＡと同一の層で金属抵抗素子層Ｒｍ（窒化チタン膜ＴＮ）が形成され、金属抵抗素子層Ｒｍの上面を覆うようにシリコン窒化膜ＳＮ１が形成される。金属抵抗素子層Ｒｍ（窒化チタン膜ＴＮ）とシリコン窒化膜ＳＮ１とにより、積層膜ＬＭ２が金属抵抗素子ＭＲＤとして形成される。

【0069】

配線構造領域ＭＣＲの配線層ＭＴ、および発振子領域ＯＣＲの金属抵抗素子ＭＲＤは、層間絶縁膜ＩＩ５に形成されたヴィアＶ４の真上に形成されることにより、ヴィアＶ４を介在して、ヴィアＶ４より下側の層と互いに電気的に接続されることが好ましい。

【0070】

図１０に示す配線層ＭＴ、ガードリングＧＲおよび金属抵抗素子ＭＲＤが互いに分離されるように形成された態様は、図３中の点線で囲んだ領域Ｘに対応する。

【0071】

これ以降については一般公知の方法により、たとえば図２に示すいわゆるＨＤＰシリコン酸化膜ＰＳＯＮ、シリコン窒化膜ＳＮおよびパッシベーション膜ＰＩＸがこの順に形成される。パッシベーション膜ＰＩＸは半導体装置全体を上方から保護するための薄膜であるが、たとえばシリコン窒化膜により形成される。以上により、一実施の形態に係る、たとえばマイコン製品が搭載された半導体装置が形成される。

【0072】

図１１を参照して、これは図１０と基本的に同様の構成を有しているが、最上層金属配線ＡＴがパターニングされる（図７の）工程の際に領域ＧＲＲ、ＯＣＲにおいて層間絶縁膜ＩＩ５がオーバーエッチングされる深さが図１０よりも多く（深く）なっている。層間絶縁膜ＩＩ５のエッチング量は任意であり、少なくとも発振子領域ＯＣＲに金属抵抗素子層Ｒｍとして形成される窒化チタン膜ＴＮのパターンは、配線構造領域ＭＣＲにおいて最上層の配線層ＭＴを構成する、積層膜ＬＭ２の一部としての窒化チタン膜ＴＮよりも下方（半導体基板ＳＵＢ側）の位置に形成されることが好ましい。ただし図１０および図１１においてはここではたとえば配線層ＭＴを構成する積層膜ＬＭ１よりも下方に金属抵抗素子層Ｒｍが形成されている。

【0073】

次に図１２〜図２０の比較例を参照しながら、一実施の形態の作用効果について説明する。

【0074】

図１２を参照して、比較例の半導体装置も一実施の形態の半導体装置と同様に、半導体ウェハＷＦＲの一部として切り取られた半導体チップＣＨＰとして形成されている。ただし比較例の半導体チップＣＨＰの主表面上には、配線構造領域ＭＣＲと発振子領域ＯＣＲとのみが形成されており、ガードリング形成領域ＧＲＲ（ガードリングＧＲ）が形成されていない点において、図１２は図１と異なっている。

【0075】

図１３を参照して、ここでのマイコン製品を構成する集積回路と多層配線構造の構成は、基本的に図２に示す一実施の形態に係る半導体装置と同様であるが、金属抵抗素子ＭＲＤが最上層の配線層ＭＴの上面を覆うように形成された積層膜ＬＭ２と同一の層として形成されていない点において、図２の構成と異なっている。具体的には金属抵抗素子ＭＲＤは（たとえば配線構造領域ＭＣＲのコアトランジスタが形成される領域において）最上層の配線層ＭＴの上方（層間絶縁膜ＩＩ６の上面上）に、最上層金属配線ＡＴの積層膜ＬＭ２とは独立するように配置されており、金属抵抗素子ＭＲＤと配線層ＭＴとがヴィアＶ５により電気的に接続されている。

【0076】

次に図１４〜図２０を参照しながら、比較例のたとえば図１３に示す半導体装置の製造方法について説明する。ここでも上記の一実施の形態の製造方法と同様に、最上層の配線層ＭＴの製造方法を中心に説明する。

【0077】

図１４を参照して、図６と同様に層間絶縁膜ＩＩ５、ヴィアＶ４、積層膜ＬＭ１、最上層金属配線ＡＴが形成される。ここでは積層膜ＬＭ１および最上層金属配線ＡＴは半導体基板ＳＵＢの主表面上のほぼ全面に形成される。次に最上層金属配線ＡＴの上面のほぼ全面に、チタン膜ＴＩと、窒化チタン膜ＴＮと、ＣＶＤ法により形成されるシリコン酸窒化膜ＳＯＮ１とがこの順に積層された積層膜ＬＭ２が形成される。ここでの積層膜ＬＭ２は、チタン膜ＴＩとシリコン酸窒化膜ＳＯＮ１とを含む点において、一実施の形態と若干の相違がある。

【0078】

次に、半導体基板ＳＵＢの主表面上のうち、配線構造領域ＭＣＲおよび発振子領域ＯＣＲに最上層金属配線ＡＴのパターンが残存するように通常の写真製版技術がなされ、フォトレジストＰＨＲのパターンが形成される。

【0079】

図１５を参照して、図１４の工程において形成されたフォトレジストＰＨＲのパターンを用いた通常のエッチング技術により、配線構造領域ＭＣＲおよび発振子領域ＯＣＲには積層膜ＬＭ１、最上層金属配線ＡＴおよび積層膜ＬＭ２が積層された構造が形成される。一方、配線構造領域ＭＣＲと発振子領域ＯＣＲとに挟まれた領域については、上記の積層膜ＬＭ１、最上層金属配線ＡＴおよび積層膜ＬＭ２がエッチング除去され、さらにオーバーエッチングにより層間絶縁膜ＩＩ５の一部が除去される。

【0080】

このようにして配線構造領域ＭＣＲには、積層膜ＬＭ１と、最上層金属配線ＡＴと、積層膜ＬＭ２のうちのチタン膜ＴＩおよび窒化チタン膜ＴＮとからなる最上層の配線層ＭＴが形成される。そして配線層ＭＴの上面が絶縁膜（キャップ膜）としてのシリコン酸窒化膜ＳＯＮ１に覆われる。

【0081】

図１６を参照して、シリコン酸窒化膜ＳＯＮ１および露出した層間絶縁膜ＩＩ５を覆うように、一般公知の方法により、たとえばシリコン酸化膜からなる層間絶縁膜ＩＩ６、およびこれを覆う下方反射防止膜ＢＡが形成される。下方反射防止膜ＢＡとは、通常の写真製版技術の特に露光処理を行なう際に用いられる光が、アルミニウムやタングステンシリコン（ＷＳｉ）などからの反射の影響（定在波効果）が大きくなることにより、フォトレジストＰＨＲの露光時に光の照射を意図しない領域が照射される不具合を低減するために形成される反射防止膜であり、通常はフォトレジストＰＨＲの直下に形成される。この下方反射防止膜ＢＡはたとえば酸窒化シリコン（ＳｉＯＮ）により形成される。

【0082】

フォトレジストＰＨＲおよび下方反射防止膜ＢＡが通常の写真製版技術およびエッチング技術によりパターニングされる。

【0083】

図１７を参照して、図１６の工程において形成されたフォトレジストＰＨＲ（および下方反射防止膜ＢＡ）のパターンを用いた通常のエッチング技術により発振子領域ＯＣＲの層間絶縁膜ＩＩ６に、シリコン酸窒化膜ＳＯＮ１の上面に接するようにヴィアホールが形成され、当該ヴィアホールをタングステンで充填することによりヴィアＶ５が形成される。

【0084】

図１８を参照して、層間絶縁膜ＩＩ６およびヴィアＶ５の上面を覆うように、窒化チタン膜ＴＮおよびシリコン窒化膜ＳＮ１がこの順に積層される。

【0085】

図１９を参照して、発振子領域ＯＣＲ（の最上層金属配線ＡＴの真上）に最上層金属配線ＡＴのパターンが残存するように通常の写真製版技術がなされ、フォトレジストＰＨＲのパターンが形成される。

【0086】

図２０を参照して、図１９の工程において形成されたフォトレジストＰＨＲのパターンを用いた通常のエッチング技術により、層間絶縁膜ＩＩ５上の窒化チタン膜ＴＮおよびシリコン窒化膜ＳＮ１がパターニングされる。これにより、窒化チタン膜ＴＮおよびシリコン窒化膜ＳＮ１との積層構造からなる金属抵抗素子ＭＲＤが、発振子領域ＯＣＲの最上層金属配線ＡＴおよび積層膜ＬＭ２の真上に、ヴィアＶ５を介在して形成される。なお金属抵抗素子ＭＲＤを構成する窒化チタン膜ＴＮは金属抵抗素子層Ｒｍとして機能する。

【0087】

このように比較例においては金属抵抗素子層Ｒｍとしての窒化チタン膜ＴＮが、最上層の配線層ＭＴを構成する窒化チタン膜ＴＮと異なる層として、最上層の配線層ＭＴを構成する窒化チタン膜ＴＮが形成された後、改めて最上層の配線層ＭＴの上方に形成される。このため比較例においては工程数が非常に多くなり、コスト高を招く可能性がある。

【0088】

一実施の形態においては、配線層ＭＴを構成する最上層金属配線上導電膜ＴＯＡとしての窒化チタン膜ＴＮと同時に、当該窒化チタン膜ＴＮと同一の層として金属抵抗素子層Ｒｍが形成される。このため比較例よりも工程数が削減され、製造コストを削減することができる。

【0089】

また一実施の形態においては、比較例の図１６における下方反射防止膜ＢＡを形成する必要がなくなるという観点からも、一実施の形態においては工程数をより簡素にすることができる。ただし一実施の形態においても比較例の図１６と同様にフォトレジストＰＨＲの下面を覆うように下方反射防止膜ＢＡが形成されてもよい。

【0090】

一実施の形態の金属抵抗素子層Ｒｍは、最上層金属配線ＡＴの上面を覆う最上層金属配線上導電膜ＴＯＡとしての窒化チタン膜ＴＮと同一の層として配置される。このため、たとえば最上層金属配線ＡＴの下面を覆う窒化チタン膜ＴＮと同一の層として金属抵抗素子層Ｒｍが形成される場合に比べて、当該金属抵抗素子層Ｒｍの膜厚の設計の自由度を高めることができる。これはたとえば最上層金属配線ＡＴの下面を覆う窒化チタン膜ＴＮの膜厚は、たとえば後工程においてダメージを受ける可能性などを考慮して設計される必要があるが、上面を覆う窒化チタン膜ＴＮの膜厚を設計する上ではそのような必要が少ないためである。

【0091】

またそもそも、たとえば最上層金属配線ＡＴの下面を覆う窒化チタン膜ＴＮは、上層の最上層金属配線ＡＴなどをパターニングする際に同時にダメージを受ける場合がある。上層のパターニングの影響を受けてダメージを受ける可能性がある層と同一の層を、他の素子領域である発振子領域ＯＣＲの金属抵抗素子層Ｒｍに利用すれば、金属抵抗素子層Ｒｍにも上記ダメージの影響が及ぼされる可能性がある。最上層金属配線ＡＴの上面を覆う最上層金属配線上導電膜ＴＯＡと同一の層を金属抵抗素子層Ｒｍに利用することにより、上記ダメージの影響が及ぼされる可能性を低減することができる。

【0092】

一実施の形態の金属抵抗素子層Ｒｍは、少なくとも最上層金属配線上導電膜ＴＯＡ（ＴＮ）より下方に配置される。このようにすれば、金属抵抗素子層Ｒｍの上面を覆うパッシベーション膜ＰＩＸは、少なくとも最上層金属配線上導電膜ＴＯＡの上面を覆うパッシベーション膜ＰＩＸよりも厚くなるため、金属抵抗素子層Ｒｍを上方からより確実に保護する効果を高めることができる。つまり、外部からの水分の浸入などによる金属抵抗素子層Ｒｍへのダメージの発生などの不具合を確実に抑制することができる。

【0093】

なお一実施の形態においては最上層の配線層ＭＴの積層膜ＬＭ１よりも下方に配置される（図３、図１０参照）が、このようにすれば、金属抵抗素子層Ｒｍの上方を覆うパッシベーション膜ＰＩＸがいっそう厚くなるため、上記のパッシベーション膜ＰＩＸによる保護効果をより高めることができる。

【0094】

次に一実施の形態においては配線構造領域ＭＣＲと発振子領域ＯＣＲとの間にガードリング形成領域ＧＲＲを備え、ガードリングＧＲが配置されている。このガードリングＧＲは、配線構造領域ＭＣＲの配線層ＭＴおよび発振子領域ＯＣＲの金属抵抗素子ＭＲＤの双方と互いに分離するように独立して形成されている。このため、プロセスにおいてエッチング技術を施す際にパターンの残骸が配線構造領域ＭＣＲと発振子領域ＯＣＲとの間を往来することによる短絡不良などの発生を抑制する。

【0095】

配線構造領域ＭＣＲの配線層ＭＴと金属抵抗素子ＭＲＤとが互いに離れた位置に独立して配置されるため、両者が電気的に互いに影響を及ぼし合う可能性が低減される。このため上記の影響に起因する金属抵抗素子層Ｒｍの抵抗値の変動など精度の誤差を低減することができ、発振子領域ＯＣＲのＯＣＯ回路の信頼性をより高めることができる。

【0096】

またガードリングＧＲの存在により、たとえばガードリングＧＲに囲まれる領域（発振子領域ＯＣＲ）の外側の配線構造領域ＭＣＲに形成される回路のレイアウトパターンが変わっても、ガードリングＧＲの内側（発振子領域ＯＣＲ）は外側に対して応力の変動の影響を受けにくくなる。つまり、たとえば配線構造領域ＭＣＲにおける配線のパターンの疎密の程度にかかわらず、発振子領域ＯＣＲの金属抵抗素子ＭＲＤが受ける応力の条件はほぼ同じになる。

【0097】

配線構造領域ＭＣＲのレイアウトの状態や疎密などに応じて発振子領域ＯＣＲの金属抵抗素子ＭＲＤが受ける応力が変われば、金属抵抗素子ＭＲＤの抵抗値が変動し、ＯＣＯ回路の発振特性が変わるために、ＯＣＯ回路の信頼性が低下する可能性がある。しかしガードリングＧＲが上記の抵抗値および発振特性の変動を抑制する作用を有するため、ＯＣＯ回路の安定した発振特性を確保することができる。

【0098】

なお一実施の形態において金属抵抗素子層Ｒｍとして窒化チタン膜ＴＮが用いられることにより、いわゆるピエゾ抵抗効果の発生を抑制することができるため、ピエゾ抵抗効果に起因する応力による抵抗値の変動が少なくなり、ＯＣＯ回路の安定した発振特性を確保することができる。

【0099】

（実施の形態２）
図２１を参照して、本実施の形態においては、実施の形態１と比較して、最上層の配線層ＭＴを構成する最上層金属配線ＡＴと、金属抵抗素子ＭＲＤの一部（金属抵抗素子層）と同一の層として形成される積層膜ＬＭ２（の一部）との間に挟まれるように、反射防止用絶縁膜ＡＲＦをさらに有している点において異なっている。この反射防止用絶縁膜ＡＲＦは、上記の下方反射防止膜ＢＡと同様に、露光処理を行なう際の光の乱反射を抑制する機能を有する。

【0100】

より詳しくは、最上層金属配線ＡＴと積層膜ＬＭ２との間に、積層膜ＬＭ３と反射防止用絶縁膜ＡＲＦとが、この順に積層されている。

【0101】

積層膜ＬＭ３は後述するように、積層膜ＬＭ１と同様にたとえばチタン膜ＴＩと窒化チタン膜ＴＮとがこの順に積層された構成であり、積層膜ＬＭ３は配線層ＭＴの最上層金属配線ＡＴの上面を覆うように形成されている。反射防止用絶縁膜ＡＲＦは積層膜ＬＭ３（窒化チタン膜ＴＮ）の上面を覆うように形成されており、たとえばプラズマＣＶＤ法により形成される酸窒化シリコン膜（ＳｉＯＮ）であることが好ましい。

【0102】

ただし最上層以外の配線層Ｍ１〜Ｍ４については実施の形態１と同様、積層膜ＬＭ１と金属配線Ａ１〜Ａ４と、積層膜ＬＭ２の一部である窒化チタン膜ＴＮとにより構成されていると考える。ここでも積層膜ＬＭ２は窒化チタン膜ＴＮとシリコン窒化膜ＳＮ１とにより構成される。

【0103】

本実施の形態は以上の点において実施の形態１と異なっており、他の点においては実施の形態１と同様であるため、同一の要素については同一の符号を付しその説明を繰り返さない。また実施の形態１において説明した各構成要素を本実施の形態の半導体装置に加えてもよい。

【0104】

次に図２２〜図２６を参照しながら、一実施の形態のたとえば図２１に示す半導体装置の製造方法について、最上層の配線層ＭＴの製造方法を中心に説明する。

【0105】

図２２を参照して、図６と同様に層間絶縁膜ＩＩ５、ヴィアＶ４、積層膜ＬＭ１、最上層金属配線ＡＴが形成される。ここでは積層膜ＬＭ１および最上層金属配線ＡＴは半導体基板ＳＵＢの主表面上のほぼ全面に形成される。次に最上層金属配線ＡＴの上面のほぼ全面に、チタン膜ＴＩと窒化チタン膜ＴＮとがこの順に積層された積層膜ＬＭ３と、プラズマＣＶＤ法により形成されるシリコン酸窒化膜ＳＯＮ１とがこの順に積層される。一例として、チタン膜ＴＩは２．５ｎｍ、窒化チタン膜ＴＮは２３ｎｍ、シリコン酸窒化膜ＳＯＮ１は５０ｎｍ、それぞれ形成される。シリコン酸窒化膜ＳＯＮ１は、最上層金属配線ＡＴと、最上層金属配線上導電膜ＴＯＡとしての窒化チタン膜ＴＮ（図２６参照）との間に挟まれる反射防止用絶縁膜ＡＲＦとして形成される。

【0106】

なお最上層金属配線ＡＴの上面にチタン膜ＴＩと窒化チタン膜ＴＮとシリコン酸窒化膜ＳＯＮ１がこの順に積層される点においては図１４（比較例）の積層膜ＬＭ２と同様であるが、ここでは便宜上、図１４とは異なる名称である積層膜ＬＭ３を採用している。

【0107】

次に、図６と同様にフォトレジストＰＨＲのパターンが形成される。
図２３を参照して、図７と同様に通常のエッチング技術により配線構造領域ＭＣＲおよびガードリング形成領域ＧＲＲの一部に最上層金属配線ＡＴのパターンが形成される。

【0108】

図２４〜図２６を参照して、基本的に実施の形態１の図８〜図１０と同様の処理がなされることにより、本実施の形態に係る半導体装置が形成される。ただし図２４〜図２６の工程において最上層金属配線ＡＴの上面および側面などを覆う、積層膜ＬＭ２の一部としての窒化チタン膜ＴＮは、窒化チタンの薄膜である必要はなく、窒化チタンの代わりにたとえばタングステン、アルミニウム、クロムシリサイド（ＣｒＳｉ₂）などの薄膜が用いられてもよい。この点において図２４〜図２６の工程は図８〜図１０の工程と異なっている。

【0109】

図２６に示すように、配線構造領域ＭＣＲのうち配線層ＭＴが形成される領域およびガードリングＧＲが形成される領域には、最上層金属配線ＡＴの上面を覆うように積層膜ＬＭ３（チタン膜ＴＩおよび窒化チタン膜ＴＮ）と反射防止用絶縁膜ＡＲＦと積層膜ＬＭ２（窒化チタン膜ＴＮおよびシリコン窒化膜ＳＮ１）との積層構造が形成される。反射防止用絶縁膜ＡＲＦは、シリコン酸窒化膜ＳＯＮ１がパターニングされることにより形成される。

【0110】

なおここでは（絶縁膜としてのシリコン酸窒化膜ＳＯＮ１を含むものの）、最上層の配線層ＭＴとは積層膜ＬＭ１と最上層金属配線ＡＴと、積層膜ＬＭ３とシリコン酸窒化膜ＳＯＮ１（反射防止用絶縁膜ＡＲＦ）と、積層膜ＬＭ２のうちの窒化チタン膜ＴＮとからなるものと考える。ただしガードリングＧＲは積層膜ＬＭ１と最上層金属配線ＡＴと積層膜ＬＭ３とシリコン酸窒化膜ＳＯＮ１（反射防止用絶縁膜ＡＲＦ）と積層膜ＬＭ２との全体を合わせた領域と考える。

【0111】

次に、本実施の形態の作用効果について説明する。本実施の形態においては実施の形態１の作用効果に加えて以下の作用効果を奏する。

【0112】

本実施の形態においては配線層ＭＴにおいて、最上層金属配線ＡＴと最上層金属配線上導電膜ＴＯＡ（窒化チタン膜ＴＮ）との間に反射防止用絶縁膜ＡＲＦ（シリコン酸窒化膜ＳＯＮ１）が挟まれるように形成されるため、最上層金属配線ＡＴと最上層金属配線上導電膜ＴＯＡ（ＴＮ）との間の短絡など、電流の導通を抑制することができる。

【0113】

したがって、金属抵抗素子層Ｒｍと同一の層である最上層金属配線上導電膜ＴＯＡ（窒化チタン膜ＴＮ）は、最上層金属配線ＡＴの電気抵抗や電流に影響を受けにくくなるため、金属抵抗素子層Ｒｍの抵抗値が変動したりＯＣＯ回路の発振特性が変動するなどの現象を抑制することができ、ＯＣＯ回路の安定した発振特性を確保することができる。

【0114】

またその結果、積層膜ＬＭ２を構成する最上層金属配線上導電膜ＴＯＡとして、窒化チタンの薄膜に限定せず、タングステン、アルミニウム、クロムシリサイド（ＣｒＳｉ₂）などの薄膜を用いることが可能となり、材料の選択可能な範囲を広げることができる。たとえばアルミニウムは窒化チタンに比べて導電性が高いため、これが配線層ＭＴなどを構成する導電部に用いられることにより、当該配線層ＭＴなどの導電性をさらに高め、多層配線構造の駆動力などをさらに高めることができる。

【0115】

（参考例）
図２および図２１においては、コアトランジスタの形成領域のうち金属抵抗素子ＭＲＤが配置される領域は、他の領域に比べて層間絶縁膜ＩＩ５の上面が下方に深く掘られている。これは図３のガードリング形成領域ＧＲＲにおいて層間絶縁膜ＩＩ５の上面が下方に深く掘られ、発振子領域ＯＣＲにおいて積層膜ＬＭ２が配線構造領域ＭＣＲの積層膜ＬＭ１より下方に配置されるのと同様の理由（オーバーエッチング）に基づく。しかしオーバーエッチングの量が極めて少ない場合には、図２７および図２８に示すようにコアトランジスタの形成領域のうち金属抵抗素子ＭＲＤが配置される領域の層間絶縁膜ＩＩ５の上面が他の領域の層間絶縁膜ＩＩ５の上面とほとんど同じ高さになる。図２７および図２８に示す態様であっても、当該金属抵抗素子ＭＲＤが最上層金属配線ＡＴの上面を覆う積層膜ＬＭ２と同一の層である限り、上記の実施の形態と同様の作用効果を奏する。

【0116】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は上記実施の形態に限定されるものではなくその要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0117】

Ａ１，Ａ２，Ａ３，Ａ４，ＡＴ 金属配線、ＡＲＦ 反射防止用絶縁膜、ＢＡ 下方反射防止膜、ＣＨＰ 半導体チップ、ＣＴ コンタクト、ＧＥ ゲート電極、ＧＩ ゲート絶縁膜、ＧＲ ガードリング、ＧＲＲ ガードリング形成領域、ＩＩ１，ＩＩ２，ＩＩ３，ＩＩ４，ＩＩ５，ＩＩ６ 層間絶縁膜、ＬＭ１，ＬＭ２，ＬＭ３ 積層膜、Ｍ１，Ｍ２，Ｍ３，Ｍ４，ＭＴ 配線層、ＭＣＲ 配線構造領域、ＭＧ メモリゲート電極、ＭＲＤ，ＭＲＤ１，ＭＲＤ２，ＭＲＤ３，ＭＲＤ４ 金属抵抗素子、ＮＲ ｎ型不純物領域、ＮＷＬＭ型ウェル領域、ＯＣＲ 発振子領域、ＯＮＯ メモリゲート絶縁膜、ＰＩＸ パッシベーション膜、ＰＲ ｐ型不純物領域、ＰＳＯＮ ＨＤＰ酸化膜、ＰＷＬ ｐ型ウェル領域、Ｒｍ 金属抵抗素子層、ＳＣ シリサイド層、ＳＩ 分離絶縁膜、ＳＮ，ＳＮ１ シリコン窒化膜、ＳＯＮ１ シリコン酸窒化膜、ＳＵＢ 半導体基板、ＳＷ 側壁絶縁膜、ＴＩ チタン膜、ＴＮ 窒化チタン膜、ＴＯＡ 最上層金属配線上導電膜、Ｖ１，Ｖ２，Ｖ３，Ｖ４ ヴィア、ＷＦＲ 半導体ウェハ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】