特許 6121350 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6121350

(24)【登録日】2017年4月7日

(45)【発行日】2017年4月26日

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 29/78 20060101AFI20170417BHJP

   H01L 21/336 20060101ALI20170417BHJP

   H01L 21/8234 20060101ALI20170417BHJP

   H01L 27/088 20060101ALI20170417BHJP

   H01L 29/49 20060101ALI20170417BHJP

   H01L 29/423 20060101ALI20170417BHJP

【ＦＩ】

   H01L29/78 301G

   H01L27/08 102C

   H01L29/58 G

【請求項の数】5

【全頁数】14

(21)【出願番号】特願2014-47168(P2014-47168)

(22)【出願日】2014年3月11日

(65)【公開番号】特開2015-170832(P2015-170832A)

(43)【公開日】2015年9月28日

【審査請求日】2015年12月22日

(73)【特許権者】

【識別番号】314015767

【氏名又は名称】マイクロソフト テクノロジー ライセンシング，エルエルシー

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100091214

【弁理士】

【氏名又は名称】大貫 進介

(72)【発明者】

【氏名】宮田 俊敬

【審査官】 小堺 行彦

(56)【参考文献】

【文献】 特開２０１３−０４５９５３（ＪＰ，Ａ）

【文献】 特開昭５９−１２１９７９（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００１／００１７３９０（ＵＳ，Ａ１）

【文献】 特開２００９−２１２２３７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２９／４２３

Ｈ０１Ｌ ２９／４９

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

第１導電型のドレイン領域と、
第１導電型のソース領域と、
前記ドレイン領域と前記ソース領域との間に設けられた第２導電型のチャネル領域と、
前記チャネル領域上に設けられた第１ゲート絶縁膜と、
前記第１ゲート絶縁膜よりも前記ソース領域側の前記チャネル領域上に、前記第１ゲート絶縁膜に隣接して設けられ、前記第１ゲート絶縁膜よりも電気的膜厚が小さい第２ゲート絶縁膜と、
前記第１ゲート絶縁膜上に設けられるとともに、一部が前記第２ゲート絶縁膜上にも設けられた第１ゲート電極と、
前記第２ゲート絶縁膜上に設けられ、前記第１ゲート電極よりも仕事関数が高い第２ゲート電極と、
を備えた半導体装置。

【請求項2】

前記第２ゲート絶縁膜は、前記第１ゲート絶縁膜よりも誘電率が高い請求項１記載の半導体装置。

【請求項3】

前記第１ゲート電極はｎ型シリコン層であり、前記第２ゲート電極はｐ型シリコン層である請求項１または２に記載の半導体装置。

【請求項4】

半導体層上に、第１ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられた第１ゲート電極との積層膜を形成する工程と、
前記第１ゲート電極のチャネル長方向の一端部の下の前記第１ゲート絶縁膜を除去し、
前記第１ゲート電極の前記一端部と前記半導体層との間に隙間を形成する工程と、
前記隙間、および前記隙間を挟んで前記第１ゲート絶縁膜に対する反対側の領域の前記半導体層上に、前記第１ゲート絶縁膜よりも誘電率の高い第２ゲート絶縁膜を形成する工程と、
前記第２ゲート絶縁膜上に、前記第１ゲート電極よりも仕事関数が高い第２ゲート電極を形成する工程と、
を備えた半導体装置の製造方法。

【請求項5】

前記第２ゲート絶縁膜は、前記第１ゲート電極の前記一端部側の側面にも形成され、
前記第１ゲート電極の前記側面と、前記第２ゲート電極との間に前記第２ゲート絶縁膜が介在される請求項４記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置及びその製造方法に関する。

【背景技術】

【0002】

ＣＭＯＳアナログデバイスを微細化する上で、チャネル長変調の問題がある。この問題を解決するために、異なる仕事関数を有する２つのゲート電極材料を用い、これらをチャネル長方向に配置したMulti Gate Oxide Dual Work Function (DWF)-MOSFETが提案されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許出願公開第２００１／００１７３９０号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の実施形態は、低閾値のDWF-MOSFETを実現することが可能な半導体装置及びその製造方法を提供する。

【課題を解決するための手段】

【0005】

実施形態によれば、半導体装置は、第１導電型のドレイン領域と、第１導電型のソース領域と、前記ドレイン領域と前記ソース領域との間に設けられた第２導電型のチャネル領域と、前記チャネル領域上に設けられた第１ゲート絶縁膜と、前記第１ゲート絶縁膜よりも前記ソース領域側の前記チャネル領域上に、前記第１ゲート絶縁膜に隣接して設けられ、前記第１ゲート絶縁膜よりも電気的膜厚が小さい第２ゲート絶縁膜と、前記第１ゲート絶縁膜上に設けられるとともに、一部が前記第２ゲート絶縁膜上にも設けられた第１ゲート電極と、前記第２ゲート絶縁膜上に設けられ、前記第１ゲート電極よりも仕事関数が高い第２ゲート電極と、を備えている。

【図面の簡単な説明】

【0006】

【図1】実施形態の半導体装置の模式断面図。

【図2】（ａ）は実施形態の半導体装置の模式図であり、（ｂ）は参照例の半導体装置の模式図。

【図3】（ａ）はシミュレーションによる閾値特性図であり、（ｂ）はシミュレーションによるチャネル領域のポテンシャルプロファイル。

【図4】シミュレーションによるドレイン電流−ドレイン電圧特性図。

【図5】シミュレーションによるドレイン電流−ドレイン電圧特性図。

【図6】実施形態の半導体装置の製造方法を示す模式断面図。

【図7】実施形態の半導体装置の製造方法を示す模式断面図。

【図8】実施形態の半導体装置の製造方法を示す模式断面図。

【図9】実施形態の半導体装置の製造方法を示す模式断面図。

【図10】実施形態の半導体装置の製造方法を示す模式断面図。

【図11】実施形態の半導体装置の製造方法を示す模式断面図。

【発明を実施するための形態】

【0007】

以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。以下の実施形態では第１導電型をｎ型、第２導電型をｐ型として説明するが、第１導電型をｐ型、第２導電型をｎ型としても実施可能である。

【0008】

図１は、実施形態の半導体装置の模式断面図である。実施形態の半導体装置は、例えば、ｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）構造を有する。

【0009】

半導体層１０の表面側に素子領域が形成され、素子領域は素子分離領域１２によって他の素子領域と分離されている。

【0010】

半導体層１０は、例えばシリコン基板である。あるいは、半導体層１０は、ＳＯＩ（Silicon On Insulator）構造におけるシリコン層である。また、半導体層１０は、シリコン以外の例えばＳｉＣ、ＧａＮなどの層（基板）であってもよい。

【0011】

素子分離領域１２は、例えば、ＳＴＩ（Shallow Trench Isolation）構造を有し、トレンチ内に絶縁膜（例えばシリコン酸化膜）が埋め込まれた構造を有する。

【0012】

半導体層１０の素子領域の表面には、いずれもｎ型のドレイン領域１３ａ、ドレインエクステンション領域１３ｂ、ソース領域１４ａ、およびソースエクステンション領域１４ｂが形成されている。

【0013】

ドレインエクステンション領域１３ｂは、ドレイン領域１３ａにおけるソース領域１４ａ側の端に隣接し、ソースエクステンション領域１４ｂは、ソース領域１４ａにおけるドレイン領域１３ａ側の端に隣接している。

【0014】

ドレイン領域１３ａは、ドレインエクステンション領域１３ｂよりも深く、且つｎ型不純物濃度が高い。ソース領域１４ａは、ソースエクステンション領域１４ｂよりも深く、且つｎ型不純物濃度が高い。

【0015】

ドレインエクステンション領域１３ｂとソースエクステンション領域１４ｂとの間の半導体層１０の表面には、ｐ型のチャネル領域１１が形成されている。

【0016】

チャネル領域１１上には、第１ゲート絶縁膜１５と第２ゲート絶縁膜１６が設けられている。ドレイン側（ドレイン領域１３ａおよびドレインエクステンション領域１３ｂ側）に第１ゲート絶縁膜１５が形成され、その第１ゲート絶縁膜１５に隣接して第２ゲート絶縁膜１６が形成されている。

【0017】

第２ゲート絶縁膜１６は、第１ゲート絶縁膜１５よりも、ソース側（ソース領域１４ａおよびソースエクステンション領域１４ｂ側）に形成されている。

【0018】

第２ゲート絶縁膜１６の電気的膜厚は、第１ゲート絶縁膜１５の電気的膜厚よりも小さい。第１ゲート絶縁膜１５の物理膜厚と第２ゲート絶縁膜１６の物理膜厚は、略等しい。したがって、実施形態によれば、第２ゲート絶縁膜１６の誘電率を第１ゲート絶縁膜１５の誘電率よりも高くすることで、第２ゲート絶縁膜１６の電気的膜厚を第１ゲート絶縁膜１５の電気的膜厚よりも小さくしている。

【0019】

例えば、第１ゲート絶縁膜１５はシリコン酸化膜（ＳｉＯ_２膜）であり、第２ゲート絶縁膜１６はハフニウム酸化膜（ＨｆＯ_２膜）である。

【0020】

なお、同じ材料（誘電率）の第１ゲート絶縁膜１５および第２ゲート絶縁膜１６において、第２ゲート絶縁膜１６の物理膜厚を第１ゲート絶縁膜１５の物理膜厚よりも薄くすることで、第２ゲート絶縁膜１６の電気的膜厚を第１ゲート絶縁膜１５の電気的膜厚よりも小さくしてもよい。

【0021】

また、第２ゲート絶縁膜１６の誘電率を第１ゲート絶縁膜１５の誘電率よりも高くし、なお且つ第２ゲート絶縁膜１６の物理膜厚を第１ゲート絶縁膜１５の物理膜厚よりも薄くしてもよい。

【0022】

第１ゲート絶縁膜１５上には、第１ゲート電極１７が設けられている。また、第１ゲート電極１７の一部（ソース側の端部１７ａ）は、第１ゲート絶縁膜１５と第２ゲート絶縁膜１６との境界よりも第２ゲート絶縁膜１６側に拡張している。すなわち、第１ゲート電極１７のソース側の端部１７ａは、第２ゲート絶縁膜１６上にも設けられている。

【0023】

第２ゲート絶縁膜１６上には、第２ゲート電極１８が設けられている。第１ゲート電極１７の第２ゲート電極１８側の一方の側壁と、第２ゲート電極１８の第１ゲート電極１７側の一方の側壁との間には、第２ゲート絶縁膜１６が設けられている。

【0024】

第１ゲート電極１７および第２ゲート電極１８は、ゲート長方向に対して直交するゲート幅方向（図１において紙面を貫く方向）に延びている。第１ゲート電極１７のゲート長は、第２ゲート電極１８のゲート長よりも長い。

【0025】

第２ゲート電極１８の仕事関数は、第１ゲート電極１７の仕事関数よりも高い。例えば、第１ゲート電極１７はｎ型多結晶シリコン層であり、第２ゲート電極１８はｐ型多結晶シリコン層である。第１ゲート電極１７と第２ゲート電極１８との間には、第２ゲート絶縁膜１６が介在しているので、ｎ型シリコンゲートおよびｐ型シリコンゲート間での各導電型不純物の拡散が抑制されて、それぞれに設定された仕事関数を容易に維持することができる。

【0026】

第１ゲート電極１７のゲート長方向の他方の側壁には、第１側壁絶縁膜１９が設けられている。第１側壁絶縁膜１９の側壁には、第２側壁絶縁膜２０が設けられている。第１側壁絶縁膜１９および第２側壁絶縁膜２０は、ドレインエクステンション領域１３ｂ上に設けられている。第１側壁絶縁膜１９および第２側壁絶縁膜２０は、例えばシリコン酸化膜である。

【0027】

第２ゲート電極１８のゲート長方向の他方の側壁にも第１側壁絶縁膜１９が設けられ、その第１側壁絶縁膜１９の側壁にも第２側壁絶縁膜２０が設けられている。このソース側の第１側壁絶縁膜１９および第２側壁絶縁膜２０は、ソースエクステンション領域１４ｂ上に設けられている。

【0028】

ドレイン領域１３ａ上およびソース領域１４ａ上には金属シリサイド膜２３が設けられている。ドレイン領域１３ａは、金属シリサイド膜２３を介してドレイン電極２１と電気的に接続されている。ソース領域１４ａは、金属シリサイド膜２３を介してソース電極２２と電気的に接続されている。

【0029】

第１ゲート電極１７の上、第２ゲート電極１８の上、および第１ゲート電極１７と第２ゲート電極１８との間の第２ゲート絶縁膜１６の上にも、金属シリサイド膜２３が設けられている。金属シリサイド膜２３は第１ゲート電極１７および第２ゲート電極１８に接し、第１ゲート電極１７と第２ゲート電極１８は、金属シリサイド膜２３によって短絡している。

【0030】

第１ゲート電極１７および第２ゲート電極１８は、金属シリサイド膜２３を介して、図示しないゲート配線に電気的に接続されている。

【0031】

ｎチャネル型ＭＯＳＦＥＴにおいては、相対的にドレイン電極２１に高電位、ソース電極２２に低電位が印加された状態で、第１ゲート電極１７および第２ゲート電極１８に所望のゲート電圧が印加され、チャネル領域１１に反転層（ｎチャネル）が形成され、オン状態となる。

【0032】

Multi Gate Oxide Dual Work Function (DWF)-MOSFETにおいては、電流駆動能力の異なる２つのＭＯＳＦＥＴがチャネル長方向に直列接続された構成と等価とみなすことができる。

【0033】

ドレイン側に形成された第１ゲート電極１７の方が第２ゲート電極１８よりも仕事関数が低い。したがって、第１ゲート電極１７を含むドレイン側ＭＯＳＦＥＴの方が、第２ゲート電極１８を含むソース側ＭＯＳＦＥＴよりも閾値電圧が低く、電流駆動能力が高い。

【0034】

電流駆動能力が高いドレイン側ＭＯＳＦＥＴは、ソース側ＭＯＳＦＥＴの電流駆動能力に合わせて電流の制限をかけられることになる。したがって、第２ゲート電極１８が実効的なゲートとして機能する。

【0035】

仕事関数が高い第２ゲート電極１８の直下のチャネルポテンシャル（電子に対する障壁高さ）は、仕事関数が低い第１ゲート電極１７の直下のチャネルポテンシャルよりも高くなり、チャネルポテンシャルの段差をつけることができる。

【0036】

したがって、DWF-MOSFETでは、第１ゲート電極１７と第２ゲート電極１８との境界でのポテンシャルドロップにより電子注入が促進され、高いトランスコンダクタンスおよび低いドレインコンダクタンスを実現できる。

【0037】

実効的なゲートとして機能する第２ゲート電極１８側では、第２ゲート電極１８によるチャネル制御性を高めるため、第２ゲート絶縁膜１６の電気的膜厚を第１ゲート絶縁膜１５の電気的膜厚よりも小さくしている。

【0038】

一方、第１ゲート電極１７側では第１ゲート絶縁膜１５の電気的膜厚を第２ゲート絶縁膜１６の電気的膜厚よりも厚くすることで、ゲート容量を低減している。

【0039】

第１ゲート電極１７と第２ゲート電極１８の仕事関数を異ならせるにあたって、実施形態によれば、第１ゲート電極１７にｎ型シリコンを、第２ゲート電極１８にｐ型シリコンを使っている。

【0040】

一般に、ｐ型シリコンゲートのｎチャネル型ＭＯＳＦＥＴでは、ｎ型シリコンゲートのＭＯＳＦＥＴに比べて閾値が高くなりすぎる傾向がある。そのため、ｐ型シリコンを使った第２ゲート電極１８が実効的なゲートとして機能するDWF-MOSFETにおいて、閾値が高くなりすぎてしまう場合がある。

【0041】

なお、第２ゲート電極１８として、ｎ型シリコンとｐ型シリコンとの間の仕事関数を持つ金属材料を使ったメタルゲートとすることも考えられるが、シリコンゲートを使った方がプロセスが容易になり低コストである。

【0042】

図２（ａ）は、実施形態の半導体装置のゲート部分を、電気特性のシミュレーション用にモデル化した模式図である。

【0043】

この図２（ａ）においては、第１ゲート絶縁膜１５と第２ゲート絶縁膜１６とで厚さに差をつけて図示しているが、この厚さの差は電気的膜厚の差を表す。

【0044】

図２（ｂ）は、参照例の半導体装置のゲート部分を、電気特性のシミュレーション用にモデル化した模式図である。

【0045】

参照例の半導体装置においては、第１ゲート電極１７と第２ゲート電極１８との境界位置が、第１ゲート絶縁膜１５と第２ゲート絶縁膜１６との境界位置に一致している。その他構成は図２（ａ）と同じである。

【0046】

図２（ａ）及び（ｂ）において、第１ゲート電極１７のゲート長Ｌ_Ｇ１は７５ｎｍであり、第２ゲート電極１８のゲート長Ｌ_Ｇ２は２５ｎｍである。

【0047】

図２（ａ）において、第１ゲート電極１７と第２ゲート電極１８との境界と、第１ゲート絶縁膜１５と第２ゲート絶縁膜１６との境界との間のチャネル長方向の距離ｄは、５ｎｍである。第１ゲート電極１７のゲート長Ｌ_Ｇ１（７５ｎｍ）のうち、ソース側の５ｎｍが第２ゲート絶縁膜１６上に設けられている。

【0048】

実施形態によれば、第１ゲート電極１７と第２ゲート電極１８との境界を、第１ゲート絶縁膜１５と第２ゲート絶縁膜１６との境界よりも、ソース側にずらしている。すなわち、第１ゲート電極１７のソース側の一部が第２ゲート絶縁膜１６上に設けられている。

【0049】

図３（ａ）は、図２（ａ）の実施形態と、図２（ｂ）の参照例とで、閾値（電圧）をシミュレーションにより比較した結果を表す。縦軸はドレイン電流（μＡ）を、横軸はゲート電圧（Ｖ）を表す。実線は参照例の結果を、破線は実施形態の結果を表す。

【0050】

この図３（ａ）より、実施形態のほうが参照例よりも１００ｍＶ程度低めに閾値がシフトしていることがわかる。

【0051】

図３（ｂ）はシミュレーションによるチャネル領域のエネルギーポテンシャルプロファイルである。実線は参照例（図２（ｂ））のポテンシャルプロファイルを、破線は実施形態（図２（ａ））のポテンシャルプロファイルを表す。

【0052】

実施形態によれば、第１ゲート電極１７の影響が、第１ゲート絶縁膜１５よりも電気的膜厚の小さい第２ゲート絶縁膜１６にもおよんでいるため、チャネルポテンシャルを、図３（ｂ）の破線のように、参照例（実線）に対して変形させることができる。すなわち、第２ゲート電極１８側のチャネルポテンシャルが参照例に比べて低くなり、閾値が低くなる。したがって、ｐ型シリコンゲートの第２ゲート電極１８によって閾値が高くなりすぎるのを抑えることができる。

【0053】

図４は、シミュレーションによるドレイン電流−ドレイン電圧特性図である。縦軸はドレン電流（μＡ）を、横軸はドレイン電圧（Ｖ）を表す。Ｖｇはゲート電圧を表す。実線は参照例（図２（ｂ））の特性を、破線は実施形態（図２（ａ））の特性を表す。

【0054】

図４より、実施形態によれば、参照例よりも低いゲート電圧Ｖｇで、参照例と同程度のドレイン電流を得ることができる。

【0055】

図４の実施形態（破線）の特性は、図２（ａ）における距離ｄを５ｎｍとした場合である。これに対して、図５は、図２（ａ）における距離ｄを２５ｎｍとした場合の、図４と同様な電流−電圧特性を表す。

【0056】

第１ゲート電極１７が第２ゲート絶縁膜１６上に形成された領域が長くなると、第１ゲート電極１７の影響が強くなり、図４の破線の特性に比べて静特性が劣る。したがって、電圧変化に依存せず一定電流を流す定電流源として使うには、上記距離ｄを１０ｎｍ以下、例えば数ｎｍ程度に抑えることが望ましい。

【0057】

次に、実施形態の半導体装置の製造方法について説明する。
図６（ａ）〜図１１（ｂ）は、実施形態の半導体装置の製造方法を示す模式断面図である。

【0058】

図６（ａ）に示すように、半導体層（例えばシリコン基板）１０の表面側に、ＳＴＩ（Shallow Trench Isolation）の素子分離領域１２を形成する。

【0059】

次に、素子分離領域１２によって区分または囲まれた素子領域に、閾値電圧を調整するための不純物を例えばイオン注入法により導入し、ｐ型のチャネル領域１１を形成する。

【0060】

チャネル領域１１上には、図６（ｂ）に示すように、第１ゲート絶縁膜１５、第１ゲート電極１７、およびハードマスク層３１の積層膜が形成される。

【0061】

第１ゲート絶縁膜１５として、例えば、熱酸化法によりシリコン酸化膜が形成される。第１ゲート絶縁膜１５上には、第１ゲート電極１７として、例えば、ＣＶＤ（Chemical Vapor Deposition）法により多結晶シリコン膜が１００ｎｍ堆積される。この多結晶シリコン膜には、例えば燐がイオン注入法により導入される。したがって、第１ゲート電極１７は、ｎ型多結晶シリコンからなる。

【0062】

第１ゲート電極１７上には、以降の工程で第１ゲート電極１７を保護するためのハードマスク層３１として、例えば、ＣＶＤ法によりシリコン窒化膜が５０ｎｍ堆積される。

【0063】

次に、図示しないレジスト等をマスクとして、例えば、ＲＩＥ（Reactive Ion Etching）法により、第１ゲート絶縁膜１５、第１ゲート電極１７、およびハードマスク層３１の積層膜を加工する。この積層膜は、図６（ｃ）に示すように、紙面を貫く方向に延びるライン状に加工される。

【0064】

次に、積層膜を覆うように、半導体層１０上にカバー絶縁膜３２を形成する。カバー絶縁膜３２として、例えば、ＣＶＤ法によりシリコン酸化膜が２０ｎｍ堆積される。

【0065】

カバー絶縁膜３２上にはレジスト３５が形成され、そのレジスト３５は図７（ａ）に示すようにパターニングされ、ドレイン側領域（図において第１ゲート電極１７よりも右側の領域）を覆うように残される。そして、このレジスト３５をマスクにしたウェットエッチングにより、ソース側領域（図において第１ゲート電極１７よりも左側の領域）のカバー絶縁膜３２を除去する。

【0066】

このとき、ウェットエッチングの時間を適切に制御することで、第１ゲート電極１７のソース側の端部１７ａの下の第１ゲート絶縁膜１５に対しても、露出しているエッジ側からエッチングを進行させ、第１ゲート電極１７のソース側の端部１７ａの下に隙間（ギャップ）３３を形成する。

【0067】

第１ゲート絶縁膜１５の厚さ（物理膜厚）と同程度、第１ゲート電極１７下の第１ゲート絶縁膜１５のエッチングを進行させる。図５を参照して前述した静特性の劣化、および隙間３３に第２ゲート絶縁膜１６を埋め込むプロセスを考慮すると、隙間３３の高さと長さとの比（アスペクト比）は１もしくは１に近い値になるようすることが望ましい。

【0068】

上記ＲＩＥによって生じるシリコン表面のダメージ層は、このウェットエッチングにより除去することができる。

【0069】

また、レジスト３５の一部はハードマスク層３１の上にも形成されるが、そのハードマスク層３１とレジスト３５との間のカバー絶縁膜３２の一部も、露出しているエッジ側からエッチングされ除去される。

【0070】

次に、レジスト３５を除去した後、露出している全面に第２ゲート絶縁膜１６を形成する。第２ゲート絶縁膜１６は、シリコン酸化膜である第１ゲート絶縁膜１５よりも誘電率が高い、例えばハフニウム酸化膜である。

【0071】

そのハフニウム酸化膜が、例えばＡＬＤ（Atomic Layer Deposition）法により、半導体層１０の表面、第１ゲート電極１７のソース側の側面、ハードマスク層３１の上面、およびカバー絶縁膜３２の表面に沿ってコンフォーマルに形成される。

【0072】

また、第１ゲート電極１７のソース側の端部１７ａの下の隙間３３にも、第２ゲート絶縁膜１６が埋め込まれる。隙間３３のアスペクト比は１もしくは１に近い値なので、隙間３３の奥までボイドを生じさせることなく第２ゲート絶縁膜１６を埋め込むことができる。

【0073】

第１ゲート絶縁膜１５および第２ゲート絶縁膜１６の物理膜厚は、数ｎｍ、さらに具体的には２ｎｍ以上５ｎｍ以下で、略等しい。第２ゲート絶縁膜１６は第１ゲート絶縁膜１５よりも誘電率が高い。したがって、第２ゲート絶縁膜１６は第１ゲート絶縁膜１５よりも電気的膜厚が小さい。

【0074】

第２ゲート絶縁膜１６の電気的膜厚が第１ゲート絶縁膜１５の電気的膜厚よりも小さくなればよく、第２ゲート絶縁膜１６の物理膜厚は第１ゲート絶縁膜１５の物理膜厚に厳密に揃えなくてもよい。

【0075】

次に、図８（ａ）に示すように、第２ゲート絶縁膜１６上にコンフォーマルに第２ゲート電極１８を形成する。第２ゲート電極１８として、例えばＣＶＤ法で多結晶シリコン膜が３０ｎｍ堆積され、その多結晶シリコン膜にはｐ型不純物が導入される。

【0076】

次に、第２ゲート電極１８はＲＩＥ法によりエッチバックされ、図８（ｂ）に示すように、第２ゲート絶縁膜１６の側壁に堆積された第２ゲート電極１８が残される。第１ゲート電極１７のソース側の側壁には、第２ゲート絶縁膜１６を介して第２ゲート電極１８が設けられている。また、そのソース側の第２ゲート電極１８は、第２ゲート絶縁膜１６を介してチャネル領域１１上に設けられている。

【0077】

次に、カバー絶縁膜３２を例えばウェットエッチング法により除去する。このとき、ドレイン側でカバー絶縁膜３２の上に堆積されていた第２ゲート絶縁膜１６および第２ゲート電極１８はカバー絶縁膜３２とともにリフトオフされ、図９（ａ）に示すように除去される。

【0078】

カバー絶縁膜３２と第１ゲート絶縁膜１５は、例えば同じシリコン酸化膜である。したがって、カバー絶縁膜３２のウェットエッチング時に、第１ゲート電極１７のドレイン側の端部の下の第１ゲート絶縁膜１５に対しても、露出しているエッジ側からエッチングが進行し、第１ゲート電極１７のドレイン側の端部の下に隙間３４が形成される。

【0079】

次に、図９（ａ）に示す構造体の表面に、図９（ｂ）に示すように第１側壁絶縁膜１９をコンフォーマルに形成する。第１側壁絶縁膜１９として、例えばシリコン酸化膜がＣＶＤ法で５ｎｍ堆積される。

【0080】

このとき、第１ゲート電極１７のドレイン側端部の下の隙間３４にも、第１側壁絶縁膜１９が埋め込まれる。第１側壁絶縁膜１９と第１ゲート絶縁膜１５はともに同じシリコン酸化膜であるので、隙間３４に埋め込まれた第１側壁絶縁膜１９は第１ゲート絶縁膜１５として機能する。

【0081】

次に、第１側壁絶縁膜１９はＲＩＥ法によりエッチバックされ、図１０（ａ）に示すように、ソース側で第２ゲート電極１８の側壁に堆積された第１側壁絶縁膜１９と、ドレイン側で第１ゲート電極１７の側壁に堆積された第１側壁絶縁膜１９が残される。

【0082】

そして、図１０（ａ）に示す半導体層１０上の構造体をマスクにして、半導体層１０の表面にイオン注入法によりｎ型不純物を導入する。例えば、ｎ型不純物として砒素が、加速電圧１ｋｅＶ、ドーズ量１×１０^１５ｃｍ^−２で導入される。

【0083】

次に、図１０（ａ）に示す構造体の表面に、図１０（ｂ）に示すように第２側壁絶縁膜２０をコンフォーマルに形成する。第２側壁絶縁膜２０として、例えばシリコン酸化膜がＣＶＤ法で３０ｎｍ堆積される。

【0084】

次に、第２側壁絶縁膜２０はＲＩＥ法によりエッチバックされ、図１１（ａ）に示すように、ソース側で第１側壁絶縁膜１９の側壁に堆積された第２側壁絶縁膜２０と、ドレイン側で第１側壁絶縁膜１９の側壁に堆積された第２側壁絶縁膜２０が残される。

【0085】

そして、図１１（ａ）に示す半導体層１０上の構造体をマスクにして、半導体層１０の表面にイオン注入法によりｎ型不純物を導入する。例えば、ｎ型不純物として砒素が、加速電圧２０ｋｅＶ、ドーズ量３×１０^１５ｃｍ^−２で導入される。

【0086】

その後、イオン注入により導入した不純物を活性化するためのアニール工程を例えば１０５０℃で行う。これにより、図１１（ｂ）に示すように、半導体層１０の表面に、ドレイン領域１３ａ、ドレインエクステンション領域１３ｂ、ソース領域１４ａ、ソースエクステンション領域１４ｂが形成される。

【0087】

その後、例えば熱燐酸を用いて、シリコン窒化膜であるハードマスク層３１を除去し、図１１（ｂ）に示すように、第１ゲート電極１７の上面が露出される。

【0088】

このとき、シリコン窒化膜よりはエッチングレートが低いが、シリコン酸化膜である第２ゲート絶縁膜１６、第１側壁絶縁膜１９、第２側壁絶縁膜２０、および多結晶シリコン層である第２ゲート電極１８の上部もエッチングされる。

【0089】

第２ゲート電極１８はｐ型であるが、ドレイン領域１３ａ、ドレインエクステンション領域１３ｂ、ソース領域１４ａ、ソースエクステンション領域１４ｂを形成するための前述したイオン注入時に、第２ゲート電極１８の上部にｎ型不純物が打ち込まれる。したがて、第２ゲート電極１８の上部ではｐ型不純物濃度が低下するが、ハードマスク層３１を除去する熱燐酸を用いたエッチング時に第２ゲート電極１８の上部も除去されるため、適切なｐ型不純物濃度の部分のみが第２ゲート電極１８として残される。

【0090】

ハードマスク層３１を除去した後、図１に示すように、ドレイン領域１３ａ、ソース領域１４ａ、第１ゲート電極１７、および第２ゲート電極１８の上に、金属シリサイド膜２３を形成する。第１ゲート電極１７と第２ゲート電極１８は、金属シリサイド膜２３によって短絡する。

【0091】

以上説明した実施形態の製造方法によれば、第１ゲート電極１７の下の第１ゲート絶縁膜１５のソース側の一部を除去するウェットエッチングの時間制御により、第１ゲート電極１７の一部が第２ゲート絶縁膜１６上に拡張した長さ（図２（ａ）におけるｄ）を精度よく制御できる。

【0092】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0093】

１１…チャネル領域、１３ａ…ドレイン領域、１４ａ…ソース領域、１５…第１ゲート絶縁膜、１６…第２ゲート絶縁膜、１７…第１ゲート電極、１８…第２ゲート電極、２１…ドレイン電極、２２…ソース電極、２３…金属シリサイド膜、３３…隙間

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】