特許 6121749 フェーズロックドループ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6121749

(24)【登録日】2017年4月7日

(45)【発行日】2017年4月26日

(54)【発明の名称】フェーズロックドループ

(51)【国際特許分類】

   H03L 7/093 20060101AFI20170417BHJP

   H03L 7/099 20060101ALI20170417BHJP

【ＦＩ】

   H03L7/093

   H03L7/099 150

【請求項の数】11

【全頁数】15

(21)【出願番号】特願2013-37055(P2013-37055)

(22)【出願日】2013年2月27日

(65)【公開番号】特開2013-179590(P2013-179590A)

(43)【公開日】2013年9月9日

【審査請求日】2016年1月18日

(31)【優先権主張番号】13/407,334

(32)【優先日】2012年2月28日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】591128453

【氏名又は名称】株式会社メガチップス

(74)【代理人】

【識別番号】100088672

【弁理士】

【氏名又は名称】吉竹 英俊

(74)【代理人】

【識別番号】100088845

【弁理士】

【氏名又は名称】有田 貴弘

(72)【発明者】

【氏名】イン ウェンジン

(72)【発明者】

【氏名】アーナンド ゴパラン

【審査官】 橋本 和志

(56)【参考文献】

【文献】 米国特許第７１７７６１１（ＵＳ，Ｂ２）

【文献】 特開平０１−２５８５１０（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１０／０２７１１４０（ＵＳ，Ａ１）

【文献】 特開２００２−１８５２９１（ＪＰ，Ａ）

【文献】 特開２００７−０１３９５０（ＪＰ，Ａ）

【文献】 米国特許第０６１５７６９１（ＵＳ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｌ１／００−９／００

(57)【特許請求の範囲】

【請求項1】

電源端子と制御端子とを有し、発振信号を生成する発振器と、
前記発振信号の位相と基準信号の位相との位相差を検出し、該位相差の積分値を示す積分信号と、該位相差の現在の値を示す比例信号とを生成する検出部と、
誤差増幅器を含むフィードバックループを有するレギュレータを備え、前記積分信号を受信して安定化させた積分信号を前記発振器の電源端子に供給する積分パスと、
前記積分信号とは別個に、前記比例信号を前記発振器の制御端子に供給する比例パスとを含み、
前記発振器が前記安定化させた積分信号と前記比例信号との両方によって制御された発振周波数の前記発振信号を生成することにより、該発振信号の位相を前記基準信号の位相にロックさせ、
前記積分パスが、前記安定化させた積分信号をアナログ形式で前記発振器の電源端子に供給し、
前記比例パスが、前記比例信号をデジタル形式で前記発振器の制御端子に供給し、選択可能な回路要素を選択することにより前記発振周波数を調整することを特徴とするフェーズロックドループ。

【請求項2】

前記発振信号を分周して分周信号を生成する分周器をさらに含み、前記検出部が、前記分周信号の位相と前記基準信号の位相とを比較して前記位相差を検出することを特徴とする請求項１記載のフェーズロックドループ。

【請求項3】

前記検出部が、前記比例信号として、前記位相差に基づくアップ信号およびダウン信号を生成し、
前記比例パスが、前記アップ信号およびダウン信号を前記発振器の制御端子に供給することを特徴とする請求項１または２記載のフェーズロックドループ。

【請求項4】

前記発振器が、それぞれに前記選択可能な回路要素を備えた複数の遅延セルが直列接続されたリングオシレータであることを特徴とする請求項１ないし３のいずれかに記載のフェーズロックドループ。

【請求項5】

前記レギュレータが電圧レギュレータであり、
前記発振器が前記安定化させた積分信号の電圧に依存した周波数を有する前記発振信号を生成する電圧制御発振器であることを特徴とする請求項１ないし３のいずれかに記載のフェーズロックドループ。

【請求項6】

前記発振器が、それぞれがインバータを含む複数の枝路と該枝路を並列に接続するスイッチとをそれぞれ備えた、複数の遅延セルを直列に接続したリングオシレータであり、
前記比例信号が、前記複数の遅延セルのそれぞれの前記並列に接続される枝路の数を選択することを特徴とする請求項５記載のフェーズロックドループ。

【請求項7】

前記レギュレータが電流レギュレータであり、
前記発振器が前記安定化させた積分信号の電流に依存する周波数の発振信号を生成する電流制御発振器であることを特徴とする請求項１ないし３のいずれかに記載のフェーズロックドループ。

【請求項8】

発振信号を生成する発振器と、
前記発振信号の位相と基準信号の位相との間の位相差を検出し、該位相差の積分値を表す積分信号と、該位相差の現在値を表す比例信号とを生成する検出部と、
誤差増幅器を含むフィードバックループを有するレギュレータを備え、前記積分信号を受信して安定化させた積分信号を前記発振器の電源端子に供給する積分パスと、
前記積分信号とは分離して、前記比例信号を前記発振器の制御端子に供給する比例パスとを含み、
前記発振器が前記安定化させた積分信号と前記比例信号との両方によって制御された周波数の前記発振信号を生成することにより、該発振信号の位相を前記基準信号の位相にロックさせ、
前記積分パスが、前記安定化させた積分信号をアナログ形式で前記発振器に供給し、
前記比例パスが、前記比例信号をデジタル形式で前記発振器に供給し、選択可能な回路素子を選択することにより前記発振周波数を調整することを特徴とするフェーズロックドループ。

【請求項9】

前記発振信号を分周して分周信号を生成する分周器をさらに含み、
前記検出部が前記分周信号の位相と前記基準信号の位相とを比較して前記位相差を検出することを特徴とする請求項８記載のフェーズロックドループ。

【請求項10】

前記検出部が、前記比例信号として、前記位相差に基づくアップ信号およびダウン信号を生成し、
前記比例パスが、前記アップ信号およびダウン信号を前記発振器に供給することを特徴とする請求項８または９記載のフェーズロックドループ。

【請求項11】

前記発振器が、少なくとも１つのバラクタと複数の選択可能な容量素子と有するＬＣ発振器であり、
前記積分パスが供給する前記安定化させた積分信号によって前記バラクタの容量が調整され、前記比例パスが供給する前記比例信号によって前記容量素子の個数が選択されることを特徴とする請求項８ないし１０のいずれかに記載のフェーズロックドループ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、フェーズロックドループに関するものである。

【背景技術】

【0002】

フェーズロックドループ（ＰＬＬ）は、電子機器において、クロック生成やデータ抽出およびタイミング調整、等のために広く利用されている。ＰＬＬに求められる特性としては、低ジッタ、低電力、小面積、広い動作範囲、プロセス・電源電圧・動作温度の変化に対する耐性、等がある。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】W. Yin, et al., IEEE Journal of Solid-State Circuits, vol.46, No. 8, pp. 1870-1880, Aug. 2011, "A 0.7-to-3.5 GHz 0.6-to-2.8 mW highly digital phase-locked loop with bandwidth tracking"

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の目的は、帯域幅を広げて位相雑音を抑制しながら電源電圧変動除去率が高いフェーズロックドループを提供することにある。

【課題を解決するための手段】

【0005】

上記目的を達成するために、本発明は、電源端子と制御端子とを有し、発振信号を生成する発振器と、
前記発振信号の位相と基準信号の位相との位相差を検出し、該位相差の積分値を示す積分信号と、該位相差の現在の値を示す比例信号とを生成する検出部と、
誤差増幅器を含むフィードバックループを有するレギュレータを備え、前記積分信号を受信して安定化させた積分信号を前記発振器の電源端子に供給する積分パスと、
前記積分信号とは別個に、前記比例信号を前記発振器の制御端子に供給する比例パスとを含み、
前記発振器が前記安定化させた積分信号と前記比例信号との両方によって制御された発振周波数の前記発振信号を生成することにより、該発振信号の位相を前記基準信号の位相にロックさせることを特徴とするフェーズロックドループを提供する。

【0006】

ここで、前記発振信号を分周して分周信号を生成する分周器をさらに含み、前記検出部が、前記分周信号の位相と前記基準信号の位相とを比較して前記位相差を検出することが好ましい。

【0007】

また、前記検出部が、前記比例信号として、前記位相差に基づくアップ信号およびダウン信号を生成し、
前記比例パスが、前記アップ信号およびダウン信号を前記発振器の制御端子に供給することが好ましい。

【0008】

また、前記積分パスが、前記安定化させた積分信号をアナログ形式で前記発振器の電源端子に供給し、
前記比例パスが、前記比例信号をデジタル形式で前記発振器の制御端子に供給し、選択可能な回路要素を選択することにより前記発振周波数を調整することが好ましい。

【0009】

また、前記発振器が、それぞれに前記選択可能な回路要素を備えた複数の遅延セルが直列接続されたリングオシレータであることが好ましい。

【0010】

また、前記レギュレータが電圧レギュレータであり、
前記発振器が前記安定化させた積分信号の電圧に依存した周波数を有する前記発振信号を生成する電圧制御発振器であることが好ましい。

【0011】

また、前記発振器が、それぞれがインバータを含む複数の枝路と該枝路を並列に接続するスイッチとをそれぞれ備えた、複数の遅延セルを直列に接続したリングオシレータであり、
前記比例信号が、前記複数の遅延セルのそれぞれの前記並列に接続される枝路の数を選択することが好ましい。

【0012】

また、前記レギュレータが電流レギュレータであり、
前記発振器が前記安定化させた積分信号の電流に依存する周波数の発振信号を生成する電流制御発振器であることが好ましい。

【0013】

また、上記目的を達成するために、本発明は、発振信号を生成する発振器と、
前記発振信号の位相と基準信号の位相との間の位相差を検出し、該位相差の積分値を表す積分信号と、該位相差の現在値を表す比例信号とを生成する検出部と、
誤差増幅器を含むフィードバックループを有するレギュレータを備え、前記積分信号を受信して安定化させた積分信号を前記発振器の電源端子に供給する積分パスと、
前記積分信号とは分離して、前記比例信号を前記発振器の制御端子に供給する比例パスとを含み、
前記発振器が前記安定化させた積分信号と前記比例信号との両方によって制御された周波数の前記発振信号を生成することにより、該発振信号の位相を前記基準信号の位相にロックさせることを特徴とするフェーズロックドループを提供する。

【0014】

ここで、前記発振信号を分周して分周信号を生成する分周器をさらに含み、
前記検出部が前記分周信号の位相と前記基準信号の位相とを比較して前記位相差を検出することが好ましい。

【0015】

また、前記検出部が、前記比例信号として、前記位相差に基づくアップ信号およびダウン信号を生成し、
前記比例パスが、前記アップ信号およびダウン信号を前記発振器に供給することが好ましい。

【0016】

また、前記積分パスが、前記安定化させた積分信号をアナログ形式で前記発振器に供給し、
前記比例パスが、前記比例信号をデジタル形式で前記発振器に供給し、選択可能な回路素子を選択することにより前記発振周波数を調整することが好ましい。

【0017】

また、前記発振器が、少なくとも１つのバラクタと複数の選択可能な容量素子と有するＬＣ発振器であり、
前記積分パスが供給する前記安定化させた積分信号によって前記バラクタの容量が調整され、前記比例パスが供給する前記比例信号によって前記容量素子の個数が選択されることが好ましい。

【図面の簡単な説明】

【0018】

【図1】本願の１実施形態のフェーズロックドループ１００のブロック図である。

【図2】本願の他の実施形態のフェーズロックドループ２００のブロック図である。

【図3】本願の他の実施形態のフェーズロックドループ３００のブロック図である。

【図4】（ａ）および（ｂ）は、本願の実施形態のデジタル制御発振器４４０のブロック図である。

【図5】本願の他の実施形態のデジタル制御発振器５４０のブロック図である。

【図6】本願の他の実施形態のデジタル制御発振器６４０のブロック図である。

【発明を実施するための形態】

【0019】

本願の様々な実施形態を図面を参照しながら説明する。

【0020】

図１は、本願の１実施形態のフェーズロックドループＰＬＬ１００のプロック図である。ＰＬＬ１００は、基準信号ＲＥＦに位相ロックした出力信号ＯＵＴを生成する。ＰＬＬ１００は、ＯＵＴとＲＥＦとの間の位相差を表す比例信号と、位相差の積算値の相対的に低い低周波の成分を表す積分信号とを生成する検出部１１０を含む。ＰＬＬ１００はさらに、２つの制御パラメータを有する発振器１８０と、比例信号に基づいて制御パラメータを制御する比例パス１５０と、積分信号に基づいて制御パラメータを制御する積分パス１６０とを有する。これらの要素は図１に示されたように接続される。

【0021】

検出部１１０は、比例信号および積分信号を生成する様々な技術を利用することができる。図１の例では、検出部１１０は位相差検出回路１２０とフィルタ１３０とを含む。位相差検出回路１２０は信号ＯＵＴとＲＥＦとを受信し、ＯＵＴとＲＥＦとの間の位相差を表す比例信号を生成する。フィルタ１３０は比例信号を受信し、連続的に積分することにより積分信号を生成する。すなわち、フィルタ１３０は比例信号から高周波成分を除去して平滑化することにより積分信号を生成する。

【0022】

実施形態において、位相差検出回路１２０は、ＵＰおよびＤＮ信号等の、幅が変化するパルス信号の対を生成する位相周波数検出器によって構成することができる。パルス信号の幅はＯＵＴとＲＥＦとの位相差に基づいて変化する。例えば、ＲＥＦがＯＵＴより正の位相差だけ進んでいる場合、位相周波数検出器は、正の位相差に比例するパルス幅のＵＰ信号パルスを出力する。ＲＥＦがＯＵＴより正の位相差だけ遅れている場合、位相周波数検出器は、正の位相差に比例するパルス幅のＤＮ信号パルスを出力する。

【0023】

実施形態において、フィルタ１３０は、デジタル信号処理を利用して積分信号を生成するデジタルループフィルタとして実装される。例えば、ＵＰおよびＤＮ信号が位相差を表すデジタル信号を生成するために利用される。フィルタ１３０は、平均化処理により高周波成分を除去した積分信号を生成する累算器を有する。これ以外に、例えば、時間デジタルコンバータＴＤＣを位相差検出のために利用する、チャージポンプを利用するループフィルターによって高周波成分を除去する、等が可能である。

【0024】

発振器１８０は、様々な技術を利用して実現可能であり、比例信号と積分信号とによって別個に制御可能なＣ１，Ｃ２等の２つの制御パラメータに基づいて発振信号ＯＵＴを生成する。発振信号ＯＵＴの周波数はこれらの制御パラメータによって調整される。

【0025】

実施形態において、発振器１８０は、発振信号ＯＵＴの周波数が制御電圧に依存する電圧制御発振器ＶＣＯとして実装される。ＶＣＯはさらに、別の制御パラメータを有する。例えば、ＶＣＯが複数の遅延セルが直列に接続されたリングオシレータの構成を有する場合、遅延セル数、遅延セルの寸法、遅延セルの負荷容量値、遅延セルの電流等が、発振信号ＯＵＴの周波数を制御するために利用できる。比例信号と積分信号とは、別個に、制御電圧と例えば遅延セルの寸法とを調整するために利用される。

【0026】

他の実施形態では、発振器１８０はＬＣ発振器として実装される。ＬＣ発振器の周波数はＬＣ発振器のインダクタンス値と容量値とに依存する。１例においては、ＬＣ発振器の容量値はバラクタと容量バンクとの両方によって決定される。バラクタは電圧によって制御される容量を有し、容量バンクは複数の容量素子を有し、その中から選択されたものがＬＣ発振器に接続される。比例信号と積分信号とは別個に、例えば、バラクタの容量値と容量バンクから選択する容量素子の個数とを制御する。

【0027】

比例パス１５０には様々な回路が利用でき、比例信号に基づいて発振器１８０の例えばＣ１の制御パラメータを調整する。１例として、比例パスは、発振器１８０のスイッチを制御するためにＵＰ，ＤＮ信号対を利用する。別の例では、比例パス１５０は、ＵＰ，ＤＮ信号対をアナログ信号に変換するデジタルアナログコンバータを備え、アナログ信号を制御パラメータを調整するために利用する。実施形態において、比例パス１５０は比較的高いゲインを有することにより発振信号ＯＵＴの位相雑音に高速で応答する。すなわち、ＰＬＬのバンド幅を広げて位相雑音を低減する。

【0028】

積分パス１６０には様々な回路が利用可能であり、積分信号に基づいて発振器１８０の例えばＣ２の制御パラメータを調整する。実施形態において、積分パス１６０は、電圧レギュレータ、電流レギュレータ等のレギュレータ１７０を備え、積分信号に基づく制御信号を安定させ、この制御信号で制御パラメータＣ２を制御する。１例において、レギュレータ１７０は、積分信号に基づいて発振器１８０に供給する電圧を安定化させる電圧レギュレータである。積分パス１６０はレギュレータ１７０を用いて電源由来のノイズを抑制し、ＰＬＬ１００の電源電圧変動除去率ＰＳＲＲを向上させる。

【0029】

ＰＬＬ１００はその他の適切な部品を含むことができる。周波数の逓倍を行う場合には、ＯＵＴの出力をＮ分周（Ｎは整数）する分周器を利用することができる。この場合、分周出力が検出部１１０に供給される。これにより、出力ＯＵＴの周波数はＲＥＦの周波数のＮ倍になる。

【0030】

図２は本願の他の実施形態のＰＬＬ２００のブロック図である。ＰＬＬ２００は基準信号ＲＥＦに基づいて出力信号ＯＵＴを生成する。図２において、ＰＬＬ２００は、ＯＵＴをＮ分周（Ｎは整数）する分周器２１１を備える。このため、ＰＬＬ２００は周波数逓倍回路として利用できる。ＰＬＬ２００は、分周信号とＲＥＦとの間の位相差を表す比例信号および位相差の低周波成分を表す積分信号とを生成する検出部２１０と、少なくとも２つの制御パラメータＣ１，Ｃ２を有する電圧制御発振器ＶＣＯ２８０と、比例信号に基づいてＣ１を制御する比例パス２５０と、積分信号に基づいてＣ２を制御する積分パス２６０とを有する。これらの要素は図２に示されるように接続される。

【0031】

制御部２１０は位相周波数検出器ＰＦＤ２２０とデジタルループフィルタ２３０とを含む。デジタルループフィルタ２３０はバングバング位相比較器！！ＰＤ２３１と累算器２３２とを含む。ＰＦＤ２２０は分周信号と基準信号とを受信し、それぞれ異なる幅を有するパルスであるＵＰ信号とＤＮ信号との対を生成する。これらのパルスの幅は、分周信号と基準信号との位相差によって変化する。例えば、分周信号が基準信号よりも正の位相差だけ進んでいるときにはＤＮ信号の方が広い幅を有する。その幅は位相差に比例する。分周信号が基準信号よりも正の位相差だけ遅れているときにはＵＰ信号の方が広い幅を有する。その幅は位相差に比例する。

【0032】

本願において、ＵＰ，ＤＮ信号を３レベルのデジタル比例信号に対応させることも可能である。３レベルは、分周信号が基準信号よりも進んでいる状態、分周信号が基準信号に追従している状態、分周信号が基準信号よりも遅れている状態である。例えば、ＵＰ信号の論理が“０”、ＤＮ信号の論理が“１”のとき、３レベルのデジタル比例信号は分周信号が基準信号より進んでいることを、ＵＰ信号の論理が“１”でＤＮ信号の論理が“０”のとき、３レベルのデジタル比例信号は分周信号が基準信号より遅れていることを、ＵＰ信号とＤＮ信号の両方の論理が“１”もしくは“０”のとき、３レベルのデジタル比例信号は分周信号が基準信号に追従していることを表す。

【0033】

デジタルループフィルタ２３０において、！！ＰＤ（バングバングＰＤ）２３１は、ＵＰ，ＤＮ信号を、１／−１の２値のデジタル値等の、デジタル位相エラーに変換する。！！ＰＤは、例えばＵＰおよびＤＮ信号をそれぞれＤ入力端子およびクロック端子に入力するＤ型フリップフロップで構成することができる。累算器２３２は、デジタル位相エラーを積算して高周波成分を除去する。累算器２３２は、例えば、レジスタに接続された加算器で構成することができる。

【0034】

デジタルループフィルタ２３０は、他の部品を含むことができる。例えば、デジタルループフィルタ２３０は、！！ＰＤ２３１と積算器２３２との間に図示しないデシメーション回路を含むことができる。デシメーション回路によって累算器を比較的低い周波数で動作させることが可能になる。！！ＰＤ２３１を、多ビットデジタル位相比較器等の、適切なデジタル位相検出器に置き換えることも可能である。

【0035】

ＶＣＯ２８０は、比例信号および積分信号によって別個に制御されるＣ１，Ｃ２等の少なくとも２つの制御パラメータに基づいて発振信号ＯＵＴを生成する。発振信号ＯＵＴの周波数は、制御パラメータによって調整される。図２の例では、制御パラメータＣ１，Ｃ２はアナログ信号によって制御される。

【0036】

比例パス２５０は、比例信号ＵＰ，ＤＮに基づいて制御パラメータＣ１を調整するための適切な回路を含むことができる。図２の例では、比例パス２５０はデジタルアナログコンバータＤＡＣ２５５を含む。ＤＡＣ２５５は、３レベルのデジタル比例信号ＵＰ，ＤＮをアナログ信号に変換し、このアナログ信号を制御パラメータＣ１を制御するために利用する。アナログ信号はＶＣＯ２８０に供給する電圧信号、もしくは、電流制御発振器を利用する場合には電流信号とすることができる。比例パス２５０は、比例パスのゲインを調整する増幅器等の、その他の適切な部品を含むことができる。

【0037】

積分パス２６０は、積分信号に基づいて制御パラメータＣ２を調整するための適切な回路を含むことができる。図２では、積分パス２６０はＤＡＣ２６１とレギュレータＲＥＧ２７０を含む。ＤＡＣ２６１はデジタル信号をデジタル形式からアナログ形式に変更する。レギュレータ２７０は、例えば、積分信号に基づいてＶＣＯ２８０に供給する電圧を安定させる。レギュレータ２７０は、電源からのノイズを抑制し、電源電圧変動除去率ＰＳＲＲを向上させる。

【0038】

本願の実施形態では、検出部をデジタル回路で実装する。デジタル回路による実装により、ＰＬＬ２００の製造プロセス、電源電圧、動作温度（ＰＶＴ）の変動に対する耐性を向上させることができる。また、デジタル回路は１つの製造プロセスから他の製造プロセスへの移行が容易であるため、デジタル回路による実装により、ＰＬＬ２００の１つの製造プロセスから他の製造プロセスへの移行が容易になる。

【0039】

デジタル回路は比較的小さなレイアウト領域に配置することが可能であり、ＰＬＬ２００の設置面積を小さくすることもできる。さらに、デジタル回路は消費電力が小さく、ＰＬＬ２００の消費電力を削減することができる。

【0040】

本願の実施形態では、ＰＬＬ２００はＰＦＤ２２０と！！ＰＤ２３１とを利用してデジタル位相エラーを生成する。これにより、時間デジタルコンバータＴＤＣを利用してデジタル位相エラーを生成する場合に比較して、位相エラーの量子化にともなって必然的に発生するジッタ量を削減することができる。

【0041】

本願の実施形態のＰＬＬ２００は、分離された比例パス２５０と積分パス２６０とのそれぞれで、ＶＣＯ２８０の異なる制御パラメータを制御する。比例パス２５０を比較的高いゲインで実装することにより帯域幅を広げ、ＶＣＯの位相雑音を抑制することができる。

【0042】

図３は、本願の他の実施形態によるＰＬＬ３００のブロック図である。ＰＬＬ３００は、ＰＬＬ２００と同一もしくは同等の回路要素を含む。これらの回路要素の説明は既になされており、煩雑になることを防ぐために省略する。

【0043】

図３において、比例信号であるＵＰ，ＤＮ信号が、直接、ＶＣＯ３８０のパラメータを調整するために利用されている。すなわち、比例パスがＶＣＯ３８０内に実装されている。

【0044】

図３の実施形態において、さらに、積分パス３６０はＤＡＣ３６１と電圧レギュレータ３７０を含む。レギュレータ３７０は演算増幅器（ＯＡ）３７１とＰ型ＭＯＳトランジスタ（ＰＭＯＳ）３７２を含む。ＰＭＯＳトランジスタ３７２のソース端子は電源ＶＤＤに接続され、ＰＭＯＳトランジスタ３７２のドレイン端子はＶＣＯ３８０に接続され、電源電圧Ｖ_ＶＣＯをＶＣＯ３８０の電源端子に供給する。ＯＡ３７１の出力はＰＭＯＳトランジスタ３７２のゲート端子を制御する。

【0045】

ＤＡＣ３６１は積分信号を制御信号Ｖｃｔｒｌに変換する。ＯＡ３７１は制御信号ＶｃｔｒｌとＶＣＯ３８０に供給する電圧Ｖ_ＶＣＯとを比較し、比較結果に基づいて、電圧Ｖ_ＶＣＯが制御信号Ｖｃｔｒｌに追従するようにＰＭＯＳトランジスタ３７２のゲート電圧を調整する。レギュレータ３７０は電源ＶＤＤからのノイズを抑制し、ＰＬＬ３００の電源電圧変動除去率ＰＳＲＲを向上させる。

【0046】

図４（ａ）は本願のデジタル制御発振器４４０の１実施形態のブロック図である。デジタル制御発振器４４０は、ＰＬＬ３００において、積分パス３６０とＶＣＯ３８０との組み合わせとして利用することができる。

【0047】

デジタル制御発振器４４０はＤＡＣ４６１と電圧レギュレータ４７０とＶＣＯ４８０とを含む。これらの要素は図４（ａ）に示されたように接続される。

【0048】

ＤＡＣ４６１はデジタル形式の積分信号Ｄｉｎを受信し、積分信号に対応するアナログ形式の制御電圧であるＶｃｔｒｌを生成する。ＤＡＣ４６１は図示しないシグマデルタ変調器を含むことができる。ＤＡＣ４６１は、適切な分解能を有するように、これ以外の様々な構成とすることができる。

【0049】

電圧レギュレータ４７０はＯＡ４７１とＰＭＯＳ４７２とを含む。ＰＭＯＳ４７２のソース端子は電源ＶＤＤに接続され、ＰＭＯＳ４７２のドレイン端子はＶＣＯ４８０に接続され、電圧Ｖ_ＶＣＯをＶＣＯ４８０に供給する。ＯＡ４７１の出力はＰＭＯＳトランジスタ４７２のゲート端子を制御する。電圧レギュレータ４７０はさらに、第１の容量素子４７３と第２の容量素子４７４を含む。第１の容量素子４７３はＶＤＤとＯＡ４７１の出力とに接続され、第２の容量素子４７４はＶ_ＶＣＯとグラウンドとに接続される。

【0050】

本実施形態では、電圧レギュレータ４７０は、第１の容量素子４７３と第２の容量素子４７４との容量値を選択することにより適切に制御することができる２つの極を有する。実施形態においては、２つの極の内の一方が支配的になるように制御することにより応答特性の悪化を防ぐことができる。本願において、２つの極のいずれを支配的にすることも可能である。一例としては、第１の容量素子４７３の容量値を相対的に大きくし、出力の極を支配的にすることにより、電圧レギュレータ４７０のＰＳＲＲを向上させる。他の例では、面積と電力との削減のため、第１の容量素子４７３の容量値を、出力の極が支配的にならないように選択する。

【0051】

図４（ａ）の例では、ＶＣＯ４８０は４つの疑似差動ステージが接続されたリングオシレータ構造を有する。第１のステージはインバータモジュールＩ１，Ｉ５とトランスミッションゲートＴ１，Ｔ２とを、第２のステージはインバータモジュールＩ２，Ｉ６とトランスミッションゲートＴ３，Ｔ４とを、第３のステージはインバータモジュールＩ３，Ｉ７とトランスミッションゲートＴ５，Ｔ６とを、第４のステージはインバータモジュールＩ４，Ｉ８とトランスミッションゲートＴ７，Ｔ８とを含む。本実施形態では、それぞれのステージにおいて、トランスミッションゲートが常時ＯＮされてインバータモジュールをフィードフォワード形式に接続することにより疑似差動ステージとしている。ＶＣＯ４８０は合計８相の信号を４つのステージから出力する。

【0052】

図４（ａ）の例において、ＤＡＣ４６１と電圧レギュレータ４７０が積分パスを構成することによりインバータモジュールＩ１〜Ｉ８のそれぞれに電源電圧Ｖ_ＶＣＯを供給し、比例パスはインバータモジュールＩ１〜Ｉ８内に実装されている。

【0053】

図４（ａ）のインバータモジュール４Ｂのそれぞれは、例えば、図４（ｂ）に示す構成とすることができる。図４（ｂ）に示すインバータモジュール４９０は、並列に接続された３つの枝路を含む。第１の枝路はインバータ４９１と、常時閉にされたスイッチ４９４とを、第２の枝路はインバータ４９２とＵＰ信号で制御されるスイッチ４９５とを、第３の枝路はインバータ４９３とＤＮ信号を反転したＤＮ＿信号で制御されるスイッチ４９６とを含む。すなわち、スイッチ４９５はＵＰ信号の論理が“０”のときに開となり、ＵＰ信号の論理が“１”のときに閉となる。スイッチ４９６はＤＮ＿信号の論理が“０”（ＤＮ信号の論理が“１”）のときに開となり、ＤＮ＿信号の論理が“１”（ＤＮ信号の論理が“０”）のときに閉となる。

【0054】

それぞれの枝路は１つ以上のインバータを含むこともできる。異なる枝路のインバータを、同一のゲート幅／ゲート長比のトランジスタで構成することも、異なるゲート幅／ゲート長比のトランジスタで構成することも可能である。１つの実施形態では、インバータ４９１は、インバータ４９２，４９３に比較して、大きなゲート幅／ゲート長比のトランジスタで構成する。

【0055】

インバータモジュール４９０は比例信号ＤＰ，ＤＮに応じて３つの異なる遅延を有する。例えば、スイッチ４９５，４９６の一方が閉で他が開のときインバータモジュール４９０は中間の遅延を、スイッチ４９５，４９６がともに閉のときインバータモジュール４９０は相対的に小の遅延を、スイッチ４９５，４９６がともに開のときインバータモジュール４９０は相対的に大の遅延を有する。ここで、２つの枝路のインバータは選択可能な回路素子として利用される。比例信号は、この、選択可能な回路素子を選択してインバータモジュール４９０の遅延を調整する。

【0056】

動作において、例えば、ＵＰ，ＤＮ信号の論理がともに“１”または“０”のとき、３レベルのデジタル比例信号はＶＣＯ４８０の出力が基準信号の位相に追従していることを示し、スイッチ４９５，４９６の一方が閉、他方が開となる。これにより、インバータモジュール４９０は中間の遅延を有する。

【0057】

ＵＰ信号の論理が“１”でＤＮ信号の論理が“０”のとき、３レベルのデジタル比例信号はＶＣＯ４８０の出力の位相が比例信号より遅れていることを示し、スイッチ４９５，４９６がともに閉になる。これにより、インバータモジュール４９０は相対的に小の遅延を有し、ＶＣＯ４８０の出力の周波数を上げ、ＶＣＯ４８０の出力の位相を基準信号に近づける。

【0058】

ＵＰ信号の論理が“０”でＤＮ信号の論理が“１”のとき、３レベルのデジタル比例信号はＶＣＯ４８０の出力の位相が基準信号より進んでいることを示し、スイッチ４９５，４９６がともに開になる。これにより、インバータモジュール４９０は相対的に大の遅延を有し、ＶＣＯ４８０の出力の周波数を下げ、ＶＣＯ４８０の出力の位相を基準信号に近づける。

【0059】

図５は、本願のデジタル制御発振器５４０の他の実施形態を示すブロック図である。デジタル制御発振器５４０は、デジタル制御発振器４４０と同一もしくは同等の回路要素を利用する。そのような回路要素の説明は既になされており、煩雑になることを防ぐために省略する。

【0060】

積分パスはＤＡＣ５６１と電流レギュレータＲＥＧ５７０を含む。ＤＡＣ５６１はデジタル形式の積分信号Ｄｉｎを受信し、アナログ形式の制御電流Ｉｃｔｒｌを生成する。図５では、ＤＡＣ５６１は１４ビットのデジタル−アナログコンバータである。ＤＡＣ５６１はその他の適切なビット数のものでも良い。

【0061】

電流レギュレータＲＥＧ５７０は、制御電流Ｉｃｔｒｌに基づいて、リングオシレータ５８０の電流ＩＣＣＯを制御する。電流レギュレータＲＥＧ５７０は、電圧レギュレータ４７０と同様に、電源ノイズ除去を行う。

【0062】

図５の実施形態において、発振器５６０は電流制御発振器ＣＣＯであり、リングオシレータ５８０と追加電流モジュール５９０を備える。追加電流モジュール５９０は、２つの並列に接続された電流枝を有し、比例パスから制御信号を受信する。第１の電流枝は電流源５９１とスイッチ５９３を、第２の電流枝は電流源５９２とスイッチ５９４を有する。電流源５９１，５９２は選択可能な回路要素であり、発振器５６０の発振周波数を調整する。

【0063】

一方のスイッチが開で他方が閉のとき、追加電流モジュール５９０は中レベルの追加電流を供給する。両方のスイッチが開のとき、追加電流モジュール５９０は追加電流を供給しない。両方のスイッチが閉のとき、追加電流モジュール５９０は高レベルの追加電流を供給する。

【0064】

図５の例において、ＵＰ，ＤＮ信号の両方の論理が“１”または“０”であるとき、３レベルのデジタル比例信号はＣＣＯ５６０の出力が基準信号のフェーズに追従していることを示し、スイッチ５９３，５９４の一方は開、他方は閉である。このとき、追加電流モジュール５９０は中レベルの電流を供給する。

【0065】

ＵＰ信号が“１”でＤＮ信号が“０”のとき、３レベルのデジタル比例信号はＣＣＯ５６０の出力の位相が基準信号よりも遅れていることを示し、スイッチ５９３，５９４の両方が閉じられる。これにより、追加電流モジュール５９０は高レベルの追加電流をＣＣＯ５６０に供給し、出力の周波数を高くし、ＣＣＯ５６０の出力の位相を基準信号の位相に近づける。

【0066】

ＵＰ信号が“０”でありＤＮ信号が“１”であるとき、３レベルのデジタル比例信号はＣＣＯ５６０の出力の位相が基準信号より進んでいることを示し、スイッチ５９３，５９４の両方が開にされる。これにより、追加電流モジュール５９０は追加電流を供給せず、ＣＣＯ５６０の出力の周波数を下げ、ＣＣＯ５６０の出力の位相を基準信号の位相に近づける。

【0067】

リングオシレータ５８０内のインバータモジュール５Ｂが、インバータモジュールの遅延を調整する選択可能な回路素子を備えることも可能である。例えば、それぞれのインバータモジュール５Ｂが、インバータと、負荷容量と、この負荷容量をインバータの出力端子への接続を開閉するスイッチとを備えることができる。比例パスは、図４（ｂ）と同様に、容量の値を増減し、インバータモジュールの遅延を調整するように構成することができる。一般的には、追加電流モジュール５９０とインバータモジュール５Ｂ内の選択可能な回路素子とのいずれかが単独で用いられ、インバータモジュールの遅延が調整される。しかし、両方を利用することも可能である。

【0068】

図６は、本願の実施形態による例である他のデジタル制御発振器６４０のブロック図を示す。ＤＡＣ６６１および電圧レギュレータＲＥＧ６７０は、ＤＡＣ４６１および電圧レギュレータ４７０と同一もしくは同等のものである。これらの部品についての説明は既に行っており、煩雑になることを防ぐため省略する。

【0069】

デジタル制御発振器６４０はＬＣ発振器６８０を含む。ＬＣ発振器６８０は、インダクタユニット６８４，第１のキャパシタユニット６８１、２つのスイッチ可能容量素子６８２，６８３からなる。第１のキャパシタユニット６８１は、アナログ形式の積分信号Ｄｉｎである制御信号Ｖｃｔｒｌで制御される。２つのスイッチ可能容量素子６８２，６８３は、選択可能な回路素子として提供されるものであり、比例信号ＵＰ，ＤＮによって制御される。

【0070】

ＬＣ発振器６８０はさらに、図６に示されたように、直列に接続されたトランジスタＭＮ１，ＭＰ１および、直列に接続されたトランジスタＭＮ２，ＭＰ２を備える。トランジスタＭＮ１，ＭＰ１およびＭＮ２，ＭＰ２は差動動作するように交差接続され、出力対Ｖｏｕｔを駆動する。電流源Ｉｒｅｆおよびカレントミラーを構成するトランジスタＭＮ３，ＭＮ４がＬＣ発振器６８０の電流を供給する。

【0071】

図６において、第１のキャパシタユニット６８１は、１対の、電圧制御容量を有するバラクタを備える。１対のバラクタのアノードはそれぞれ出力対に接続され、カソードは制御電圧Ｖｃｔｒｌで制御される。インダクタ６８４も出力対間に接続される。

【0072】

２つのスイッチ可能な容量６８２，６８３が、制御可能な容量を出力間に追加する。この例では、スイッチ可能な容量６８２，６８３の内の一方がＬＣ発振器６８０に接続されるとＬＣ発振器６８０の容量は中レベルに、両方が接続されるとＬＣ発振器６８０の容量は中レベルよりも大きなレベルに、両方とも接続されないとＬＣ発振器の容量は中レベルよりも少ないレベルになる。

【0073】

図６の例では、ＵＰ，ＤＮ信号の両方の論理が“１”または“０”のとき、３レベルのデジタル比例信号はＬＣ発振器６８０の出力が基準信号の位相に追従していることを示す。スイッチ可能な容量素子６８２，６８３の一方がＬＣ発振器６８０に接続され他方は接続されず、ＬＣ発振器６８０の容量値は中レベルになる。

【0074】

ＵＰ信号の論理が“１”、ＤＮ信号の論理が“０”のとき、３レベルのデジタル比例信号はＬＣ発振器６８０の出力の位相が基準信号より遅れていることを示す。スイッチ可能な容量素子６８２，６８３の両方が接続されず、ＬＣ発振器６８０の容量値は小レベルとなり、ＬＣ発振器６８０の出力の周波数が高くなり、ＬＣ発振器６８０の出力の位相が基準信号に近づく。

【0075】

ＵＰ信号の論理が“０”、ＤＮ信号の論理が“１”のとき、３レベルのデジタル比例信号はＬＣ発振器６８０の出力の位相が基準信号より速いことを示す。スイッチ可能な容量素子６８２，６８３の両方がＬＣ発振器６８０に接続され、ＬＣ発振器６８０の容量値は大レベルとなり、ＬＣ発振器の出力の周波数が低くなり、ＬＣ発振器６８０の出力の位相を基準信号に近づける。

【0076】

以上説明したように、本願の実施形態のＰＬＬにおいて利用されるデジタル制御発振器において、積分パスは、デジタル形式の積分信号を受信し、適切な分解能を有するＤＡＣを利用してアナログ形式の制御信号を生成し、発振器の制御のために供給する。これにより、量子化誤差によるジッタの発生を抑制することができる。そして、アナログ形式の制御信号をレギュレータで安定化することにより、電源電圧変動除去率を高めることができる。比例パスは、比例信号を、積分信号とは別個に、デジタル形式のままで発振器の制御パラメータの制御のために供給する。これにより、比例パスの帯域幅を広げ、位相雑音を抑制することができる。ここで、積分パスと比例パスとが分離されているため、積分パスに設けられるレギュレータは積分信号の安定化のみに利用される。従って、比例パスの帯域幅を広げた場合にも、レギュレータについては、電流供給能力の増大等の広帯域化対策を行う必要が無く、消費電流の増大をまねくことがない。

【0077】

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

【符号の説明】

【0078】

１００、２００、３００ フェーズロックドループ（ＰＬＬ）
１１０、２１０ 検出部
１２０ 位相差検出回路
１３０ フィルタ
１５０、２５０ 比例パス
１６０、２６０、３６０ 積分パス
１８０、５６０ 発振器
１７０、２７０、３７０、４７０、５７０、６７０ レギュレータ（ＲＥＧ）
２１１、３１１ 分周器
２８０、３８０、４８０ 電圧制御発振器（ＶＣＯ）
２２０、３２０ 位相周波数検出器（ＰＦＤ）
２３０、３３０ デジタルループフィルタ
２３１、３３１ バングバング位相比較器（！！ＰＤ）
２３２、３３２ 累算器
２５５、２６１、３６１、４６１、５６１、６６１ デジタルアナログコンバータ（ＤＡＣ）
３７１、４７１ 演算増幅器（ＯＡ）
３７２、４７２ Ｐ型ＭＯＳトランジスタ（ＰＭＯＳ）
４４０、５４０、６４０ デジタル制御発振器
４７３、４７４ 容量素子
４８０、５８０リングオシレータ
４９１、４９２、４９３ インバータ
４９４、４９５、４９６、５９３、５９４ スイッチ
５９０ 追加電流モジュール
５９１、５９２ 電流源
６８０ ＬＣ発振器
６８４ インダクタユニット
６８１ キャパシタユニット
６８２，６８３ スイッチ可能容量素子
ＭＮ１〜ＭＮ４、ＭＰ１、ＭＰ２ トランジスタ
Ｉ１〜Ｉ８、４９０、４Ｂ、５Ｂ インバータモジュール
Ｔ１〜Ｔ８ トランスミッションゲート

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】