(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6122556
(24)【登録日】2017年4月7日
(45)【発行日】2017年4月26日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
H01L 21/8234 20060101AFI20170417BHJP
H01L 27/088 20060101ALI20170417BHJP
H01L 21/8238 20060101ALI20170417BHJP
H01L 27/092 20060101ALI20170417BHJP
H01L 21/336 20060101ALI20170417BHJP
H01L 29/78 20060101ALI20170417BHJP
【FI】
H01L27/08 102E
H01L27/08 321G
H01L29/78 301C
H01L29/78 301X
【請求項の数】16
【全頁数】12
(21)【出願番号】特願2016-542786(P2016-542786)
(86)(22)【出願日】2015年3月3日
(86)【国際出願番号】JP2015056247
(87)【国際公開番号】WO2016139755
(87)【国際公開日】20160909
【審査請求日】2016年6月23日
(73)【特許権者】
【識別番号】311014428
【氏名又は名称】ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
【氏名又は名称原語表記】Unisantis Electronics Singapore Pte Ltd.
(74)【代理人】
【識別番号】100086771
【弁理士】
【氏名又は名称】西島 孝喜
(74)【代理人】
【識別番号】100094569
【弁理士】
【氏名又は名称】田中 伸一郎
(74)【代理人】
【識別番号】100067013
【弁理士】
【氏名又は名称】大塚 文昭
(74)【代理人】
【識別番号】100109070
【弁理士】
【氏名又は名称】須田 洋之
(74)【代理人】
【識別番号】100109335
【弁理士】
【氏名又は名称】上杉 浩
(72)【発明者】
【氏名】舛岡 富士雄
(72)【発明者】
【氏名】中村 広記
【審査官】
宇多川 勉
(56)【参考文献】
【文献】
特開平06−013623(JP,A)
【文献】
特開2003−224211(JP,A)
【文献】
特開2007−250652(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/8234
H01L 21/336
H01L 21/8238
H01L 27/088
H01L 27/092
H01L 29/78
(57)【特許請求の範囲】
【請求項1】
半導体基板上に形成された第1の第1導電型半導体層と、
前記半導体層上に形成された第1の柱状半導体層であって、第2の第1導電型半導体層と第1のボディ領域と第3の第1導電型半導体層と第4の第1導電型半導体層と第2のボディ領域と第5の第1導電型半導体層と第1の第2導電型半導体層と第3のボディ領域と第2の第2導電型半導体層とが基板側からこの順に形成された前記第1の柱状半導体層と、
前記第1のボディ領域の周囲に形成された第1のゲート絶縁膜と、
前記第1のゲート絶縁膜の周囲に形成された第1のゲートと、
前記第2のボディ領域の周囲に形成された第2のゲート絶縁膜と、
前記第2のゲート絶縁膜の周囲に形成された第2のゲートと、
前記第3のボディ領域の周囲に形成された第3のゲート絶縁膜と、
前記第3のゲート絶縁膜の周囲に形成された第3のゲートと、
前記第5の第1導電型半導体層と前記第1の第2導電型半導体層とを接続する第1の出力端子と、
前記第1の出力端子上に形成された第2の柱状半導体層であって、第3の第2導電型半導体層と第4のボディ領域と第4の第2導電型半導体層とが基板側からこの順に形成された前記第2の柱状半導体層と、
前記第4のボディ領域の周囲に形成された第4のゲート絶縁膜と、
前記第4のゲート絶縁膜の周囲に形成された第4のゲートと、
前記第1の出力端子は前記第3の第2導電型半導体層に接続されるのであって、
前記第1のゲートと前記第4のゲートとは接続され、
前記第2のゲートと前記第3のゲートとは接続されることを特徴とする半導体装置。
【請求項2】
前記第2のゲートと前記第3のゲートとを接続する第1のコンタクトを有することを特徴とする請求項1に記載の半導体装置。
【請求項3】
前記第1導電型はn型であり、前記第2導電型はp型であることを特徴とする請求項1に記載の半導体装置。
【請求項4】
前記第1の出力端子は金属からなることを特徴とする請求項1に記載の半導体装置。
【請求項5】
前記第1の出力端子は半導体からなることを特徴とする請求項1に記載の半導体装置。
【請求項6】
前記第1のゲートと前記第2のゲートと前記第3のゲートと前記第4のゲートとは金属からなることを特徴とする請求項1に記載の半導体装置。
【請求項7】
前記第2の第2導電型半導体層と前記第4の第2導電型半導体層に接続された第1の電源供給線と、を有することを特徴とする請求項1に記載の半導体装置。
【請求項8】
前記第1の柱状半導体層は、1行1列目に配置され、
前記第2の柱状半導体層は、1行2列目に配置されることを特徴とする請求項1に記載の半導体装置。
【請求項9】
半導体基板上に形成された第5の第2導電型半導体層と、
前記半導体層上に形成された第3の柱状半導体層であって、第6の第2導電型半導体層と第5のボディ領域と第7の第2導電型半導体層と第6の第1導電型半導体層と第6のボディ領域と第7の第1導電型半導体層と第8の第1導電型半導体層と第7のボディ領域と第9の第1導電型半導体層とが基板側からこの順に形成された前記第3の柱状半導体層と、
前記第5のボディ領域の周囲に形成された第5のゲート絶縁膜と、
前記第5のゲート絶縁膜の周囲に形成された第5のゲートと、
前記第6のボディ領域の周囲に形成された第6のゲート絶縁膜と、
前記第6のゲート絶縁膜の周囲に形成された第6のゲートと、
前記第7のボディ領域の周囲に形成された第7のゲート絶縁膜と、
前記第7のゲート絶縁膜の周囲に形成された第7のゲートと、
前記第7の第2導電型半導体層と前記第6の第1導電型半導体層とを接続する第2の出力端子と、
前記半導体基板上に形成された第4の柱状半導体層であって、第8の第2導電型半導体層と第8のボディ領域と第9の第2導電型半導体層とが基板側からこの順に形成された前記第4の柱状半導体層と、
前記第8のボディ領域の周囲に形成された第8のゲート絶縁膜と、
前記第8のゲート絶縁膜の周囲に形成された第8のゲートと、
前記第2の出力端子は前記第9の第2導電型半導体層に接続されるのであって、
前記第5のゲートと前記第6のゲートとは接続され、
前記第7のゲートと前記第8のゲートとは接続されることを特徴とする半導体装置。
【請求項10】
前記第5のゲートと前記第6のゲートとを接続する第2のコンタクトを有することを特徴とする請求項9に記載の半導体装置。
【請求項11】
前記第1導電型はn型であり、前記第2導電型はp型であることを特徴とする請求項9に記載の半導体装置。
【請求項12】
前記第2の出力端子は金属からなることを特徴とする請求項9に記載の半導体装置。
【請求項13】
前記第2の出力端子は半導体からなることを特徴とする請求項9に記載の半導体装置。
【請求項14】
前記第5のゲートと前記第6のゲートと前記第7のゲートと前記第8のゲートとは金属からなることを特徴とする請求項9に記載の半導体装置。
【請求項15】
前記第9の第1導電型半導体層に接続された第1の接地線と、を有することを特徴とする請求項9に記載の半導体装置。
【請求項16】
前記第3の柱状半導体層は、1行1列目に配置され、
前記第4の柱状半導体層は、1行2列目に配置されることを特徴とする請求項9に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置に関する。
【背景技術】
【0002】
半導体集積回路、特にMOSトランジスタを用いた集積回路は、高集積化の一途を辿っている。この高集積化に伴って、その中で用いられているMOSトランジスタはナノ領域まで微細化が進んでいる。このようなMOSトランジスタの微細化が進むと、リーク電流の抑制が困難であり、必要な電流量確保の要請から回路の占有面積をなかなか小さくできない、といった問題があった。このような問題を解決するために、基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor(以下、「SGT」という。)が提案されている(例えば、特許文献1、特許文献2、特許文献3を参照)。
【0003】
従来のSGTを用いたインバータでは、一本のシリコン柱に一個のトランジスタが形成され、1本のシリコン柱からなるnMOSトランジスタと1本のシリコン柱からなるpMOSトランジスタが平面上に形成されている(例えば特許文献4を参照)。少なくとも2本のシリコン柱が平面上に形成されているため、少なくとも2本のシリコン柱分の面積が必要となる。
【0004】
従来の不揮発性メモリにおいて、一本のシリコン柱に複数のゲートが形成されている(例えば特許文献5を参照)。シリコン柱の側壁にゲート絶縁膜が形成され、シリコン柱の上部端と下部端でソース線、ビット線が接続されている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開平2−71556号公報
【特許文献2】特開平2−188966号公報
【特許文献3】特開平3−145761号公報
【特許文献4】特開2008−300558号公報
【特許文献5】特開2014−57068号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
そこで、トランジスタを積層する高集積な半導体装置を提供することを目的とする。
【課題を解決するための手段】
【0007】
本発明の半導体装置は、半導体基板上に形成された第1の第1導電型半導体層と、前記半導体層上に形成された第1の柱状半導体層であって、第2の第1導電型半導体層と第1のボディ領域と第3の第1導電型半導体層と第4の第1導電型半導体層と第2のボディ領域と第5の第1導電型半導体層と第1の第2導電型半導体層と第3のボディ領域と第2の第2導電型半導体層とが基板側からこの順に形成された前記第1の柱状半導体層と、前記第1のボディ領域の周囲に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜の周囲に形成された第1のゲートと、前記第2のボディ領域の周囲に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜の周囲に形成された第2のゲートと、前記第3のボディ領域の周囲に形成された第3のゲート絶縁膜と、前記第3のゲート絶縁膜の周囲に形成された第3のゲートと、 前記5の第1導電型半導体層と前記第1の第2導電型半導体層とを接続する第1の出力端子と、前記第1の出力端子上に形成された第2の柱状半導体層であって、第3の第2導電型半導体層と第4のボディ領域と第4の第2導電型半導体層とが基板側からこの順に形成された前記第2の柱状半導体層と、前記第4のボディ領域の周囲に形成された第4のゲート絶縁膜と、前記第4のゲート絶縁膜の周囲に形成された第4のゲートと、前記第1の出力端子は前記第3の第2導電型半導体層に接続されるのであって、前記第1のゲートと前記第4のゲートとは接続され、前記第2のゲートと前記第3のゲートとは接続されることを特徴とする。
【0008】
また、前記第2のゲートと前記第3のゲートとを接続する第1のコンタクトを有することを特徴とする。
【0009】
また、前記第1導電型はn型であり、前記第2導電型はp型であることを特徴とする。
【0010】
また、前記第1の出力端子は金属からなることを特徴とする。
【0011】
また、前記第1の出力端子は半導体からなることを特徴とする。
【0012】
また、前記第1のゲートと前記第2のゲートと前記第3のゲートと前記第4のゲートとは金属からなることを特徴とする。
【0013】
また、前記第2の第2導電型半導体層と前記第4の第2導電型半導体層に接続された第1の電源供給線と、を有することを特徴とする。
【0014】
また、前記第1の柱状半導体層は、1行1列目に配置され、前記第2の柱状半導体層は、1行2列目に配置されることを特徴とする。
【0015】
また、本発明の半導体装置は、半導体基板上に形成された第5の第2導電型半導体層と、前記半導体層上に形成された第3の柱状半導体層であって、第6の第2導電型半導体層と第5のボディ領域と第7の第2導電型半導体層と第6の第1導電型半導体層と第6のボディ領域と第7の第1導電型半導体層と第8の第1導電型半導体層と第7のボディ領域と第9の第1導電型半導体層とが基板側からこの順に形成された前記第3の柱状半導体層と、前記第5のボディ領域の周囲に形成された第5のゲート絶縁膜と、前記第5のゲート絶縁膜の周囲に形成された第5のゲートと、前記第6のボディ領域の周囲に形成された第6のゲート絶縁膜と、 前記第6のゲート絶縁膜の周囲に形成された第6のゲートと、前記第7のボディ領域の周囲に形成された第7のゲート絶縁膜と、前記第7のゲート絶縁膜の周囲に形成された第7のゲートと、前記第7の第2導電型半導体層と前記第6の第1導電型半導体層とを接続する第2の出力端子と、前記半導体基板上に形成された第4の柱状半導体層であって、第8の第2導電型半導体層と第8のボディ領域と第9の第2導電型半導体層とが基板側からこの順に形成された前記第4の柱状半導体層と、前記第8のボディ領域の周囲に形成された第8のゲート絶縁膜と、前記第8のゲート絶縁膜の周囲に形成された第8のゲートと、前記第2の出力端子は前記第9の第2導電型半導体層に接続されるのであって、前記第5のゲートと前記第6のゲートとは接続され、前記第7のゲートと前記第8のゲートとは接続されることを特徴とする。
【0016】
また、前記第5のゲートと前記第6のゲートとを接続する第2のコンタクトを有することを特徴とする。
【0017】
また、前記第1導電型はn型であり、前記第2導電型はp型であることを特徴とする。
【0018】
また、前記第2の出力端子は金属からなることを特徴とする。
【0019】
また、前記第2の出力端子は半導体からなることを特徴とする。
【0020】
また、前記第5のゲートと前記第6のゲートと前記第7のゲートと前記第8のゲートとは金属からなることを特徴とする。
【0021】
また、前記第9の第1導電型半導体層に接続された第1の接地線と、を有することを特徴とする。
【0022】
また、前記第3の柱状半導体層は、1行1列目に配置され、前記第4の柱状半導体層は、1行2列目に配置されることを特徴とする。
【発明の効果】
【0023】
本発明によれば、トランジスタを積層する高集積な半導体装置を提供することができる。
【0024】
また、半導体基板上に形成された第1の第1導電型半導体層と、前記半導体層上に形成された第1の柱状半導体層であって、第2の第1導電型半導体層と第1のボディ領域と第3の第1導電型半導体層と第4の第1導電型半導体層と第2のボディ領域と第5の第1導電型半導体層と第1の第2導電型半導体層と第3のボディ領域と第2の第2導電型半導体層とが基板側からこの順に形成された前記第1の柱状半導体層と、前記第1のボディ領域の周囲に形成された第1のゲート絶縁膜と、前記第1のゲート絶縁膜の周囲に形成された第1のゲートと、前記第2のボディ領域の周囲に形成された第2のゲート絶縁膜と、前記第2のゲート絶縁膜の周囲に形成された第2のゲートと、前記第3のボディ領域の周囲に形成された第3のゲート絶縁膜と、前記第3のゲート絶縁膜の周囲に形成された第3のゲートと、 前記5の第1導電型半導体層と前記第1の第2導電型半導体層とを接続する第1の出力端子と、前記第1の出力端子上に形成された第2の柱状半導体層であって、第3の第2導電型半導体層と第4のボディ領域と第4の第2導電型半導体層とが基板側からこの順に形成された前記第2の柱状半導体層と、前記第4のボディ領域の周囲に形成された第4のゲート絶縁膜と、前記第4のゲート絶縁膜の周囲に形成された第4のゲートと、前記第1の出力端子は前記第3の第2導電型半導体層に接続されるのであって、前記第1のゲートと前記第4のゲートとは接続され、前記第2のゲートと前記第3のゲートとは接続されることを特徴とすることにより、トランジスタが積層されるため、高集積な半導体装置を提供することができる。特に、NANDゲートであるため、nMOSの層において、SGTを縦に積層することができる。また、nMOSの層とpMOSの層とが異なる層であるため、製作時に不純物導入を打ち分けるためのリソグラフィ工程を減らすことができる。
【0025】
また、半導体基板上に形成された第5の第2導電型半導体層と、前記半導体層上に形成された第3の柱状半導体層であって、第6の第2導電型半導体層と第5のボディ領域と第7の第2導電型半導体層と第6の第1導電型半導体層と第6のボディ領域と第7の第1導電型半導体層と第8の第1導電型半導体層と第7のボディ領域と第9の第1導電型半導体層とが基板側からこの順に形成された前記第3の柱状半導体層と、前記第5のボディ領域の周囲に形成された第5のゲート絶縁膜と、前記第5のゲート絶縁膜の周囲に形成された第5のゲートと、前記第6のボディ領域の周囲に形成された第6のゲート絶縁膜と、 前記第6のゲート絶縁膜の周囲に形成された第6のゲートと、前記第7のボディ領域の周囲に形成された第7のゲート絶縁膜と、前記第7のゲート絶縁膜の周囲に形成された第7のゲートと、前記第7の第2導電型半導体層と前記第6の第1導電型半導体層とを接続する第2の出力端子と、前記半導体基板上に形成された第4の柱状半導体層であって、第8の第2導電型半導体層と第8のボディ領域と第9の第2導電型半導体層とが基板側からこの順に形成された前記第4の柱状半導体層と、前記第8のボディ領域の周囲に形成された第8のゲート絶縁膜と、前記第8のゲート絶縁膜の周囲に形成された第8のゲートと、前記第2の出力端子は前記第9の第2導電型半導体層に接続されるのであって、前記第5のゲートと前記第6のゲートとは接続され、前記第7のゲートと前記第8のゲートとは接続されることを特徴とすることにより、第3の柱状半導体層と第4の柱状半導体層双方を半導体基板上に形成することができるため、第3の柱状半導体層と第4の柱状半導体層共に基板を加工することにより得られる単結晶半導体を用いることができる。特に、NANDゲートであるため、nMOSの層において、SGTを縦に積層することができる。また、nMOSの層とpMOSの層とが異なる層であるため、製作時に不純物導入を打ち分けるためのリソグラフィ工程を減らすことができる。
【図面の簡単な説明】
【0026】
【
図1】(A)は本発明に係る半導体装置の平面図である。(B)は(A)のX1−X1’線での断面図である。(C)は(A)のY1−Y1’線での断面図である。(D)は(A)のY2−Y2’線での断面図である。
【
図2】(A)は本発明に係る半導体装置の平面図である。(B)は(A)のX1−X1’線での断面図である。(C)は(A)のY1−Y1’線での断面図である。(D)は(A)のY2−Y2’線での断面図である。
【発明を実施するための形態】
【0027】
以下に、本発明の実施形態について説明する。本発明の実施形態に係る半導体装置の構造を
図1に示す。本実施例では、半導体をシリコンとしたが、シリコン以外の半導体としてもよい。
【0028】
シリコン基板101上に形成された第1の第1導電型シリコン層102と、前記シリコン層101上に形成された第1の柱状シリコン層133であって、第2の第1導電型シリコン層103と第1のボディ領域104と第3の第1導電型シリコン層105と第4の第1導電型シリコン層108と第2のボディ領域109と第5の第1導電型シリコン層110と第1の第2導電型シリコン層113と第3のボディ領域114と第2の第2導電型シリコン層115とが基板側からこの順に形成された前記第1の柱状シリコン層133と、前記第1のボディ領域104の周囲に形成された第1のゲート絶縁膜106と、前記第1のゲート絶縁膜106の周囲に形成された第1のゲート107と、 前記第2のボディ領域109の周囲に形成された第2のゲート絶縁膜111と、前記第2のゲート絶縁膜111の周囲に形成された第2のゲート112と、前記第3のボディ領域114の周囲に形成された第3のゲート絶縁膜116と、前記第3のゲート絶縁膜116の周囲に形成された第3のゲート117と、前記5の第1導電型シリコン層110と前記第1の第2導電型シリコン層113とを接続する第1の出力端子123と、前記第1の出力端子123上に形成された第2の柱状シリコン層134であって、第3の第2導電型シリコン層118と第4のボディ領域119と第4の第2導電型シリコン層120とが基板側からこの順に形成された前記第2の柱状シリコン層134と、前記第4のボディ領域119の周囲に形成された第4のゲート絶縁膜121と、前記第4のゲート絶縁膜121の周囲に形成された第4のゲート122と、前記第1の出力端子123は前記第3の第2導電型シリコン層118に接続されるのであって、前記第1のゲート107と前記第4のゲート122とは接続され、前記第2のゲート112と前記第3のゲート117とは接続されることを特徴とする。
【0029】
前記第2のゲート112と前記第3のゲート117とを接続する第1のコンタクト124を有することが好ましい。本第1のコンタクトにより、第2のゲート112と第3のゲート117とを縦方向で接続することができるため、第2のゲート112と第3のゲート117とに別々にコンタクトを形成したときと比べて面積を縮小することができる。
【0030】
また、前記第1導電型はn型であり、前記第2導電型はp型であることを特徴とする。
【0031】
また、前記第1の出力端子123は金属からなることが好ましい。
【0032】
また、前記第1の出力端子123はシリコンであってもよい。前記第1の出力端子123をシリコンとしたとき、出力端子をシリサイド化してもよい。
【0033】
また、前記第1のゲート107と前記第2のゲート112と前記第3のゲート117と前記第4のゲート122とは金属からなることが好ましい。また、金属は、窒化チタン、窒化アルミチタンが好ましい。タングステンを用いてもよい。また、第1のゲート絶縁膜106、第2のゲート絶縁膜111、第3のゲート絶縁膜116、第4のゲート絶縁膜121は、酸化膜、窒化膜、酸窒化膜、高誘電体膜であることが好ましい。
【0034】
また、前記第2の第2導電型シリコン層115と前記第4の第2導電型シリコン層120に接続された第1の電源供給線129と、を有することを特徴とする。
【0035】
また、第1のコンタクト124には、入力の金属配線128が接続される。また、第1のゲート107は、コンタクト125、金属配線130、コンタクト127を介して第4のゲート122に接続されている。また、第1の出力配線は、コンタクト126を介して出力の金属配線131に接続されている。
【0036】
また、前記第1の柱状シリコン層133は、1行1列目に配置され、前記第2の柱状シリコン層134は、1行2列目に配置されることを特徴とする。この配置により、第1のコンタクト124及びコンタクト125、126、127を4角形の頂点に配置することできる。
【0037】
また、素子の周囲には絶縁膜132が形成される。
【0038】
また、本発明の異なる実施形態について説明する。本発明の実施形態に係る半導体装置の構造を
図2に示す。本実施例では、半導体をシリコンとしたが、シリコン以外の半導体としてもよい。
【0039】
シリコン基板201上に形成された第5の第2導電型シリコン層202と、前記シリコン層201上に形成された第3の柱状シリコン層233であって、第6の第2導電型シリコン層203と第5のボディ領域204と第7の第2導電型シリコン層205と第6の第1導電型シリコン層208と第6のボディ領域209と第7の第1導電型シリコン層210と第8の第1導電型シリコン層213と第7のボディ領域214と第9の第1導電型シリコン層215とが基板側からこの順に形成された前記第3の柱状シリコン層233と、前記第5のボディ領域204の周囲に形成された第5のゲート絶縁膜206と、前記第5のゲート絶縁膜206の周囲に形成された第5のゲート207と、 前記第6のボディ領域209の周囲に形成された第6のゲート絶縁膜211と、前記第6のゲート絶縁膜211の周囲に形成された第6のゲート212と、前記第7のボディ領域214の周囲に形成された第7のゲート絶縁膜216と、前記第7のゲート絶縁膜216の周囲に形成された第7のゲート217と、前記第7の第2導電型シリコン層205と前記第6の第1導電型シリコン層208とを接続する第2の出力端子223と、前記シリコン基板201上に形成された第4の柱状シリコン層234であって、第8の第2導電型シリコン層218と第8のボディ領域219と第9の第2導電型シリコン層220とが基板側からこの順に形成された前記第4の柱状シリコン層234と、 前記第8のボディ領域219の周囲に形成された第8のゲート絶縁膜221と、前記第8のゲート絶縁膜221の周囲に形成された第8のゲート222と、前記第2の出力端子223は前記第9の第2導電型シリコン層220に接続されるのであって、前記第5のゲート207と前記第6のゲート212とは接続され、前記第7のゲート217と前記第8のゲート222とは接続されることを特徴とする。第3の柱状シリコン層233と第4の柱状シリコン層234双方をシリコン基板上に形成することができるため、第3の柱状シリコン層233と第4の柱状シリコン層234共に基板を加工することにより得られる単結晶シリコンを用いることができる。
【0040】
前記第5のゲート207と前記第6のゲート212とを接続する第2のコンタクト224を有することが好ましい。本第2のコンタクト224により、第5のゲート207と第6のゲート212とを縦方向で接続することができるため、第5のゲート207と第6のゲート212とに別々にコンタクトを形成したときと比べて面積を縮小することができる。
【0041】
また、前記第1導電型はn型であり、前記第2導電型はp型であることを特徴とする。
【0042】
また、前記第2の出力端子223は金属からなることが好ましい。
【0043】
また、前記第2の出力端子223はシリコンであってもよい。前記第2の出力端子223をシリコンとしたとき、出力端子をシリサイド化してもよい。
【0044】
また、前記第5のゲート207と前記第6のゲート212と前記第7のゲート217と前記第8のゲート222とは金属からなることが好ましい。また、金属は、窒化チタン、窒化アルミチタンが好ましい。タングステンを用いてもよい。また、第5のゲート絶縁膜206、第6のゲート絶縁膜211、第7のゲート絶縁膜216、第8のゲート絶縁膜221は、酸化膜、窒化膜、酸窒化膜、高誘電体膜であることが好ましい。
【0045】
また、前記第9の第1導電型シリコン層215に接続された第1の接地線229と、を有することを特徴とする。
【0046】
また、第2のコンタクト224には、入力の金属配線228が接続される。また、第7のゲート217は、コンタクト225、金属配線230、コンタクト227を介して第8のゲート222に接続されている。また、第2の出力配線223は、コンタクト226を介して出力の金属配線231に接続されている。
【0047】
また、前記第3の柱状シリコン層233は、1行1列目に配置され、前記第4の柱状シリコン層234は、1行2列目に配置されることを特徴とする。この配置により、第2のコンタクト224及びコンタクト225、226、227を4角形の頂点に配置することできる。
【0048】
また、素子の周囲には絶縁膜232が形成される。
【0049】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
【0050】
例えば、上記実施例において、p型(p
+型を含む。)とn型(n
+型を含む。)とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
【符号の説明】
【0051】
101.シリコン基板
102.第1の第1導電型シリコン層
103.第2の第1導電型シリコン層
104.第1のボディ領域
105.第3の第1導電型シリコン層
106.第1のゲート絶縁膜
107.第1のゲート
108.第4の第1導電型シリコン層
109.第2のボディ領域
110.第5の第1導電型シリコン層
111.第2のゲート絶縁膜
112.第2のゲート
113.第1の第2導電型シリコン層
114.第3のボディ領域
115.第2の第2導電型シリコン層
116.第3のゲート絶縁膜
117.第3のゲート
118.第3の第2導電型シリコン層
119.第4のボディ領域
120.第4の第2導電型シリコン層
121.第4のゲート絶縁膜
122.第4のゲート
123.第1の出力端子
124.第1のコンタクト
125.コンタクト
126.コンタクト
127.コンタクト
128.入力の金属配線
129.第1の電源供給線
130.金属配線
131.金属配線
132.絶縁膜
133.第1の柱状シリコン層
134.第2の柱状シリコン層
201.シリコン基板
202.第5の第2導電型シリコン層
203.第6の第2導電型シリコン層
204.第5のボディ領域
205.第7の第2導電型シリコン層
206.第5のゲート絶縁膜
207.第5のゲート
208.第6の第1導電型シリコン層
209.第6のボディ領域
210.第7の第1導電型シリコン層
211.第6のゲート絶縁膜
212.第6のゲート
213.第8の第1導電型シリコン層
214.第7のボディ領域
215.第9の第1導電型シリコン層
216.第7のゲート絶縁膜
217.第7のゲート
218.第8の第2導電型シリコン層
219.第8のボディ領域
220.第9の第2導電型シリコン層
221.第8のゲート絶縁膜
222.第8のゲート
223.第2の出力端子
224.第2のコンタクト
225.コンタクト
226.コンタクト
227.コンタクト
228.金属配線
229.第1の接地線
230.金属配線
231.金属配線
232.絶縁膜
233.第3の柱状シリコン層
234.第4の柱状シリコン層