特許 6123738 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6123738

(24)【登録日】2017年4月14日

(45)【発行日】2017年5月10日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 25/07 20060101AFI20170424BHJP

   H01L 25/18 20060101ALI20170424BHJP

   H02M 7/48 20070101ALI20170424BHJP

【ＦＩ】

   H01L25/04 C

   H02M7/48 Z

【請求項の数】7

【全頁数】10

(21)【出願番号】特願2014-117740(P2014-117740)

(22)【出願日】2014年6月6日

(65)【公開番号】特開2015-231022(P2015-231022A)

(43)【公開日】2015年12月21日

【審査請求日】2016年3月15日

(73)【特許権者】

【識別番号】000005234

【氏名又は名称】富士電機株式会社

(74)【代理人】

【識別番号】100161562

【弁理士】

【氏名又は名称】阪本 朗

(72)【発明者】

【氏名】仲野 逸人

【審査官】 梅本 章子

(56)【参考文献】

【文献】 特開２０１３−２２２９５０（ＪＰ，Ａ）

【文献】 特開２００４−０１４５４７（ＪＰ，Ａ）

【文献】 特開２０００−２４３９０５（ＪＰ，Ａ）

【文献】 特開２０１２−１２９３３６（ＪＰ，Ａ）

【文献】 特開２０１１−０８２３０３（ＪＰ，Ａ）

【文献】 特開２０１２−０８９７２４（ＪＰ，Ａ）

【文献】 特開２０１３−１１５２０５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２５／００ − ２５／１８

Ｈ０２Ｍ ７／４８

(57)【特許請求の範囲】

【請求項1】

おもて面に回路板が固定された絶縁基板と、
おもて面にゲート電極およびソース電極を有し、裏面が前記回路板に固定されたスイッチング素子と、
ソース配線層およびゲート配線層を有し、前記絶縁基板のおもて面に対向するプリント基板と、
一端が前記ゲート電極に電気的かつ機械的に接続され、他端が前記ゲート配線層に電気的かつ機械的に接続されたゲート導電ポストと、
一端が前記ソース電極に電気的かつ機械的に接続され、他端が前記ソース配線層に電気的かつ機械的に接続されたソース導電ポストと、
一端が前記ゲート電極に電気的かつ機械的に接続され、他端が前記ソース配線層に電気的かつ機械的に接続された回路インピーダンス低減素子と、を備え、
前記ゲート電極に電気的かつ機械的に接続されたゲート電極ポストの端部、もしくは前記ゲート電極に電気的かつ機械的に接続された回路インピーダンス低減素子の端部のいずれかが、前記ゲート電極の電極面からずらして配置された半導体装置。

【請求項2】

前記ゲート導電ポストの一端および前記回路インピーダンス素子の一端と、前記ゲート電極との間に、前記ゲート電極の電極面より面積の大きい導電性の支持板が配置されている請求項１に記載の半導体装置。

【請求項3】

前記ゲート電極の電極面からずらして配置された端面を有する回路インピーダンス低減素子の側面が、絶縁膜で覆われている請求項１または２に記載の半導体装置。

【請求項4】

前記回路インピーダンス低減素子が、キャパシタ、ダイオードもしくはＭＯＳＦＥＴであることを特徴とする請求項１または２に記載の半導体装置。

【請求項5】

前記スイッチング素子が、ＭＯＳＦＥＴ、ＩＧＢＴもしくはバイポーラトランジスタであることを特徴とする請求項１または２に記載の半導体装置。

【請求項6】

前記ＭＯＳＦＥＴもしくはＩＧＢＴが、ワイドバンドギャップ半導体もしくはＳｉ半導体で構成されることを特徴とする請求項５に記載の半導体装置。

【請求項7】

前記ＭＯＳＦＥＴもしくはＩＧＢＴが、ＳｉＣ半導体で構成されることを特徴とする請求項５に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

この発明は、パワー半導体素子を搭載した半導体装置に関する。

【背景技術】

【0002】

インバータ装置、無停電電源装置、工作機械、産業用ロボット等では、その本体装置とは独立して半導体装置（パワー半導体モジュール）が使用されている。

【0003】

図４は、特許文献１に記載された従来のパワー半導体モジュール５００の要部断面図である。このパワー半導体モジュール５００は、絶縁基板５４と、スイッチング素子５６と、プリント基板６１と、導電ポスト５８と、キャパシタ６７を備えている。

【0004】

スイッチング素子５６は、パワーＭＯＳＦＥＴやＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などの縦型のパワー半導体素子である。例えばスイッチング素子５６がパワーＭＯＳＦＥＴの場合、おもて面にゲート電極とソース電極を、裏面にドレイン電極を有する。そして、スイッチング素子５６のドレイン電極と絶縁基板５４の回路板５２が、ハンダなどを用いて電気的かつ機械的に接続されている。また、スイッチング素子５６のゲート電極およびソース電極と、絶縁基板５４に対向するプリント基板６１に備えられた導電ポスト５８が、ハンダなどを用いて電気的かつ機械的に接続されている。また、プリント基板６１の配線層５９と、導電ポスト５８が電気的に接続されている。すなわち、パワー半導体モジュール５００においては、スイッチング素子５６のドレイン配線は、主に絶縁基板５４の回路板５２で行われており、ゲート配線およびソース配線は、主に導電ポスト５８およびプリント基板６１の配線層５９で行われている。

【0005】

そしてパワー半導体モジュール５００においては、絶縁基板５４とプリント基板６１の間にキャパシタ６７が設けられ、キャパシタ６７の一端はプリント基板６１のソース配線層に接続され、他端は絶縁基板５４の回路板５２に接続される。すなわち、スイッチング素子５６のソース電極とドレイン電極の間に、キャパシタ６７を接続している。

【0006】

また、スイッチング素子のゲート電極とソース電極の間にキャパシタを接続することにより、スイッチング素子が意図せずターンオンしないようにした半導体装置が提案されている（特許文献２）。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０１３−２２２９５０号公報

【特許文献2】特開２０００−２４３９０５号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

特許文献１に記載のパワー半導体モジュールの構成を基に、特許文献２に記載の回路構成を実現するために、スイッチング素子のゲート電極と、プリント基板のソース配線層の間に、キャパシタを配置することが考えられる。図５にこの構成であるパワー半導体モジュール６００の断面模式図を示す。この図で示す通り、プリント基板６１のソース配線層５９ｂと、スイッチング素子５６のゲート電極５６ａとの間に、キャパシタ６７を配置することが考えられる。

【0009】

しかしながら、特許文献１においてキャパシタ６７が配置されていた回路板５２に比べ、スイッチング素子５６のゲート電極５６ａは非常に小さい。さらに、ゲート電極５６ａには、キャパシタ６７だけでなくゲート導電ポスト５８ａも配置する必要がある。そのため、キャパシタ６７と、ゲート導電ポスト５８ａをゲート電極５６ａに並べて配置しようとした場合、図６に示すように、キャパシタ８７とゲート導電ポスト７９ａの間隔Ｌを狭くしなければならない。そのため、ゲート電極に固定するための接合材５７が、リフロー処理時にゲート導電ポスト５８ａとキャパシタ６７の間を毛管現象で這い上がってしまう。その結果、図６で示すように、キャパシタ６７の両端間や、ゲート配線層５９ａとソース配線層５９ｂとの間が接合材５７で短絡するという課題が発生する。

【0010】

なお上記課題は、製造上などの都合でチップ面積が大きくできず、このためゲート電極も小さくせざるを得ないＳｉＣなどのワイドバンドギャップ半導体において、さらに顕著となる。

【0011】

この発明の目的は、上記課題に着目してなされたものであり、小さなゲート電極に例えばキャパシタのような回路インピーダンス低減素子とゲート導電ポストを隣接して配置する場合、高い信頼性を備えた半導体装置を提供することにある。

【課題を解決するための手段】

【0012】

前記の目的を達成するために、この発明の一態様では、半導体装置は、おもて面に導電板が固定された絶縁基板と、おもて面にゲート電極およびソース電極を有し、裏面が前記導電板に固定されたスイッチング素子と、ソース配線層およびゲート配線層を有し、前記絶縁基板のおもて面に対向するプリント基板と、一端が前記ゲート電極に電気的かつ機械的に接続され、他端が前記ゲート配線層に電気的かつ機械的に接続されたゲート導電ポストと、一端が前記ソース電極に電気的かつ機械的に接続され、他端が前記ソース配線層に電気的かつ機械的に接続されたソース導電ポストと、一端が前記ゲート電極に電気的かつ機械的に接続され、他端が前記ソース配線層に電気的かつ機械的に接続された回路インピーダンス低減素子とを備え、前記ゲート電極に電気的かつ機械的に接続されたゲート電極ポストの端面、もしくは前記ゲート電極に電気的かつ機械的に接続された回路インピーダンス低減素子の端面のいずれかが、前記ゲート電極の電極面からずらして配置された構成とする。

【発明の効果】

【0013】

この発明によれば、小さなゲート電極にキャパシタのような回路インピーダンス低減素子とゲート導電ポストを隣接して配置することができる信頼性の高い半導体装置を提供することができる。

【図面の簡単な説明】

【0014】

【図1】この発明に係る実施例１の半導体装置１００の構成図である。

【図2】半導体装置１００の回路図である。

【図3】この発明に係る実施例２の半導体装置２００の構成図である。

【図4】従来のパワー半導体モジュール５００の構成図である。

【図5】ゲート電極にキャパシタを設置した半導体装置６００の要部断面図である。

【図6】図５のＢ部拡大図である。

【発明を実施するための形態】

【0015】

実施の形態を以下の実施例で説明する。尚、従来と同一符号は同一部位を示す。

【0016】

なお、本出願の明細書および特許請求の範囲に用いられている「電気的かつ機械的に接続されている」という用語は、対象物同士が直接接合により接続されている場合に限られず、ハンダや金属焼結材などの導電性の接合材を介して対象物同士が接続されている場合も含むものとする。

【0017】

図１は、この発明に係る実施例１の半導体装置１００の構成図である。図１（ａ）は全体の要部断面図であり、図１（ｂ）はＡ部の拡大断面図であり、図１（ｃ）はＡ部の拡大平面図である。

【0018】

この半導体装置１００は、上アームと下アームを備えた２ｉｎ１モジュールと呼ばれる構成であり、図１（ａ）ではその内の片アーム分の構成を示している。半導体装置１００は、絶縁基板１と、スイッチング素子１０と、プリント基板５と、ゲート導電ポスト９ａと、ソース導電ポスト９ｂと、回路インピーダンス低減素子としてのキャパシタ１７を備える。さらに、絶縁基板１に固定された外部端子１４と、これらの内部部材を金属板４の裏面を露出して封止する樹脂１６を備える。

【0019】

絶縁基板１は、セラミック板２と、回路板３と、金属板４で構成されている。セラミック板２のおもて面に回路板３が固定され、裏面に金属板４が固定されている。

【0020】

スイッチング素子１０は、パワーＭＯＳＦＥＴやＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などの縦型のパワー半導体素子である。本実施例では、スイッチング素子１０がパワーＭＯＳＦＥＴである場合について説明する。スイッチング素子１０はおもて面にゲート電極１３とソース電極１２を有し、裏面にドレイン電極１１を有する。ゲート電極１３は、スイッチング素子１０のおもて面において、ゲート信号入力用の配線部材を電気的かつ機械的に接続するための電極であり、ゲートパッドとも呼ばれる。そしてドレイン電極１１は、絶縁基板１の回路板３に電気的かつ機械的に接続されている。

【0021】

プリント基板５は、絶縁基板１の回路板３側の面と対向して配置されている。プリント基板５は、樹脂などで構成される絶縁板６、ゲート配線として用いられるゲート配線層８ａ、およびソース配線として用いられるソース配線層８ｂを有している。ゲート配線層８ａおよびソース配線層８ｂは、銅などの金属で構成されている。また、プリント基板には、スルーホールに挿入されるなどして、円柱形状のゲート導電ポスト９ａおよびソース導電ポスト９ｂが固定されている。ゲート導電ポスト９ａおよびソース導電ポスト９ｂは、銅などの金属で構成されている。

【0022】

ゲート配線層８ａ及びゲート導電ポスト９ａなどで構成される半導体装置１００のゲート配線の配線インダクタンスの値はＬｇｏである。また、半導体装置１００のゲート配線には図示しないゲート抵抗が備えられ、その抵抗値はＲｇである。

【0023】

ゲート導電ポスト９ａの一端は、ゲート配線層８ａと電気的かつ機械的に接続されている。またゲート導電ポスト９ａの他端は、ハンダなどの導電性の接合材４０を用いて、ゲート電極１３と電気的かつ機械的に接続されている。

【0024】

ソース導電ポスト９ｂの一端は、ソース配線層８ｂと電気的かつ機械的に接続されている。またソース導電ポスト９ｂの他端は、ソース電極１２と電気的かつ機械的に接続されている。

【0025】

本実施例においては、回路インピーダンス低減素子１７が、絶縁基板１とプリント基板５の間に配置されている。以下においては、回路インピーダンス低減素子としてキャパシタを適用した場合について説明する。キャパシタ１７の一端は、ソース配線層８ｂと電気的かつ機械的に接続されている。またキャパシタ１７の他端は、ハンダなどの導電性の接合材４０を用いて、ゲート電極１３と電気的かつ機械的に接続されている。キャパシタ１７の容量はＣｇｓである。

【0026】

そして、図１（ｂ）および図１（ｃ）に示すように、ゲート導電ポスト９ａの端部もしくはキャパシタ１７の端部の少なくともいずれかを、ゲート電極１３の電極面からずらして配置している。図１では、キャパシタ１７をゲート電極１３の電極面からずらして配置している。ゲート導電ポスト９ａの端部もしくはキャパシタ１７の端部の少なくともいずれかを、ゲート電極１３の電極面からずらして配置することにより、ゲート導電ポスト９ａとキャパシタ１７の間隔Ｌを大きくとることができる。そのため、ハンダなどの導電性の接合材４０の毛管現象による這い上がりは発生しなくなり、前述の短絡現象を防止することができる。また、ゲート導電ポスト９ａの端部もしくはキャパシタ１７の端部の少なくともいずれかを、ゲート電極１３の電極面からずらして配置したとしても、ずらした端部とゲート電極１３との接合面には、図１（ｂ）で示すように接合材４０によるフィレットが形成されるので、電気的接続を確保することができる。

【0027】

さらに、ゲート電極１３の電極面から端部をずらして配置することにより、図１（ｂ）に示すように接合材４０のフィレットが非対称となるため、接合材４０の這い上がり現象を効果的に防止することができる。

【0028】

なお、接合材４０の這い上がり現象や、それによるキャパシタ１７の端部同士の短絡現象を確実に防止するため、キャパシタ１７の側面を絶縁膜４３で覆っても良い。

【0029】

本実施例において、スイッチング素子１０はＳｉＣやＧａＮなどのワイドバンドギャップ半導体もしくはＳｉ半導体で構成されたスイッチング素子である。特にワイドバンドギャップ半導体は、製造上などの都合でチップ面積が大きくできず、このためゲート電極を小さくせざるを得ないため、小さいゲート電極でも適用可能な本発明が非常に効果的である。

【0030】

また、スイッチング素子１０は実施例に記載のパワーＭＯＳＦＥＴに限られず、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）やバイポーラトランジスタの場合もある。スイッチング素子１０にＩＧＢＴを適用する場合は、上記実施形態におけるソース電極はエミッタ電極に、上記ドレイン電極はコレクタ電極にそれぞれ置き換えればよい。スイッチング素子１０にバイポーラトランジスタを適用する場合には、さらに上記ゲート電極をベース電極に置き換えればよい。

【0031】

図２は、２ｉｎ１モジュールである半導体装置１００の回路図である。スイッチング素子１０がターンオフした際、ゲート配線に流れる電流とゲート配線のインダクタンスＬｇｏ、ゲート抵抗Ｒｇとの共振による電流の振動が発生する。そしてその電流の振動で、ゲート電圧がしきい値以上に持ち上がり、本来オフ状態であるスイッチング素子１０が意図せずターンオンする場合がある。

【0032】

また、下アームのスイッチング素子１０がオフ状態である時に、上アームのスイッチング素子１０がターンオンすると、下アームのスイッチング素子１０の寄生ダイオードが逆回復し、下アームのドレイン電圧が急激に上昇する。この電圧上昇の傾き（ｄＶ／ｄｔ）と、下アームのスイッチング素子１０の帰還容量を乗算した値である電流が、下アームのスイッチング素子１０のゲート電位を上昇させる。そして、下アームのスイッチング素子１０のゲート電位が閾電圧を超えると、下アームのスイッチング素子１０は意図せずターンオンする場合がある。

【0033】

これらの意図しないターンオンを抑制するには、スイッチング素子１０のゲートとソースとの間に、電流バイパス効果を有する回路インピーダンス低減素子（ここではキャパシタ１７）を接続することが有効である。さらに、回路インピーダンス低減素子での電流バイパス効果を大きく発揮させるには、ゲート配線のインダクタンスＬｇｏを小さくすると良く、特に内部のゲート配線インダクタンスＬｇをできるだけ低減することが効果的である。

【0034】

従来例のパワー半導体モジュール５００のように、ゲート配線としてゲート導電ポストおよびゲート配線層を使用すれば、ボンディングワイヤを用いたゲート配線に比べＬｇｏを低減することができる。なぜならボンディングワイヤと比較して、ゲート導電ポスト９ａは径が太く、またゲート配線層８ａは幅広だからである。

【0035】

そして本実施例のように、キャパシタ１７の一端をスイッチング素子１０のゲート電極１３に電気的かつ機械的に接続することで、キャパシタ１７とゲート電極１３の間の配線距離はほぼゼロとなる。このため、内部のゲート配線インダクタンスＬｇをほぼゼロにすることができる。その結果、スイッチング素子１０の意図しないターンオンの発生を効果的に抑制することができる。スイッチングスピードの速いスイッチング素子、例えばＩＧＢＴやＳｉＣ−ＭＯＳＦＥＴでは意図しないターンオンが発生しやすいので、本発明が特に有効になる。

【0036】

また上記実施形態においては、回路インピーダンス低減素子としてキャパシタを用いているが、これに限定されるものではなく、ダイオードやＭＯＳＦＥＴを適用することもできる。要はスイッチング素子１０のゲート配線とソース配線の間を必要に応じて電気的に接続し、ゲート電圧の変動を抑制する電流バイパス効果を備えた素子であればよい。

【0037】

図３は、この発明に係る実施例２の半導体装置２００の構成図である。図２（ａ）は、実施例１の図１（ｂ）の断面図に相当し、図２（ｂ）は実施例１の図１（ｃ）の平面図に相当する。

【0038】

本実施例においては、ゲート導電ポスト９ａの端部およびキャパシタ１７の端部と、ゲート電極１３との間に、ゲート電極１３より面積の大きい導電性の支持板４１を配置している。そして、支持板４１と導電性の接合材４０、４２を経由して、ゲート導電ポスト９ａの端部およびキャパシタ１７の端部と、ゲート電極１３が電気的かつ機械的に接続されている。これにより、ゲート導電ポスト９ａの端部もしくはキャパシタ１７の端部の少なくともいずれかを、ゲート電極１３の小さい電極面からずらして配置しても、ゲート電極１３との電気的接続が確保できる。

【0039】

そして実施例１と同様、ゲート導電ポスト９ａの端部もしくはキャパシタ１７の端部の少なくともいずれかを、ゲート電極１３の電極面からずらして配置することにより、ゲート導電ポスト９ａとキャパシタ１７の間隔Ｌを大きくとることができる。そのため、ハンダなどの導電性の接合材４０の毛管現象による這い上がりを防止でき、前述の短絡現象を防止することができる。

【0040】

なお、接合材４０の這い上がり現象や、それによるキャパシタ１７の端部同士の短絡現象を確実に防止するため、キャパシタ１７の側面を絶縁膜４３で覆っても良い。

【0041】

以上、図面を用いて本発明の半導体装置の実施形態について説明したが、本発明の半導体装置は、実施形態及び図面の記載に限定されるものではなく、本発明の趣旨を逸脱しない範囲で幾多の変形が可能である。

【符号の説明】

【0042】

１ 絶縁基板
２ セラミック板
３ 回路板
４ 金属板
５ プリント基板
６ 絶縁板
８ａ ゲート配線層
８ｂ ソース配線層
９ａ ゲート導電ポスト
９ｂ ソース導電ポスト
１０ スイッチング素子
１１ ドレイン電極
１２ ソース電極
１３ ゲート電極
１４ 外部端子
１６ 樹脂
１７ 回路インピーダンス低減素子（キャパシタ）
３０ 還流ダイオード
４０ 接合材
４１ 支持板
４２ 接合層
４３ 絶縁膜
１００，２００ 半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】