特許 6124290 演算増幅器

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6124290

(24)【登録日】2017年4月14日

(45)【発行日】2017年5月10日

(54)【発明の名称】演算増幅器

(51)【国際特許分類】

   H03F 3/45 20060101AFI20170424BHJP

【ＦＩ】

   H03F3/45 Z

【請求項の数】4

【全頁数】13

(21)【出願番号】特願2013-53668(P2013-53668)

(22)【出願日】2013年3月15日

(65)【公開番号】特開2014-179887(P2014-179887A)

(43)【公開日】2014年9月25日

【審査請求日】2015年12月14日

(73)【特許権者】

【識別番号】304021417

【氏名又は名称】国立大学法人東京工業大学

(74)【代理人】

【識別番号】100105924

【弁理士】

【氏名又は名称】森下 賢樹

(74)【代理人】

【識別番号】100109047

【弁理士】

【氏名又は名称】村田 雄祐

(74)【代理人】

【識別番号】100109081

【弁理士】

【氏名又は名称】三木 友由

(74)【代理人】

【識別番号】100133215

【弁理士】

【氏名又は名称】真家 大樹

(72)【発明者】

【氏名】松澤 昭

(72)【発明者】

【氏名】宮原 正也

【審査官】 ▲高▼橋 義昭

(56)【参考文献】

【文献】 特開２０００−１８８５１７（ＪＰ，Ａ）

【文献】 特開２００８−０４８０３９（ＪＰ，Ａ）

【文献】 特開昭５９−２２６５０７（ＪＰ，Ａ）

【文献】 特開２００７−０８１６９４（ＪＰ，Ａ）

【文献】 特開昭５８−２１８２１０（ＪＰ，Ａ）

【文献】 特開昭６３−１３３７０８（ＪＰ，Ａ）

【文献】 特開２００７−１４９２０７（ＪＰ，Ａ）

【文献】 特開２００５−１２４１２０（ＪＰ，Ａ）

【文献】 特開２００９−１７１４７９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｆ ３／４５

(57)【特許請求の範囲】

【請求項1】

第１入力端子と、
第２入力端子と、
第１出力端子と、
第２出力端子と、
それぞれのゲートが前記第１入力端子と接続され、それぞれのドレインが共通に接続された第１入力ＰＭＯＳトランジスタおよび第１入力ＮＭＯＳトランジスタと、
それぞれのゲートが前記第２入力端子と接続され、それぞれのドレインが共通に接続された第２入力ＰＭＯＳトランジスタおよび第２入力ＮＭＯＳトランジスタと、
前記第１入力ＰＭＯＳトランジスタおよび前記第２入力ＰＭＯＳトランジスタの共通に接続されたソースに電流を供給する第１電流源と、
前記第１入力ＮＭＯＳトランジスタおよび前記第２入力ＮＭＯＳトランジスタの共通に接続されたソースに電流を供給する第２電流源と、
そのドレインが前記第１出力端子と接続され、そのゲートがバイアスされた第１出力ＰＭＯＳトランジスタと、
そのドレインが前記第１出力端子と接続され、そのゲートがバイアスされた第１出力ＮＭＯＳトランジスタと、
前記第１出力ＰＭＯＳトランジスタのソースと接続された第３電流源と、
前記第１出力ＮＭＯＳトランジスタのソースと接続された第４電流源と、
そのドレインが前記第２出力端子と接続され、そのゲートがバイアスされた第２出力ＰＭＯＳトランジスタと、
そのドレインが前記第２出力端子と接続され、そのゲートがバイアスされた第２出力ＮＭＯＳトランジスタと、
前記第２出力ＰＭＯＳトランジスタのソースと接続された第５電流源と、
前記第２出力ＮＭＯＳトランジスタのソースと接続された第６電流源と、
前記第１入力ＰＭＯＳトランジスタおよび前記第１入力ＮＭＯＳトランジスタのペアによってソースまたはシンクされる第１差動電流に応じた電流を、前記第１出力ＰＭＯＳトランジスタおよび前記第１出力ＮＭＯＳトランジスタと並列な経路にソースまたはシンクする第１ゲート接地回路と、
前記第２入力ＰＭＯＳトランジスタおよび前記第２入力ＮＭＯＳトランジスタのペアによってソースまたはシンクされる第２差動電流に応じた電流を、前記第２出力ＰＭＯＳトランジスタおよび前記第２出力ＮＭＯＳトランジスタと並列な経路にソースまたはシンクする第２ゲート接地回路と、
を備えることを特徴とする演算増幅器。

【請求項2】

前記第１ゲート接地回路は、
そのドレインが前記第３電流源と接続され、そのソースが前記第１入力ＰＭＯＳトランジスタおよび前記第１入力ＮＭＯＳトランジスタそれぞれのドレインと接続され、そのゲートがバイアスされた第１ＮＭＯＳトランジスタと、
そのドレインが前記第４電流源と接続され、そのソースが前記第１入力ＰＭＯＳトランジスタおよび前記第１入力ＮＭＯＳトランジスタそれぞれのドレインと接続され、そのゲートがバイアスされた第１ＰＭＯＳトランジスタと、
を含み、
前記第２ゲート接地回路は、
そのドレインが前記第５電流源と接続され、そのソースが前記第２入力ＰＭＯＳトランジスタおよび前記第２入力ＮＭＯＳトランジスタそれぞれのドレインと接続され、そのゲートがバイアスされた第２ＮＭＯＳトランジスタと、
そのドレインが前記第６電流源と接続され、そのソースが前記第２入力ＰＭＯＳトランジスタおよび前記第２入力ＮＭＯＳトランジスタそれぞれのドレインと接続され、そのゲートがバイアスされた第２ＰＭＯＳトランジスタと、
を含むことを特徴とする請求項１に記載の演算増幅器。

【請求項3】

前記第４電流源および前記第６電流源は、前記第１出力端子の電位に応じたバイアス電流を生成することを特徴とする請求項１または２に記載の演算増幅器。

【請求項4】

前記第１出力端子および前記第２出力端子それぞれの電位の中点が所定の電圧に近づくように、前記第３電流源から前記第６電流源の少なくともひとつをフィードバック制御するコモンモードフィードバック回路をさらに備えることを特徴とする請求項１または２に記載の演算増幅器。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、演算増幅器に関する。

【背景技術】

【0002】

電気信号を増幅するために、演算増幅器が利用される。演算増幅器にはさまざまな形式（たとえば特許文献１、非特許文献１等）が存在する。

【0003】

図１は、従来の演算増幅器２ｒの構成を示す回路図である。演算増幅器２ｒは、第１入力端子ＩＮ＿ａ、第２入力端子ＩＮ＿ｂ、第１出力端子ＯＵＴ＿ａ、第２出力端子ＯＵＴ＿ｂを備える。
ＰＭＯＳトランジスタＭ１ｐ＿ａ、Ｍ１ｐ＿ｂは、第１の差動入力対を、ＮＭＯＳトランジスタＭ１ｎ＿ａ、Ｍ１ｎ＿ｂは、第２の差動入力対を形成する。トランジスタＭ０ｐからなる電流源は、差動入力対のＰＭＯＳトランジスタＭ１ｐ＿ａ、Ｍ１ｐ＿ｂのソースと接続される。トランジスタＭ０ｎからなる電流源は、差動入力対のＮＭＯＳトランジスタＭ１ｎ＿ａ、Ｍ１ｎ＿ｂのソースと接続される。

【0004】

ＮＭＯＳトランジスタＭ３ｎ＿ａのドレインは第１出力端子ＯＵＴ＿ａと接続され、そのゲートはバイアスされる。ＮＭＯＳトランジスタＭ２ｎ＿ａからなる電流源は、トランジスタＭ１ｐ＿ａのドレイン、トランジスタＭ３ｎ＿ａのソースと接続される。ＰＭＯＳトランジスタＭ３ｐ＿ａのドレインは第１出力端子ＯＵＴ＿ａと接続され、そのゲートはバイアスされる。ＰＭＯＳトランジスタＭ２ｐ＿ａからなる電流源は、トランジスタＭ１ｎ＿ａのドレイン、トランジスタＭ３ｐ＿ａのソースと接続される。

【0005】

第２出力端子側は、第１出力端子側と同様に構成される。

【0006】

図２は、図１の演算増幅器の小信号等価回路図である。図１の演算増幅器２ｒはＮＭＯＳ入力差動電圧電流変換回路１２とＰＭＯＳ入力差動電圧電流変換回路１６を有し、２つの入力回路の信号が出力端で合成されるように構成されているが、回路の対称性によりどちらか一方の小信号等価回路により、演算増幅器２ｒ全体の動作を解析できる。ここではＰＭＯＳ入力回路（１６）側を解析する。この小信号等価回路により、式（１ａ）、（１ｂ）が得られる。
（ｇ_ｄ１＋ｇ_ｄ２＋ｇ_ｄ３＋ｇ_ｍ３）Ｖ_１＝ｇ_ｄ３Ｖ_ｏｕｔ＋ｇ_ｍ１Ｖ_ｉｎ …（１ａ）
（ｇ_ｍ３＋ｇ_ｄ３）Ｖ１＝ｇ_ｄ３Ｖ_ｏｕｔ …（１ｂ）

【0007】

これより電圧利得Ｇ_ｖは、式（２）と表される。
Ｇ_ｖ≒−ｇ_ｍ１／（ｇ_ｄ１＋ｇ_ｄ２）・ｇ_ｍ３／ｇ_ｄ３ …（２）

【0008】

ここでｇ_ｍはトランジスタのトランスコンダクタンス、ｇ_ｄはドレインコンダクタンスであり、添え字はトランジスタの番号を表す。
ところで、トランジスタの飽和領域での電圧・電流式は、式（３）で表される。
Ｉ_Ｄ＝μＣ_ｏｘ／２・Ｗ／Ｌ（Ｖ_ＧＳ−Ｖ_Ｔ）^２・｛１＋Ｖ_ＤＳ／Ｖ_Ａ｝
ここで、μは移動度、Ｃ_ｏｘは単位ゲート容量、Ｗはチャネル幅、Ｌはチャネル長、Ｖ_ＧＳはゲートソース間電圧、Ｖ_Ｔはしきい値電圧、Ｖ_ＤＳはドレインソース間電圧、Ｖ_Ａはアーリー電圧である。
これより、トランスコンダクタンスｇｍ、ドレインコンダクタンスｇｄは、式（４ａ）、（４ｂ）で表される。
ｇ_ｍ≡ｄＩ_Ｄ／ｄＶ_ＧＳ＝２Ｉ_Ｄ／Ｖ_ｅｆｆ …（４ａ）
ｇ_ｄ≡ｄＩ_Ｄ／ｄＶ_ＤＳ＝Ｉ_Ｄ／Ｖ_Ａ …（４ｂ）
ここでＶ_ｅｆｆ≡（Ｖ_ＧＳ−Ｖ_Ｔ）であり有効ゲート電圧と呼ばれる。

【0009】

したがって式（２）で示した利得は、式（５）で表すことができる。
Ｇ_ｖ＝−（２Ｖ_Ａ／Ｖ_ｅｆｆ）^２・１／｛１＋Ｉ_Ｄ２／Ｉ_Ｄ１｝ …（５）
ここで、各トランジスタの有効ゲート電圧Ｖ_ｅｆｆおよびアーリー電圧Ｖ_Ａは等しいと仮定した。ところで電流Ｉ_Ｄ１は電流Ｉ_Ｄ３と合流してＩ_Ｄ２となり、通常、電流Ｉ_Ｄ１と電流Ｉ_Ｄ３はほぼ等しくとるので、Ｉ_Ｄ２＝２Ｉ_Ｄ１となる。したがって式（５）は式（６）に変形できる。
Ｇ_Ｖ＝−１／３・（２Ｖ_Ａ／Ｖ_ｅｆｆ）^２ …（６）
ただし、ＣＭＯＳ入力回路では２つの信号が加算されるので、差動増幅回路ではこの約２倍の利得になる。

【先行技術文献】

【特許文献】

【0010】

【特許文献1】米国特許第４，５３２，４７９号明細書

【非特許文献】

【0011】

【非特許文献1】R. Hogervost, J. P. Tero, R. G. Eschauzier, and H. Huijising、「A Compact Power-Efficient 3V CMOS Rail-to-Rail Input/Output Operational Amplifier for VLSI Cell Libraries」、IEEE Journal of Solid-State Circuits、Dec. 1994. Vol. 29, No. 12, pp1276-1291

【発明の概要】

【発明が解決しようとする課題】

【0012】

本発明者は、図１の従来の演算増幅器２ｒについて検討した結果、以下の課題を認識するに至った。

【0013】

課題１） ＣＭＯＳの微細化と低電圧化に伴う利得の低下
演算増幅器はある程度以上の利得が無いと、適用した回路系に様々な性能低下を引き起こす。例えば、オフセット電圧の増加、Ａ／Ｄ変換器の直線性の劣化、歪の増加、電源変動除去比の劣化などである。しかるに近年の微細化と低電圧化に伴いアーリー電圧Ｖ_Ａが減少し利得が減少している。このため十分な利得が得られないという大きな課題がある。

【0014】

課題２）低い電流の利用効率
また図１のＣＭＯＳ入力演算増幅器２ｒではＮＭＯＳ入力側の電流とＰＭＯＳ入力側の電流がそれぞれ消費されるために電流の利用効率が悪い。

【0015】

本発明はかかる課題に鑑みてなされたものであり、そのある態様の例示的な目的のひとつは、利得が高められ、および／または、消費電流が低減された、演算増幅器の提供にある。

【課題を解決するための手段】

【0016】

本発明のある態様は、演算増幅器に関する。この演算増幅器は、第１入力端子と、第２入力端子と、第１出力端子と、第２出力端子と、それぞれのゲートが第１入力端子と接続され、それぞれのドレインが共通に接続された第１入力ＰＭＯＳトランジスタおよび第１入力ＮＭＯＳトランジスタと、それぞれのゲートが第２入力端子と接続され、それぞれのドレインが共通に接続された第２入力ＰＭＯＳトランジスタおよび第２入力ＮＭＯＳトランジスタと、第１入力ＰＭＯＳトランジスタおよび第２入力ＰＭＯＳトランジスタのソースに接続された第１電流源と、第１入力ＮＭＯＳトランジスタおよび第２入力ＮＭＯＳトランジスタのソースに接続された第２電流源と、そのドレインが第１出力端子と接続され、そのゲートがバイアスされた第１出力ＰＭＯＳトランジスタと、そのドレインが第１出力端子と接続され、そのゲートがバイアスされた第１出力ＮＭＯＳトランジスタと、第１出力ＰＭＯＳトランジスタのソースと接続された第３電流源と、第１出力ＮＭＯＳトランジスタのソースと接続された第４電流源と、そのドレインが第２出力端子と接続され、そのゲートがバイアスされた第２出力ＰＭＯＳトランジスタと、そのドレインが第２出力端子と接続され、そのゲートがバイアスされた第２出力ＮＭＯＳトランジスタと、第２出力ＰＭＯＳトランジスタのソースと接続された第５電流源と、第２出力ＮＭＯＳトランジスタのソースと接続された第６電流源と、第１入力ＰＭＯＳトランジスタおよび第１入力ＮＭＯＳトランジスタのペアによってソースまたはシンクされる第１差動電流に応じた電流によって、第１出力ＰＭＯＳトランジスタおよび第１出力ＮＭＯＳトランジスタに流れる電流を増減させる第１ゲート接地回路と、第２入力ＰＭＯＳトランジスタおよび第２入力ＮＭＯＳトランジスタのペアによってソースまたはシンクされる第２差動電流に応じた電流によって、第２出力ＰＭＯＳトランジスタおよび第２出力ＮＭＯＳトランジスタに流れる電流を増減させる第２ゲート接地回路と、を備える。

【0017】

この態様によると、演算増幅器の利得を高め、および／または、消費電流を低減できる。

【0018】

第１ゲート接地回路は、そのドレインが第３電流源と接続され、そのソースが第１入力ＰＭＯＳトランジスタおよび第１入力ＮＭＯＳトランジスタそれぞれのドレインと接続され、そのゲートがバイアスされた第１ＮＭＯＳトランジスタと、そのドレインが第４電流源と接続され、そのソースが第１入力ＰＭＯＳトランジスタおよび第１入力ＮＭＯＳトランジスタそれぞれのドレインと接続され、そのゲートがバイアスされた第１ＰＭＯＳトランジスタと、を含んでもよい。第２ゲート接地回路は、そのドレインが第５電流源と接続され、そのソースが第２入力ＰＭＯＳトランジスタおよび第２入力ＮＭＯＳトランジスタそれぞれのドレインと接続され、そのゲートがバイアスされた第２ＮＭＯＳトランジスタと、そのドレインが第６電流源と接続され、そのソースが第２入力ＰＭＯＳトランジスタおよび第２入力ＮＭＯＳトランジスタそれぞれのドレインと接続され、そのゲートがバイアスされた第２ＰＭＯＳトランジスタと、を含んでもよい。

【0019】

第４電流源および第６電流源は、第１出力端子の電位に応じたバイアス電流を生成してもよい。

【0020】

ある態様の演算増幅器は、第１出力端子および第２出力端子それぞれの電位の中点が所定の電圧に近づくように、第３電流源から第６電流源の少なくともひとつをフィードバック制御するコモンモードフィードバック回路をさらに備えてもよい。

【0021】

なお、以上の構成要素を任意に組み合わせたもの、あるいは本発明の表現を、方法、装置などの間で変換したものもまた、本発明の態様として有効である。

【発明の効果】

【0022】

本発明のある態様によれば、演算増幅器の利得を高め、および／または、消費電流を低減できる。

【図面の簡単な説明】

【0023】

【図1】従来の演算増幅器の構成を示す回路図である。

【図2】図１の演算増幅器の小信号等価回路図である。

【図3】実施の形態に係る演算増幅器の基本構成を示す回路図である。

【図4】図３の演算増幅器にバイアス電圧Ｖｂを供給するバイアス回路の構成例を示す回路図である。

【図5】図３の演算増幅器の小信号等価回路図である。

【図6】電流の比と利得Ｇ_ｖの関係を示す図である。

【図7】図３の演算増幅器を用いた演算増幅器を示す回路図である。

【図8】図３の演算増幅器を用いた演算増幅器を示す回路図である。

【発明を実施するための形態】

【0024】

以下、本発明を好適な実施の形態をもとに図面を参照しながら説明する。各図面に示される同一または同等の構成要素、部材、処理には、同一の符号を付するものとし、適宜重複した説明は省略する。また、実施の形態は、発明を限定するものではなく例示であって、実施の形態に記述されるすべての特徴やその組み合わせは、必ずしも発明の本質的なものであるとは限らない。

【0025】

本明細書において、「部材Ａが、部材Ｂと接続された状態」とは、部材Ａと部材Ｂが物理的に直接的に接続される場合や、部材Ａと部材Ｂが、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。
同様に、「部材Ｃが、部材Ａと部材Ｂの間に設けられた状態」とは、部材Ａと部材Ｃ、あるいは部材Ｂと部材Ｃが直接的に接続される場合のほか、電気的な接続状態に影響を及ぼさない他の部材を介して間接的に接続される場合も含む。

【0026】

図３は、実施の形態に係る演算増幅器２の基本構成を示す回路図である。演算増幅器２は、第１入力端子ＩＮ＿ａ、第２入力端子ＩＮ＿ｂ、第１出力端子ＯＵＴ＿ａ、第２出力端子ＯＵＴ＿ｂ、電源端子Ｖ_ＤＤを有する。図３には、シングルエンド、あるいは完全差動の両方のタイプに共通した構成が示される。

【0027】

演算増幅器２は、第１入力端子ＩＮ＿ａ、第２入力端子ＩＮ＿ｂそれぞれに入力された第１入力電圧Ｖｉｎ＿ａ、第２入力電圧Ｖｉｎ＿ｂの差分を増幅し、差分に応じた信号を、第１出力端子ＯＵＴ＿ａ、第２出力端子ＯＵＴ＿ｂの少なくとも一方から出力する。

【0028】

第１入力ＰＭＯＳトランジスタＭ１ｐ＿ａおよび第１入力ＮＭＯＳトランジスタＭ１ｎ＿ａそれぞれのゲートは、第１入力端子ＩＮ＿ａと接続され、それぞれのドレインは共通に接続される。

【0029】

第２入力ＰＭＯＳトランジスタＭ１ｐ＿ｂおよび第２入力ＮＭＯＳトランジスタＭ１ｎ＿ｂそれぞれのゲートは、第２入力端子ＩＮ＿ｂと接続され、それぞれのドレインは共通に接続される。

【0030】

第１電流源ＣＳ１は、第１入力ＰＭＯＳトランジスタＭ１ｐ＿ａおよび第２入力ＰＭＯＳトランジスタＭ１ｐ＿ｂのソースに接続され、テイル電流を供給する。たとえば第１電流源ＣＳ１は、ゲートが電圧Ｖｂ１ｐにてバイアスされたＰＭＯＳトランジスタＭ０ｐを含む。

【0031】

第２電流源ＣＳ２は、第１入力ＮＭＯＳトランジスタＭ１ｎ＿ａおよび第２入力ＮＭＯＳトランジスタＭ１ｎ＿ｂのソースに接続され、テイル電流を供給する。たとえば第２電流源ＣＳ２は、ゲートが電圧Ｖｂ１ｎにてバイアスされたＮＭＯＳトランジスタＭ０ｎを含む。

【0032】

第１出力ＰＭＯＳトランジスタＭ３ｐ＿ａのドレインは第１出力端子ＯＵＴ＿ａと接続され、そのゲートは電圧Ｖｂ２ｐにてバイアスされる。第１出力ＮＭＯＳトランジスタＭ３ｎ＿ａのドレインは第１出力端子ＯＵＴ＿ａと接続され、そのゲートは電圧Ｖｂ２ｎにてバイアスされる。

【0033】

第３電流源ＣＳ３は、第１出力ＰＭＯＳトランジスタＭ３ｐ＿ａのソースと接続される。たとえば第３電流源ＣＳ３は、ゲートが電圧Ｖｂ１ｐにてバイアスされたＰＭＯＳトランジスタＭ２ｐ＿ａを含む。
第４電流源ＣＳ４は、第１出力ＮＭＯＳトランジスタＭ３ｎ＿ａのソースと接続される。たとえば第４電流源ＣＳ４は、ゲートが電圧Ｖｂ１ｎにてバイアスされたＮＭＯＳトランジスタＭ２ｎ＿ａを含む。

【0034】

第２出力ＰＭＯＳトランジスタＭ３ｐ＿ｂのドレインは、第２出力端子ＯＵＴ＿ｂと接続され、そのゲートは、電圧Ｖｂ２ｐにてバイアスされる。第２出力ＮＭＯＳトランジスタＭ３ｎ＿ｂのドレインは第２出力端子ＯＵＴ＿ｂと接続され、そのゲートは電圧Ｖｂ２ｎにてバイアスされる。

【0035】

第５電流源ＣＳ５は、第２出力ＰＭＯＳトランジスタＭ３ｐ＿ｂのソースと接続される。たとえば第５電流源ＣＳ５は、ゲートが電圧Ｖｂ１ｐにてバイアスされたＰＭＯＳトランジスタＭ２ｐ＿ｂを含む。
第６電流源ＣＳ６は、第２出力ＮＭＯＳトランジスタＭ３ｎ＿ｂのソースと接続される。たとえば第６電流源ＣＳ６は、ゲートが電圧Ｖｂ１ｎにてバイアスされたＮＭＯＳトランジスタＭ２ｎ＿ｂを含む。

【0036】

第１ゲート接地回路１０ａは、第１入力ＰＭＯＳトランジスタＭ１ｐ＿ａおよび第１入力ＮＭＯＳトランジスタＭ１ｎ＿ａのペアによってソースまたはシンクされる第１差動電流Ｉａによって、第１出力ＰＭＯＳトランジスタＭ３ｐ＿ａおよび第１出力ＮＭＯＳトランジスタＭ３ｎ＿ａを含むカスコード回路に流れる電流を増減させる。

【0037】

第２ゲート接地回路１０ｂは、第２入力ＰＭＯＳトランジスタＭ１ｐ＿ｂおよび第２入力ＮＭＯＳトランジスタＭ１ｎ＿ｂのペアによってソースまたはシンクされる第２差動電流Ｉｂによって、第２出力ＰＭＯＳトランジスタＭ３ｐ＿ｂおよび第２出力ＮＭＯＳトランジスタＭ３ｎ＿ｂを含むカスコード回路に流れる電流を増減させる。

【0038】

たとえば第１ゲート接地回路１０ａは、第１ＮＭＯＳトランジスタＭ４ｎ＿ａ、第１ＰＭＯＳトランジスタＭ４ｐ＿ａを含む。
第１ＮＭＯＳトランジスタＭ４ｎ＿ａは、そのドレインが第３電流源ＣＳ３と接続され、そのソースが第１入力ＰＭＯＳトランジスタＭ１ｐ＿ａおよび第１入力ＮＭＯＳトランジスタＭ１ｎ＿ａそれぞれのドレインと接続される。第１ＮＭＯＳトランジスタＭ４ｎ＿ａのゲートは、電圧Ｖｂ３ｎにてバイアスされる。

【0039】

第１ＰＭＯＳトランジスタＭ４ｐ＿ａのドレインは第４電流源ＣＳ４と接続され、そのソースは、第１入力ＰＭＯＳトランジスタＭ１ｐ＿ａおよび第１入力ＮＭＯＳトランジスタＭ１ｎ＿ａそれぞれのドレインと接続され、そのゲートが電圧Ｖｂ３ｐにてバイアスされる。

【0040】

同様に第２ゲート接地回路１０ｂは、第２ＮＭＯＳトランジスタＭ４ｎ＿ｂ、第２ＰＭＯＳトランジスタＭ４ｐ＿ｂを含む。
第２ＮＭＯＳトランジスタＭ４ｎ＿ｂのドレインは、第５電流源ＣＳ５と接続され、そのソースは、第２入力ＰＭＯＳトランジスタＭ１ｐ＿ｂおよび第２入力ＮＭＯＳトランジスタＭ１ｎ＿ｂそれぞれのドレインと接続され、そのゲートが電圧Ｖｂ３ｎにてバイアスされる。第２ＰＭＯＳトランジスタＭ４ｐ＿ｂのドレインは、第６電流源ＣＳ６と接続され、そのソースは、第２入力ＰＭＯＳトランジスタＭ１ｐ＿ｂおよび第２入力ＮＭＯＳトランジスタＭ１ｎ＿ｂそれぞれのドレインと接続され、そのゲートが電圧Ｖｂ３ｐにてバイアスされる。

【0041】

以上が演算増幅器２の構成である。
図４は、図３の演算増幅器２にバイアス電圧Ｖｂを供給するバイアス回路４の構成例を示す回路図である。

【0042】

バイアス回路４は、トランジスタＭ１〜Ｍ８、抵抗Ｒ１〜Ｒ４を含む。トランジスタＭ１、Ｍ２、抵抗Ｒ１〜Ｒ４、トランジスタＭ３、Ｍ４は、電源ラインと接地ラインの間に順に直列に接続される。またトランジスタＭ５〜Ｍ８は、電源ラインと接地ラインの間に順に直列に接続される。トランジスタＭ１およびＭ５のゲートは、トランジスタＭ２のドレインに接続される。またトランジスタＭ２のゲートは、抵抗Ｒ１とＲ２の接続点と接続される。トランジスタＭ６のゲートドレイン間は結線され、トランジスタＭ７のゲートドレイン間も結線される。抵抗Ｒ２とＲ３の接続点は、トランジスタＭ６とＭ７のソースと接続される。トランジスタＭ３のゲートは、抵抗Ｒ３、Ｒ４の接続点と接続され、トランジスタＭ４、Ｍ８のゲートは、トランジスタＭ３のドレインと接続される。

【0043】

トランジスタＭ１のゲート電圧がバイアス電圧Ｖｂ１ｐ、トランジスタＭ２のゲート電圧がバイアス電圧Ｖｂ２ｐ、トランジスタＭ６のゲート電圧がバイアス電圧Ｖｂ３ｎ、トランジスタＭ７のゲート電圧がバイアス電圧Ｖｂ３ｐ、トランジスタＭ３のゲート電圧がバイアス電圧Ｖｂ２ｎ、トランジスタＭ４のゲート電圧がバイアス電圧Ｖｂ１ｎとなる。

【0044】

なお、このバイアス回路４は例示であり、本発明においてその構成は限定されない。

【0045】

図５は、図３の演算増幅器２の小信号等価回路図である。
ＮＯＳトランジスタのソースとＰＭＯＳトランジスタのソースを結合し、それぞれのゲートがバイアスされた第１ゲート接地回路は、入力電流変化ΔＩの増加に対して、ＮＭＯＳトランジスタでは半分のΔＩ／２が減少し、ＰＭＯＳトランジスタでは半分の電流ΔＩ／２が増加するが、ＮＭＯＳカスコード回路Ｍ３ｎ＿ａ（Ｍ３ｎ＿ｂ）とＰＭＯＳカスコード回路Ｍ３ｐ＿ａ（Ｍ３ｐ＿ｂ）の出力端を接続し、この接続端ＯＵＴ＿ａ（ＯＵＴ＿ｂ）から出力信号Ｖｏｕｔ＿ａ（Ｖｏｕｔ＿ｂ）を取り出しているので、信号はプッシュプルで加算されてもとの電流変化と同一となる。そこでここでの解析では、ひとつの信号経路で計算し、あとで合成する。

【0046】

キルヒホッフの法則より、以下の関係式が成り立つ。
（ｇ_ｍ４＋ｇ_ｄ１）ｖ_１＝−ｇ_ｍ１ｖ_ｉｎ
−ｇ_ｍ４ｖ_１＋（ｇ_ｍ３＋ｇ_ｄ２＋ｇ_ｄ３＋ｇ_ｄ４）＝ｇ_ｄ３ｖ_ｏｕｔ
（ｇ_ｍ３＋ｇ_ｄ３）ｖ_２＝ｇ_ｄ３ｖ_ｏｕｔ
…（７）

【0047】

したがって電圧利得Ｇ_ｖは、式（８）となる
Ｇ_ｖ＝−ｇ_ｍ１／（ｇ_ｄ２＋ｇ_ｄ４）・ｇ_ｍ３／ｇ_ｄ３ …（８）
さらに式（４ａ）、（４ｂ）を用いると、式（９）を得る。
Ｇ_ｖ＝−（２Ｖ_Ａ／Ｖ_ｅｆｆ）^２・Ｉ_Ｄ１／（Ｉ_Ｄ２＋Ｉ_Ｄ４） …（９）

【0048】

図６は、電流の比と利得Ｇ_ｖの関係を示す図である。（i）は図３の演算増幅器２について、（ii）は図１の演算増幅器２ｒについて、それぞれ回路シミュレータで利得Ｇ_ｖを計算した結果が示される。図１の演算増幅器２ｒについては、電流比をＩ_Ｄ１／Ｉ_Ｄ３とし、図３の演算増幅器２については、電流比をＩ_Ｄ１／（Ｉ_Ｄ２＋Ｉ_Ｄ４）としている。

【0049】

図１の演算増幅器２ｒの利得Ｇ_ｖは、式（５）で表され、したがって電流比を調節しても利得Ｇｖを高めることができない。これに対して、図３の演算増幅器２によれば、電流Ｉ_Ｄ２＋Ｉ_Ｄ４に対する電流Ｉ_Ｄ１の比Ｉ_Ｄ１／（Ｉ_Ｄ２＋Ｉ_Ｄ４）を大きくとることにより、利得を高めることができる。具体的には、図３の演算増幅器２によれば、従来の回路に比べて、１２ｄＢ程度の利得改善を見込むことができる。

【0050】

またこの演算増幅器２において、入力差動電圧電流変換回路（Ｍ０ｐ、Ｍ０ｎ、Ｍ１ｐ＿ａ、Ｍ１ｎ＿ａ、Ｍ１ｐ＿ｂ、Ｍ１ｎ＿ｂ）のＮＭＯＳトランジスタの動作電流は、ＰＭＯＳトランジスタの動作電流として再利用される。したがって、ＮＭＯＳトランジスタの動作電流とＰＭＯＳトランジスタの動作電流がそれぞれ消費される回路（たとえば図１の演算増幅器２ｒ）と比較して、電流利用効率が高く、消費電流を低減することができる。通常の設計では、消費電流を２０％低減することができる。

【0051】

続いて、演算増幅器２を基本としたいくつかの演算増幅器２ａ、２ｂについて説明する。
図７は、図３の演算増幅器２を用いた演算増幅器２ａを示す回路図である。図７の演算増幅器２ａは、完全差動型の演算増幅器であり、図３の演算増幅器２に加えて、コモンモードフィードバック回路２０を備える。コモンモードフィードバック回路２０は、第１出力端子ＯＵＴ＿ａおよび第２出力端子ＯＵＴ＿ｂそれぞれの電位Ｖｏｕｔ＿ａ、Ｖｏｕｔ＿ｂの中点、すなわちコモンモード電圧Ｖ_ＣＯＭが所定の電圧Ｖｏ＿ｃｍに近づくように、第３電流源ＣＳ３〜第６電流源ＣＳ６の少なくともひとつをフィードバック制御する。コモンモードフィードバック回路２０の構成は特に限定されず、公知の、あるいは将来利用可能な回路を用いればよい。

【0052】

図７では、第４電流源ＣＳ４および第６電流源ＣＳ６のバイアス状態が、コモンモードフィードバック回路２０によって制御される。これに代えて、あるいはこれに加えて、コモンモードフィードバック回路２０は、第３電流源ＣＳ３および第５電流源ＣＳ５のバイアス状態をフィードバック制御してもよい。

【0053】

図８は、図３の演算増幅器２を用いた演算増幅器２ｂを示す回路図である。図８の演算増幅器２ｂは、シングルエンドの演算増幅器である。この演算増幅器２ｂでは、第１出力端子ＯＵＴ＿ａから信号を出力する代わりに、第１出力端子ＯＵＴ＿ａの電位が、第３電流源ＣＳ４、第６電流源ＣＳ６のバイアス状態の制御に利用される。具体的には、第４電流源ＣＳ４、第６電流源ＣＳ６のトランジスタＭ２ｎ＿ａ、Ｍ２ｎ＿ｂのゲートに、第１出力端子ＯＵＴ＿ａの電位が入力され、第４電流源ＣＳ４、第６電流源ＣＳ６が生成する電流の量が調節される。
これに代えて、あるいはこれに加えて、第１出力端子ＯＵＴ＿ａの電位を、第３電流源ＣＳ３、第５電流源ＣＳ５のバイアス状態の制御に利用してもよい。

【0054】

以上、本発明について、実施の形態をもとに説明した。この実施の形態は例示であり、それらの各構成要素や各処理プロセスの組み合わせにいろいろな変形例が可能なこと、またそうした変形例も本発明の範囲にあることは当業者に理解されるところである。以下、こうした変形例について説明する。

【0055】

（変形例１）
実施の形態では、出力段の負荷として、電流源ＣＳ３、ＣＳ４、ＣＳ５、ＣＳ６を用いる場合を説明したが、抵抗負荷を設けてもよい。

【0056】

実施の形態にもとづき、具体的な用語を用いて本発明を説明したが、実施の形態は、本発明の原理、応用を示しているにすぎず、実施の形態には、請求の範囲に規定された本発明の思想を逸脱しない範囲において、多くの変形例や配置の変更が認められる。

【符号の説明】

【0057】

２…演算増幅器、ＩＮ＿ａ…第１入力端子、ＩＮ＿ｂ…第２入力端子、ＯＵＴ＿ａ…第１出力端子、ＯＵＴ＿ｂ…第２出力端子、ＣＳ１…第１電流源、ＣＳ２…第２電流源、ＣＳ３…第３電流源、ＣＳ４…第４電流源、ＣＳ５…第５電流源、ＣＳ６…第６電流源、１０ａ…第１ゲート接地回路、１０ｂ…第２ゲート接地回路、２０…コモンモードフィードバック回路、Ｍ０ｎ…ＮＭＯＳトランジスタ、Ｍ０ｐ…ＰＭＯＳトランジスタ、Ｍ１ｎ＿ａ…第１入力ＮＭＯＳトランジスタ、Ｍ１ｎ＿ｂ…第２入力ＮＭＯＳトランジスタ、Ｍ１ｐ＿ａ…第１入力ＰＭＯＳトランジスタ、Ｍ１ｐ＿ｂ…第２入力ＰＭＯＳトランジスタ、Ｍ２ｎ…ＮＭＯＳトランジスタ、Ｍ２ｐ…ＰＭＯＳトランジスタ、Ｍ３ｎ＿ａ…第１出力ＮＭＯＳトランジスタ、Ｍ３ｎ＿ｂ…第２出力ＮＭＯＳトランジスタ、Ｍ３ｐ＿ａ…第１出力ＰＭＯＳトランジスタ、Ｍ３ｐ＿ｂ…第２出力ＰＭＯＳトランジスタ、Ｍ４ｎ＿ａ…第１ＮＭＯＳトランジスタ、Ｍ４ｎ＿ｂ…第２ＮＭＯＳトランジスタ、Ｍ４ｐ＿ａ…第１ＰＭＯＳトランジスタ、Ｍ４ｐ＿ｂ…第２ＰＭＯＳトランジスタ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】