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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6126598
(24)【登録日】2017年4月14日
(45)【発行日】2017年5月10日
(54)【発明の名称】回路装置および信号を送信するための方法
(51)【国際特許分類】
H04L 25/38 20060101AFI20170424BHJP
H04L 25/02 20060101ALI20170424BHJP
H04L 25/49 20060101ALI20170424BHJP
G06F 13/38 20060101ALI20170424BHJP
G06F 13/42 20060101ALI20170424BHJP
【ＦＩ】
H04L25/38 A
H04L25/02 V
H04L25/02 J
H04L25/49 T
G06F13/38 350
G06F13/42 350A
【請求項の数】21
【全頁数】14
(21)【出願番号】特願2014-525313(P2014-525313)
(86)(22)【出願日】2012年8月16日
(65)【公表番号】特表2014-524697(P2014-524697A)
(43)【公表日】2014年9月22日
(86)【国際出願番号】DE2012200049
(87)【国際公開番号】WO2013023651
(87)【国際公開日】20130221
【審査請求日】2015年8月17日
(31)【優先権主張番号】102011052758.3
(32)【優先日】2011年8月16日
(33)【優先権主張国】DE
(73)【特許権者】
【識別番号】509348867
【氏名又は名称】シリコン・ライン・ゲー・エム・ベー・ハー
(74)【代理人】
【識別番号】110001818
【氏名又は名称】特許業務法人Ｒ＆Ｃ
(72)【発明者】
【氏名】ブロン，トーマス
(72)【発明者】
【氏名】ズットトルプ，トーマス
(72)【発明者】
【氏名】ヘルトケ，ホルガー
【審査官】
阿部 弘
(56)【参考文献】
【文献】
国際公開第２００８／１２６７５３（ＷＯ，Ａ１）
【文献】
特開２００６−０３９８８５（ＪＰ，Ａ）
【文献】
特開２００８−１６０３７０（ＪＰ，Ａ）
【文献】
特開２００８−１１３３２１（ＪＰ，Ａ）
【文献】
特開昭５８−２００６５３（ＪＰ，Ａ）
【文献】
米国特許出願公開第２００９／０２３８５７６（ＵＳ，Ａ１）
【文献】
特開２００６−０３３８０４（ＪＰ，Ａ）
【文献】
特開２０１０−０５０８４７（ＪＰ，Ａ）
【文献】
特開２００１−１０３０２８（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０４Ｌ ２５／３８
Ｇ０６Ｆ １３／３８
Ｇ０６Ｆ １３／４２
Ｈ０４Ｌ ２５／０２
Ｈ０４Ｌ ２５／４９
(57)【特許請求の範囲】
【請求項1】
シングルエンド論理レベルベースのデータ信号およびクロック信号と、
差動データ信号および差動クロック信号との両方を、
少なくとも１つのシリアル化された共通信号ストリーム（ＳＩ）の形態で、少なくとも１つのデータソースに割り当て可能な少なくとも１つの送信装置（Ｓ）と、少なくとも１つのデータシンクに割り当て可能な少なくとも１つの受信装置（Ｅ）との間で伝送するための回路装置（Ａ）であって、前記送信装置（Ｓ）と前記受信装置（Ｅ）との間で同期の状態に達したときに、または前記状態に達した直後に、少なくとも１つの初期化シーケンス（ＴＨＳ−ＳＹＮＣ）を前記共通信号ストリーム（ＳＩ）に挿入することができる回路装置。
差動データ信号および差動クロック信号との両方を、
少なくとも１つのシリアル化された共通信号ストリーム（ＳＩ）の形態で、少なくとも１つのデータソースに割り当て可能な少なくとも１つの送信装置（Ｓ）と、少なくとも１つのデータシンクに割り当て可能な少なくとも１つの受信装置（Ｅ）との間で伝送するための回路装置（Ａ）であって、前記送信装置（Ｓ）と前記受信装置（Ｅ）との間で同期の状態に達したときに、または前記状態に達した直後に、少なくとも１つの初期化シーケンス（ＴＨＳ−ＳＹＮＣ）を前記共通信号ストリーム（ＳＩ）に挿入することができる回路装置。
【請求項2】
前記差動データ信号はコモンモードベースである請求項１に記載の回路装置。
【請求項3】
前記受信装置（Ｅ）は、前記初期化シーケンス（ＴＨＳ−ＳＹＮＣ）が挿入されるまで、前記送信装置（Ｓ）内に存在する前記データ信号およびクロック信号を、前記受信装置（Ｅ）の少なくとも１つの出力部（ＡＥ）に流し始めないことを特徴とする請求項１又は２に記載の回路装置。
【請求項4】
前記送信装置（Ｓ）は、
前記データ信号およびクロック信号のための少なくとも１つの入力部（ＥＳ）と、
前記入力部（ＥＳ）の下流の、前記データ信号およびクロック信号を受け取るための少なくとも１つの送信インタフェースロジック（ＬＳ）と、
前記送信インタフェースロジック（ＬＳ）の下流の、前記共通信号ストリーム（ＳＩ）を生成するための少なくとも１つのシリアライザ（ＳＥ）と、
前記シリアライザ（ＳＥ）の上流で、前記送信インタフェースロジック（ＬＳ）のクロックモジュール（ＣＳ）の下流に設けられた、少なくとも１つの基準クロックを生成するための少なくとも１つのクロック発振器（ＰＳ）と、
前記シリアライザ（ＳＥ）の下流の少なくとも１つの出力ドライバ（ＡＴ）と、
前記出力ドライバ（ＡＴ）の下流の、前記共通信号ストリーム（ＳＩ）を前記受信装置（Ｅ）へ送信するための少なくとも１つの出力部（ＡＳ）と、
を備えることを特徴とする請求項１〜３のいずれか一項に記載の回路装置。
前記データ信号およびクロック信号のための少なくとも１つの入力部（ＥＳ）と、
前記入力部（ＥＳ）の下流の、前記データ信号およびクロック信号を受け取るための少なくとも１つの送信インタフェースロジック（ＬＳ）と、
前記送信インタフェースロジック（ＬＳ）の下流の、前記共通信号ストリーム（ＳＩ）を生成するための少なくとも１つのシリアライザ（ＳＥ）と、
前記シリアライザ（ＳＥ）の上流で、前記送信インタフェースロジック（ＬＳ）のクロックモジュール（ＣＳ）の下流に設けられた、少なくとも１つの基準クロックを生成するための少なくとも１つのクロック発振器（ＰＳ）と、
前記シリアライザ（ＳＥ）の下流の少なくとも１つの出力ドライバ（ＡＴ）と、
前記出力ドライバ（ＡＴ）の下流の、前記共通信号ストリーム（ＳＩ）を前記受信装置（Ｅ）へ送信するための少なくとも１つの出力部（ＡＳ）と、
を備えることを特徴とする請求項１〜３のいずれか一項に記載の回路装置。
【請求項5】
前記クロック発振器（ＰＳ）は、少なくとも１つの位相ロックループとして構成されることを特徴とする請求項４に記載の回路装置。
【請求項6】
前記クロック発振器（ＰＳ）は、少なくとも１つのクロックマルチプライヤユニットとして構成されることを特徴とする請求項５に記載の回路装置。
【請求項7】
前記シリアライザ（ＳＥ）は、
前記送信インタフェースロジック（ＬＳ）の下流の、前記共通信号ストリーム（ＳＩ）のための、前記受信装置（Ｅ）で認識可能な少なくとも１つのフレームを生成するための少なくとも１つのフレーマ（ＦＲ）と、
前記フレーマ（ＦＲ）の下流の、前記共通信号ストリーム（ＳＩ）を生成するための少なくとも１つのマルチプレクサ（ＭＵ）と、
を備えることを特徴とする請求項４〜６のいずれか一項に記載の回路装置。
前記送信インタフェースロジック（ＬＳ）の下流の、前記共通信号ストリーム（ＳＩ）のための、前記受信装置（Ｅ）で認識可能な少なくとも１つのフレームを生成するための少なくとも１つのフレーマ（ＦＲ）と、
前記フレーマ（ＦＲ）の下流の、前記共通信号ストリーム（ＳＩ）を生成するための少なくとも１つのマルチプレクサ（ＭＵ）と、
を備えることを特徴とする請求項４〜６のいずれか一項に記載の回路装置。
【請求項8】
前記シングルエンド論理レベルベースのデータ信号（ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３）と前記差動データ信号（ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−）との両方を、前記フレーマ（ＦＲ）に印加することができること、および、前記フレーマは、少なくとも１つの符号器（ＫＯ）を用いて、前記差動データ信号（ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−）を、シングルエンド論理レベルベースのデータ信号（ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３）のストリームに埋め込むことを特徴とする請求項７に記載の回路装置。
【請求項9】
前記少なくとも１つの符号器は、少なくとも１つの５ｂ／６ｂ符号器ブロックである請求項８に記載の回路装置。
【請求項10】
前記受信装置（Ｅ）は、
前記送信装置（Ｓ）によって送信された共通信号ストリーム（ＳＩ）のための少なくとも１つの入力部（ＥＥ）と、
前記共通信号ストリーム（ＳＩ）を受け取るための少なくとも１つの入力増幅器（ＥＶ）と、
前記データ信号およびクロック信号を前記共通信号ストリーム（ＳＩ）から復元するための少なくとも１つのクロックおよびデータリカバリユニット（ＣＤ）と、
前記クロックおよびデータリカバリユニット（ＣＤ）の下流の、少なくとも１つの受信インタフェースロジック（ＬＥ）の少なくとも１つのクロックモジュール（ＣＥ）と、
前記クロックおよびデータリカバリユニット（ＣＤ）の下流の、前記データ信号を再並列化するための、および再並列化された前記データ信号を前記受信インタフェースロジック（ＬＥ）に割り当てるための少なくとも１つのデシリアライザ（ＤＳ）と、
前記受信インタフェースロジック（ＬＥ）の下流の、前記データ信号およびクロック信号のための少なくとも１つの出力部（ＡＥ）と、
を備えることを特徴とする請求項１〜９のいずれか一項に記載の回路装置。
前記送信装置（Ｓ）によって送信された共通信号ストリーム（ＳＩ）のための少なくとも１つの入力部（ＥＥ）と、
前記共通信号ストリーム（ＳＩ）を受け取るための少なくとも１つの入力増幅器（ＥＶ）と、
前記データ信号およびクロック信号を前記共通信号ストリーム（ＳＩ）から復元するための少なくとも１つのクロックおよびデータリカバリユニット（ＣＤ）と、
前記クロックおよびデータリカバリユニット（ＣＤ）の下流の、少なくとも１つの受信インタフェースロジック（ＬＥ）の少なくとも１つのクロックモジュール（ＣＥ）と、
前記クロックおよびデータリカバリユニット（ＣＤ）の下流の、前記データ信号を再並列化するための、および再並列化された前記データ信号を前記受信インタフェースロジック（ＬＥ）に割り当てるための少なくとも１つのデシリアライザ（ＤＳ）と、
前記受信インタフェースロジック（ＬＥ）の下流の、前記データ信号およびクロック信号のための少なくとも１つの出力部（ＡＥ）と、
を備えることを特徴とする請求項１〜９のいずれか一項に記載の回路装置。
【請求項11】
前記デシリアライザ（ＤＳ）は、
前記クロックおよびデータリカバリユニット（ＣＤ）の下流の、前記データ信号を再並列化するための少なくとも１つのデマルチプレクサ（ＤＭ）と、
前記デマルチプレクサ（ＤＭ）の下流の、再並列化された前記データ信号を、前記受信インタフェースロジック（ＬＥ）に割り当てるための少なくとも１つのデフレーマ（ＤＦ）と、
を備えることを特徴とする請求項１０に記載の回路装置。
前記クロックおよびデータリカバリユニット（ＣＤ）の下流の、前記データ信号を再並列化するための少なくとも１つのデマルチプレクサ（ＤＭ）と、
前記デマルチプレクサ（ＤＭ）の下流の、再並列化された前記データ信号を、前記受信インタフェースロジック（ＬＥ）に割り当てるための少なくとも１つのデフレーマ（ＤＦ）と、
を備えることを特徴とする請求項１０に記載の回路装置。
【請求項12】
前記デフレーマ（ＤＦ）は、前記差動データ信号（ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−）を、少なくとも１つの復号器（ＤＫ）を用いて、前記シングルエンド論理レベルベースのデータ信号（ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３）と分けて、再並列化された前記データ信号を、それぞれのデータライン（ＣＨ０＋，ＣＨ０−，ＣＨ１＋，ＣＨ１−，ＣＨ２＋，ＣＨ２−，ＣＨ３＋，ＣＨ３−）に割り当てることを特徴とする請求項１１に記載の回路装置。
【請求項13】
前記少なくとも１つの復号器は、少なくとも１つの５ｂ／６ｂ復号器ブロックである請求項１２に記載の回路装置。
【請求項14】
前記共通信号ストリーム（ＳＩ）は、
少なくとも１つの光学媒体（ＯＭ）を介して、および／または
少なくとも１つの電気的またはガルバニックなリンク（ＧＡ）を介して、前記送信装置（Ｓ）と前記受信装置（Ｅ）との間で転送可能であることを特徴とする請求項１〜１３のいずれか一項に記載の回路装置。
少なくとも１つの光学媒体（ＯＭ）を介して、および／または
少なくとも１つの電気的またはガルバニックなリンク（ＧＡ）を介して、前記送信装置（Ｓ）と前記受信装置（Ｅ）との間で転送可能であることを特徴とする請求項１〜１３のいずれか一項に記載の回路装置。
【請求項15】
前記電気的またはガルバニックなリンク（ＧＡ）を、
前記受信装置（Ｅ）への電気的またはガルバニックなリンク（ＧＡ）を閉じるために、前記送信装置（Ｓ）内の少なくとも１つのスイッチ（ＷＳ）に、および
前記送信装置（Ｓ）への電気的またはガルバニックなリンク（ＧＡ）を閉じるために、前記受信装置（Ｅ）内の少なくとも１つのスイッチ（ＷＥ）に、割り当てたことを特徴とする請求項１４に記載の回路装置。
前記受信装置（Ｅ）への電気的またはガルバニックなリンク（ＧＡ）を閉じるために、前記送信装置（Ｓ）内の少なくとも１つのスイッチ（ＷＳ）に、および
前記送信装置（Ｓ）への電気的またはガルバニックなリンク（ＧＡ）を閉じるために、前記受信装置（Ｅ）内の少なくとも１つのスイッチ（ＷＥ）に、割り当てたことを特徴とする請求項１４に記載の回路装置。
【請求項16】
前記送信装置（Ｓ）内の少なくとも１つのスイッチ（ＷＳ）には、少なくとも１つの論理モジュール（ＧＳ）が備えられている請求項１５に記載の回路装置。
【請求項17】
前記受信装置（Ｅ）内の少なくとも１つのスイッチ（ＷＥ）には、少なくとも１つの論理モジュール（ＧＥ）が備えられている請求項１５又は１６に記載の回路装置。
【請求項18】
シングルエンド論理レベルベースのデータ信号およびクロック信号と、
差動データ信号および差動クロック信号との両方を、
少なくとも１つのシリアル化された共通信号ストリーム（ＳＩ）の形態で、少なくとも１つのデータソースに割り当て可能な少なくとも１つの送信装置（Ｓ）と、少なくとも１つのデータシンクに割り当て可能な少なくとも１つの受信装置（Ｅ）との間で伝送するための方法であって、前記送信装置（Ｓ）と前記受信装置（Ｅ）との間で同期の状態に達したときに、または前記状態に達した直後に、少なくとも１つの初期化シーケンス（ＴＨＳ−ＳＹＮＣ）が前記共通信号ストリーム（ＳＩ）に挿入される方法。
差動データ信号および差動クロック信号との両方を、
少なくとも１つのシリアル化された共通信号ストリーム（ＳＩ）の形態で、少なくとも１つのデータソースに割り当て可能な少なくとも１つの送信装置（Ｓ）と、少なくとも１つのデータシンクに割り当て可能な少なくとも１つの受信装置（Ｅ）との間で伝送するための方法であって、前記送信装置（Ｓ）と前記受信装置（Ｅ）との間で同期の状態に達したときに、または前記状態に達した直後に、少なくとも１つの初期化シーケンス（ＴＨＳ−ＳＹＮＣ）が前記共通信号ストリーム（ＳＩ）に挿入される方法。
【請求項19】
前記差動データ信号はコモンモードベースである請求項１８に記載の方法。
【請求項20】
前記受信装置（Ｅ）は、前記初期化シーケンス（ＴＨＳ−ＳＹＮＣ）が挿入されるまで、前記送信装置（Ｓ）内に存在する前記データ信号およびクロック信号を、前記受信装置（Ｅ）の少なくとも１つの出力部（ＡＥ）に流し始めないことを特徴とする請求項１８または１９に記載の方法。
【請求項21】
前記送信装置（Ｓ）は、それ自体を前記基準クロックと同期させ、および
前記受信装置（Ｅ）は、それ自体を前記共通信号ストリーム（ＳＩ）のデータ転送速度と、および前記共通信号ストリーム（ＳＩ）のフレームの少なくとも１つの位置と同期させることを特徴とする請求項１８〜２０のいずれか一項に記載の方法。
前記受信装置（Ｅ）は、それ自体を前記共通信号ストリーム（ＳＩ）のデータ転送速度と、および前記共通信号ストリーム（ＳＩ）のフレームの少なくとも１つの位置と同期させることを特徴とする請求項１８〜２０のいずれか一項に記載の方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、請求項１のプリアンブルに記載の回路装置、ならびに請求項１８のプリアンブルに記載の対応する方法に関する。
【背景技術】
【0002】
ビット伝送層または物理層（ｐｈｙｓｉｃａｌ ｌａｙｅｒ：ＰＨＹ）は、ＯＳＩ（Ｏｐｅｎ Ｓｙｓｔｅｍｓ Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）参照モデルとも呼ばれるＯＳＩ階層モデルの最下位層であり、コンピュータネットワークにおける通信プロトコルの設計基準としても役に立つ、国際標準化機構（Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｔａｎｄａｒｄｓ Ｏｒｇａｎｉｓａｔｉｏｎ：ＩＳＯ）の階層モデルを示す。
【0003】
物理層（ＰＨＹ）は、結合、順方向誤り訂正（Ｆｏｒｗａｒｄ Ｅｒｒｏｒ Ｃｏｒｒｅｃｔｉｏｎ：ＦＥＣ）、電力制御、拡散（符号分割多元接続）（Ｃｏｄｅ Ｄｉｖｉｓｉｏｎ Ｍｕｌｔｉｐｌｅ Ａｃｃｅｓｓ：ＣＤＭＡ）等に関与し、およびデータもアプリケーションも識別せず、０と１のみを識別する。ＰＨＹは、その上のセキュリティ層（データリンク層）（Ｄａｔａ Ｌｉｎｋ Ｌａｙｅｒ：ＤＬＬ）が、特に、媒体アクセス制御（Ｍｅｄｉａ Ａｃｃｅｓｓ Ｃｏｎｔｒｏｌ：ＭＡＣ）層と呼ばれる部分層を利用可能な論理チャネル（ＵＭＴＳ（Ｕｎｉｖｅｒｓａｌ Ｍｏｂｉｌｅ Ｔｅｌｅｃｏｍｍｕｎｉｃａｔｉｏｎｓ Ｓｙｓｔｅｍ）用のトランスポートチャネル）を形成する。
【0004】
原理的に、Ｄ−ＰＨＹは、モバイル装置内のコンポーネント間の通信リンクのためのフレキシブルで、低コストで、高速のシリアルインタフェースを実現できる。
【0005】
図５Ａに示すように、最新の携帯電話において、データソース、例えば、アプリケーションプロセッサは、関連するデータシンク上、例えば、関連するディスプレイ上での表示のために、イメージデータをＤ−ＰＨＹ信号として、ＭＩＰＩ−ＤＳＩ（Ｍｏｂｉｌｅ Ｉｎｄｕｓｔｒｙ Ｐｒｏｃｅｓｓｏｒ Ｉｎｔｅｒｆａｃｅ−Ｄｉｓｐｌａｙ Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ）に供給する。また、アプリケーションプロセッサ等のデータシンクは、関連するデータソースから、例えば、関連するカメラから、ＭＩＰＩ−ＣＳＩ（Ｃａｍｅｒａ Ｓｅｒｉａｌ Ｉｎｔｅｒｆａｃｅ）を介して、Ｄ−ＰＨＹフォーマットでイメージデータを受信することができる。
【0006】
Ｄ−ＰＨＹプロトコルに基づくＤＳＩまたはＤＳＩ−２またはＣＳＩまたはＣＳＩ−２またはＣＳＩ−３は、４つ以下の差動データラインと、差動クロックラインとを備え、これらは、銅ケーブルを用いて、該アプリケーションプロセッサを該ディスプレイおよび／または該カメラに接続する。差動データライン当たりのデータ転送速度は、最高で１．５Ｇｂｐｓ（ギガビット／秒）である。
【0007】
１〜４つの差動データ信号および差動クロックラインを介した、この従来のＤ−ＰＨＹ−ＤＳＩ信号またはＤ−ＰＨＹ−ＣＳＩ信号の送信および受信は、マスター側のモジュール（データソース、例えば、カメラおよび／またはアプリケーションプロセッサ）と、スレーブ側のモジュール（データシンク、例えば、アプリケーションプロセッサおよび／またはディスプレイユニット）との間の（データレーンＣＨ０＋，ＣＨ０−およびＣＨ１＋，ＣＨ１−と呼ばれる）２つのデータチャネルおよび（クロックレーンＣＬＫ＋，ＣＬＫ−と呼ばれる）クロックラインを手段として、図５ＢのＤ−ＰＨＹインタフェース構造に例として図示されている。
【0008】
この状況において、図５Ａを見て分かるように、各関連するディプレイのための、または、各関連するカメラのためのデータ伝送には、最高１０の銅線（例えば、２つのデータラインの４倍と、２つのクロックラインの１倍）を要する。
【0009】
ラインの数の望ましい低減を考えると、シリアル化された信号伝送を考慮すべきである。しかし、そのようなシリアル化は、エラーを起こしやすく、不安定なことが多い。
【発明の概要】
【発明が解決しようとする課題】
【0010】
上述した欠点および不十分な点を発端として、ならびに概略が説明された従来技術を考慮して、本発明の目的は、効率的なシリアル化信号伝送を、エラーのない安定した方法で、常に実行できるように、上述したタイプの回路装置および上述したタイプの方法をさらに発展させることである。
【課題を解決するための手段】
【0011】
この目的は、請求項１の特徴を有する回路装置と、請求項１１の特徴を有する方法によって達成される。本発明の有利な実施形態および適切なさらなる発展は、それぞれの従属項において特徴付けられている。
【0012】
したがって、本発明によれば、それを用いて、論理レベルに基づく信号に対応するシングルエンド高速（Ｈｉｇｈ Ｓｐｅｅｄ：ＨＳ）データと、
特に、コモンモード信号に基づく信号に対応する差動低電力（Ｌｏｗ Ｐｏｗｅｒ：ＬＰ）データと、
が、共通信号ストリームを形成するようにシリアル化される回路装置および方法が提案される。例えば、シリアル化された後に、１〜４つのデータチャネルが送信される場合、シリアライゼーション要素またはシリアライザにクロックが印加されていれば、または印加されている限り、エラーのない安定した伝送が可能である。
【0013】
この種の（基準）クロックは、少なくとも１つのクロック発振器によって、具体的には、少なくとも１つの位相ロックループ（ｐｈａｓｅ−ｌｏｃｋｅｄ ｌｏｏｐ：ＰＬＬ）により、例えば、少なくとも１つのクロックマルチプライヤユニット（ｃｌｏｃｋ ｍｕｌｔｉｐｌｉｅｒ ｕｎｉｔ：ＣＭＵ）によって生成することができる。
【0014】
シリアルデータリンクを起動する際の主たる問題は、該伝送装置における該クロック発振器を基準クロックに同期させなければならないということと、その場合に、受信装置におけるクロックデータリカバリ（Ｃｌｏｃｋ／Ｄａｔａ Ｒｅｃｏｖｅｒｙ：ＣＤＲ）を、共通信号ストリームのデータ転送速度ならびに該データのフレーム位置に同期させなければならないということにある。
【0015】
全体的なデータ伝送路が完全に同期される前に、シリアライゼーション要素またはシリアライザ、具体的には、マルチプレクサにデータが印加された場合、このデータは迷子になる。それに加えて、いわゆる初期化（Ｉｎｉｔｉａｌｉｓａｔｉｏｎ：Ｉｎｉｔ）ワードが迷子になり、該初期化ワードは、特に、Ｄ−ＰＨＹ規格に従って、各ＨＳデータストリームに先行しなければならない。
【0016】
伝送路の完全同期に必要な時間は、大きさに関して分かっており、およびとりわけ、そのシリアルインタフェースにおけるデータ転送速度に依存する。しかし、環境条件に依存する作動電圧、温度、および用いられる半導体技術のプロセスパラメータ等のさらなる要因を考慮しなければならない。
【0017】
初期化シーケンス、具体的には、受信装置に印加されるＤ−ＰＨＹ初期化シーケンスが迷子になるのを防ぐため、データが印加される前に、後に続く基準クロックの印加に安全マージンを加えた待ち時間を最小限にするように、該データソース、具体的には、Ｄ−ＰＨＹデータソースのための対策を講じてもよい。
【0018】
しかし、該シリアル伝送路を起動する際に遅れを取らないために、一旦、同期が完了すると、本発明による該受信装置は、Ｉｎｉｔシーケンス、具体的には、局所的に合成されたシーケンスを挿入する。
【0019】
都合の良いことに、該受信装置は、Ｉｎｉｔシーケンスの挿入を済ませるまで、該送信装置に印加されるＨＳデータをその出力部に流し始めないため、信号、具体的には、Ｄ−ＰＨＹ信号のエラーのない安定したシリアル伝送が確実になり、それによって、ＤＳＩおよび／またはＣＳＩの差動データラインおよび差動クロックラインのシリアライゼーション中のデータ損失およびビット誤りが回避される。
【0020】
本発明は、典型的には、シングルエンド論理レベルベースのデータ信号およびクロック信号と、特に、コモンモードベースの、差動データ信号およびクロック信号との両方の、具体的には、Ｄ−ＰＨＹデータ信号またはＤ−ＰＨＹクロック信号、例えば、１〜４ビット幅のＭＩＰＩ−Ｄ−ＰＨＹデータ信号およびＭＩＰＩ−Ｄ−ＰＨＹクロック信号の、少なくとも１つのデータソース、具体的には、例えば、少なくとも高解像度カメラおよび／または画像ソースとして機能するカメラおよび／または少なくとも１つのアプリケーションプロセッサと、少なくとも１つのデータシンク、具体的には、少なくとも１つのアプリケーションプロセッサおよび／または少なくとも１つの高解像度ディスプレイユニットまたは例えば、画像シンクとして機能するディスプレイユニット、例えば、少なくとも１つのディスプレイまたは少なくとも１つのモニタとの間での、少なくとも１つのシリアルおよび／または一括の、具体的には、ＣＳＩプロトコルベースのおよび／またはＣＳＩ−２プロトコルベースのおよび／またはＣＳＩ−３プロトコルベースのおよび／またはＤＳＩプロトコルベースのおよび／またはＤＳＩ−２プロトコルベースの送信の同期中に適用することができる。
【0021】
前述したように、本発明に関する教示を有利な方法で具体化し、およびさらに発展させるための様々な可能性がある。このため、一方において、請求項１に従属する請求項について、および請求項１１について説明し、他方においては、本発明の追加的な実施形態、特徴および効果が、以下でより詳細に、とりわけ、図１Ａ〜図４によって図示されている例示的な実施形態によって説明されている。
【図面の簡単な説明】
【0022】
【図1A】本発明の方法に従って作動する、本発明による送信装置の実施形態の概念的略図である。
【図3】本発明の方法に従って作動する、本発明による回路装置の実施形態の概念的略図におけるである。
【図4】本発明による、共通信号ストリームに挿入されたＩｎｉｔシーケンスの場合の位置の実施形態を示す概略図である。
【図5A】従来技術による典型的な装置の概念的略図である。
【発明を実施するための形態】
【0024】
（発明を具体化するための最良の方法）原理的には、
本発明による送信装置Ｓに関する図１Ａに示す実施形態によって、および
本発明による受信装置Ｅに関する図２Ａに示す実施形態によって、
ケーブルベースのリンクを実現するおよび作動させるための、本発明による回路装置Ａ（図３を参照）が得られ（本発明に関しては、互いに無関係に、送信装置Ｓと受信装置Ｅを実現すること、および作動させることが可能である）、
そのリンクは、光学的に、具体的には、少なくとも１つの光学媒体に基づいて、例えば、光導波路ＯＭ（図１Ａ、図２Ａの詳細図を参照）に基づいて、例えば、少なくとも１つのガラス繊維に基づいて、および／または少なくとも１つのプラスチック繊維に基づいて多重化され、およびシリアル化され、および／または
そのリンクは、電気的にまたはガルバニックに、具体的には、少なくとも１つの電気的またはガルバニックなリンクＧＡ（図３を参照）に基づいて、例えば、少なくとも１つの銅線に基づいて、および／または例えば、少なくともプリント回路基板上に配列された少なくとも１つの電気的ラインに基づいて多重化されていない
ことが可能である。
【0025】
図１Ａは、ＤＳＩデータ伝送インタフェースＩＳまたはＣＳＩデータ伝送インタフェースＩＳへの接続のための送信装置Ｓの原理的構造の実施形態を示す。
【0026】
アプリケーションプロセッサＡＰ内で、または、カメラＫＡ内で生成された画像データは、Ｄ−ＰＨＹ補正クロック信号ＣＬＫ＋，ＣＬＫ−とともに、最高で４ビット幅のデータ伝送インタフェースＩＳにおいて、４つ他のデータラインまたはデータチャネルＣＨ０＋，ＣＨ０−，ＣＨ１＋，ＣＨ１−，ＣＨ２＋，ＣＨ２−，ＣＨ３＋，ＣＨ３−上でＤ−ＰＨＹ信号として利用可能になっている。
【0027】
送信装置Ｓは、これらの信号を集積インタフェースロジックＬＳにおいて受け取り、そのブロックは、それらの信号が、Ｄ−ＰＨＹ信号の正しい解釈のための、および高周波データストリーム（いわゆるＨＳデータ）と低周波データストリーム（いわゆる低速（Ｌｏｗ Ｓｐｅｅｄ：ＬＳ）データ）を区別するための少なくとも１つの状態機械を有することを証明できる。
【0028】
送信装置Ｓにおける次のフレーマＦＲ（図１Ｂの詳細図も参照）は、入力信号の直流（Ｄｉｒｅｃｔ Ｃｕｒｒｅｎｔ：ＤＣ）平衡を確保し、および受信側（図２Ａを参照）で認識可能なフレームを生成し、そのことは、受信装置Ｅ（図２Ａを参照）が、補正出力データラインまたは出力チャネルＣＨ０＋，ＣＨ０−，ＣＨ１＋，ＣＨ１−，ＣＨ２＋，ＣＨ２−，ＣＨ３＋，ＣＨ３−に、受信したデータを再割当てすることを可能にする。
【0029】
詳細には、論理レベルベースのシングルエンドデータ信号ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３と、差動データ信号ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−との両方を、図１ＢによるフレーマＦＲに印加することができる。５ｂ／６ｂ符号化ブロックとして構成されたその符号器ＫＯを用いて、図１Ｂによる該フレーマは、それらの差動データ信号ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−を、シングルエンド論理レベルベースのデータ信号ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３から成るストリームに埋め込む。
【0030】
フレーマＦＲに隣接するマルチプレクサＭＵ、具体的には、ＨＳ Ｍｕｘは、位相ロックループとして、具体的には、ＣＭＵとして構成されたクロック発振器ＰＳを用いて、高周波シリアルまたは一括送信信号を生成し、その信号は、出力ドライバＡＴを用いて、送信装置Ｓの出力ＡＳにおいて利用可能になっている。フレーマＦＲとマルチプレクサＭＵは、一緒にシリアライザＳＥを構成している。
【0031】
クロック発振器ＰＳを用いて、クロックポートＣＬＫ＋，ＣＬＫ−を介して、およびインタフェースロジックＬＳのクロックモジュールＣＳを介して供給されたＤ−ＰＨＹクロック信号は、シリアライザＳＥのための、具体的には、そのマルチプレクサＭＵのための（クロック）基準として用いられ、および該シリアルデータストリームに、すなわち、シリアル化された出力信号に埋め込まれる。これにより、受信装置Ｅ（図２Ａを参照）に伝達される共通信号ストリームＳＩが生成される。
【0032】
さらに図１Ａを見て分かるように、出力ドライバＡＴは、少なくとも１つの直接接続されたレーザＬＡを駆動するための、具体的には、少なくとも１つの面発光レーザ（Ｖｅｒｔｉｃａｌ Ｃａｖｉｔｙ Ｓｕｒｆａｃｅ Ｅｍｉｔｔｉｎｇ Ｌａｓｅｒｄｉｏｄｅ：ＶＣＳＥＬ）を駆動するための一体型レーザドライバとして実装されている。
【0033】
図２Ａは、ＤＳＩデータ伝送インタフェースＩＥまたはＣＳＩデータ伝送インタフェースＩＥへの接続のための受信装置Ｅの原理的構造の実施形態を示す。
【0034】
送信装置Ｓ（図１Ａを参照）によって送出されたシリアルまたは一括データは、受信装置Ｅの入力増幅器ＥＶを介して受け取られ、集積クロックまたはデータリカバリＣＤへ供給される。
【0035】
この集積クロックまたはデータリカバリＣＤは、共通信号ストリームＳＩから元のＤ−ＰＨＹクロックを再生し、その後、該クロックは、インタフェースロジックＬＥのクロックモジュールＣＥを介して、再び、ＤＳＩまたはＣＳＩが直接、利用できるようにされる。残りのシリアルデータストリームは、デマルチプレクサＤＭによって細分化および並列化されて、原理的には、図１ＢによるフレーマＦＲの鏡像であるデフレーマＤＦ（図２Ｂも参照）へ引き渡される。デマルチプレクサＤＭとデフレーマＤＦは、一緒にデシリアライザＤＳを構成する。
【0036】
詳細には、図２ＢのデフレーマＦＲは、６ｂ／５ｂ復号器ブロックとして構成されたその復号器ＤＫを用いて、差動データ信号、ＤＤ０＋，ＤＤ０−，ＤＤ１＋，ＤＤ１−，ＤＤ２＋，ＤＤ２−，ＤＤ３＋，ＤＤ３−と、シングルエンド論理レベルベースのデータ信号ＨＳＤ０，ＨＳＤ１，ＨＳＤ２，ＨＳＤ３を分けて、再並列化されたデータ信号を、それぞれの適用可能なデータラインＣＨ０＋，ＣＨ０−，ＣＨ１＋，ＣＨ１−，ＣＨ２＋，ＣＨ２−，ＣＨ３＋，ＣＨ３−に再割り当てすることができる。
【0037】
受信装置Ｅ内に図示されているインタフェースロジックブロックＬＥは、それぞれ、Ｄ−ＰＨＹ論理信号の正しい解釈のための、および高周波データストリームと低周波データストリームを区別するための少なくとも１つの状態機械を備えていてもよい。
【0038】
図２Ａの説明図を見ても分かるように、入力増幅器ＥＶは、集積トランスインピーダンス増幅器として実装され、該増幅器は、フォトダイオードＦＤを受信装置Ｅに直接接続することを可能にしている。
【0039】
このようにして、本発明によれば、回路装置Ａ（図３を参照）に関しては、送信装置Ｓ（図１Ａを参照）と受信装置Ｅ（図２Ａを参照）との間で、ケーブルベースの多重化リンクを光学的に、すなわち、例えば、ガラス繊維の形態でおよび／またはプラスチック繊維の形態で構成された光導波路ＯＭを用いて実現し、および作動させることが可能である。
【0040】
図３は、送信装置Ｓ（図１Ａを参照）および受信装置Ｅ（図２Ａを参照）全体の実施形態を示す。これは、シリアルリンクを備えた、または、並列化されたデータストリームを伴うＤ−ＰＨＹ伝送路である。
【0041】
この目的のために、Ｄ−ＰＨＹ−ＨＳ／ＬＰデータは、本質的に、シリアライザＳＥと、特に、マルチプレクサＭＵとを備える送信装置Ｓ（図１Ａを参照）によって一括化されて、シリアルデータストリームとして受信装置Ｅ（図２Ａを参照）へ送信される。
【0042】
本質的に、デシリアライザＤＳと、ここでは特に、デマルチプレクサＤＭとを備えるこの受信装置Ｅ（図２Ａを参照）は、該シリアルデータを細分化して、それを元の形態でＤ−ＰＨＹ−ＨＳ／ＬＰデータとして再出力する。送信装置Ｓ（図１Ａを参照）に印加されるＤ−ＰＨＹ−クロック（Ｃｌｏｃｋ：ＣＬＫ）は、シリアライザＳＥのためのクロック基準として用いられ、および該シリアルデータストリームに埋め込まれる。受信装置Ｅ（図２Ａを参照）は、このクロックを再生して、それをＤ−ＰＨＹ−ＣＬＫとして再出力する。
【0043】
ここで、ＬＰデータのみを、ｎ個のＤ−ＰＨＹリンクまたはＤ−ＰＨＹレーンのうちの１つのみで、一時的または継続的に送信する場合、送信装置Ｓ（図１Ａを参照）の対応する入力ＥＳは、特に、少なくとも１つの論理モジュールＧＳによって作用される少なくとも１つのスイッチＷＳ（単に、説明を簡単にするために、図１Ａには図示されていない）によって、送信装置Ｓ（図１Ａを参照）の別のポートまたは追加的なポートＡＺに接続することができる。
【0044】
同様に、受信装置Ｅ（図２Ａを参照）の出力ＡＥは、特に、少なくとも１つの論理モジュールＧＥによって作用される少なくとも１つのスイッチＷＥ（単に、説明を簡単にするために、図２Ａには図示されていない）によって、受信装置Ｅ（図２Ａを参照）の別のポートまたは追加的なポートＥＺに接続することができる。
【0045】
送信側のこのポートＡＺと、受信側のこのポートＥＺとは、少なくとも１つの電気的な、またはガルバニックなリンクＧＡを用いて、具体的には、少なくとも１つの１ビット幅の銅線を用いて、または、例えば、少なくとも１つのプリント回路基板上に配置された少なくとも１つの電気的ラインを用いて、接続されている。
【0046】
図４を参照すると、ＩｎｉｔシーケンスＴＨＳ−ＳＹＮＣの挿入位置が、ＨＳデータバーストの場合の実施形態に図示されている。このようなＩｎｉｔシーケンスＴＨＳ−ＳＹＮＣは、該シリアルデータリンクの起動中の主要な問題を示し、すなわち、送信装置Ｓ（図１Ａを参照）内のクロック発振器ＰＳは、基準クロックと同期しなければならず、およびその後、受信装置Ｅ（図２Ａを参照）内のＣＤＲ（クロックデータリカバリ）またはクロックリカバリＣＤは、該シリアルデータストリームと、および該データのフレーム位置と同期しなければならない。
【0047】
データ伝送路全体が完全に同期される前に、データがシリアライザＳＥに、具体的には、そのマルチプレクサＭＵに印加された場合、このデータは失われる。また、いわゆるＩｎｉｔワードが失われ、これは、Ｄ−ＰＨＹ規格に従って、各ＨＳデータストリームに先行しなければならない。
【符号の説明】
【0049】
Ａ 回路装置Ｅ 受信装置
Ｓ 送信装置
ＡＥ 受信装置Ｅの出力部
ＡＰ アプリケーションプロセッサ
ＡＳ 送信装置Ｓの出力部
ＡＴ 出力ドライバ、具体的には、レーザドライバ
ＡＺ 送信装置Ｓの他のまたはさらなるまたは追加的な出力部
ＣＤ クロックおよびデータリカバリユニット
ＣＥ 受信インタフェースロジックＬＥのクロックモジュール
ＣＨ０± 第１のデータラインまたは第１のチャネル
ＣＨ１± 第２のデータラインまたは第２のチャネル
ＣＨ２± 第３のデータラインまたは第３のチャネル
ＣＨ３± 第４のデータラインまたは第４のチャネル
ＣＬＫ± クロックラインまたはクロックチャネル
ＣＳ 送信インタフェースロジックＬＳのクロックモジュール
ＤＤ０± 第１のデータラインまたは第１のチャネルＣＨ０±上の差動信号、具体的には、コモンモードベースのデータ信号
ＤＤ１± 第２のデータラインまたは第２のチャネルＣＨ１±上の差動信号、具体的には、コモンモードベースのデータ信号
ＤＤ２± 第３のデータラインまたは第３のチャネルＣＨ２±上の差動信号、具体的には、コモンモードベースのデータ信号
ＤＤ３± 第４のデータラインまたは第４のチャネルＣＨ３±上の差動信号、具体的には、コモンモードベースのデータ信号
ＤＦ デフレーマ
ＤＫ デフレーマＤＦの復号器、具体的には、６ｂ／５ｂ復号器ブロック
ＤＭ デマルチプレクサ
ＤＳ デシリアライゼーション要素またはデシリアライザ
ＤＵ ディスプレイユニット
ＥＥ 受信装置Ｅの入力部
ＥＳ 送信装置Ｓの入力部
ＥＶ 入力増幅器、具体的には、トランスインピーダンス増幅器
ＥＺ 受信装置Ｅの他のまたはさらなるまたは追加的な入力部
ＦＤ フォトダイオード
ＦＲ フレーマ
ＧＡ 電気的またはガルバニックなリンク、具体的には、例えば、プリント回路基板上に配置された銅線または電気的ライン
ＧＥ 受信装置Ｅの論理モジュール
ＧＳ 送信装置Ｓの論理モジュール
ＨＳＤ０ 第１のデータラインまたは第１のチャネルＣＨ０±上のシングルエンド論理レベルベースのデータ信号
ＨＳＤ１ 第２のデータラインまたは第２のチャネルＣＨ１±上のシングルエンド論理レベルベースのデータ信号
ＨＳＤ２ 第３のデータラインまたは第３のチャネルＣＨ２±上のシングルエンド論理レベルベースのデータ信号
ＨＳＤ３ 第４のデータラインまたは第４のチャネルＣＨ３±上のシングルエンド論理レベルベースのデータ信号
ＩＥ データシンク関連のＣＳＩおよび／またはＣＳＩ−２および／またはＣＳＩ−３および／またはＤＳＩおよび／またはＤＳＩ−２インタフェース
ＩＳ データソース関連のＣＳＩおよび／またはＣＳＩ−２および／またはＣＳＩ−３および／またはＤＳＩおよび／またはＤＳＩ−２インタフェース
ＫＡ カメラ
ＫＯ フレーマＦＲの符号器、具体的には、５ｂ／６ｂ符号器ブロック
ＬＡ レーザ
ＬＥ 受信インタフェースロジック
ＬＳ 送信インタフェースロジック
ＭＵ マルチプレクサ
ＯＭ 光学媒体、具体的には、光導波路、例えば、ガラス繊維および／またはプラスチック繊維
ＰＳ クロック発振器、具体的には、位相ロックループ、例えば、クロックマルチプライヤユニット
ＳＥ シリアライゼーション要素またはシリアライザ
ＳＩ 共通信号ストリーム
ＴＨＳ−ＳＹＮＣ 初期化シーケンスまたはＩｎｉｔシーケンス
ＴＬ クロックライン
ＷＥ 受信装置Ｅのスイッチ
ＷＳ 送信装置Ｓのスイッチ