特許 6130112 ボルテージレギュレータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6130112

(24)【登録日】2017年4月21日

(45)【発行日】2017年5月17日

(54)【発明の名称】ボルテージレギュレータ

(51)【国際特許分類】

   G05F 1/56 20060101AFI20170508BHJP

【ＦＩ】

   G05F1/56 310C

   G05F1/56 310F

【請求項の数】3

【全頁数】9

(21)【出願番号】特願2012-197541(P2012-197541)

(22)【出願日】2012年9月7日

(65)【公開番号】特開2014-52886(P2014-52886A)

(43)【公開日】2014年3月20日

【審査請求日】2015年7月8日

【前置審査】

(73)【特許権者】

【識別番号】715010864

【氏名又は名称】エスアイアイ・セミコンダクタ株式会社

(72)【発明者】

【氏名】中下 貴雄

(72)【発明者】

【氏名】黒蔵 忠

【審査官】 木村 励

(56)【参考文献】

【文献】 特開２００１−２２４５５（ＪＰ，Ａ）

【文献】 特開２００３−３３０５５５（ＪＰ，Ａ）

【文献】 特開２００９−１９９５０１（ＪＰ，Ａ）

【文献】 特開２００６−３０１７８７（ＪＰ，Ａ）

【文献】 特開２００９−１４６１３０（ＪＰ，Ａ）

【文献】 特開２００９−１７６００８（ＪＰ，Ａ）

【文献】 特開２０１０−２１１７８８（ＪＰ，Ａ）

【文献】 特開２００４−２３４６１９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０５Ｆ １／５６

(57)【特許請求の範囲】

【請求項1】

出力トランジスタが出力する出力電圧を分圧した分圧電圧と基準電圧の差を増幅して出力し、前記出力トランジスタのゲートを制御する誤差増幅回路と、
前記出力電圧にオーバーシュートが発生したことを検出し、前記出力トランジスタの電流を制限するオーバーシュート制限回路と、
前記出力電圧と前記出力トランジスタに流れる電流に基づいて、ボルテージレギュレータが非レギュレート状態であることを検出する非レギュレート検出回路と、
を備え、
前記オーバーシュート制限回路は、前記非レギュレート検出回路から前記非レギュレート状態でない状態を示す検出信号を入力すると動作電流を少なくし、前記非レギュレート検出回路から前記非レギュレート状態を示す検出信号を入力すると動作電流を多くする
ことを特徴とするボルテージレギュレータ。

【請求項2】

前記非レギュレート検出回路は、
第一の検出回路及び第二の検出回路と
前記第一の検出回路と前記第二の検出回路の出力を入力し、検出信号を出力する出力回路と、を備え、
通常状態では、前記第一の検出回路が前記第二の検出回路よりも多く電流を流し、
非レギュレート状態では、前記第二の検出回路が前記第一の検出回路よりも多く電流を流し、
前記出力回路は、前記第一の検出回路の電流と前記第二の検出回路の電流に応じて、検出信号を出力する、
ことを特徴とする請求項１に記載のボルテージレギュレータ。

【請求項3】

前記第一の検出回路と前記第二の検出回路は、電流を電圧に変換する回路を備え、
前記出力回路は、前記第一の検出回路の電流を変換した電圧と前記第二の検出回路の電流を変換した電圧に応じて、検出信号を出力する、
ことを特徴とする請求項２に記載のボルテージレギュレータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ボルテージレギュレータのオーバーシュート抑制回路に関する。

【背景技術】

【0002】

従来のボルテージレギュレータについて説明する。図４は、従来のボルテージレギュレータを示す回路図である。

【0003】

従来のボルテージレギュレータは、基準電圧回路１０１と、誤差増幅回路１０２と、誤差増幅回路１０２のバイアス回路１０３と、出力トランジスタであるＰＭＯＳトランジスタ１０４と、分圧抵抗回路１０５と、アンプ３０１と、アンプ３０１のバイアス回路３０２と、ＰＭＯＳトランジスタ１０８を備えている。

【0004】

ＰＭＯＳトランジスタ１０４は、電源端子と出力端子１０９の間に接続される。フィードバック電圧Ｖｆｂを出力する分圧抵抗回路１０５は、出力端子１０９と接地端子の間に接続される。誤差増幅回路１０２は、反転入力端子に基準電圧回路１０１が接続され、非反転入力端子にフィードバック電圧Ｖｆｂが入力され、出力端子はＰＭＯＳトランジスタ１０４のゲートに接続される。バイアス回路１０３は、誤差増幅回路１０２に動作電流を供給する。ＰＭＯＳトランジスタ１０８は、電源端子とＰＭＯＳトランジスタ１０４のゲートの間に接続される。アンプ３０１は、非反転入力端子に基準電圧回路１０１が接続され、反転入力端子にフィードバック電圧Ｖｆｂが入力され、出力端子はＰＭＯＳトランジスタ１０８のゲートに接続される。バイアス回路３０２は、アンプ３０１に動作電流を供給する。

【0005】

アンプ３０１は、入力されたフィードバック電圧Ｖｆｂと基準電圧Ｖｒｅｆとを比較する。フィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆより低い場合、アンプ３０１はＨｉ信号を出力してＰＭＯＳトランジスタ１１４をオフさせる。出力端子１０９の出力電圧Ｖｏｕｔにオーバーシュートが発生し、フィードバック電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなると、アンプ３０１はＬｏ信号を出力してＰＭＯＳトランジスタ１０８をオンさせる。

【0006】

従来のボルテージレギュレータは、このように動作して、出力端子１０９の出力電圧Ｖｏｕｔのオーバーシュートが大きくなることを防ぐことができる（例えば、特許文献１参照）。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２００５−３０１４３９号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかしながら、従来のボルテージレギュレータは、電源電圧が低く、出力端子１０９が所定の出力電圧Ｖｏｕｔより低い電圧を出力している状態（以下、非レギュレート状態）において、電源電圧が高くなった時に出力端子１０９に過大なオーバーシュートが生じるという課題があった。また、過大なオーバーシュートを防止するためには、アンプ３０１のバイアス回路３０２が流す電流を多くする必要があるが、そのためボルテージレギュレータの消費電流が多くなると言う課題があった。

【0009】

本発明は、上記課題に鑑みてなされ、低消費電流でありながら、非レギュレート状態において電源電圧が高くなった時に出力端子１０９に過大なオーバーシュートが発生することを抑制できるボルテージレギュレータを提供する。

【課題を解決するための手段】

【0010】

従来の課題を解決するために、本発明の過電流保護回路を備えたボルテージレギュレータは以下のような構成とした。

【0011】

出力電圧にオーバーシュートが発生したことを検出し、出力トランジスタの電流を制限するオーバーシュート制限回路と、出力端子の電圧と出力トランジスタに流れる電流に基づいて、ボルテージレギュレータが非レギュレート状態であることを検出する非レギュレート検出回路を備え、オーバーシュート制限回路は、非レギュレート検出回路の検出信号によって動作電流を制御される、ことを特徴とするボルテージレギュレータ。

【発明の効果】

【0012】

本発明のオーバーシュート抑制回路を備えたボルテージレギュレータは、低消費電流で、非レギュレート状態で電源電圧が高くなった時に発生する出力電圧のオーバーシュートを抑制できる、と言う効果がある。

【図面の簡単な説明】

【0013】

【図1】第１の実施形態のオーバーシュート抑制回路を備えたボルテージレギュレータの回路図である。

【図2】第２の実施形態のオーバーシュート抑制回路を備えたボルテージレギュレータの回路図である。

【図3】本実施形態のオーバーシュート制御回路の一例を示す回路図である。

【図4】従来のオーバーシュート抑制回路を備えたボルテージレギュレータの回路図である。

【発明を実施するための形態】

【0014】

以下、本実施形態について、図面を参照して説明する。
［第１の実施形態］
図１は、本実施形態のオーバーシュート抑制回路を備えたボルテージレギュレータの回路図である。

【0015】

本実施形態のボルテージレギュレータは、基準電圧回路１０１と、誤差増幅回路１０２と、誤差増幅回路１０２のバイアス回路１０３と、出力トランジスタ１０４と、分圧抵抗回路１０５と、非レギュレート状態検出回路１０６と、オーバーシュート制御回路１０７と、ＰＭＯＳトランジスタ１０８を備えている。非レギュレート状態検出回路１０６とオーバーシュート制御回路１０７は、オーバーシュート抑制回路を構成する。

【0016】

分圧抵抗回路１０５は、出力端子１０９と接地端子の間に接続される。誤差増幅回路１０２は、非反転入力端子にフィードバック電圧Ｖｆｂを入力し、反転入力端子に基準電圧Ｖｒｅｆを入力する。出力トランジスタ１０４は、ゲートに誤差増幅回路１０２の出力端子を接続し、ソースを電源端子に接続し、ドレインを出力端子１０９に接続する。非レギュレート状態検出回路１０６は、出力端子１０９の電圧と電源端子の電圧が入力され、出力端子がオーバーシュート制御回路１０７に接続されている。オーバーシュート制御回路１０７は、フィードバック電圧Ｖｆｂと基準電圧Ｖｒｅｆを入力し、出力端子がバイアス回路１０３とＰＭＯＳトランジスタ１０８のゲートに接続されている。

【0017】

分圧抵抗回路１０５は、出力端子１０９の出力電圧Ｖｏｕｔを分圧し、フィードバック電圧Ｖｆｂを出力する。誤差増幅回路１０２は、基準電圧回路１０１の出力する基準電圧Ｖｒｅｆとフィードバック電圧Ｖｆｂを比較する。出力トランジスタ１０４は、誤差増幅回路１０２の出力電圧によって制御され、出力端子１０９の電圧を一定に保つ機能を有する。非レギュレート状態検出回路１０６は、出力トランジスタ１０４に流れる電流と出力端子１０９の出力電圧Ｖｏｕｔに基づいて非レギュレート状態を検出する。オーバーシュート制御回路１０７は、基準電圧Ｖｒｅｆとフィードバック電圧Ｖｆｂに基づいて出力端子１０９のオーバーシュートを検出して、ＰＭＯＳトランジスタ１０８とバイアス回路１０３を制御する。オーバーシュート制御回路１０７は、非レギュレート状態検出回路１０６の検出信号Ｖｄｅｔを受けて、オーバーシュート制御回路１０７の動作電流を制御する。

【0018】

オーバーシュート制御回路１０７は、一例として図３に示すような回路で構成される。図３に示すオーバーシュート制御回路１０７は、基準電圧Ｖｒｅｆとフィードバック電圧Ｖｆｂが入力されるアンプ３０１と、非レギュレート状態検出回路１０６の検出信号Ｖｄｅｔを入力してアンプ３０１の動作電流を制御するバイアス回路３０２を備えている。

【0019】

但し、オーバーシュート制御回路１０７は、出力端子１０９のオーバーシュートを検出する機能を実現するための回路であればよく、回路構成は特に限定されるものではない。また、バイアス回路１０３は、オーバーシュート制御回路１０７の信号を受けて電流を増加するような定電流回路であればよく、回路構成は特に限定されるものではない。

【0020】

非レギュレート状態検出回路１０６は、ＰＭＯＳトランジスタ１１０、１１２、１１３、１１６、１１７、１２０、１２１と、ＮＭＯＳトランジスタ１１４、１１５、１１８、１１９と、定電流源１１１を備えている。

【0021】

ＰＭＯＳトランジスタ１１０は、ソースが出力端子１０９に接続され、ゲートとドレインが定電流源１１１に接続されている。ＰＭＯＳトランジスタ１１２は、ソースがＰＭＯＳトランジスタ１１３のドレインに接続され、ゲートがＰＭＯＳトランジスタ１１０のゲートとドレインに接続され、ドレインがＮＭＯＳトランジスタ１１４のゲートとドレインに接続されている。ＰＭＯＳトランジスタ１１３は、ソースが電源端子に接続され、ゲートが誤差増幅回路１０２の出力端子に接続されている。ＮＭＯＳトランジスタ１１４は、ソースが接地端子に接続され、ゲートとドレインがＮＭＯＳトランジスタ１１５のゲートに接続されている。ＰＭＯＳトランジスタ１１６は、ソースがＰＭＯＳトランジスタ１１７のドレインに接続され、ゲートがＰＭＯＳトランジスタ１１０のゲートとドレインに接続され、ドレインがＮＭＯＳトランジスタ１１８のゲートとドレインに接続されている。ＰＭＯＳトランジスタ１１７は、ソースが電源端子に接続され、ゲートが誤差増幅回路１０２の出力端子に接続されている。ＮＭＯＳトランジスタ１１８は、ソースが接地端子に接続され、ゲートとドレインがＮＭＯＳトランジスタ１１９のゲートに接続されている。ＮＭＯＳトランジスタ１１９は、ソースが接地端子に接続され、ドレインがＰＭＯＳトランジスタ１２０のゲートとドレインに接続されている。ＰＭＯＳトランジスタ１２０は、ソースが電源端子に接続され、ゲートとドレインがＰＭＯＳトランジスタ１２１のゲートに接続されている。ＰＭＯＳトランジスタ１２１とＮＭＯＳトランジスタ１１５は、電源端子と接地端子の間に接続され、その接続ノードは非レギュレート状態検出回路１０６の出力端子になっている。

【0022】

ＰＭＯＳトランジスタ１１０と定電流源１１１は、出力端子１０９の状態を検出する。ＰＭＯＳトランジスタ１１２とＰＭＯＳトランジスタ１１３とＮＭＯＳトランジスタ１１４は、第一の検出回路を構成し、その検出結果をＮＭＯＳトランジスタ１１５のゲートに出力する。ＰＭＯＳトランジスタ１１６とＰＭＯＳトランジスタ１１７とＮＭＯＳトランジスタ１１８、及びＮＭＯＳトランジスタ１１９とＰＭＯＳトランジスタ１２０は、第二の検出回路を構成し、その検出結果をＰＭＯＳトランジスタ１２１のゲートに出力する。ＰＭＯＳトランジスタ１２１とＮＭＯＳトランジスタ１１５は、ゲートに入力される信号によって流す電流が変化し、そのバランスによって非レギュレート状態検出回路１０６の出力端子に信号Ｖｄｅｔが出力される。

【0023】

上述したようなオーバーシュート抑制回路は、以下のように動作して出力端子１０９のオーバーシュートを抑制する。

【0024】

電源電圧が十分高く、出力端子１０９の出力電圧Ｖｏｕｔが所定の電圧に近い電圧を出力している状態を通常状態とする。電源電圧が低く、出力端子１０９が所定の出力電圧Ｖｏｕｔより低い電圧を出力している状態を非レギュレート状態とする。
非レギュレート状態検出回路１０６の各トランジスタは、例えば以下のように設計される。

【0025】

出力トランジスタ１０４の電流をミラーするＰＭＯＳトランジスタ１１３とＰＭＯＳトランジスタ１１７は、ＰＭＯＳトランジスタ１１３の方のミラー比を大きく設計する。ＰＭＯＳトランジスタ１１０の電流をミラーするＰＭＯＳトランジスタ１１２とＰＭＯＳトランジスタ１１６は、ＰＭＯＳトランジスタ１１６の方のミラー比を大きく設計する。通常状態では、ＰＭＯＳトランジスタ１１２とＰＭＯＳトランジスタ１１６が流す電流は、ＰＭＯＳトランジスタ１１３とＰＭＯＳトランジスタ１１７が流す電流より十分多くなるように設計する。

【0026】

通常動作状態において、ＰＭＯＳトランジスタ１１３がＰＭＯＳトランジスタ１１７より多く電流を流す。それらの電流をミラーした結果、ＮＭＯＳトランジスタ１１５がＰＭＯＳトランジスタ１２１より多く電流を流す。従って、非レギュレート状態検出回路１０６は、出力端子にＬｏの信号Ｖｄｅｔを出力し、出力トランジスタ１０４が飽和状態にあることを示す。
オーバーシュート制御回路１０７は、Ｌｏの信号Ｖｄｅｔを受けて、動作電流を少なくして、通常状態になる。

【0027】

ボルテージレギュレータが非レギュレート状態になると、電源電圧と出力電圧Ｖｏｕｔの差が小さくなる。ＰＭＯＳトランジスタ１１３とＰＭＯＳトランジスタ１１７は、出力電圧Ｖｏｕｔが低くいので、ゲートにＬｏの電圧が入力されオンする。従って、ＰＭＯＳトランジスタ１１３とＰＭＯＳトランジスタ１１７のドレイン電圧は、電源電圧になる。すなわち、ＰＭＯＳトランジスタ１１３とＰＭＯＳトランジスタ１１７のドレイン電圧は、出力電圧Ｖｏｕｔに近くなる。ＰＭＯＳトランジスタ１１０は、出力電圧Ｖｏｕｔが低くなるが、バイアス回路１１１の流す電流は十分少ないので、電流を流すことが出来る。従って、ＰＭＯＳトランジスタ１１０のゲート電圧は、バイアス回路１１１とＰＭＯＳトランジスタ１１０のインピーダンスと出力電圧Ｖｏｕｔに応じた電圧になる。そして、ＰＭＯＳトランジスタ１１２とＰＭＯＳトランジスタ１１６のゲート電圧は、ＰＭＯＳトランジスタ１１０のゲート電圧に等しい。また、ＰＭＯＳトランジスタ１１２とＰＭＯＳトランジスタ１１６のソース電圧は、ＰＭＯＳトランジスタ１１０のゲート電圧とＰＭＯＳトランジスタ１１２とＰＭＯＳトランジスタ１１６の閾値で決まる電圧になっている。

【0028】

このような状態では、ＰＭＯＳトランジスタ１１２とＰＭＯＳトランジスタ１１６が流す電流は、ＰＭＯＳトランジスタ１１３とＰＭＯＳトランジスタ１１７が流す電流より少なくなる。従って、ＰＭＯＳトランジスタ１１６は、ＰＭＯＳトランジスタ１１２よりもミラー比を大きいので、ＰＭＯＳトランジスタ１１６がＰＭＯＳトランジスタ１１２より多く電流を流す。それらの電流をミラーした結果、ＰＭＯＳトランジスタ１２１がＮＭＯＳトランジスタ１１５より多く電流を流す。従って、非レギュレート状態検出回路１０６は、出力端子にＨｉの信号Ｖｄｅｔを出力し、ボルテージレギュレータが非レギュレート状態にあることを示す。

【0029】

オーバーシュート制御回路１０７は、Ｈｉの信号Ｖｄｅｔを受けて、動作電流を多くして、高速動作状態になる。従って、この状態から電源電圧が高くなって、出力端子１０９にオーバーシュートが発生しても、オーバーシュート制御回路１０７は素早くオーバーシュートを検出して、バイアス回路１０３とＰＭＯＳトランジスタ１０８を制御することが出来る。そして、出力端子１０９のオーバーシュートを抑制することが出来る。

【0030】

以上記載したように、本実施形態のボルテージレギュレータのオーバーシュート抑制回路は、通常状態ではオーバーシュート制御回路１０７の動作電流の少ない低消費状態になるため、消費電流を少なくすることが可能となった。また、非レギュレート状態検出回路１０６がボルテージレギュレータの非レギュレート状態を検出すると、オーバーシュート制御回路１０７の動作電流を多くするので、素早く出力端子１０９のオーバーシュートを抑制することが出来る。

【0031】

［第２の実施形態］
図２に、第２の実施形態のボルテージレギュレータの回路図を示す。第２の実施形態のボルテージレギュレータは、非レギュレート状態検出回路１０６を以下に示すように構成する。

【0032】

第一の検出回路は、ＰＭＯＳトランジスタ１１２とＰＭＯＳトランジスタ１１３と抵抗２０２で構成する。第二の検出回路は、ＰＭＯＳトランジスタ１１６とＰＭＯＳトランジスタ１１７と抵抗２０３で構成する。それぞれの検出結果が入力される比較回路２０１の出力端子が、非レギュレート状態検出回路１０６の出力端子Ｖｄｅｔを構成する。
このような回路構成としても、第１の実施形態と同様の効果を得ることが出来る。

【0033】

以上に説明したように、本実施形態のボルテージレギュレータのオーバーシュートによれば、通常状態において、オーバーシュート抑制回路に不必要な電流が流れることがなくなり、消費電流を少なくすることが出来るという効果がある。

【0034】

なお本の実施形態のボルテージレギュレータは、オーバーシュートを検出したときに、オーバーシュート制御回路１０７の信号によって、出力トランジスタ１０４の電流を減少させ、バイアス回路１０３の電流を増加させる構成として説明した。しかし、オーバーシュート制御回路１０７の信号によって、どちらかのみを制御する構成であっても、オーバーシュートを抑制する効果を有するので、特にそれに限定されるものではない。

【符号の説明】

【0035】

１０１ 基準電圧回路
１０２ 誤差増幅回路
１０３、１１１ バイアス回路
１０５ 分圧抵抗回路
１０７ オーバーシュート制御回路
２０１ 比較回路

【図1】

【図2】

【図3】

【図4】