特許 6131290 フラッシュメモリ構造、及びフラッシュメモリ構造を製造する方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6131290

(24)【登録日】2017年4月21日

(45)【発行日】2017年5月17日

(54)【発明の名称】フラッシュメモリ構造、及びフラッシュメモリ構造を製造する方法

(51)【国際特許分類】

   H01L 27/115 20170101AFI20170508BHJP

   H01L 29/788 20060101ALI20170508BHJP

   H01L 21/336 20060101ALI20170508BHJP

   H01L 29/792 20060101ALI20170508BHJP

【ＦＩ】

   H01L27/10 434

   H01L29/78 371

【請求項の数】11

【全頁数】12

(21)【出願番号】特願2015-102110(P2015-102110)

(22)【出願日】2015年5月19日

(65)【公開番号】特開2016-58709(P2016-58709A)

(43)【公開日】2016年4月21日

【審査請求日】2015年5月19日

(31)【優先権主張番号】103130630

(32)【優先日】2014年9月4日

(33)【優先権主張国】TW

(73)【特許権者】

【識別番号】599092848

【氏名又は名称】力晶科技股▲ふん▼有限公司

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100091214

【弁理士】

【氏名又は名称】大貫 進介

(72)【発明者】

【氏名】許 正源

(72)【発明者】

【氏名】應 宗樺

【審査官】 小山 満

(56)【参考文献】

【文献】 特開２００６−０６０１３８（ＪＰ，Ａ）

【文献】 特開２０１２−１２９５２２（ＪＰ，Ａ）

【文献】 特開２０１３−０２６３０５（ＪＰ，Ａ）

【文献】 特開２００４−１８６３１９（ＪＰ，Ａ）

【文献】 特開２０１０−０２１４９６（ＪＰ，Ａ）

【文献】 特開２０１４−０２２３９４（ＪＰ，Ａ）

【文献】 特開２０１０−０４０９９５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１１５−２７／１１５９７

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

フラッシュメモリを製造する方法であって、
アレイ領域を有する基体を提供するステップと、
前記基体の前記アレイ領域を覆うために第１の絶縁層、第１の導電層、及び第２の絶縁層を形成するステップと、
少なくとも１つの第１のトレンチを、前記第１の導電層において、及び前記第２の絶縁層において形成するステップと、
前記第２の絶縁層を覆うために前記アレイ領域において第２の導電層及びマスク層を形成するステップであって、前記第２の導電層が前記第１のトレンチを満たす、ステップと、
パターニングされたマスク層を形成するためにマスク層をパターニングするステップと、
前記パターニングされたマスク層の側面にスペーサを形成するステップと、
第１のゲート構造及び第２のゲート構造を形成するように、エッチング処理を行うためのマスクとして前記パターニングされたマスク層及び前記スペーサを一体的に使用するステップであって、前記第１のゲート構造が前記第１のトレンチを含み、前記第１のゲート構造と前記第２のゲート構造との間に配置された隙間が存在する、ステップと、
前記マスク層を覆うためにパターニングされたフォトレジストを形成するステップと、
前記パターニングされたマスク層、パターニングされた第２の導電層、及びパターニングされた第２の絶縁層を形成し、前記パターニングされたマスク層から前記パターニングされた第２の絶縁層まで伸びる前記スペーサを形成するように、前記マスク層、前記第２の導電層、及び前記第２の絶縁層をエッチングするためのエッチングマスクとして前記パターニングされたフォトレジストを使用するステップとを含む、フラッシュメモリを製造する方法。

【請求項2】

前記第１のゲート構造が選択ゲート構造を含み、前記第２のゲート構造が制御ゲート構造及びフローティングゲート構造を含む、請求項１に記載のフラッシュメモリを製造する方法。

【請求項3】

前記第１のゲート構造と前記第２のゲート構造との間に配置された隙間が、５０オングストロームから４００オングストロームである、請求項１に記載のフラッシュメモリを製造する方法。

【請求項4】

フラッシュメモリ構造であって、
第１のゲート構造と、
第２のゲート構造と、
前記第１のゲート構造に、及び前記第２のゲート構造にそれぞれ配置されたソース及びドレインとを備え、
前記第１のゲート構造及び前記第２のゲート構造が基体に沿って隣同士に形成され、前記第１のゲート構造と前記第２のゲート構造との間に配置された隙間が存在し、
前記第１のゲート構造及び前記第２のゲート構造が、それぞれ、第１の絶縁層と、第１の導電層と、第２の絶縁層と、第２の導電層と、マスク層と、前記マスク層の側面を覆うためのスペーサとを備え、
前記第１のゲート構造の前記第１の導電層及び前記第２の絶縁層がトレンチを有しており、前記第２の導電層が前記第１の導電層を結合するように前記トレンチまで伸び、
前記第１のゲート構造が選択ゲートとしての機能を果たし、前記第２のゲート構造が制御ゲート及びフローティングゲートとしての機能を果たすとともに、
前記フラッシュメモリ構造が、
０電圧を前記選択ゲートに印加し、０電圧を前記基体に印加し、５〜９ボルトを前記ソースに印加し、０電圧を前記ドレインに印加するか又は前記ドレインをフローティング状態に維持し、そして−７〜−１１ボルトを前記制御ゲートに印加することにより消去される、フラッシュメモリ構造。

【請求項5】

前記スペーサが、前記第２の導電層の側面を覆うように下方へ伸びる、請求項４に記載のフラッシュメモリ構造。

【請求項6】

前記スペーサが、前記第２の導電層の側面、及び前記第２の絶縁層の側面を覆うように下方へ伸びる、請求項４に記載のフラッシュメモリ構造。

【請求項7】

前記スペーサが、前記第２の導電層の側面、前記第２の絶縁層の側面、及び前記第１の導電層の側面を覆うように下方へ伸びる、請求項４に記載のフラッシュメモリ構造。

【請求項8】

前記第１のゲート構造と前記第２のゲート構造との間に配置された隙間が、５０オングストロームから４００オングストロームである、請求項４に記載のフラッシュメモリ構造。

【請求項9】

前記フラッシュメモリ構造が、
Ｖｃｃ電圧を前記選択ゲートに印加し、０電圧を前記基体に印加し、０電圧を前記ソースに印加し、１ボルトを前記ドレインに印加し、そしてＶｃｃ電圧を前記制御ゲートに印加することにより読み取られる、請求項４に記載のフラッシュメモリ構造。

【請求項10】

前記フラッシュメモリ構造が、
１〜４ボルトを前記選択ゲートに印加し、０電圧を前記基体に印加し、３〜５．５ボルトを前記ソースに印加し、０電圧又は１〜２マイクロアンペアを前記ドレインに印加し、そして８．５〜１３ボルトを前記制御ゲートに印加することによりプログラムされる、請求項４に記載のフラッシュメモリ構造。

【請求項11】

前記フラッシュメモリ構造が、
０電圧を前記選択ゲートに印加し、７〜１１ボルトを前記基体に印加し、０電圧を前記ソースに印加するか又は前記ソースをフローティング状態に維持し、０電圧を前記ドレインに印加するか又は前記ドレインをフローティング状態に維持し、そして−７〜−１１ボルトを前記制御ゲートに印加することにより消去される、請求項４に記載のフラッシュメモリ構造。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、フラッシュメモリゲート構造、及びフラッシュメモリゲート構造を製造する方法に関する。具体的には、本発明は、選択ゲート構造とフローティングゲート構造との間に配置されたより小さな隙間を有するゲート構造の他に、ゲート構造を製造する方法を同様に対象にする。

【0002】

この出願は、２０１４年９月４日に出願された台湾の優先権主張出願（Priority Patent Application）第103130630号の利益を要求し、これにより、その内容が全ての目的のためにそれらの全体の参照によってここに組み込まれる。

【背景技術】

【0003】

フラッシュメモリは、不揮発性記憶装置である。情報は、外部電源の供給がない場合、それでもなおメモリに保存される。近年では、電気的に再プログラム及び再消去することができるフラッシュメモリの利点のために、フラッシュメモリは、携帯電話、デジタルカメラ、ビデオプレーヤ、携帯情報端末（ＰＤＡ）、又はシステムオンチップ（ＳＯＣ）において広く使用されている。

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、分割ゲートタイプのフラッシュメモリを製造する現在の工程において、選択ゲートと制御ゲートとの間のオーバーレイシフトの問題がしばしば発生する。別の問題は、複雑なステップである。したがって、状況を改良するための解決法が必要とされる。

【課題を解決するための手段】

【0005】

これを考慮した結果、本発明は、問題を解決するために、フラッシュメモリゲート構造、及びフラッシュメモリゲート構造を製造する方法を提案する。

【0006】

本発明の１つの好ましい実施例によれば、フラッシュメモリゲート構造を製造する方法が提供される。最初に、基体が提供される。その基体はアレイ領域を有している。次に、第１の絶縁層、第１の導電層、及び第２の絶縁層が、基体のアレイ領域を覆うように順次に形成される。そのあとで、少なくとも１つの第１のトレンチが、第１の導電層において、及び第２の絶縁層において形成される。そして、第２の導電層及びマスク層が第２の絶縁層を覆うようにアレイ領域において形成される。第２の導電層は第１のトレンチを満たす。そのあとで、パターニングされたマスク層を形成するために、マスク層がパターニングされる。次に、スペーサが、パターニングされたマスク層の側面に形成される。その後、パターニングされたマスク層及びスペーサは、第１のゲート構造及び第２のゲート構造を形成するために、エッチング処理を実行するためのマスクとして使用される。第１のゲート構造は第１のトレンチを含み、第１のゲート構造と第２のゲート構造との間に配置された隙間が存在する。

【0007】

本発明の別の実施例によれば、フラッシュメモリ構造が提供される。フラッシュメモリ構造は、第１のゲート構造、第２のゲート構造、それぞれフラッシュメモリ構造の２つの端部（side）に配置されたソース及びドレインを含む。第１のゲート構造及び第２のゲート構造は基体に沿って隣同士に形成され、第１のゲート構造と第２のゲート構造との間に配置された隙間が存在する。第１のゲート構造及び第２のゲート構造は、それぞれ、第１の絶縁層と、第１の導電層と、第２の絶縁層と、第２の導電層と、マスク層と、マスク層の側面を覆うためのスペーサとを備える。第１のゲート構造の第１の導電層及び第２の絶縁層はトレンチを有しており、第２の導電層が第１の導電層を結合するようにトレンチまで伸びる。第１のゲート構造は選択ゲートとしての機能を果たし、第２のゲート構造は制御ゲート及びフローティングゲートとしての機能を果たす。

【0008】

本発明の別の実施例によれば、フラッシュメモリ構造を読み取る方法が提供される。フラッシュメモリ構造は、基体に沿って形成された第１のゲート構造及び第２のゲート構造を含む。第１のゲート構造は選択ゲートを含み、第２のゲート構造は制御ゲートを含む。第１のゲート構造と第２のゲート構造との間に配置された隙間が存在する。ソース及びドレインは、それぞれフラッシュメモリ構造の２つの端部における基体に配置される。フラッシュメモリ構造は、Ｖｃｃ電圧を選択ゲートに印加し、０電圧を基体に印加し、０電圧をソースに印加し、１ボルトをドレインに印加し、そしてＶｃｃ電圧を制御ゲートに印加することにより読み取られる。

【0009】

本発明の別の実施例によれば、フラッシュメモリ構造をプログラムする方法が提供される。フラッシュメモリ構造は、基体に沿って形成された第１のゲート構造及び第２のゲート構造を含む。第１のゲート構造は選択ゲートを含み、第２のゲート構造は制御ゲートを含む。第１のゲート構造と第２のゲート構造との間に配置された隙間が存在する。ソース及びドレインは、それぞれフラッシュメモリ構造の２つの端部における基体に配置される。フラッシュメモリ構造は、１〜４ボルトを選択ゲートに印加し、０電圧を基体に印加し、３〜５．５ボルトをソースに印加し、０電圧又は１〜２マイクロアンペアをドレインに印加し、そして８．５〜１３ボルトを制御ゲートに印加することによりプログラムされる。

【0010】

本発明の別の実施例によれば、フラッシュメモリ構造を消去する方法が提供される。フラッシュメモリ構造は、基体に沿って形成された第１のゲート構造及び第２のゲート構造を含む。第１のゲート構造は選択ゲートを含み、第２のゲート構造は制御ゲートを含む。第１のゲート構造と第２のゲート構造との間に配置された隙間が存在する。ソース及びドレインは、それぞれフラッシュメモリ構造の２つの端部における基体に配置される。フラッシュメモリ構造は、０電圧を選択ゲートに印加し、７〜１１ボルトを基体に印加し、０電圧をソースに印加するか又はソースをフローティング状態に維持し、０電圧をドレインに印加するか又はドレインをフローティング状態に維持し、そして−７〜−１１ボルトを制御ゲートに印加することにより消去される。

【0011】

本発明の別の実施例によれば、フラッシュメモリ構造を消去する方法が提供される。フラッシュメモリ構造は、基体に沿って形成された第１のゲート構造及び第２のゲート構造を含む。第１のゲート構造は選択ゲートを含み、第２のゲート構造は制御ゲートを含む。第１のゲート構造と第２のゲート構造との間に配置された隙間が存在する。ソース及びドレインは、それぞれフラッシュメモリ構造の２つの端部における基体に配置される。フラッシュメモリ構造は、０電圧を選択ゲートに印加し、０電圧を基体に印加し、５〜９ボルトをソースに印加し、０電圧をドレインに印加するか又はドレインをフローティング状態に維持し、そして−７〜−１１ボルトを制御ゲートに印加することにより消去される。

【0012】

本発明のこれらの目的及び他の目的は、様々な図表及び図面において例示される好ましい実施例の下記の詳細な説明を読んだ後で当業者には確かに明白になるであろう。

【図面の簡単な説明】

【0013】

【図1】本発明のフラッシュメモリのゲートを製造するための好ましい実施例を例示する図である。

【図2】本発明のフラッシュメモリのゲートを製造するための好ましい実施例を例示する図である。

【図3】本発明のフラッシュメモリのゲートを製造するための好ましい実施例を例示する図である。

【図4】本発明のフラッシュメモリのゲートを製造するための好ましい実施例を例示する図である。

【図5】本発明のフラッシュメモリのゲートを製造するための好ましい実施例を例示する図である。

【図6】本発明のフラッシュメモリのゲートを製造するための好ましい実施例を例示する図である。

【図7】本発明のフラッシュメモリのゲートを製造するための好ましい実施例を例示する図である。

【図8A】本発明の１つの好ましい実施例によるフラッシュメモリのゲートを製造するための変形を例示する図である。

【図8B】本発明の別の好ましい実施例によるフラッシュメモリのゲートを製造するための変形を例示する図である。

【図8C】本発明の別の好ましい実施例によるフラッシュメモリのゲートを製造するための変形を例示する図である。

【図9A】本発明の１つの好ましい実施例によるフラッシュメモリのゲート構造の変形を例示する図である。

【図9B】本発明の別の好ましい実施例によるフラッシュメモリのゲート構造の変形を例示する図である。

【図9C】本発明の別の好ましい実施例によるフラッシュメモリのゲート構造の変形を例示する図である。

【図10】異なるモードに基づいた本発明のフラッシュメモリ構造の動作のための電圧を例示する図である。

【発明を実施するための形態】

【0014】

本発明は、理解を容易にするための添付の実施例及び図面、そして本発明の効果を参照して、下記に、より完全に説明されるであろう。

【0015】

図１から図７は、本発明のフラッシュメモリのゲートを製造するための好ましい実施例を例示する。

【0016】

最初に、基体１０が提供される。基体１０はアレイ領域Ａを有している。２番目に、第１の絶縁層１２、第１の導電層１４、及び第２の絶縁層１６が順次に形成される。第１の絶縁層１２及び第２の絶縁層１６は、独立的に、シリコン酸化物、酸化・窒化物（oxy-nitrides）、又は高ｋ誘電体（high-k dielectric material）のような、単一の層の絶縁材又は複数の層の絶縁材から構成され得る。本発明の１つの好ましい実施例によれば、第１の絶縁層１２はシリコン酸化物であり得るとともに、第２の絶縁層１６は、酸化膜−窒化膜−酸化膜、又は酸化膜−窒化膜−酸化膜−窒化膜などのような、シリコン酸化物及び窒化ケイ素から構成される合成された層であり得る。第１の導電層１４は、ポリシリコン、金属ケイ素化合物、又は特定の仕事関数（work function）の金属素材であり得る。本発明の１つの好ましい実施例によれば、第１の導電層１４はポリシリコンであり得る。

【0017】

次に、図２において示されるように、パターニングされたマスク層１８が形成され、パターニングされたマスク層１８は、アレイ領域Ａの一部分の第２の絶縁層１６を露出する。そして、パターニングされたマスク層１８は、第１の導電層１４における、そして第２の絶縁層１６における複数のトレンチ２０を形成するために、第２の絶縁層１６及び第１の導電層１４をエッチングするためのエッチングマスクとしての機能を果たす。後でパターニングされたマスク層１８は除去される。

【0018】

図３において示されるように、第２の導電層２２及びマスク層２４は、アレイ領域Ａの第２の絶縁層１６を覆うように順次に形成され、第２の導電層２２は、アレイ領域Ａにおけるトレンチ２０を満たす。第２の導電層２２は、ポリシリコン、ケイ素化合物、又は特定の仕事関数の金属素材であり得る。マスク層２４は、窒化ケイ素又は他の適当な材料であり得る。

【0019】

図４において示されるように、現像プロセス（development process）と同調して、リソグラフィープロセス（lithographic process）が、パターニングされたフォトレジスト層２６を形成し、アレイ領域Ａの一部分のマスク層２４を露出するために使用される。詳細において、パターニングされたフォトレジスト層２６は、下記のステップにおける選択ゲート構造、制御ゲート構造、及びフローティングゲート構造の位置を定義する。次に、図５において示されるように、パターニングされたフォトレジスト層２６は、マスク層２４をエッチングするためのマスクとしての機能を果たし、第２の導電層２２は、アレイ領域Ａにおけるパターニングされたマスク層２４’を形成するためのエッチング阻止層としての機能を果たす。そして、パターニングされたフォトレジスト層２６は除去される。図６において示されるように、スペーサ材料層２８は、パターニングされたマスク層２４’に沿ってコンフォーマルに（conformally）形成される。図７において示されるように、アレイ領域Ａにおけるスペーサ材料層２８は、パターニングされたマスク層２４’の側面に配置されたスペーサ３０を形成するようにドライエッチングされる。スペーサ３０及びパターニングされたマスク層２４’は、その場合に、基体１０が露出されるまで自己整合（self-alignment）によって、パターニングされた第１の絶縁層１２’、パターニングされた第１の導電層１４’、パターニングされた第２の絶縁層１６’、及びパターニングされた第２の導電層２２’を形成するように、そして第１のゲート構造３２及び第２のゲート構造３４を形成するように、第２の導電層２２まで、第２の絶縁層１６まで、第１の導電層１４まで、そして第１の絶縁層１２まで、ずっと順次にエッチングするために、一体的にマスクとしての機能を果たす。第１のゲート構造３２は、パターニングされた第１の絶縁層１２’、パターニングされた第１の導電層１４’、パターニングされた第２の絶縁層１６’、パターニングされた第２の導電層２２’、及びトレンチ２０を含む。さらに、第１のゲート構造３２は、あとで選択ゲート構造としての機能を果たすことになる。第２のゲート構造３４におけるパターニングされた第２の導電層２２’及びパターニングされた第２の絶縁層１６’は、あとで制御ゲート構造としての機能を果たすことになる。パターニングされた第１の導電層１４’及びパターニングされた第１の絶縁層１２’は、あとでフローティングゲート構造としての機能を果たすことになる。これで本発明のフラッシュメモリ構造１００は組み立てられた。後で、ソース１０２及びドレイン１０４がフラッシュメモリ構造１００の左側（左端部）における基体及び右側（右端部）における基体に形成される。

【0020】

ここで図７を参照すると、第１のゲート構造３２と第２のゲート構造３４との間に配置された小さな隙間Ｄが存在する。本発明の１つの好ましい実施例によれば、隙間Ｄの寸法は、５０オングストロームと４００オングストロームとの間にある。さらに、本発明の別の好ましい実施例によれば、第１のゲート構造３２及び第２のゲート構造３４の先端部のパターニングされたマスク層２４’及びスペーサ３０は除去され得る。

【0021】

以前の図４において、パターニングされたフォトレジスト層２６がマスク層２４をエッチングするためのマスクとしての機能を果たす場合に、第２の導電層２２は、エッチング阻止層としての機能を果たす。本発明の別の好ましい実施例によれば、第２の絶縁層１６及び第１の導電層１４は、マスク層２４がエッチングされる場合に、それぞれエッチング阻止層としての機能を果たす。ここで、図５、図６、図７、図８Ａ、図８Ｂ、及び図８Ｃを同時に参照する。図８Ａにおいて示されるように、マスク層２４がエッチングされた後で、パターニングされたフォトレジスト層２６は、第２の導電層２２をエッチングするためのマスクとしての機能を果たし、第２の絶縁層１６は、エッチング阻止層としての機能を果たす。その場合に、パターニングされた第２の導電層２２’が形成され、図７において形成されるスペーサ３０は、パターニングされたマスク層２４’から下方へ伸びるとともに、パターニングされた第２の導電層２２’の側面を覆う。図８Ｂにおいて示されるように、マスク層２４がエッチングされた後で、パターニングされたフォトレジスト層２６は、第２の導電層２２及び第２の絶縁層１６をエッチングするためのマスクとしての機能を果たし、一方、第１の導電層１４は、パターニングされた第２の導電層２２’及びパターニングされた第２の絶縁層１６’を形成するためのエッチング阻止層としての機能を果たす。図７において形成されるスペーサ３０は、パターニングされたマスク層２４’から下方へ伸びるとともに、パターニングされた第２の導電層２２’の側面の他に、パターニングされた第２の絶縁層１６’の側面を同様に覆う。図８Ｃにおいて示されるように、マスク層２４がエッチングされた後で、パターニングされたフォトレジスト層２６は、複数のトレンチ４２がパターニングされた第１の導電層１４’において形成されるとともに、第１の絶縁層１２が任意に露出されるまで第２の導電層２２及び第２の絶縁層１６及び第１の導電層１４をエッチングするためのマスクとしての機能を果たす。その結果、パターニングされた第２の導電層２２’、パターニングされた第２の絶縁層１６’、パターニングされた第１の導電層１４’、及び複数のトレンチ４２が形成される。図７において形成されるスペーサ３０は、パターニングされたマスク層２４’から下方へ伸びるとともに、パターニングされた第２の導電層２２’、パターニングされた第２の絶縁層１６’、及びパターニングされた第１の導電層１４’を覆う。

【0022】

以前の図８Ａ、図８Ｂ、及び図８Ｃにおいて、パターニングされたマスク層２４’及びスペーサ３０は、図９Ａ、図９Ｂ、及び図９Ｃにおいて例示されたようにフラッシュメモリ構造１００を形成するために基体１０の表面までずっとエッチングするための後のステップにおけるマスクとしての機能を果たす。図９Ａは図８Ａのフォローアップ（follow-up）であり、図９Ｂは図８Ｂのフォローアップであり、そして図９Ｃは図８Ｃのフォローアップである。

【0023】

ここで、図７と図１０を同時に参照する。図１０は、異なるモードに基づいた本発明のフラッシュメモリ構造の動作のための電圧を例示する。本発明のフラッシュメモリ構造１００は、第１のゲート構造３２、第２のゲート構造３４、及び第１のゲート構造３２と第２のゲート構造３４との間に配置された小さな隙間を含み、したがって、フラッシュメモリの消去動作のために、ファウラーノルドハイムトンネリング効果又はバンド間トンネリング効果が使用され得る。本発明の１つの好ましい実施例によれば、１〜４ボルトを選択ゲートに印加し、０電圧を基体１０に印加し、３〜５．５ボルトをソース１０２に印加し、０電圧又は１〜２マイクロアンペアをドレイン１０４に印加し、そして８．５〜１３ボルトを制御ゲートに印加することにより、フラッシュメモリ構造１００をプログラムすることが実行される。

【0024】

Ｖｃｃ電圧を選択ゲートに印加し、０電圧を基体１０に印加し、０電圧をソース１０２に印加し、１ボルトをドレイン１０４に印加し、そしてＶｃｃ電圧を制御ゲートに印加することにより、フラッシュメモリ構造１００を読み取ることが実行される。

【0025】

フラッシュメモリ構造１００を消去するためにファウラーノルドハイムトンネリング効果が使用される場合に、０電圧を選択ゲートに印加し、７〜１１ボルトを基体１０に印加し、０電圧をソース１０２に印加するか又はソース１０２をフローティング状態に維持し、０電圧をドレイン１０４に印加するか又はドレイン１０４をフローティング状態に維持し、そして−７〜−１１ボルトを制御ゲートに印加することにより、動作が実行される。

【0026】

フラッシュメモリ構造１００を消去するためにバンド間トンネリング効果が使用される場合に、０電圧を選択ゲートに印加し、０電圧を基体１０に印加し、５〜９ボルトをソース１０２に印加し、０電圧をドレイン１０４に印加するか又はドレイン１０４をフローティング状態に維持し、そして−７〜−１１ボルトを制御ゲートに印加することにより、動作が実行される。

【0027】

本発明は、自己整合によって第１のゲート構造と第２のゲート構造との間に配置された隙間を定義するためにスペーサを使用し、したがって、第１のゲート構造と第２のゲート構造との間に配置された隙間の寸法は、フォトマスクにより一般に定義される従来の隙間より小さく、フォトマスクを使用することによるオーバーレイシフト問題は回避されることができる。

【0028】

当業者は、本発明の教示を維持しながらデバイス及び方法の多数の修正及び変更が行われ得るということに、容易に気付くことになる。その結果、上記の開示は、添付された特許請求の範囲の境界と範囲によってのみ限定されると解釈されるべきである。

【符号の説明】

【0029】

１０ 基体
１２ 第１の絶縁層
１２’ 第１の絶縁層
１４ 第１の導電層
１４’ 第１の導電層
１６ 第２の絶縁層
１６’ 第２の絶縁層
１８ マスク層
２０ トレンチ
２２ 第２の導電層
２２’ 第２の導電層
２４ マスク層
２４’ マスク層
２６ フォトレジスト層
２８ スペーサ材料層
３０ スペーサ
３２ 第１のゲート構造
３４ 第２のゲート構造
４２ トレンチ
１００ フラッシュメモリ構造
１０２ ソース
１０４ ドレイン

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8A】

【図8B】

【図8C】

【図9A】

【図9B】

【図9C】

【図10】