特許 6134219 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6134219

(24)【登録日】2017年4月28日

(45)【発行日】2017年5月24日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/06 20060101AFI20170515BHJP

【ＦＩ】

   H01L29/06 301F

   H01L29/06 301S

【請求項の数】7

【全頁数】17

(21)【出願番号】特願2013-142924(P2013-142924)

(22)【出願日】2013年7月8日

(65)【公開番号】特開2015-18832(P2015-18832A)

(43)【公開日】2015年1月29日

【審査請求日】2016年2月1日

(73)【特許権者】

【識別番号】302062931

【氏名又は名称】ルネサスエレクトロニクス株式会社

(74)【代理人】

【識別番号】100110928

【弁理士】

【氏名又は名称】速水 進治

(74)【代理人】

【識別番号】100127236

【弁理士】

【氏名又は名称】天城 聡

(72)【発明者】

【氏名】神田 良

(72)【発明者】

【氏名】戸田 鉄

(72)【発明者】

【氏名】中原 寧

(72)【発明者】

【氏名】嘉屋 旨哲

【審査官】 小川 将之

(56)【参考文献】

【文献】 国際公開第２０１３／０６９４０８（ＷＯ，Ａ１）

【文献】 特開２０１０−１４７１８１（ＪＰ，Ａ）

【文献】 特開２００５−１２３５１２（ＪＰ，Ａ）

【文献】 特開平９−２８３７１６（ＪＰ，Ａ）

【文献】 特開２０１２−１９２２７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板に形成され、電源電位が第１電圧である第１回路が形成されている第１回路領域と、
前記第１回路領域を囲んでいる分離領域と、
前記基板に形成され、平面視で前記分離領域の外側に位置し、電源電位が前記第１電圧よりも低い第２電圧である第２回路が形成されている第２回路領域と、
前記分離領域に位置し、前記第２回路を前記第１回路に接続し、ソース及びドレインが第１導電型である接続用トランジスタと、
を備え、
前記分離領域は、
前記基板に形成された素子分離膜と、
平面視で前記素子分離膜と重なっており、前記第１回路領域の縁に沿う方向に、折り返されながら又はスパイラル状に、繰り返し設けられたフィールドプレート電極と、
前記基板に設けられ、平面視で前記素子分離膜と重なっており、かつ前記接続用トランジスタの周囲に位置する第２導電型領域と、
前記第２導電型領域を介して前記接続用トランジスタのソース又はドレインと逆側に位置する第１導電型領域と、
を有し、
前記フィールドプレート電極の一部は、前記第２導電型領域の一部と重なっており、
前記フィールドプレート電極は、前記分離領域の幅方向における中央よりも前記第１回路領域側に位置する部分で前記接続用トランジスタのドレイン電極に電気的に接続されており、かつ、前記中央よりも前記第２回路領域側に位置する部分で接地電位又は前記第２回路に接続されている半導体装置。

【請求項2】

請求項１に記載の半導体装置において、
前記フィールドプレート電極は、最も内側の周で前記接続用トランジスタのドレイン電極に電気的に接続されている半導体装置。

【請求項3】

請求項１に記載の半導体装置において、
前記第２回路の電源電位又は接地電位は、前記フィールドプレート電極の最も外側の周に印加されている半導体装置。

【請求項4】

請求項１に記載の半導体装置において、
複数の前記接続用トランジスタが、前記第１回路領域に沿って互いに離間して配置されており、
前記フィールドプレート電極は、前記複数の接続用トランジスタそれぞれに対して設けられており、
前記複数のフィールドプレート電極によって前記第１回路領域が囲まれている半導体装置。

【請求項5】

請求項４に記載の半導体装置において、
２つの前記フィールドプレート電極は、最も外側の周で互いに繋がっている半導体装置。

【請求項6】

請求項１に記載の半導体装置において、
前記フィールドプレート電極は、平面視で、前記第２導電型領域を繰り返し横切っている半導体装置。

【請求項7】

請求項６に記載の半導体装置において、
前記第１回路領域の縁と前記フィールとプレート電極の最も内側の周の間隔は、前記最も内側の周と前記フィールドプレート電極の２番目に内側の周との間隔よりも広い半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、例えば互いに電源電圧が異なる２つの回路を有する半導体装置に適用可能な技術である。

【背景技術】

【0002】

半導体装置の一つに、電力制御素子の制御信号を生成する制御回路を集積したものがある。このような半導体装置において、電力制御素子に印加される電圧、すなわち制御対象となる電力の電源電圧は、制御回路の電源電圧よりも高い。このため、電力制御用素子に制御信号を入力するために、制御回路と電力制御素子の間に、第２の制御回路を設けることがある。この第２の制御回路の電源電圧は、一般的に電力制御素子の電源電圧と同じかそれよりも低く、制御回路の電源電圧よりも高い。このような半導体装置において、電源電圧の高い回路を電源電圧の低い回路から分離する必要がある。

【0003】

２つの回路を分離する分離構造として、例えば特許文献１，２に記載の技術がある。

【0004】

例えば特許文献１の分離構造は、パワーＩＧＢＴ（Insulated Gate Bipolar Transistor）などを有する能動領域の周囲をスパイラル状のフィールドプレートで囲んだものである。特許文献１に記載のフィールドプレートは、少なくとも外側の端部において閉ループとなっている。

【0005】

また特許文献２に記載の分離構造は、アノード領域とカソード領域を分離するものである。この分離構造において、互いに分離している複数の抵抗性のフィールドプレートは、カソード領域の周囲に配置されている。そして、最外周のフィールドプレートはアノード領域に接続されており、最外周のフィールドプレートはカソード領域に接続されている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特表２００８−５２１２５６号公報

【特許文献2】国際公開第２０１２／１５７２２３号

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明者は、互いに電源電位に異なる回路間で制御信号を伝達するために、分離構造が設けられた領域に、電源電位が異なる２つの回路を接続するトランジスタを設けることを検討した。この際、このトランジスタを他の回路から分離するために、このトランジスタを不純物領域で囲むことを考えた。しかし、このような構造において、フィールドプレート電極のうちこの不純物領域と重なる部分が、寄生ＭＯＳトランジスタのゲートとして機能してしまうことを見出した。この場合、トランジスタのリーク電流が増えてしまう。その他の課題と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。

【課題を解決するための手段】

【0008】

一実施の形態によれば、第１回路を有する第１回路領域は、分離領域によって囲まれている。分離領域は、素子分離膜上に設けられたフィールドプレート電極を有している。フィールドプレート電極は、第１回路領域の縁に沿う方向に、折り返されながら又はスパイラル状に、繰り返し設けられている。また、接続用トランジスタは、第１回路を、この第１回路よりも電源電圧が低い第２回路に接続している。接続用トランジスタの周囲には、第２導電型領域が設けられている。フィールドプレート電極の一部は、この第２導電型領域の一部と重なっている。そして、フィールドプレート電極は、分離領域の幅方向における中央よりも第１回路領域側に位置する部分で接続用トランジスタのドレイン電極に電気的に接続されており、かつ、中央よりも第２回路領域側に位置する部分で接地電位又は第２回路の電源電位が印加されている。

【発明の効果】

【0009】

前記一実施の形態によれば、トランジスタのリーク電流が増えることを抑制できる。

【図面の簡単な説明】

【0010】

【図1】第１の実施形態に係る半導体装置が用いられる電気機器の機能ブロック図である。

【図2】半導体装置の構成を示す平面図である。

【図3】分離領域及び接続用トランジスタの構成を示すための平面図である。

【図4】図３の点線αで囲んだ領域を拡大した図である。

【図5】図４のＡ−Ａ´断面図である。

【図6】図４のＢ−Ｂ´断面図である。

【図7】図４のＣ−Ｃ´断面図である。

【図8】図３の変形例を示す平面図である。

【図9】第２の実施形態に係る半導体装置の要部の構成を説明するための図である。

【図10】第３の実施形態に係る半導体装置の要部を説明するための図である。

【図11】図１０の点線βで囲んだ領域を拡大した図である。

【図12】レベルシフト回路の回路図である。

【図13】第４の実施形態に係る半導体装置の要部の構成を説明するための図である。

【図14】図１３の点線βで囲んだ領域の拡大図である。

【図15】第５の実施形態に係る半導体装置の要部の構成を示す図である。

【図16】図１５の変形例を示す図である。

【図17】第６の実施形態に係る電気機器の機能ブロック図である。

【発明を実施するための形態】

【0011】

以下、実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。

【0012】

（第１の実施形態）
図１は、第１の実施形態に係る半導体装置ＳＤが用いられる電気機器の機能ブロック図である。本実施形態に係る半導体装置ＳＤは、電力制御回路ＤＲＣに制御信号を印加するための装置である。電力制御回路ＤＲＣは、負荷ＬＤ、例えばモータに入力する電力を制御する。すなわち半導体装置ＳＤは、電力制御回路ＤＲＣを介して負荷ＬＤを制御している。なお、電力制御回路ＤＲＣは、例えばプレーナ型の高耐圧ＭＯＳトランジスタ、縦型のＭＯＳトランジスタ、バイポーラトランジスタ、又はＩＧＢＴ（Insulated Gate Bipolar Transistor）を複数 有している。

【0013】

半導体装置ＳＤは、制御回路ＬＧＣ（第２回路）、レベルシフト回路ＬＳＣ、ハイサイド駆動回路ＨＤＣ（第１回路）、及びローサイド駆動回路ＬＤＣを備えている。制御回路ＬＧＣはロジック回路であり、外部から入力される信号に従って、負荷ＬＤを制御するための制御信号を生成する。この制御信号は、ローサイド駆動回路ＬＤＣを制御する信号と、ハイサイド駆動回路ＨＤＣを制御する信号を含んでいる。ハイサイド駆動回路ＨＤＣには、電源ＶＴから電圧（第１電圧）が印加されている。

【0014】

ローサイド駆動回路ＬＤＣの電源電圧は、制御回路ＬＧＣの電源電圧とほぼ同じか、その差は小さい。このため、制御回路ＬＧＣはローサイド駆動回路ＬＤＣにレベルシフト回路を介さずに接続している。一方、ハイサイド駆動回路ＨＤＣの電源電圧（第１電圧）は、制御回路ＬＧＣの電源電圧（第２電圧）に対して大きい。このため、制御回路ＬＧＣは、レベルシフト回路ＬＳＣを介してハイサイド駆動回路ＨＤＣに接続している。レベルシフト回路ＬＳＣは、後述する接続用トランジスタＴＲを含んでいる。

【0015】

図２は、半導体装置ＳＤの構成を示す平面図である。半導体装置ＳＤは、ガードリングＧＤＬで囲まれた領域の内側に、第１回路領域ＨＳＲ、分離領域ＳＰＲ、第２回路領域ＬＳＲ、及び接続用トランジスタＴＲを有している。

【0016】

第１回路領域ＨＳＲはハイサイド駆動回路ＨＤＣを有しており、第２回路領域ＬＳＲはローサイド駆動回路ＬＤＣ及び制御回路ＬＧＣを有している。ローサイド駆動回路ＬＤＣの電源電圧及び制御回路ＬＧＣの電源電圧（第２電圧）は、第１回路領域ＨＳＲの電源電圧（第１電圧）よりも低い。

【0017】

第１回路領域ＨＳＲは、分離領域ＳＰＲによって周囲を囲まれている。すなわち、第１回路領域ＨＳＲと第２回路領域ＬＳＲとは、分離領域ＳＰＲによって分離されている。これにより、異なる電源電位を有する回路を一つの基板ＳＵＢに形成することができる。

【0018】

なお、本図に示す例では、基板ＳＵＢ及び第１回路領域ＨＳＲは、いずれもほぼ矩形である。第１回路領域ＨＳＲは、基板ＳＵＢの一つの角に近接して配置されている。そして、第１回路領域ＨＳＲの一方の長辺（本図に示す例では上側の辺）及び一方の短辺（本図に示す例では左側の辺）と、基板ＳＵＢのうちこれらの辺に最も近い辺との間には、他の回路が配置されていない。

【0019】

接続用トランジスタＴＲは、分離領域ＳＰＲに位置しており、制御回路ＬＧＣをハイサイド駆動回路ＨＤＣに接続している。具体的には、制御回路ＬＧＣは接続用トランジスタＴＲのゲート電極ＧＥ（後述）に接続しており、ハイサイド駆動回路ＨＤＣは接続用トランジスタＴＲのドレインＤＲに接続している。

【0020】

ここで、接続用トランジスタＴＲのドレイン及びソースの導電型を、第１導電型（例えばｎ型）とする。また、基板ＳＵＢのうち、分離領域ＳＰＲに位置する部分並びに第１回路領域ＨＳＲ及び第２回路領域ＬＳＲに位置する部分も、第１導電型になっている。

【0021】

図３は、分離領域ＳＰＲ及び接続用トランジスタＴＲの構成を示すための平面図である。上記したように、分離領域ＳＰＲは、第１回路領域ＨＳＲを囲んでいる。分離領域ＳＰＲは、素子分離膜ＥＩ及びフィールドプレート電極ＦＰＥを有している。

【0022】

素子分離膜ＥＩは、第１回路領域ＨＳＲを囲んでいる。素子分離膜ＥＩは、例えばＬＯＣＯＳ酸化法を用いて形成されている。ただし素子分離膜ＥＩは、ＳＴＩ法を用いて形成されていても良い。

【0023】

フィールドプレート電極ＦＰＥは、平面視で素子分離膜ＥＩと重なっており、第１回路領域ＨＳＲの縁に沿う方向に、折り返されながら繰り返し設けられている。本図に示す例では、第２導電型領域ＩＤＦはほぼ等間隔に並んでいる。そしてフィールドプレート電極ＦＰＥは、折り返し点の近傍を除いて、第１回路領域ＨＳＲを囲んでいる。フィールドプレート電極ＦＰＥは、抵抗性のフィールドプレート電極であり、分離領域ＳＰＲの幅方向Ｘにおける中央よりも第１回路領域ＨＳＲ側に位置する部分で、接続用トランジスタＴＲのドレイン電極ＤＲＥに電気的に接続されており、かつ、この中央よりも第２回路領域ＬＳＲ側に位置する部分で接地電位又は制御回路ＬＧＣ（第２回路）の電源電位が印加されている。以下の説明では、フィールドプレート電極ＦＰＥには、接地電位が印加されているものとする。

【0024】

なお、フィールドプレート電極ＦＰＥは、最も内周側（第１回路領域ＨＳＲに近い側）の周で接続用トランジスタＴＲのドレイン電極ＤＲＥに接続しているのが好ましい。またフィールドプレート電極ＦＰＥは、最も外周側（第２回路領域ＬＳＲに近い側）の周で接地電位が印加されているのが好ましい。このようにすると、フィールドプレート電極ＦＰＥの延在方向で見た場合に、フィールドプレート電極ＦＰＥの大部分に電位勾配を持たせることができ、その結果、フィールドプレート電極ＦＰＥによる電解集中の抑制効果が大きくなる。

【0025】

また、接続用トランジスタＴＲは、第１回路領域ＨＳＲの長辺と第２回路領域ＬＳＲの間に設けられている。そして接続用トランジスタＴＲは、第２導電型領域ＩＤＦによって囲まれている。第２導電型領域ＩＤＦは基板ＳＵＢに第２導電型（例えばｐ型）の不純物を導入した領域であり、接続用トランジスタＴＲを他の領域から分離している。なお、第２導電型領域ＩＤＦは、分離領域ＳＰＲの最外周にも、フィールドプレート電極ＦＰＥを囲むように設けられている。第２導電型領域ＩＤＦの上には、一部を除いて素子分離膜ＥＩが形成されている。

【0026】

図４は、図３の点線αで囲んだ領域を拡大した図であり、接続用トランジスタＴＲ及びその周囲の構成を説明するための平面図である。図５は、図４のＡ−Ａ´断面図である。図４において、素子分離膜ＥＩは、説明のため省略されている。

【0027】

本図に示す例において、基板ＳＵＢは、ベースとなる第２導電型（例えばｐ型）の基板ＢＳＥ（例えばシリコン基板）上に、第１導電型（例えばｎ⁻型）の半導体層ＥＰＩ（例えばシリコン層）をエピタキシャル成長させたものである。また、基板ＳＵＢのうち第１回路領域ＨＳＲにする領域には、第１導電型（例えばｎ型）埋込拡散層ＢＤＦが形成されている。埋込拡散層ＢＤＦは、基板ＳＵＢの厚さ方向において、基板ＢＳＥの上部から半導体層ＥＰＩの底部にかけて設けられている。

【0028】

上記したように、接続用トランジスタＴＲの周囲は第２導電型領域ＩＤＦによって囲まれている。図５に示すように、深さ方向において、第２導電型領域ＩＤＦは半導体層ＥＰＩの全体に形成されている。このため、第２導電型領域ＩＤＦの下端は、基板ＳＵＢに接続している。

【0029】

また、図５に示すように、第１導電型のソースＳＯ、ゲート電極ＧＥ、及び第１導電型のドレインＤＲは、第１回路領域ＨＳＲの縁に交わる方向（例えば直交する方向）に並んでいる。具体的には、第１回路領域ＨＳＲから第２回路領域ＬＳＲに向けて、ドレインＤＲ、ゲート電極ＧＥ、及びソースＳＯがこの順に並んでいる。

【0030】

図５に示す例において、接続用トランジスタＴＲはドレインオフセット型のトランジスタであり、半導体層ＥＰＩを用いて形成されている。

【0031】

詳細には、ドレインＤＲとゲート電極ＧＥの間には、素子分離膜ＥＩが形成されている。ゲート電極ＧＥは、一部が素子分離膜ＥＩの上に位置している。また、ソースＳＯは、第２導電型領域ＩＤＦのうち分離領域ＳＰＲの外周に位置する部分の中に、形成されている。そして、半導体層ＥＰＩのうち素子分離膜ＥＩの下に位置する部分（すなわち平面視でドレインＤＲとゲート電極ＧＥの間に位置する部分）は、第１導電型（例えばｎ⁻型）のドリフト領域ＬＤＲとなっている。

【0032】

また、ゲート電極ＧＥとドレインＤＲの間の素子分離膜ＥＩの上には、フィールドプレート電極ＦＰＥが形成されている。そして、素子分離膜ＥＩのうちドレインＤＲ側の縁は、フィールドプレート電極ＦＰ１によって覆われている。ゲート電極ＧＥ、フィールドプレート電極ＦＰＥ、及びフィールドプレート電極ＦＰ１は、いずれも同一工程で形成されている。このため、これらは互いに同一の材料（例えばポリシリコン）によって形成されている。ただし、ゲート電極ＧＥ、フィールドプレート電極ＦＰＥ、及びフィールドプレート電極ＦＰ１の少なくとも一つは、他とは異なる工程で形成されていても良い。

【0033】

そして、図４及び図５に示すように、基板ＳＵＢの上方には、ドレイン電極ＤＲＥ、ソース電極ＳＯＥ、及びゲートプレート電極ＧＰが形成されている。これらの電極と基板ＳＵＢの間には、少なくとも一層の層間絶縁膜が形成されている。また、これらの電極は、例えばＡｌなどの金属によって形成されており、互いに同一の工程で形成されている。

【0034】

ドレイン電極ＤＲＥは、コンタクトＤＣＮＴを介してドレインＤＲに接続しており、コンタクトＦＣＮＴ１を介してフィールドプレート電極ＦＰ１に接続しており、また、コンタクトＦＥＣＮＴを介してフィールドプレート電極ＦＰＥに接続している。本図に示す例では、コンタクトＦＥＣＮＴは、フィールドプレート電極ＦＰＥのうち最も内側（第１回路領域ＨＳＲ側）の周に接続している。

【0035】

ゲートプレート電極ＧＰは、コンタクトＧＣＮＴを介してゲート電極ＧＥに接続している。ソース電極ＳＯＥは、コンタクトＳＣＮＴを介してソースＳＯに接続している。またソース電極ＳＯＥは、コンタクトＣＮＴ２を介して、第２導電型領域ＩＤＦに形成された第２導電型の高濃度層ＨＤＦ１に接続している。これにより、第２導電型領域ＩＤＦにはソース電位（例えば接地電位）が印加される。

【0036】

なお、ドレイン電極ＤＲＥと同層には、電極ＥＬ１も形成されている。電極ＥＬ１は、コンタクトＣＮＴ１を介して、第１回路領域ＨＳＲに位置する第２導電型の高濃度層ＨＤＦ２に接続している。これにより、第１回路領域ＨＳＲに位置する第１導電型層ＬＤＦ（半導体層ＥＰＩ）は、電極ＥＬ１を介して第１回路領域ＨＳＲの電源電位が印加される。

【0037】

図６は、図４のＢ−Ｂ´断面図である。本図及び図４に示すように、分離領域ＳＰＲのうち接続用トランジスタＴＲが形成されていない領域には、フィールドプレート電極ＦＰＥに加えて、フィールドプレート電極ＦＰ２，ＦＰ３が形成されている。フィールドプレート電極ＦＰ２，電極ＦＰ３は、図５に示したフィールドプレート電極ＦＰ１と同様の構成を有している。すなわちフィールドプレート電極ＦＰ２は、素子分離膜ＥＩのうち第１回路領域ＨＳＲ側の縁を覆っており、フィールドプレート電極ＦＰ３は、素子分離膜ＥＩのうち第２回路領域ＬＳＲ側の縁を覆っている。

【0038】

フィールドプレート電極ＦＰ２は、コンタクトＦＣＮＴ２を介して電極ＥＬ２に接続しており、フィールドプレート電極ＦＰ３は、コンタクトＦＣＮＴ３を介して電極ＳＢＰに接続している。電極ＥＬ２，ＳＢＰは、いずれも図５に示したドレイン電極ＤＲＥ等と同一層に位置しており、ドレイン電極ＤＲＥ等と同一の工程で形成されている。

【0039】

ソース電極ＳＯＥ及び電極ＳＢＰには、接地電位が印加されている。また、電極ＳＢＰは、コンタクトＣＮＴ５を介してフィールドプレート電極ＦＰＥに接続している。本図に示す例では、コンタクトＣＮＴ５は、フィールドプレート電極ＦＰＥのうち、最も第２回路領域ＬＳＲ側（最も外側）の周に接続している。

【0040】

さらに、電極ＥＬ２は、コンタクトＣＮＴ４を介して第１導電型の高濃度層ＨＤＦ３に接続しており、電極ＳＢＰは、コンタクトＣＮＴ３を課逸して第２導電型の高濃度層ＨＤＦ１に接続している。また、高濃度層ＨＤＦ３は、第１回路領域ＨＳＲに位置する第１導電型層ＬＤＦの表層に設けられている。

【0041】

次に、本実施形態の作用及び効果について説明する。図７は、図４のＣ−Ｃ´断面図である。本図及び図４に示すように、フィールドプレート電極ＦＰＥの一部は、素子分離膜ＥＩを介して、第２導電型領域ＩＤＦの一部と重なっている。そして、フィールドプレート電極ＦＰＥと重なっている部分において、分離領域ＳＰＲに位置する半導体層ＥＰＩ、すなわち第１導電型層ＬＤＦは、第２導電型領域ＩＤＦを介してドリフト領域ＬＤＲとは逆側に位置している。このような構成において、フィールドプレート電極ＦＰＥ、素子分離膜ＥＩ、第２導電型領域ＩＤＦ、第１導電型層ＬＤＦ、及びドリフト領域ＬＤＲは、寄生ＭＯＳトランジスタを構成している。具体的には、フィールドプレート電極ＦＰＥはゲート電極として機能し、素子分離膜ＥＩはゲート絶縁膜として機能し、第２導電型領域ＩＤＦはチャネル領域として機能する。また、第１導電型層ＬＤＦはドリフト領域ＬＤＲよりも電位が高いため、第１導電型層ＬＤＦがドレインとして機能し、ドリフト領域ＬＤＲがソースとして機能する。この寄生ＭＯＳトランジスタが動作すると、ドリフト領域ＬＤＲから第１導電型層ＬＤＦへの電流のリークが生じてしまう。すなわち分離領域ＳＰＲの分離機能が低下してしまう。

【0042】

これに対して本実施形態では、フィールドプレート電極ＦＰＥの高電位側の電位は、ドレインＤＲと同電位になっている。また、半導体層ＥＰＩ内において、ドリフト領域ＬＤＲはドレインＤＲに接続している。このため、フィールドプレート電極ＦＰＥの電位とドリフト領域ＬＤＲの電位の差は小さくなる。従って、上記した寄生ＭＯＳトランジスタがオンすることを抑制できる。

【0043】

本実施形態では、フィールドプレート電極ＦＰＥは、第２導電型領域ＩＤＦの上を繰り返し横切っているため、上記した寄生ＭＯＳトランジスタは複数形成されることになる。そして、ドリフト領域ＬＤＲの電位は、ドレインＤＲから離れるに従って徐々に低下している。これに対してフィールドプレート電極ＦＰＥの電位も、ドレインＤＲから離れるに従って徐々に低下している。従って、いずれの寄生ＭＯＳトランジスタにおいても、上記した効果が得られる。

【0044】

なお、フィールドプレート電極ＦＰＥの高電位側の電位は、第１回路領域ＨＳＲの電源電位に対して低くなっている。このため、素子分離膜ＥＩの下方に位置する第１導電型層ＬＤＦの電位勾配は、第１回路領域ＨＳＲと接する部分から、最も内周側のフィールドプレート電極ＦＰＥの下方に位置する領域までの間において、最も急になりやすい。

【0045】

これに対して、図８に示すように、第１回路領域ＨＳＲの縁と最も内周側のフィールドプレート電極ＦＰＥの間隔は、この最も内周側のフィールドプレート電極ＦＰＥとその一つ外側のフィールドプレート電極ＦＰＥの間隔よりも広くしてもよい。このようにすると、第１回路領域ＨＳＲと接する部分から、最も内周側のフィールドプレート電極ＦＰＥの下方に位置する領域までの間に位置する第１導電型層ＬＤＦの電位勾配をなだらかにすることができる。

【0046】

（第２の実施形態）
図９は、第２の実施形態に係る半導体装置ＳＤの要部の構成を説明するための図であり、第１の実施形態における図３に対応している。本実施形態に係る半導体装置ＳＤは、フィールドプレート電極ＦＰＥがスパイラル状に第１回路領域ＨＳＲを繰り返し囲んでいる点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。

【0047】

本実施形態によっても、第１の実施形態と同様の効果が得られる。

【0048】

（第３の実施形態）
図１０は、第３の実施形態に係る半導体装置ＳＤの要部を説明するための図であり、第１の実施形態における図３に対応している。本実施形態に係る半導体装置ＳＤは、以下の点を除いて、第１の実施形態に係る半導体装置ＳＤと同様の構成である。

【0049】

まず、分離領域ＳＰＲには２つの接続用トランジスタＴＲが形成されている。２つの接続用トランジスタＴＲは、第１回路領域ＨＳＲの縁に沿って互いに離間して配置されており、かつ、第２導電型領域ＩＤＦによって互いに分離されている。そしてフィールドプレート電極ＦＰＥは、２つの接続用トランジスタＴＲのそれぞれに対して個別に設けられている。これら２つのフィールドプレート電極ＦＰＥによって、第１回路領域ＨＳＲは囲まれている。

【0050】

言い換えると、分離領域ＳＰＲは、２つの接続用トランジスタＴＲの間の領域で２つの仮想領域に分けることができる。そして２つに別れた仮想領域のそれぞれの全域に、フィールドプレート電極ＦＰＥが設けられている。

【0051】

なお、本図に示す例において、接続用トランジスタＴＲは、２つとも、分離領域ＳＰＲの同一の辺に沿って、具体的には、分離領域ＳＰＲの長辺のうち第２回路領域ＬＳＲに対向する辺に沿って、配置されている。

【0052】

図１１は、図１０の点線βで囲んだ領域を拡大した図である。２つのフィールドプレート電極ＦＰＥのうち外周側に位置するほうの端部は、互いに分離している。そしてそれぞれの端部には、コンタクトＣＮＴ５を介して、図６に示した電極ＳＢＰに接続している。

【0053】

図１２は、本実施形態に係るレベルシフト回路ＬＳＣの回路図である。レベルシフト回路ＬＳＣにはパルス発生回路ＰＭＣが接続している。パルス発生回路ＰＭＣは、例えば第２回路領域ＬＳＲに設けられているが、半導体装置ＳＤの外部に設けられていても良い。そしてパルス発生回路ＰＭＣの２つの端子は、それぞれ互いに異なる接続用トランジスタＴＲのゲート電極ＧＥに接続している。第１の接続用トランジスタＴＲのドレインＤＲはハイサイド駆動回路ＨＤＣの第１の入力端子に接続しており、第２の接続用トランジスタＴＲのドレインＤＲはハイサイド駆動回路ＨＤＣの第２の入力端子に接続している。また、いずれの接続用トランジスタＴＲのドレインＤＲは、抵抗を介してハイサイド駆動回路ＨＤＣの電源配線に接続している。なお、いずれの接続用トランジスタＴＲのソースＳＯは接地されている。

【0054】

本実施形態によっても、第１の実施形態と同様の効果が得られる。

【0055】

（第４の実施形態）
図１３は、第４の実施形態に係る半導体装置ＳＤの要部の構成を説明するための図であり、第３の実施形態における図１０に対応している。図１４は、図１３の点線βで囲んだ領域の拡大図である。本実施形態に係る半導体装置ＳＤは、２つのフィールドプレート電極ＦＰＥが、接続用トランジスタＴＲとは逆側の端部、すなわち最も外側の周で互いに繋がっている点を除いて、第３の実施形態に係る半導体装置ＳＤと同様の構成である。

【0056】

言い換えると、本実施形態において、フィールドプレート電極ＦＰＥは一つである。フィールドプレート電極ＦＰＥは、中央が分離領域ＳＰＲの最も外周側に位置し、端部に近づくにつれて、折り返されながら分離領域ＳＰＲの内周側に近づいている。フィールドプレート電極ＦＰＥのほぼ中央は、コンタクトＣＮＴ５に接続している。また、フィールドプレート電極ＦＰＥの一端側は、一方の接続用トランジスタＴＲのドレイン電極ＤＲＥに接続しており、フィールドプレート電極ＦＰＥの他端側は、他方の接続用トランジスタＴＲのドレイン電極ＤＲＥに接続している。

【0057】

本実施形態によっても、第３の実施形態と同様の効果が得られる。また、フィールドプレート電極ＦＰＥのうち低電位側のコンタクトＣＮＴ５を一箇所にすることができるため、フィールドプレート電極ＦＰＥへの電位の印加構造を単純化することができる。

【0058】

（第５の実施形態）
図１５は、第５の実施形態に係る半導体装置ＳＤの要部の構成を示す図であり、第３の実施形態における図１０に対応している。本実施形態に係る半導体装置ＳＤは、接続用トランジスタＴＲを３つ有している点を除いて、第３の実施形態に係る半導体装置ＳＤと同様の構成である。

【0059】

具体的には、２つの接続用トランジスタＴＲの配置は、第３の実施形態と同様である。そして残りの一つの接続用トランジスタＴＲは、分離領域ＳＰＲの２つの短辺のうち第２回路領域ＬＳＲに面する側の辺に設けられている。そしてフィールドプレート電極ＦＰＥは、３つの接続用トランジスタＴＲのそれぞれに対して設けられている。

【0060】

なお、図１６に示すように、２つのフィールドプレート電極ＦＰＥは、第４の実施形態におけるフィールドプレート電極ＦＰＥと同様の構成を有していても良い。言い換えると、図１６においては、２つの接続用トランジスタＴＲの上には、共通のフィールドプレート電極ＦＰＥが設けられている。そして残りの１つの接続用トランジスタＴＲの上に位置するフィールドプレートＦＰＥも、最外周で上記した共通のフィールドプレート電極ＦＰＥに接続している。

【0061】

本実施形態によっても、第１の実施形態と同様の効果が得られる。

【0062】

（第６の実施形態）
図１７は、第６の実施形態に係る電気機器の機能ブロック図である。本実施形態に係る電気機器は、負荷ＬＤの電源は３相になっている。そして半導体装置ＳＤは、各相（Ｕ相、Ｖ相、及びＷ相）のそれぞれに対して、図１に示した制御回路ＬＧＣ、レベルシフト回路ＬＳＣ、ハイサイド駆動回路ＨＤＣ、及びローサイド駆動回路ＬＤＣを有している。また、Ｕ相に対応するハイサイド駆動回路ＨＤＣ及びローサイド駆動回路ＬＤＣは、第１の電力制御回路ＤＲＣを介して負荷ＬＤに接続している。Ｖ相に対応するハイサイド駆動回路ＨＤＣ及びローサイド駆動回路ＬＤＣは、第２の電力制御回路ＤＲＣを介して負荷ＬＤに接続している。Ｗ相に対応するハイサイド駆動回路ＨＤＣ及びローサイド駆動回路ＬＤＣは、第３の電力制御回路ＤＲＣを介して負荷ＬＤに接続している。また、３つのハイサイド駆動回路ＨＤＣには、いずれも互いに異なる電源ＶＴが接続している。

【0063】

そして、分離領域ＳＰＲは、３つのハイサイド駆動回路ＨＤＣそれぞれに対して設けられている。分離領域ＳＰＲ及び接続用トランジスタＴＲの構成は、第１〜第５の実施形態のいずれかと同様である。

【0064】

なお、本図に示す例では、一つの半導体装置ＳＤに３組の制御回路ＬＧＣ、レベルシフト回路ＬＳＣ、ハイサイド駆動回路ＨＤＣ、及びローサイド駆動回路ＬＤＣを設けている。ただし、図１７に示した電気機器は、一組の制御回路ＬＧＣ、レベルシフト回路ＬＳＣ、ハイサイド駆動回路ＨＤＣ、及びローサイド駆動回路ＬＤＣを有する半導体装置ＳＤを、３つ備えていても良い。

【0065】

以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

【符号の説明】

【0066】

ＢＤＦ 埋込拡散層
ＢＳＥ 基板
ＣＮＴ１ コンタクト
ＣＮＴ２ コンタクト
ＣＮＴ３ コンタクト
ＣＮＴ４ コンタクト
ＣＮＴ５ コンタクト
ＤＣＮＴ コンタクト
ＤＲ ドレイン
ＤＲＣ 電力制御回路
ＤＲＥ ドレイン電極
ＥＩ 素子分離膜
ＦＰ１ フィールドプレート電極
ＦＰ２ フィールドプレート電極
ＦＰ３ フィールドプレート電極
ＥＰＩ 半導体層
ＥＬ１ 電極
ＥＬ２ 電極
ＦＥＣＮＴ コンタクト
ＦＣＮＴ１ コンタクト
ＦＣＮＴ２ コンタクト
ＦＣＮＴ３ コンタクト
ＦＰＥ フィールドプレート電極
ＧＣＮＴ コンタクト
ＧＤＬ ガードリング
ＧＥ ゲート電極
ＧＰ ゲートプレート電極
ＨＤＣ ハイサイド駆動回路
ＨＤＦ１ 高濃度層
ＨＤＦ２ 高濃度層
ＨＤＦ３ 高濃度層
ＨＳＲ 第１回路領域
ＩＤＦ 第２導電型領域
ＬＤ 負荷
ＬＤＣ ローサイド駆動回路
ＬＤＦ 第１導電型層
ＬＤＲ ドリフト領域
ＬＧＣ 制御回路
ＬＳＣ レベルシフト回路
ＬＳＲ 第２回路領域
ＰＭＣ パルス発生回路
ＳＢＰ 電極
ＳＣＮＴ コンタクト
ＳＤ 半導体装置
ＳＯ ソース
ＳＯＥ ソース電極
ＳＰＲ 分離領域
ＳＵＢ 基板
ＴＲ 接続用トランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】