特許 6134536 出力装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6134536

(24)【登録日】2017年4月28日

(45)【発行日】2017年5月24日

(54)【発明の名称】出力装置

(51)【国際特許分類】

   H03K 5/12 20060101AFI20170515BHJP

   H03K 19/0175 20060101ALI20170515BHJP

   H03K 17/16 20060101ALI20170515BHJP

【ＦＩ】

   H03K5/12

   H03K19/00 101F

   H03K17/16 F

【請求項の数】4

【全頁数】17

(21)【出願番号】特願2013-37289(P2013-37289)

(22)【出願日】2013年2月27日

(65)【公開番号】特開2013-211843(P2013-211843A)

(43)【公開日】2013年10月10日

【審査請求日】2016年1月18日

(31)【優先権主張番号】特願2012-41199(P2012-41199)

(32)【優先日】2012年2月28日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】591128453

【氏名又は名称】株式会社メガチップス

(74)【代理人】

【識別番号】100088672

【弁理士】

【氏名又は名称】吉竹 英俊

(74)【代理人】

【識別番号】100088845

【弁理士】

【氏名又は名称】有田 貴弘

(72)【発明者】

【氏名】山口 正人

【審査官】 ▲高▼橋 義昭

(56)【参考文献】

【文献】 特開平０３−０４８５２３（ＪＰ，Ａ）

【文献】 特開２００７−０３６８６９（ＪＰ，Ａ）

【文献】 特開２０１１−１７６３９２（ＪＰ，Ａ）

【文献】 特開平１１−２１４９７５（ＪＰ，Ａ）

【文献】 特開２０１０−１５４０２０（ＪＰ，Ａ）

【文献】 再公表特許第２０１０／０３２７２６（ＪＰ，Ａ１）

【文献】 特開平０６−０７７８０５（ＪＰ，Ａ）

【文献】 特開平０７−２０２６７７（ＪＰ，Ａ）

【文献】 特開平１１−０５５０９９（ＪＰ，Ａ）

【文献】 特開２００１−２４４８０２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ ５／１２

Ｈ０３Ｋ １７／１６

Ｈ０３Ｋ １９／０１７５

(57)【特許請求の範囲】

【請求項1】

データ信号を入力し、クロック信号に同期して該データ信号に応じた出力信号を出力する出力装置であって、
前記出力信号を出力する出力バッファを駆動する駆動部を備え、
前記駆動部は、信号切替器と、同一の電源を共用して動作する、第１および第２の駆動回路とを備え、
前記信号切替器は、前記データ信号が第１レベルのときには前記クロック信号を前記第１の駆動回路に入力し、前記データ信号が前記第１レベルとは異なる第２レベルのときには前記クロック信号を前記第２の駆動回路に入力し、
前記第１および第２の駆動回路のそれぞれは、入力される前記クロック信号のレベル変化に応じてレベルが変化する駆動信号を前記出力バッファに出力し、
前記信号切替器は、前記クロック信号と該クロック信号の反転極性信号が入力する２組の差動回路と、当該２組の差動回路の一方と電流源との間に位置する、前記データ信号が入力する第１のスイッチと、当該２組の差動回路の他方と当該電流源との間に位置する、前記データ信号の反転極性信号が入力する第２のスイッチとを備え、
前記２組の差動回路のそれぞれは、当該差動回路の２つのブランチに流れる電流を等しくするカレントミラー回路を有することを特徴とする出力装置。

【請求項2】

さらに、前記出力バッファを備え、
前記出力バッファは、前記第１の駆動回路が出力する第１の駆動信号により駆動され、前記出力バッファの出力端子と第１の電源との接続を切り替える第３のスイッチと、前記第２の駆動回路が出力する第２の駆動信号により駆動され、前記出力バッファの出力端子と第２の電源との接続を切り替える第４のスイッチとを備え、
前記信号切替器は、前記第１および第２の駆動回路の一方に前記クロック信号を入力する場合には、前記第１および第２の駆動回路の他方に一定のレベルの信号を入力し、
前記第１および第２の駆動回路に前記クロック信号及び前記一定のレベルの信号がそれぞれ入力されるとき、前記第１の駆動回路は、入力される前記クロック信号のレベル変化に応じてレベルが変化する前記第１の駆動信号を出力し、前記第２の駆動回路は、前記第４のスイッチがオフ状態に保たれる前記第２の駆動信号を出力し、
前記第１および第２の駆動回路に前記一定のレベルの信号及び前記クロック信号がそれぞれ入力されるとき、前記第１の駆動回路は、前記第３のスイッチがオフ状態に保たれる前記第１の駆動信号を出力し、前記第２の駆動回路は、入力される前記クロック信号のレベル変化に応じてレベルが変化する前記第２の駆動信号を出力することを特徴とする請求項１に記載の出力装置。

【請求項3】

前記出力バッファと前記駆動部とをそれぞれ複数備え、該複数の駆動部の前記第１および第２の駆動回路が、前記同一の電源を共用して動作することを特徴とする請求項１または２に記載の出力装置。

【請求項4】

当該出力装置は、前記クロック信号の立ち上がりおよび立ち下がりの少なくとも一方に同期して前記出力信号を出力するものである請求項１から３のいずれかに記載の出力装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、クロック信号に同期してデータ信号を出力する出力装置に関するものである。

【背景技術】

【0002】

クロック信号に同期してデータ信号を出力する出力装置の一例として、図８に示すような構成のものを考えることができる。同図に示す出力装置１２０は、出力バッファ１２４と、この出力バッファ１２４を駆動する駆動部１２２とによって構成されている。駆動部１２２は、フリップフロップ１２６と、フリップフロップ１２６から供給される駆動信号の波形を整形して出力する駆動回路（図示例の場合はインバータ）１２８Ａ，１２８Ｂとを備えている。

【0003】

ここで、図示を省略しているが、出力バッファ１２４は、上限出力電圧および下限出力電圧を発生する電源を使用して動作し、駆動部１２２は、出力バッファ１２４が使用する電源とは異なる電源を使用して動作する。つまり、駆動部１２２のフリップフロップ１２６と駆動回路１２８Ａ，１２８Ｂは、同一の電源を共用して動作する。

【0004】

この出力装置１２０では、図９のタイミングチャートに示すように、データ信号がクロック信号の立ち上がりに同期して駆動部１２２のフリップフロップ１２６に保持され、ノードＡに出力される。ノードＡに出力されたデータ信号は駆動回路１２８Ａ，１２８Ｂにより反転されて駆動信号として出力され、それぞれ、出力バッファを構成するＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）１３０ＡとＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）１３０Ｂのゲートに入力される。

【0005】

データ信号がＨ（ハイレベル）の場合、フリップフロップ１２６から出力される駆動信号はＨ、これが駆動回路１２８Ａ，１２８Ｂにより反転されてＬ（ローレベル）となり、出力バッファ１２４のＰＭＯＳ１３０Ａはオン、ＮＭＯＳ１３０Ｂはオフとなる。従って、出力電圧信号は上限出力電圧に接続され、Ｈが出力される。一方、データ信号がＬの場合、出力電圧信号は下限出力電圧に接続され、Ｌが出力される。

【0006】

また、駆動部１２２の消費電流は、図９のタイミングチャートに示すように、データ信号の変化の有無による消費電流も一般に大きく異なるが、さらにデータ信号がＬからＨに変化するときとＨからＬに変化するときを比較しても、消費電流は一般的に異なる。図９の例では、データ信号がＬからＨに変化する場合が最も大きく、データ信号がＨからＬに変化する場合が２番目に大きく、データ信号が変化しない場合が最も小さくなる。このように、駆動部１２２の消費電流はデータ信号に依存して変化し、データ信号に依存して異なる電源ノイズが発生するため、出力電圧信号にジッタが発生する。これは、例えば、複数の出力装置１２０が同一の電源を共用する場合に特に大きな問題となる。

【0007】

続いて、図１０に示す出力装置１３２は、駆動部１２２と出力バッファ１２４が使用する電源の電圧が異なるものであり、図８に示す出力装置１２０において、さらに、レベルシフタ（Ｌ／Ｓ）１３４Ａ，１３４Ｂをフリップフロップ１２６の前段に備えるものである。この出力装置１３２では、レベルシフタ１３４Ａ，１３４Ｂにより、データ信号とクロック信号の電圧レベルが、出力バッファ１２４が使用する電源の電圧に合わせてシフトされる。

【0008】

このように、レベルシフタ１３４Ａ，１３４Ｂを備えていると、例えば、駆動部１２２が使用する電源の電圧よりも、出力バッファ１２４が使用する電源の電圧の方が大きい場合、フリップフロップ１２６および駆動回路１２８Ａ，１２８Ｂは出力バッファ１２４が使用する電源の電圧で動作するため、データに依存して消費電流が大きくなって電源ノイズが大きくなり、出力電圧信号に発生するジッタが、図８に示す出力装置１２０の場合よりもさらに大きくなる場合がある。

【0009】

前述の電源ノイズの問題を解決する先行技術として、特許文献１がある。図１１に示すように、特許文献１に記載の出力装置１４６は、キャンセルデータ生成回路１４８と、ダミーの出力バッファ１５０Ａと、出力バッファ１５０Ｂとによって構成されている。

【0010】

この出力装置１４６では、図１２のタイミングチャートに示すように、データ信号はクロック信号に同期して変化し、出力バッファ１５０Ｂから出力される。一方、キャンセルデータ生成回路１４８により、データ信号が変化しないタイミングで、クロック信号の立ち上がりに同期して変化するキャンセルデータ信号が生成され、ダミーの出力バッファ１５０Ａから出力される。

【0011】

出力バッファ１５０Ｂでは、図１２のタイミングチャートに示すように、データ信号がクロック信号の立ち上がりに同期して変化する場合に消費電流が発生する。一方、ダミーの出力バッファ１５０Ａでは、キャンセルデータ信号がクロック信号の立ち上がりに同期して変化する場合、つまり、データ信号が変化しない場合に、出力バッファ１５０Ｂと同等の消費電流が発生する。従って、出力装置１４６全体では、クロック信号の立ち上がりに同期して消費電流が発生する。

【0012】

すなわち、特許文献１の出力装置１４６では、データ信号が変化したときに発生する電流消費を、データ信号が変化しないクロック信号の立ち上がりにおいても発生させることで、出力装置全体で見るとデータ信号の変化に依存しない電流消費を達成している。これにより、出力電圧信号に発生するジッタを抑えることはできるが、キャンセルデータ生成回路１４８とダミーの出力バッファ１５０Ａが必要なので、消費電流や回路規模が大きくなる。また、キャンセルデータ生成回路１４８から電源へのノイズが問題となる。

【先行技術文献】

【特許文献】

【0013】

【特許文献1】特開２００５−３１８２６４号公報

【発明の概要】

【発明が解決しようとする課題】

【0014】

本発明の目的は、回路規模や消費電流を増大させることなく、電源ノイズのデータ信号依存性を取り除き、出力信号に発生するジッタを低減することができる出力装置を提供することにある。

【課題を解決するための手段】

【0015】

上記目的を達成するために、本発明は、データ信号を入力し、クロック信号に同期して該データ信号に応じた出力信号を出力する出力装置であって、
前記出力信号を出力する出力バッファを駆動する駆動部を備え、
前記駆動部は、信号切替器と、同一の電源を共用して動作する、第１および第２の駆動回路とを備え、
前記信号切替器は、前記データ信号が第１レベルのときには前記クロック信号を前記第１の駆動回路に入力し、前記データ信号が前記第１レベルとは異なる第２レベルのときには前記クロック信号を前記第２の駆動回路に入力し、
前記第１および第２の駆動回路のそれぞれは、入力される前記クロック信号のレベル変化に応じてレベルが変化する駆動信号を前記出力バッファに出力し、
前記信号切替器は、前記クロック信号と該クロック信号の反転極性信号が入力する２組の差動回路と、当該２組の差動回路の一方と電流源との間に位置する、前記データ信号が入力する第１のスイッチと、当該２組の差動回路の他方と当該電流源との間に位置する、前記データ信号の反転極性信号が入力する第２のスイッチとを備え、
前記２組の差動回路のそれぞれは、当該差動回路の２つのブランチに流れる電流を等しくするカレントミラー回路を有することを特徴とする出力装置を提供するものである。

【0016】

さらに、前記出力バッファを備え、
前記出力バッファは、前記第１の駆動回路が出力する第１の駆動信号により駆動され、前記出力バッファの出力端子と第１の電源との接続を切り替える第３のスイッチと、前記第２の駆動回路が出力する第２の駆動信号により駆動され、前記出力バッファの出力端子と第２の電源との接続を切り替える第４のスイッチとを備え、
前記信号切替器は、前記第１および第２の駆動回路の一方に前記クロック信号を入力する場合には、前記第１および第２の駆動回路の他方に一定のレベルの信号を入力し、
前記第１および第２の駆動回路に前記クロック信号及び前記一定のレベルの信号がそれぞれ入力されるとき、前記第１の駆動回路は、入力される前記クロック信号のレベル変化に応じてレベルが変化する前記第１の駆動信号を出力し、前記第２の駆動回路は、前記第４のスイッチがオフ状態に保たれる前記第２の駆動信号を出力し、
前記第１および第２の駆動回路に前記一定のレベルの信号及び前記クロック信号がそれぞれ入力されるとき、前記第１の駆動回路は、前記第３のスイッチがオフ状態に保たれる前記第１の駆動信号を出力し、前記第２の駆動回路は、入力される前記クロック信号のレベル変化に応じてレベルが変化する前記第２の駆動信号を出力することが好ましい。

【0018】

また、前記出力バッファと前記駆動部とをそれぞれ複数備え、該複数の駆動部の前記第１および第２の駆動回路が、前記同一の電源を共用して動作することが好ましい。

【0019】

また、当該出力装置は、前記クロック信号の立ち上がりおよび立ち下がりの少なくとも一方に同期して前記出力信号を出力するものであることが好ましい。

【発明の効果】

【0020】

本発明によれば、データ信号に依存して異なる電源ノイズが発生することはなく、クロック信号のエッジに同期して同じ大きさの電源ノイズが発生するため、出力信号にジッタが発生するのを低減することができる。また、特許文献１のキャンセルデータ生成回路やダミーの出力バッファ等の回路が不要であり、回路規模や消費電流も小さいため、コストダウンや低電源ノイズを実現できるというメリットもある。

【0021】

また、本発明によれば、出力信号にジッタが発生するのを防止することができるため、例えば、Ｄ／Ａコンバータ（デジタル／アナログコンバータ）のように、各々クロック信号に同期して異なるデータ信号を出力する複数の出力装置が同一電源を共用して動作する場合であっても、各々の出力装置の間で電源を介したノイズの干渉を抑えることができる。このため出力信号の劣化を防ぎながらコストダウンを実現する。

【図面の簡単な説明】

【0022】

【図1】本発明の出力装置の概略構成を表す一実施形態の概念図である。

【図2】図１に示す出力装置の動作を表す一例のタイミングチャートである。

【図3】本発明の出力装置の具体的な構成を表す一実施形態の回路図である。

【図4】駆動部の構成を表す一例の回路図である。

【図5】ギルバートセルの構成を表す一例の回路図である。

【図6】本発明の出力装置を応用したＤ／Ａコンバータの構成を表す一実施形態の回路図である。

【図7】データ信号のレベルシフタの構成を表す別の例の回路図である。

【図8】従来の出力装置の構成を表す一例の回路図である。

【図9】図８に示す出力装置の動作を表す一例のタイミングチャートである。

【図10】従来の出力装置の構成を表す別の例の回路図である。

【図11】特許文献１に記載の出力装置の構成を表す一例の回路図である。

【図12】図１１に示す出力装置の動作を表す一例のタイミングチャートである。

【発明を実施するための形態】

【0023】

以下に、添付の図面に示す好適実施形態に基づいて、本発明の出力装置を詳細に説明する。

【0024】

図１は、本発明の出力装置の概略構成を表す一実施形態の概念図である。同図に示す出力装置１０は、データ信号を入力し、クロック信号に同期してデータ信号に応じた電圧信号（出力信号）を出力するものであって、駆動部１２と、出力バッファ１４とによって構成されている。

【0025】

ここで、図示を省略しているが、出力バッファ１４は、上限出力電圧および下限出力電圧を発生する電源を使用して動作し、駆動部１２は、出力バッファ１４が使用する電源とは異なる電源を使用して動作する。

【0026】

駆動部１２は、電圧信号を出力する出力バッファ１４を駆動するものであり、同一の電源を共用して動作する、信号切替器１６と、出力バッファ１４を駆動する駆動信号を出力する駆動回路１８とを備えている。なお、信号切替器１６が、駆動回路１８と同一の電源を共用して動作することは必須ではない。また、駆動回路１８は、第１の駆動信号を出力する第１の駆動回路１８Ａと、第２の駆動信号を出力する第２の駆動回路１８Ｂとを備えている。

【0027】

信号切替器１６は、クロック信号をデータ信号の電圧レベルに応じて切り替えて第１および第２の駆動回路１８Ａ，１８Ｂの一方に入力する。また、信号切替器１６は、第１および第２の駆動回路１８Ａ，１８Ｂの他方に、この第１および第２の駆動回路１８Ａ，１８Ｂの他方から出力される第１および第２の駆動信号の他方が非アクティブ状態となる信号を入力する。

【0028】

ここで、第１および第２の駆動信号の他方が非アクティブ状態となる信号とは、後述する、第１および第２の駆動信号の他方に対応する出力バッファ１４の第１および第２のスイッチ２０Ａ，２０Ｂの他方がオフとなるように作用する信号である。

【0029】

例えば、データ信号がＨのとき、クロック信号は、信号切替器１６によりノードＡを介して第１の駆動回路１８Ａに入力される。一方、第２の駆動回路１８ＢにはノードＢを介してＬが入力される。この場合、第１の駆動回路１８Ａからは第１の駆動信号としてクロック信号が出力され、第２の駆動回路１８Ｂからは第２の駆動信号としてＬが出力される。

【0030】

逆に、データ信号がＬのとき、クロック信号は、信号切替器１６によりノードＢを介して第２の駆動回路１８Ｂに入力される。一方、第１の駆動回路１８ＡにはノードＡを介してＬが入力される。この場合、第１の駆動回路１８Ａからは第１の駆動信号としてＬが出力され、第２の駆動回路１８Ｂからは第２の駆動信号としてクロック信号が出力される。つまり、第１および第２の駆動回路１８Ａ，１８Ｂの一方は、第１および第２の駆動信号の一方として、クロック信号のレベル変化に応じてレベルが変化する駆動信号（クロック信号に相当する信号）を出力バッファ１４に出力する。

【0031】

信号切替器１６は、例えば、スイッチ、デマルチプレクサ、ギルバートセル、電圧乗算器等により実現することができる。

【0032】

続いて、出力バッファ１４は、第１の駆動信号により駆動され、出力バッファ１４の出力信号（出力端子）と上限出力電圧（第１の電源）との接続を切り替える第１のスイッチ２０Ａと、第２の駆動信号により駆動され、出力バッファ１４の出力信号と下限出力電圧（第２の電源）との接続を切り替える第２のスイッチ２０Ｂとを備えている。なお、第１および第２のスイッチ２０Ａ，２０Ｂは、第１および第２の駆動信号により、同時にはオンしない、つまり、出力バッファ１４の出力信号と上限出力電圧および前記下限出力電圧とが同時には接続されないように駆動される。

【0033】

第１のスイッチ２０Ａは、第１の駆動信号がＨのときオンして、出力装置１０の出力信号を上限出力電圧に接続する。このとき、第２の駆動信号はＬであり、第２のスイッチ２０Ｂはオフである。同様に、第２のスイッチ２０Ｂは、第２の駆動信号がＨのときにオンして、出力装置１０の出力信号を下限出力電圧に接続する。このとき、第１の駆動信号はＬであり、第１のスイッチ２０Ａはオフである。つまり、信号切替器１６が、第１および第２の駆動回路１８Ａ，１８Ｂの他方に一定のレベルの信号を入力し、他方の駆動回路が、第１および第２の駆動信号の他方として、出力バッファ１４の第１および第２のスイッチ２０Ａ，２０Ｂのうちの対応する方のスイッチがオフ状態に保たれる信号を出力する。

【0034】

出力装置１０では、図２のタイミングチャートに示すように、データ信号がＨのとき、クロック信号がノードＡに出力され、ノードＢにはＬが出力される。つまり、第１の駆動信号はクロック信号となり、第２の駆動信号はＬとなる。従って、出力バッファ１４の第１のスイッチ２０Ａは、クロック信号のレベルに応じてオン・オフする。一方、第２のスイッチ２０Ｂはオフする。第１のスイッチ２０Ａがオンした期間には、出力装置１０の出力電圧信号が上限出力電圧と接続されてＨになる。

【0035】

一方、データ信号がＬのとき、クロック信号がノードＢに出力され、ノードＡにはＬが出力される。つまり、第２の駆動信号はクロック信号となり、第１の駆動信号はＬとなる。従って、出力バッファ１４の第２のスイッチ２０Ｂは、クロック信号のレベルに応じてオン・オフする。一方、第１のスイッチ２０Ａはオフする。第２のスイッチ２０Ｂがオンした期間には、出力装置１０の出力電圧信号が下限出力電圧と接続されてＬになる。

【0036】

駆動部１２では、ノードＡ、つまり、第１の駆動信号の変化により流れる電流と、ノードＢ、つまり、第２の駆動信号の変化により流れる電流とを足し合わせたものが電源に流れる合計電流となる。そのため、駆動部１２では、図２のタイミングチャートに示すように、クロック信号の変化に応じて電流が流れ、クロック信号がＬからＨに変化する場合と、ＨからＬに変化する場合とで同じ大きさの消費電流が発生する。

【0037】

従って、出力装置１０では、データ信号に依存して異なる電源ノイズが発生することはなく、クロック信号に同期して同じ大きさの電源ノイズが発生するため、出力電圧信号にジッタが発生するのを低減することができる。また、出力装置１０では、特許文献１のキャンセルデータ生成回路やダミーの出力バッファ等の回路が不要であり、回路規模や消費電流も小さいため、コストダウンや低電源ノイズを実現できるというメリットもある。

【0038】

また、出力装置１０では、前述のように、出力電圧信号にジッタが発生するのを防止することができるため、例えば、Ｄ／Ａコンバータのように、各々クロック信号に同期して異なる出力信号を出力する複数の出力装置が同一電源を共用して動作する場合であっても、各々の出力装置の間で電源を介したノイズの干渉を抑えることができ、出力信号の劣化を防ぐことができる。

【0039】

ここで、図１に示す出力装置１０の駆動部１２では、図２に示すように、クロック信号の全ての立ち上がり・立ち下がりのタイミングで同じ大きさ（ピーク値）の消費電流が発生する。

【0040】

本発明の目的は、出力装置１０の出力電圧信号に発生するジッタを低減することであるから、本来は、出力電圧信号の立ち上がり・立ち下がりのタイミングでの駆動部１２の消費電流のピーク値が同一となるようにできればよい。言い換えると、出力電圧信号がＨもしくはＬで変化しない期間での消費電流のピーク値は、出力電圧信号の立ち上がり・立ち下がりのタイミングでの消費電流のピーク値と必ずしも同じでなくてもよいはずである。

【0041】

しかし、複数の出力装置の駆動回路が電源を共用して動作する場合、出力電圧信号が変化するタイミングでの消費電流と、変化しないタイミングでの消費電流が異なると、他の出力装置の駆動回路が異なるタイミングで動作することによって発生する電源電位の振れによってジッタが発生し、出力電圧信号が変化する可能性がある。クロックのエッジ（立ち上がりエッジ）のタイミングでは出力電圧信号の変化の有無にかかわらず、同一の消費電流が流れるようにする必要がある。さらに出力電圧信号が変化しないクロックのエッジ（立ち下がりエッジ）のタイミングでも同一の消費電流が流れればさらに好ましい。
出力電圧信号がＨもしくはＬで変化しない期間のクロックエッジのタイミングにおいてピーク値の大きな消費電流が発生した場合（つまり、電源電位が振れた場合）と、消費電流が全く発生しなかった場合（つまり、電源電位が振れなかった場合）とでは、電源電位およびグランド電位の変化の振る舞いが異なる。このため、同一の電源を共用して動作する他の出力装置の駆動部が出力する出力電圧信号の立ち上がり・立ち下がりのタイミングが変動して出力電圧信号にジッタが発生する。

【0042】

図２に示すように、出力電圧信号がＨもしくはＬで変化しない期間のクロックエッジのタイミングにおいて、出力電圧信号の立ち上がり・立ち下がりのタイミングでの消費電流のピーク値と同じピーク値の消費電流が発生した場合、電源電位もしくはグランド電位が振れる。その影響を受けて、同一の電源を共用して動作する他の出力装置の駆動部が出力する出力電圧信号の立ち上がり・立ち下がりのタイミングがずれる。

【0043】

しかし、クロック信号に同期して同じピーク値の消費電流が発生すると、電源電位もしくはグランド電位が振れ、その影響を受けて、その直後の出力電圧信号の立ち上がり・立ち下がりのタイミングがずれたとしても、出力電圧信号の立ち上がり・立ち下がりのタイミングは毎回同じようにずれるため、出力電圧信号に発生するジッタを低減することができる。

【0044】

これに対して、出力電圧信号がＨもしくはＬで変化しない期間に、クロックエッジのタイミングにおいて、より大きなピーク値の消費電流が発生した場合、電源電位もしくはグランド電位の振れが大きくなる。その影響を受けて、同一の電源を共用して動作する他の出力装置の駆動部が出力する出力電圧信号の立ち上がり・立ち下がりのタイミングのずれも大きくなる。一方、出力電圧信号がＨもしくはＬの期間に消費電流が全く発生しなかった場合、電源電位もしくはグランド電位は振れず、その直後の出力電圧信号の立ち上がり・立ち下がりのタイミングもずれないため、出力電圧信号にジッタが発生する。

【0045】

このように、出力電圧信号がＨもしくはＬで変化しない期間のクロックエッジのタイミングにおいて、ピーク値の大きな消費電流が発生したり、消費電流が全く発生しなかったりすると、出力電圧信号にジッタが発生する可能性がある。従って、出力電圧信号に発生するジッタを低減するためには、出力電圧信号がＨもしくはＬで変化しない期間においても、図２に示すように、クロック信号のエッジに同期して出力電圧信号の立ち上がり・立ち下がりのタイミングでの消費電流のピーク値と同じピーク値の消費電流を発生させることが望ましい。

【0046】

また、厳密には、駆動部１２から出力される２つの駆動信号の立ち上がりと立ち下がりのスルーレートに違いがあると、ジッタの許容範囲を満たすことができない場合がある。

【0047】

例えば、第１の駆動回路１８Ａと、第２の駆動回路１８Ｂが出力する駆動信号の立ち上がりが急峻であり、反対に立ち下がりが緩やかである場合、出力電圧信号の立ち上がり・立ち下がりのタイミングでの駆動部１２の消費電流のピーク値も異なっているはずである。このように、出力電圧信号の立ち上がり・立ち下がりのタイミングでの消費電流のピーク値が異なっていると、ジッタが出力電圧信号に発生する。従って、駆動部１２の出力信号の立ち上がりと立ち下がりのスルーレートを揃えることも望ましい。

【0048】

しかし、駆動部１２から出力される２つの駆動信号のスルーレートに違いがあったとしても、仕様で規定される出力電圧信号のジッタの許容範囲を満たすことができる場合には何ら問題はない。また、ジッタの許容範囲を満たすことができない場合には、ジッタの許容範囲を満たすことができるように、言い換えれば、出力電圧信号を制御する信号、すなわち駆動回路１８Ａ（または１８Ｂ）の出力信号の立ち上がり・立ち下がりのタイミングでの消費電流のピーク値が同じになるように設計する。つまり、駆動回路１８Ａ（または１８Ｂ）の立ち上がり、立ち下がりの駆動能力を一致させるとともに、１８Ａ，１８Ｂの駆動能力についても一致させるように駆動部１２を設計することで対処することが可能である。

【0049】

また、出力装置１０から出力される出力電圧信号は、図２に示すように、ノードＡの信号の立ち上がりで立ち上がり、ノードＢの信号の立ち上がりで立ち下がる。ノードＡ，Ｂの信号の一方がクロック信号の時、他方はＬの信号であるから、ノードＡおよびノードＢの信号の両方がＬとなる期間が存在する。この期間、第１および第２のスイッチ２０Ａ，２０Ｂは両方ともオフとなり、出力電圧信号はフローティング状態となる。

【0050】

しかし、出力装置１０では、第１および第２のスイッチ２０Ａ，２０Ｂが両方ともオフとなった後も、その周波数に対応する一定の周期で、データ信号によって選択されるノードＡ，Ｂの一方にクロック信号が出力され、Ｌの信号が他方に出力される。そのため、クロック信号が出力されるノードＡ，Ｂの一方に対応する第１および第２のスイッチ２０Ａ，２０Ｂの一方が断続的にオンする。

【0051】

従って、クロック信号の周波数や出力電圧信号のノードの容量成分に応じて、次に第１および第２のスイッチ２０Ａ，２０Ｂの一方がオンするまでの間に、出力電圧信号のフローティング状態が問題とならない場合には、出力電圧信号のノードに電圧ホルダーやラッチなどを設ける必要はない。また、問題となる場合には、出力電圧信号のノードに電圧ホルダーやラッチなどを設けることで対処することが可能である。

【0052】

次に、出力装置１０の具体例を挙げて説明する。

【0053】

図３は、本発明の出力装置の具体的な構成を表す一実施形態の回路図である。同図に示す出力装置３０は、データ信号を入力し、クロック信号に同期してデータ信号に応じた差動電圧信号（出力信号）を出力し、さらに、これを電圧電流変換し差動電流信号として出力するものであって、駆動部３２と、出力バッファ３４と、上限出力電圧生成部３６Ａと、下限出力電圧生成部３６Ｂと、電圧電流変換部３８とによって構成されている。

【0054】

駆動部３２は、図１に示す駆動部１２に相当するものであり、図４に示すように、第１および第２のレベルシフタ（Ｌ／Ｓ）４４Ａ，４４Ｂと、ギルバートセル４６と、第１および第２の駆動回路４８Ａ，４８Ｂとを備えている。

【0055】

第１および第２のレベルシフタ４４Ａ，４４Ｂは、それぞれ、クロック信号およびデータ信号の電圧レベルを、出力バッファ３４が使用する電源の電圧（本具体例では、アナログ専用電源の３．３Ｖ）に合わせてシフトするものである。レベルシフタ４４Ａ，４４Ｂとも、入力された信号がＨ（１．２Ｖ）のときは、出力信号は、ｃｌｋ＿ｌｓ、Ｑ＿ｌｓはＨ（３．３Ｖ）に、ｃｌｋｂ＿ｌｓ、Ｑｂ＿ｌｓはＬ（０Ｖ）となる。入力された信号がＬ（０Ｖ）のときは出力信号は逆にｃｌｋ＿ｌｓ、Ｑ＿ｌｓはＬ（０Ｖ）に、ｃｌｋｂ＿ｌｓ、Ｑｂ＿ｌｓはＨ（３．３Ｖ）となる。

【0056】

続いて、ギルバートセル４６は、３．３Ｖのアナログ専用電源で動作し、第１のレベルシフタ４４Ａから供給されるクロック信号ｃｌｋ＿ｌｓ、ｃｌｋｂ＿ｌｓと、第２のレベルシフタ４４Ｂから供給されるデータ信号Ｑ＿ｌｓ，Ｑｂ＿ｌｓとの電圧乗算を行って、その演算結果の信号ａｃｂ、ｂｄｂを出力するものであり、図５に示すように、差動増幅器６２Ａ，６２Ｂと、電流源（電源回路）６４とを備えている。

【0057】

差動増幅器６２Ａは、カレントミラー回路を構成するＰＭＯＳ６６Ａ，６６Ｂと、差動対のＮＭＯＳ６８Ａ，６８Ｂと、ＮＭＯＳ（スイッチ）７０Ａとを備えている。ＰＭＯＳ６６Ａ，６６Ｂのソースはアナログ専用電源に接続され、ゲートはＰＭＯＳ６６Ａのドレインに接続され、ＰＭＯＳ６６Ｂのドレインから信号ａｃｂが出力される。ＮＭＯＳ６８Ａ，６８Ｂは、それぞれ、ＰＭＯＳ６６Ａ，６６ＢのドレインとＮＭＯＳ７０Ａのドレインとの間に接続され、ゲートには、それぞれ、クロック信号ｃｌｋ＿ｌｓの反転信号（反転極性信号）ｃｌｋｂ＿ｌｓとクロック信号ｃｌｋ＿ｌｓが入力される。ＮＭＯＳ７０Ａのゲートにはデータ信号Ｑ＿ｌｓが入力される。

【0058】

同様に、差動増幅器６２Ｂは、カレントミラー回路を構成するＰＭＯＳ７２Ａ，７２Ｂと、差動対のＮＭＯＳ７４Ａ，７４Ｂと、ＮＭＯＳ（スイッチ）７０Ｂとを備えている。差動増幅器６２Ｂは、ＮＭＯＳ７０Ｂのゲートにデータ信号Ｑ＿ｌｓの反転信号Ｑｂ＿ｌｓが入力されることを除いて、差動増幅器６２Ａと同様の構成のものである。ＰＭＯＳ７２Ｂのドレインから信号ｂｄｂが出力される。

【0059】

電流源６４は、ＮＭＯＳ７０Ａ，７０Ｂのソースとグランドとの間に接続されている。

【0060】

ギルバートセル４６では、データ信号Ｑ＿ｌｓ、Ｑｂ＿ｌｓがＨ，Ｌのとき、ＮＭＯＳ７０Ａがオンして差動増幅器６２Ａがアクティブ状態となる。このとき、クロック信号ｃｌｋ＿ｌｓ、ｃｌｋｂ＿ｌｓがＨ，Ｌであれば、ＮＭＯＳ６８Ｂがオン、ＮＭＯＳ６８Ａがオフし、出力信号ａｃｂは、ＮＭＯＳ６８Ｂ，７０Ａを介して電流源６４によりディスチャージされてＬとなる。クロック信号ｃｌｋ＿ｌｓ、ｃｌｋｂ＿ｌｓがＬ，Ｈであれば、逆に、出力信号ａｃｂはＨとなる。また、このとき、差動増幅器６２Ｂは非アクティブ状態となり、出力信号ｂｄｂはＨとなる。

【0061】

一方、データ信号Ｑ＿ｌｓ、Ｑｂ＿ｌｓがＬ，Ｈのときは、ＮＭＯＳ７０Ｂがオンして差動増幅器６２Ｂがアクティブ状態となり、差動増幅器６２Ａの場合と同様に動作する。つまり、クロック信号ｃｌｋ＿ｌｓ、ｃｌｋｂ＿ｌｓがＨ，Ｌであれば、出力信号ｂｄｂはＬとなる。クロック信号ｃｌｋ＿ｌｓ、ｃｌｋｂ＿ｌｓがＬ，Ｈであれば、出力信号ｂｄｂはＨとなる。また、このとき、差動増幅器６２Ａは非アクティブ状態となり、出力信号ａｃｂはＨとなる。
ギルバートセル４６では、データ信号Ｑ＿ｌｓ，Ｑｂ＿ｌｓの状態によらず、クロック信号ｃｌｋ＿ｌｓ、ｃｌｋｂ＿ｌｓの立ち上がりエッジおよび立ち下がりエッジのタイミングで同一の電源電流が流れる。従って複数の出力装置の駆動部のギルバートセルが同一の電源を共用して動作する場合であっても、出力信号にジッタを発生しない。

【0062】

第１および第２の駆動回路４８Ａ，４８Ｂは、３．３Ｖのアナログ専用電源で動作し、それぞれ、ギルバートセル４６からの出力信号ａｃｂ、ｂｄｂの波形を整形して第１および第２の駆動信号として出力するものである。

【0063】

第１の駆動回路４８Ａは、インバータ７６Ａと、バッファ７８Ａとを備えている。同様に、第２の駆動回路４８Ｂは、インバータ７６Ｂと、バッファ７８Ｂとを備えている。

【0064】

つまり、駆動部３２では、データ信号がＨのとき、第１の駆動信号としてクロック信号が出力され、第２の駆動信号としてＬが出力される。逆に、データ信号がＬのとき、第２の駆動信号としてクロック信号が出力され、第１の駆動信号としてＬが出力される。
従って、データ信号の状態によらず、クロック信号の立ち上がりエッジと立ち下がりエッジのそれぞれにおいては同一の消費電流が発生する。従って複数の出力装置の駆動部の駆動回路が同一の電源を共用して動作する場合であっても、駆動信号にジッタを発生しない。さらにクロック信号の立ち上がりエッジと立ち下がりエッジとでほぼ同一の消費電流が発生するように、駆動回路４８Ａ，４８Ｂを設計することも可能である。

【0065】

続いて、上限出力電圧生成部３６Ａおよび下限出力電圧生成部３６Ｂは、それぞれ、上限出力電圧および下限出力電圧を生成するものであり、図３に示すように、それぞれ、アンプ８０Ａ，８０Ｂを備えている。

【0066】

上限出力電圧生成部３６Ａのアンプ８０Ａの一方の入力端子には上限出力用参照電圧が入力され、他方の入力端子には、アンプ８０Ａ自身の出力信号が入力される。アンプ８０Ａにより、上限出力用参照電圧が増幅され、上限出力電圧として出力される。

【0067】

同様に、下限出力電圧生成部３６Ｂのアンプ８０Ｂの一方の入力端子には下限出力用参照電圧が入力され、他方の入力端子には、アンプ８０Ｂ自身の出力信号が入力される。アンプ８０Ｂにより、下限出力用参照電圧が増幅され、下限出力電圧として出力される。

【0068】

続いて、出力バッファ３４は、図３に示すように、第１〜第４のスイッチ８２Ａ，８２Ｂ，８２Ｃ，８２Ｄを備えている。

【0069】

第１および第２のスイッチ８２Ａ，８２Ｂと、第３および第４のスイッチ８２Ｃ，８２Ｄは、それぞれ、上限出力電圧と下限出力電圧との間に直列に接続されている。駆動部３２から出力される第１の駆動信号が第１および第４のスイッチ８２Ａ，８２Ｄに入力され、第２の駆動信号が第２および第３のスイッチ８２Ｂ，８２Ｃに入力される。第１および第２のスイッチ８２Ａ，８２Ｂの間のノードと、第３および第４のスイッチ８２Ｃ，８２Ｄの間のノードから差動電圧信号ＤＶ，ＤＶｂが出力される。

【0070】

第１および第２の駆動信号がＨ，Ｌのとき、第１および第４のスイッチ８２Ａ，８２Ｄがオン、第２および第３のスイッチ８２Ｂ，８２Ｃがオフし、差動電圧信号ＤＶ，ＤＶｂはＨ，Ｌになる。逆に、第１および第２の駆動信号がＬ，Ｈのとき、第１および第４のスイッチ８２Ａ，８２Ｄがオフ、第２および第３のスイッチ８２Ｂ，８２Ｃがオンし、差動電圧信号ＤＶ，ＤＶｂはＬ，Ｈになる。

【0071】

電圧電流変換部３８は、出力バッファ３４から出力信号として出力される差動電圧信号ＤＶ，ＤＶｂを差動電流信号ＤＡ，ＤＡｂに変換するものであり、電流源８４と、ＰＭＯＳ８８Ａ，８８Ｂからなる差動対８６とを備えている。電流源８４は、電源と差動対８６のＰＭＯＳ８８Ａ，８８Ｂのソースとの間に接続されている。ＰＭＯＳ８８Ａ，８８Ｂのゲートに出力バッファ３４から出力される差動電圧信号ＤＶ，ＤＶｂが入力され、ドレインから差動電流信号ＤＡ，ＤＡｂが出力される。

【0072】

差動電圧信号ＤＶ，ＤＶｂがＨ，Ｌのとき、ＰＭＯＳ８８Ａ，８８Ｂがそれぞれオフ、オンし、電流源８４から供給される電流はＰＭＯＳ８８Ｂを介して差動電流信号ＤＡ側へ流れる。差動電圧信号ＤＶ，ＤＶｂがＬ，Ｈのときは逆にＰＭＯＳ８８Ａを介して差動電流信号ＤＡｂ側へ電流が流れる。

【0073】

つまり、出力装置３０では、データ信号がＨのとき、差動電圧信号ＤＶ，ＤＶｂはＨ，Ｌとなり、電流源８４から供給される電流はＰＭＯＳ８８Ｂを介して差動電流信号ＤＡ側へ流れる。逆に、データ信号がＬのとき、差動電圧信号ＤＶ，ＤＶｂはＬ，Ｈとなり、ＰＭＯＳ８８Ａを介して差動電流信号ＤＡｂ側へ電流が流れる。

【0074】

出力装置３０では、出力バッファ３４から差動電圧信号ＤＶ，ＤＶｂが出力され、電圧電流変換部３８から差動電流信号ＤＡ，ＤＡｂが出力される。この例のように、出力装置の出力信号は、電圧信号および電流信号のいずれにもすることができる。そして、出力バッファ３４はクロック信号の変化に応じて電流が流れ、クロック信号がＬからＨに変化する場合と、ＨからＬに変化する場合とで同じ大きさの電源ノイズが発生し、差動電圧信号ＤＶ，ＤＶｂの立ち上がり・立ち下がりのタイミングが毎回同じようにずれるため、差動電圧信号ＤＶ，ＤＶｂにジッタが発生することを低減することができる。また、上限出力電圧、下限出力電圧にかえて、Ｈ側電流源、Ｌ側電流源を設け、出力バッファ３４を電流出力とすることも可能である。データ信号についても、電圧信号にかえて電流信号を入力するようにすることも可能である。レベルシフタ４４Ａ，４４Ｂは、データ信号の電圧レベルと出力バッファ３４が使用する電源、の電圧との関係によっては不要である。レベルシフタが必要な場合にも、信号切替器との位置関係は任意であり、信号切替器の後段にレベルシフタを設けることも可能である。

【0075】

次に、出力装置３０の応用例について説明する。

【0076】

図６は、本発明の出力装置を応用したＤ／Ａコンバータの構成を表す一実施形態の回路図である。同図に示すＤ／Ａコンバータ９０は、クロック信号に同期して、５ビットのデータ信号をデコードし、データ信号のデジタルコードに対応する差動電流信号を出力するものであり、クロック分配部９２と、データデコード部９４と、本発明に係る複数の出力装置９６とによって構成されている。

【0077】

クロック分配部９２は、クロック信号を、クロック信号を使用する複数の部位に分配するものであり、クロックバッファ９８と、クロックレベルシフタ１００と、クロック分配ネットワーク１０２とを備えている。

【0078】

クロックバッファ９８は、クロック分配部９２のクロックレベルシフタ１００とデータデコード部９４で使用されるクロック信号ｃｌｋとその反転信号ｃｌｋｂを生成する。

【0079】

クロックレベルシフタ１００は、クロックバッファ９８から供給されるクロック信号ｃｌｋとその反転信号ｃｌｋｂの電圧レベルを、例えば、出力装置９６で使用されるアナログ専用電圧の３．３Ｖにシフトしてクロック信号ｃｌｋ＿ｌｓとその反転信号ｃｌｋｂ＿ｌｓを生成し、クロック分配ネットワーク１０２に供給する。

【0080】

クロック分配ネットワーク１０２は、クロックレベルシフタ１００から供給されるクロック信号ｃｌｋ＿ｌｓとその反転信号ｃｌｋｂ＿ｌｓを、全ての出力装置９６に供給する。

【0081】

続いて、データデコード部９４は、５ビットのデータ信号をデコードして３２ビットのサーモメータコードを生成するものであり、フリップフロップ１０４，１０８と、デコーダ１０６と、バッファ１１０と、インバータ１１２とを備えている。

【0082】

データデコード部９４では、クロックバッファ９８から供給されるクロック信号ｃｌｋに同期して、５ビットのデジタルコードが前段のフリップフロップ１０４に保持され、デコーダ１０６によりデコードされて５ビットのデジタルコードに対応する３２ビットのサーモメータコードが生成され、クロック信号ｃｌｋに同期して後段のフリップフロップ１０８に保持される。そして、後段のフリップフロップ１０８から出力される３２ビットのサーモメータコードが、それぞれ、バッファ１１０とインバータ１１２により整形され、サーモメータコードとその反転信号が出力される。

【0083】

最後に、出力装置９６は、上限出力電圧生成部３６Ａと下限出力電圧生成部３６Ｂを個々に備えず、共通の上限出力電圧、下限出力電圧の供給を受けていることを除いて、図３に示す出力装置３０に相当するものである。つまり、Ｄ／Ａコンバータ９０は、複数の出力装置９６として、駆動部３２と出力バッファ３４と電圧電流変換部３８とをそれぞれ複数備え、複数の駆動部３２の第１および第２の駆動回路４８Ａ，４８Ｂは、同一の電源を共用して動作する。

【0084】

各々の出力装置９６では、クロックレベルシフタ１００からクロック分配ネットワーク１０２を介して供給されるクロック信号ｃｌｋ＿ｌｓとその反転信号ｃｌｋｂ＿ｌｓが、図５に示すギルバートセル４６のＮＭＯＳ６８Ａ，６８ＢおよびＮＭＯＳ７４Ａ，７４Ｂのゲートに直接入力される。また、出力装置９６では、図７に示すように、データデコード部９４から供給されるデータ信号とその反転信号が、第２のレベルシフタ４４Ｂに直接入力される。

【0085】

Ｄ／Ａコンバータ９０では、クロック分配部９２によりクロック信号が分配され、データデコード部９４により、５ビットのデータ信号のデジタルコードに対応する３２ビットのサーモメータコードが生成される。そして、各々の出力装置９６から、クロック分配部９２から供給されるクロック信号に同期して、データデコード部９４から供給される３２ビットのサーモメータコードの各々のビットに対応する電流が出力され、全ての出力装置９６からの出力電流が合計された差動電流信号が出力される。
Ｄ／Ａコンバータ９０を構成する複数の出力装置３０の駆動回路４８Ａ，４８Ｂは同一の電源を共用して動作する。しかし他の出力装置の駆動回路の動作による出力信号のジッタの発生は小さい。このためＤ／Ａコンバータ９０の出力が遷移するときに出力にジッタの影響が発生することはない。

【0086】

出力装置９６は、この例のように、Ｄ／Ａコンバータだけでなく、クロック信号に同期してデータ信号を出力する各種の回路に適用することができる。
いずれの場合にも、出力信号のジッタの増大を招くことなく、複数の出力装置の駆動回路を共通の電源で動作させることが可能である。このため個々の出力装置の駆動回路毎に電源を分ける必要がなく、コストダウンが実現できる。

【0087】

また、本発明の出力装置を構成する、駆動部の信号切替器および駆動回路、出力バッファ、ならびに、電圧電流変換部等の回路構成は何ら限定されず、同様の機能を果たす各種構成の回路がいずれも利用可能である。また、出力装置は、クロック信号の立ち上がりおよび立ち下がりの少なくとも一方に同期してデータ信号を出力することができる。

【0088】

本発明は、基本的に以上のようなものである。
以上、本発明について詳細に説明したが、本発明は上記実施形態に限定されず、本発明の主旨を逸脱しない範囲において、種々の改良や変更をしてもよいのはもちろんである。

【符号の説明】

【0089】

１０、３０、９６、１２０、１３２、１４４、１４６ 出力装置
１２、３２、１２２ 駆動部
１４、３４、１２４ 出力バッファ
１６ 信号切替器
１８、１８Ａ、１８Ｂ、４８Ａ，４８Ｂ、１２８Ａ，１２８Ｂ 駆動回路
２０Ａ、２０Ｂ スイッチ
３６Ａ 上限出力電圧生成部
３６Ｂ 下限出力電圧生成部
３８ 電圧電流変換部
４４Ａ，４４Ｂ、１３４Ａ，１３４Ｂ レベルシフタ（Ｌ／Ｓ）
４６ ギルバートセル
６４、８４ 電流源
６６Ａ，６６Ｂ、７２Ａ，７２Ｂ、８８Ａ，８８Ｂ、１３０Ａ ＰＭＯＳ（Ｐ型ＭＯＳトランジスタ）
７６Ａ、７６Ｂ、１１２ インバータ
６２Ａ，６２Ｂ 差動増幅器
６８Ａ，６８Ｂ、７０Ａ，７０Ｂ、７４Ａ，７４Ｂ、１３０Ｂ ＮＭＯＳ（Ｎ型ＭＯＳトランジスタ）
７８Ａ、７８Ｂ、１１０ バッファ
８０Ａ，８０Ｂ アンプ
８２Ａ，８２Ｂ，８２Ｃ，８２Ｄ スイッチ
８６ 差動対
９０ Ｄ／Ａコンバータ
９２ クロック分配部
９４ データデコード部
９８ クロックバッファ
１００ クロックレベルシフタ
１０２ クロック分配ネットワーク
１０４，１０８、１２６ フリップフロップ
１０６ デコーダ
１４８ キャンセルデータ生成回路
１５０Ａ ダミーの出力バッファ
１５０Ｂ 出力バッファ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】