特許 6134711 位相ロックループ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6134711

(24)【登録日】2017年4月28日

(45)【発行日】2017年5月24日

(54)【発明の名称】位相ロックループ

(51)【国際特許分類】

   H03L 7/093 20060101AFI20170515BHJP

   H03L 7/099 20060101ALI20170515BHJP

【ＦＩ】

   H03L7/093

   H03L7/099 150

【請求項の数】6

【全頁数】7

(21)【出願番号】特願2014-523000(P2014-523000)

(86)(22)【出願日】2012年7月26日

(65)【公表番号】特表2014-522174(P2014-522174A)

(43)【公表日】2014年8月28日

(86)【国際出願番号】US2012048333

(87)【国際公開番号】WO2013016530

(87)【国際公開日】20130131

【審査請求日】2015年7月13日

(31)【優先権主張番号】13/191,178

(32)【優先日】2011年7月26日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】390020248

【氏名又は名称】日本テキサス・インスツルメンツ株式会社

(73)【特許権者】

【識別番号】507107291

【氏名又は名称】テキサス インスツルメンツ インコーポレイテッド

(74)【上記1名の代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】アレグザンダー チェルカスキー

【審査官】 橋本 和志

(56)【参考文献】

【文献】 米国特許出願公開第２０１１／０００６８２０（ＵＳ，Ａ１）

【文献】 特表２００９−５２３３９４（ＪＰ，Ａ）

【文献】 米国特許第０６６８０６３２（ＵＳ，Ｂ１）

【文献】 特開２００７−２８２２３２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｌ ７／０９３

Ｈ０３Ｌ ７／０９９

(57)【特許請求の範囲】

【請求項1】

装置であって、
参照信号を受け取るＰＦＤと、
前記ＰＦＤに結合されるチャージポンプと、
前記チャージポンプに結合され、第１の帯域幅を有する第１のレジスタ・キャパシタ（ＲＣ）フィルタと、
前記チャージポンプに結合され、前記第１の帯域幅より大きい第２の帯域幅を有する第２のＲＣフィルタと、
前記第１のＲＣフィルタに結合され、第１の利得を有する第１の利得回路と、
前記第２のＲＣフィルタに結合され、第２の利得を有する第２の利得回路であって、前記第１の利得が前記第２の利得より大きい、前記第２の利得回路と、
前記第１及び第２の利得回路に結合される加算回路と、
前記加算回路と前記ＰＦＤとに結合されるリング発振器であって、リングを形成するように共に直列に結合される複数の遅延セルを含み、各遅延セルが前記加算回路に結合される、前記リング発振器と、
前記リング発振器と前記ＰＦＤとの間に結合されるディバイダと、
第１及び第２の供給レールと、
を含み、
各遅延セルが、
入力端子と出力端子と第１の電力端子と第２の電力端子とを有する第１のインバータであって、前記第１のインバータの前記第１の電力端子が前記加算回路に結合され、前記第１のインバータの前記第２の電力端子が前記第２の供給レールに結合される、前記第１のインバータと、
入力端子と出力端子と第１の電力端子と第２の電力端子とを有する第２のインバータであって、前記第２のインバータの前記第１の電力端子が前記加算回路に結合され、前記第２のインバータの前記第２の電力端子が前記第２の供給レールに結合される、前記第２のインバータと、
入力端子と出力端子と第１の電力端子と第２の電力端子とを有する第３のインバータであって、前記第３のインバータの前記第１の電力端子が前記加算回路に結合され、前記第３のインバータの前記第２の電力端子が前記第２の供給レールに結合され、前記第３のインバータの前記入力端子が前記第２のインバータの前記出力端子に結合され、前記第３のインバータの前記出力端子が前記第１のインバータの前記出力端子に結合される、前記第３のインバータと、
入力端子と出力端子と第１の電力端子と第２の電力端子とを有する第４のインバータであって、前記第４のインバータの前記第１の電力端子が前記加算回路に結合され、前記第４のインバータの前記第２の電力端子が前記第２の供給レールに結合され、前記第４のインバータの前記入力端子が前記第１のインバータの前記出力端子に結合され、前記第４のインバータの前記出力端子が前記第２のインバータの前記出力端子に結合される、前記第４のインバータと、
を含む、装置。

【請求項2】

請求項１に記載の装置であって、
前記第１のＲＣフィルタが、前記チャージポンプと前記第１の利得回路との間に結合される第１のレジスタと、前記第１の供給レールと前記第１の利得回路との間に結合される第１のキャパシタとを更に含み、
前記第２のＲＣフィルタが、前記第１の供給レールに結合される第２のキャパシタと、前記第２の利得回路と前記第２のキャパシタと前記チャージポンプとに結合される第２のレジスタと、前記第１の供給レールと前記第２の利得回路との間に結合される第３のキャパシタとを更に含む、装置。

【請求項3】

請求項２に記載の装置であって、
前記第１の利得回路が、そのソースで前記第１の供給レールに結合され、そのドレインで前記加算回路に結合され、そのゲートで前記第１のレジスタ及び第１のキャパシタに結合される、ＭＯＳトランジスタを更に含む、装置。

【請求項4】

請求項３に記載の装置であって、
前記ＭＯＳトランジスタが第１のＭＯＳトランジスタを更に含み、前記第２の利得回路が、そのソースで前記第１の供給レールに結合され、そのドレインで前記加算回路に結合され、そのゲートで前記第２のレジスタと第２のキャパシタと第３のキャパシタと前記チャージポンプとに結合される、第２のＭＯＳトランジスタを更に含む、装置。

【請求項5】

請求項４に記載の装置であって、
前記加算回路がノードを更に含む、装置。

【請求項6】

請求項５に記載の装置であって、
前記第１及び第２のＭＯＳトランジスタが、それぞれ、第１及び第２のＰＭＯＳトランジスタを更に含む、装置。

【発明の詳細な説明】

【技術分野】

【0001】

本願は、概して位相ロックループ（ＰＬＬ）に関し、更に特定して言えば、改善された位相ノイズ及びジッタを有するＰＬＬに関連する。

【背景技術】

【0002】

図１は従来のＰＬＬ１００の一例を示す。オペレーションにおいて、位相／周波数検出器（ＰＦＤ）１０２が、参照信号ＲＥＦとディバイダ１１０からのフィードバック信号ＦＢとの間の位相誤差に応答してチャージポンプ１０４に対しアップ及びダウン制御信号を生成する。チャージポンプ１０４はその後、適切な電流（チャージ）を低域フィルタ（ＬＰＦ）１０６（これは概して、キャパシタＣ１及びＣ２及びレジスタＲ１で構成される）に印加する。ＬＰＦ１０６はその後、電圧を電圧制御された発振器（ＶＣＯ）１０８（これは全ＣＭＯＳ ＶＣＯである）の制御ノードに供給する。ＶＣＯ１０８が全ＣＭＯＳ ＶＣＯであるため、ＰＬＬ１００は、ＬＰＦ１０６により生じる過剰な位相ノイズ及びジッタをこうむる。これは主に、ＶＣＯ１０８のノードの制御を変調するフィルタレジスタＲ１からのノイズを効率的に増やす、（ＶＣＯ１０８内の）ＣＭＯＳ発振器の非常に高いＶＣＯ利得（ＫＶｃｏ）に起因し、そのため、ＬＰＦ１０６からのノイズは主要ノイズ源であり、性能を制限する。

【0003】

改善されたＰＬＬが求められている。

【0004】

従来の回路の幾つかの例が下記文献に記載されている。

【特許文献1】米国特許番号第７，１６７，０５６号

【特許文献2】米国特許番号第７，２９８，２２１号

【特許文献3】米国特許出願番号１２／７２６，１９０

【発明の概要】

【0005】

例示の実施例が或る装置を提供する。この装置は、参照信号を受け取る位相／周波数検出器（ＰＦＤ）、ＰＦＤに結合されるチャージポンプ、チャージポンプに結合される第１の利得制御回路、チャージポンプに結合される第２の利得制御回路、第１及び第２の利得制御回路に結合される加算回路、及び加算回路及びＰＦＤに結合される電圧制御された発振器（ＶＣＯ）を含む。第１の利得制御回路は、第１の利得及び第１の応答を有する。第２の利得制御回路は第２の利得及び第２の応答を有し、第２の利得は第１の利得より大きく、第１の応答は第２の応答より大きい。

【0006】

例示の実施例において、この装置は、ＶＣＯとＰＦＤとの間に結合されるディバイダを更に含む。

【0007】

例示の実施例において、第１の利得制御回路は、チャージポンプに結合される低域フィルタ（ＬＰＦ）と、ＬＰＦと加算回路との間に結合される利得回路とを更に含む。

【0008】

例示の実施例において、ＬＰＦは、第１の応答を少なくとも部分的に生成する第１の帯域幅を有する第１のＬＰＦを更に含む。利得回路は、第１の利得を有する第１の利得回路を更に含む。第２の利得制御回路は、チャージポンプに結合される第２のＬＰＦと、第２のＬＰＦと加算回路との間に結合される第２の利得回路とを更に含む。第２のＬＰＦは、第２の応答を少なくとも部分的に生成する第２の帯域幅を有する。

【0009】

例示の実施例において、ＶＣＯは、共に直列に結合されてリングを形成する複数の遅延セルを更に含み、各遅延セルは加算回路に結合される。

【0010】

例示の実施例において或る方法が提供される。この方法は、参照信号とフィードバック信号との間の比較に応答して制御信号を生成すること、それぞれ、第１及び第２の帯域幅を有する第１及び第２のＬＰＦにチャージを提供することであって、第２の帯域幅が第１の帯域幅より大きいこと、それぞれ、第１及び第２の電圧を生成するように、それぞれ、第１及び第２の利得を第１及び第２のＬＰＦから出力に印加することであって、第１の利得が第２の利得より大きいこと、及び第１及び第２の電圧の和からフィードバック信号を生成することを含む。

【0011】

例示の実施例において、制御信号は、第１の制御信号及び第２の制御信号を更に含む。制御信号を生成する工程は、参照信号とフィードバック信号との比較から位相誤差を生成すること、及び位相誤差に応答して第１及び第２の制御信号を生成することを更に含む。

【0012】

例示の実施例において、フィードバック信号を生成する工程は、和を遅延ラインの複数の遅延セルに印加することであって、各遅延セルが、リングを形成するため共に直列に結合されること、及び遅延ライン上のタップからフィードバック信号を生成することを更に含む。

【0013】

例示の実施例において或る装置が提供される。この装置は、参照信号を受け取るＰＦＤ、ＰＦＤに結合されるチャージポンプ、第１の帯域幅を有するチャージポンプに結合される第１のレジスタ・キャパシタ（ＲＣ）フィルタ、第１の帯域幅より大きい第２の帯域幅を有するチャージポンプに結合される第２のＲＣフィルタ、第１のＲＣフィルタに結合され、第１の利得を有する第１の利得回路、第２のＲＣフィルタに結合され、第２の利得を有する第２の利得回路、第１及び第２の利得回路に結合される加算回路、及び加算回路及びＰＦＤに結合されるＶＣＯを含む。第１の利得は第２の利得より大きい。

【0014】

例示の実施例において、この装置は、第１及び第２の供給レールを更に含む。第１のＲＣフィルタは、チャージポンプと第１の利得回路との間に結合されるレジスタと、第１の供給レールと第１の利得回路との間に結合されるキャパシタとを更に含む。

【0015】

例示の実施例において、レジスタは第１のレジスタを更に含む。キャパシタは第１のキャパシタを更に含む。第２のＲＣフィルタは、第１の供給レールに結合される第２のキャパシタと、第２の利得回路、第２のキャパシタ、及びチャージポンプに結合される第２のレジスタと、第１の供給レールと第２の利得回路との間に結合される第３のキャパシタとを更に含む。

【0016】

例示の実施例において、第１の利得回路はＭＯＳトランジスタを更に含み、ＭＯＳトランジスタは、そのソースで第１の供給レールに、そのドレインで加算回路に、及びそのゲートで第１のレジスタ及び第１のキャパシタに結合される。

【0017】

例示の実施例において、ＭＯＳトランジスタは第１のＭＯＳトランジスタを更に含む。第２の利得回路は、そのソースで第１の供給レールに、そのドレインで加算回路に、及びそのゲートで第２のレジスタ、第３のキャパシタ、及びチャージポンプに結合される第２のＭＯＳトランジスタを更に含む。

【0018】

例示の実施例において、加算回路はノードを更に含む。

【0019】

例示の実施例において、第１及び第２のＭＯＳトランジスタは、それぞれ、第１及び第２のＰＭＯＳトランジスタを更に含む。

【0020】

例示の実施例において、ＶＣＯは、リングを形成するように共に直列に結合される複数の遅延セルを更に含み、各遅延セルは加算回路に結合される。

【0021】

例示の実施例において、各遅延セルは、入力端子と、出力端子と、第１の電力端子と、第２の電力端子とを有する第１のインバータ、入力端子と、出力端子と、第１の電力端子と、第２の電力端子とを有する第２のインバータ、入力端子と、出力端子と、第１の電力端子と、第２の電力端子とを有する第３のインバータ、及び入力端子と、出力端子と、第１の電力端子と、第２の電力端子とを有する第４のインバータを更に含む。第１のインバータの第１の電力端子は加算回路に結合され、第１のインバータの第２の電力端子は第２の供給レールに結合される。第２のインバータの第１の電力端子は加算回路に結合され、第２のインバータの第２の電力端子は第２の供給レールに結合される。第３のインバータの第１の電力端子は加算回路に結合され、第３のインバータの第２の電力端子は第２の供給レールに結合され、第３のインバータの入力端子は第２のインバータの出力端子に結合され、第３のインバータの出力端子は第１のインバータの出力端子に結合される。第４のインバータの第１の電力端子は加算回路に結合され、第４のインバータの第２の電力端子は第２の供給レールに結合され、第４のインバータの入力端子は第１のインバータの出力端子に結合され、第４のインバータの出力端子は第２のインバータの出力端子に結合される。

【図面の簡単な説明】

【0022】

例示の実施例を添付の図面を参照して説明する。

【0023】

【図1】図１は従来のＰＬＬの一例の図である。

【0024】

【図2】図２は、例示の実施例におけるＰＬＬの一例の図である。

【0025】

【図3】図３は、図２のＰＬＬのＬＰＦ及びＶＣＯの一例の図である。

【0026】

【図4】図４は、図３のＶＣＯの遅延セルの一例の図である。

【発明を実施するための形態】

【0027】

図２は位相ロックループＰＬＬ２００の一例を示す。ＰＬＬ２００は概して、ＰＬＬ１００と同じループ帯域幅及び位相マージンを有するように構成される。しかし、ＰＬＬ１００とは対照的に、ＬＰＦ１０６が、幾つかの利得制御回路と加算回路２０６とで置き換えられている。利得制御回路の数は用途に応じて変化し得るが、一例として及び図示を簡潔にするため、２つの利得制御回路が示されている。これらの利得制御回路は概して、ＬＰＦ２０２−１及び２０２−２及び利得回路２０４−１及び２０４−２で構成される。これらの利得制御ループに対する応答又は速度（即ち、速いか又は遅い）及び利得は、１つ又は複数のＬＰＦ２０２−１及び２０２−２からのノイズを低減するように互いに対して変えられ得る。一例として、ＬＰＦ２０２−１及び利得回路２０４−１を有する利得制御回路は、ＬＰＦ２０２−２及び利得回路２０４−２を有する利得制御回路より低い応答（一層遅い）及びより高い利得（一層高いＫ_ＶＣＯ）を有し得る。

【0028】

図３において、これらの利得制御回路及びＶＣＯ１０８を更に詳細に見ることができる。この例に示すように、ＬＰＦ２０２−１及び２０２−２の各々が、信号ＣＰＯＵＴを受け取るようにチャージポンプ１０４に結合される。ＬＰＦ２０２−２が２つのキャパシタ（即ち、キャパシタＣ３及びＣ４）とレジスタ（即ち、レジスタＲ２）とを含み、ＬＰＦ２０２−１がレジスタＲ３とキャパシタＣ５とを含むという点で、ＬＰＦ１０６と同様の構成を有する。レジスタＲ３及びキャパシタＣ５を含むことで付加的な零点及び付加的な極が導入されるが、レジスタＲ３及びキャパシタＣ５は、付加的な極及び零点が比較的低周波数であるように選択され得るため、安定性及びダイナミック性能は影響を受けない。オペレーションにおいて、ＬＰＦ２０２−２及び利得回路２０４−２を有する利得制御回路が高帯域幅及び高応答を有する（即ち、速い）が、利得回路２０４−２（これは、供給レールＶＤＤに結合されるＮＭＯＳトランジスタＱ２であり得る）は低利得を有する。このことは、レジスタＲ２からのノイズが、レジスタＲ２からのノイズの影響を低減するように低利得で加算回路２０６（これは例えばノードＮ１であり得る）を介してＶＣＯ１０８の遅延要素３０２−１〜３０２−Ｎを変調することを意味する。これに対し、ＬＰＦ２０２−１及び利得回路２０４−１（これは例えばＰＭＯＳトランジスタＱ１であり得る）を有する利得制御回路は、低帯域幅及び低応答を有する（即ち、遅い）。レジスタＲ３及びキャパシタＲ５により導入される極は比較的低周波数であるため、利得回路２０４−１に対する高利得は、ノイズ性能に対する影響が実質的にないレジスタＲ３（これは、チャージポンプ１０４と利得制御回路２０４−１との間に結合される）となり得る。

【0029】

図３に示すように、ＶＣＯ１０８の遅延要素３０２−１〜３０２−Ｎは、出力信号がタップの少なくとも１つから得られ得るようにリングを形成するため互いに共に結合される。遅延要素３０２−１〜３０２−Ｎ（後述では、３０２）の各々の一例を図４に更に詳細に示す。各インバータ４０２−１〜４０２−４が、その電力端子で加算回路２０６及び供給レール（即ち、接地）に結合される。インバータ４０２−１及び４０２−２は、差動入力信号ＩＮＭ及びＩＮＰを反転し、インバータ４０２−３及び４０２−４は、インバータ４０２−１及び４０２−２の出力端子（即ち、差動出力信号ＯＵＴＰ及びＯＵＴＭ）における値を保持する。

【0030】

当業者であれば、本発明の特許請求の範囲内で、説明した例示の実施例に変形が成され得ること、及び多くの他の実施例が可能であることが分かるであろう。

【図1】

【図2】

【図3】

【図4】