特許 6142800 半導体装置及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6142800

(24)【登録日】2017年5月19日

(45)【発行日】2017年6月7日

(54)【発明の名称】半導体装置及びその製造方法

(51)【国際特許分類】

   H01L 25/065 20060101AFI20170529BHJP

   H01L 25/07 20060101ALI20170529BHJP

   H01L 25/18 20060101ALI20170529BHJP

【ＦＩ】

   H01L25/08 C

【請求項の数】20

【全頁数】22

(21)【出願番号】特願2013-557394(P2013-557394)

(86)(22)【出願日】2013年1月11日

(86)【国際出願番号】JP2013000071

(87)【国際公開番号】WO2013118426

(87)【国際公開日】20130815

【審査請求日】2015年6月15日

(31)【優先権主張番号】特願2012-25777(P2012-25777)

(32)【優先日】2012年2月9日

(33)【優先権主張国】JP

【前置審査】

(73)【特許権者】

【識別番号】000005821

【氏名又は名称】パナソニック株式会社

(74)【代理人】

【識別番号】100104732

【弁理士】

【氏名又は名称】徳田 佳昭

(74)【代理人】

【識別番号】100115554

【弁理士】

【氏名又は名称】野村 幸一

(72)【発明者】

【氏名】青井 信雄

(72)【発明者】

【氏名】笹子 勝

(72)【発明者】

【氏名】森 義弘

(72)【発明者】

【氏名】川端 毅

(72)【発明者】

【氏名】油井 隆

(72)【発明者】

【氏名】藤井 俊夫

【審査官】 井上 和俊

(56)【参考文献】

【文献】 特開２００７−１８０５２９（ＪＰ，Ａ）

【文献】 国際公開第２０１１／０８６６１１（ＷＯ，Ａ１）

【文献】 特開２００２−１１８１９８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２５／０６５

Ｈ０１Ｌ ２５／０７

Ｈ０１Ｌ ２５／１８

(57)【特許請求の範囲】

【請求項1】

素子および配線層が形成された主面と、前記主面に対向する裏面と、前記主面と前記裏面との間を貫通する貫通電極とを有する第１の半導体チップと、
素子が形成された主面と、前記主面に対向する裏面とを有する第２の半導体チップとを備え、
前記第１の半導体チップと前記第２の半導体チップとは、前記第１の半導体チップの裏面側と前記第２の半導体チップの主面側が互いに対向するように接合部を介して積層されており、
前記第１の半導体チップの側面の少なくとも一部は第１の樹脂で覆われており、
前記第１の半導体チップの主面の最表面となる前記配線層の表面と前記第１の樹脂の表面とで形成される平面上に再配線層が形成され、
前記再配線層は前記配線層に含まれる配線と直接接続されており、
前記第２の半導体チップの主面内にある電極の少なくとも一部は、前記第１の半導体チップを貫通する前記貫通電極を介して、前記配線層上に形成された第１の外部電極の少なくとも一部に電気的に接続されており、
前記貫通電極は、前記第１の外部電極のうちで最も内側に配置された第１の外部電極よりも更に内側に配置されている半導体装置。

【請求項2】

前記第１の半導体チップの主面の面積は、前記第２の半導体チップの主面の面積と異なる請求項１に記載の半導体装置。

【請求項3】

前記第１の半導体チップの主面の面積は、前記第２の半導体チップの主面の面積よりも小さい請求項１に記載の半導体装置。

【請求項4】

前記第１の半導体チップと前記第２の半導体チップとは厚さが異なる請求項１〜３のいずれか1項に記載の半導体装置。

【請求項5】

前記第１の半導体チップは前記第２の半導体チップよりも薄い請求項１〜３のいずれか1項に記載の半導体装置。

【請求項6】

前記第１の外部電極は、前記配線層における前記第１の半導体チップの主面上および前記第１の樹脂の表面上のいずれの領域にも配置されている請求項１〜５のいずれか1項に記載の半導体装置。

【請求項7】

前記第１の外部電極は、前記配線層における前記第１の樹脂の表面上のみに配置されている請求項１〜５のいずれか1項に記載の半導体装置。

【請求項8】

前記第１の半導体チップと前記第２の半導体チップとの接合部の接合ピッチと前記貫通電極の電極間ピッチとは同じである請求項１〜７のいずれか１項に記載の半導体装置。

【請求項9】

前記第１の樹脂は、更に、前記第１の半導体チップの裏面の一部および前記第２の半導体チップの周囲を覆うように形成されている請求項１〜８のいずれか１項に記載の半導体装置。

【請求項10】

前記第１の樹脂は、前記第１の半導体チップの裏面の一部および前記第２の半導体チップの主面を覆い、前記第２の半導体チップの裏面もしくは側面の少なくとも一部を露出するように形成されている請求項１〜８のいずれか１項に記載の半導体装置。

【請求項11】

前記第１のチップの向かい合う２つの側面は、前記第１の樹脂から露出されている請求項１〜１０のいずれか１項に記載の半導体装置。

【請求項12】

前記第１の半導体チップと前記第２の半導体チップとの接合部の周辺領域を覆う第２の樹脂をさらに備える請求項１〜１１のいずれか１項に記載の半導体装置。

【請求項13】

前記第１の半導体チップの裏面に再配線層が形成されている請求項１〜１２のいずれか１項に記載の半導体装置。

【請求項14】

前記第１の外部電極の間の最小ピッチが１５０μｍ以上である請求項１〜１３のいずれか１項に記載の半導体装置。

【請求項15】

表裏面をつなぐ電気配線を有し、
表面側において、前記第１の外部電極が前記電気配線に接続され、
裏面側において、外部接続電極を有する配線基板をさらに有し、
前記外部接続電極の間の最小ピッチが３００μｍ以上である請求項１〜１４のいずれか１項に記載の半導体装置。

【請求項16】

前記第２の半導体チップが複数層積層して形成されている請求項１〜１５のいずれか１項に記載の半導体装置。

【請求項17】

積層された前記第２の半導体チップのうち、最上層に形成された前記第２の半導体チップの裏面側が前記第１の樹脂から露出している請求項１６に記載の半導体装置。

【請求項18】

前記第１の半導体チップは素子領域にロジック回路が搭載されたロジックチップであり、前記第２の半導体チップは素子領域にメモリ回路が搭載されたメモリチップである請求項１〜１７のいずれか１項に記載の半導体装置。

【請求項19】

第１の半導体基板の主面上に素子領域を形成するとともに、主面側から裏面側に前記第１の半導体基板を貫通する貫通電極を形成する工程（ａ）と、
前記第１の半導体基板の裏面側に露出した前記貫通電極の端部と電気的に接続された第１の電極を形成する工程（ｂ）と、
前記第１の半導体基板を切断して個片化し、第１の半導体チップとする工程（ｃ）と、
第２の半導体基板の主面上に素子領域を形成する工程（ｄ）と、
前記第１の半導体チップの裏面側に形成された前記第１の電極と、前記第２の半導体基板の主面側の前記素子領域に形成された第２の電極とを接合して第１の積層体を形成する工程（ｅ）と、
前記第１の積層体における前記第２の半導体基板を切断して個片化し、第３の積層体とする工程（ｆ）と、
前記第３の積層体における前記第１の半導体チップの主面側を、支持基板上に貼り合わせる工程（ｇ）と、
前記支持基板上に貼り合わせた前記第３の積層体の周囲を、樹脂を用いてモールドする工程（ｈ）と、
前記第３の積層体をその周囲の前記樹脂とともに前記支持基板から剥がす工程（ｉ）と、
前記第３の積層体における前記第１の半導体チップの主面と前記樹脂の表面とで形成される平面上に、配線層と前記配線層に接続された外部電極とを形成する工程（ｊ）とを備える半導体装置の製造方法。

【請求項20】

第１の半導体基板の主面上に素子領域を形成するとともに、主面側から裏面側に前記第１の半導体基板を貫通する貫通電極を形成する工程（ａ）と、
前記第１の半導体基板の裏面側に露出した前記貫通電極の端部と電気的に接続された第１の電極を形成する工程（ｂ）と、
前記第１の半導体基板を切断して個片化し、第１の半導体チップとする工程（ｃ）と、
第２の半導体基板の主面上に素子領域を形成する工程（ｄ）と、
前記第１の半導体チップの裏面側に形成された前記第１の電極と、
前記第２の半導体基板の主面側の前記素子領域に形成された第２の電極とを接合して第１の積層体を形成する工程（ｅ）と、
前記第１の積層体の周囲を、樹脂を用いてモールドする工程（ｋ）と、
前記樹脂の上部を除去して、前記第１の積層体における前記第１の半導体チップの主面を露出するとともに、前記第１の半導体チップの主面と前記樹脂の表面とで平面を形成する工程（ｌ）と、
前記第１の積層体における前記第１の半導体チップの主面と前記樹脂の表面とで形成される平面上に、配線層と前記配線層に接続された外部電極とを形成する工程（ｍ）と、
前記第１の積層体における前記第２の半導体基板を切断して個片化し、第２の積層体とする工程（ｎ）とを備える半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及びその製造方法に関し、特に、チップ−チップ積層、又はチップ−ウエハ積層された半導体装置である。

【背景技術】

【0002】

近年、半導体集積回路装置の高集積化、高機能化及び高速化に伴って、チップ積層による３次元集積化が提案されている（例えば、特許文献１および非特許文献１参照）。

【0003】

これは、従来のＳｏＣ（システム・オン・チップ）のような２次元的な微細化では、配線断面積の縮小による配線抵抗の上昇と、配線長の増大による配線遅延の増加とに起因して、データ伝送特性が劣化してしまうからである。

【0004】

そこで、半導体集積回路装置を３次元的に積層する３次元集積化技術を用いて、線断面積の増大と配線長の短縮とを可能としている。すなわち、集積度を高めつつ性能を向上することができる。

【0005】

積層した上下のチップ間のデータ転送速度を高めるためには、上下チップ間のデバイス面同士を配線と電気的に接続された外部電極（例えば、マイクロバンプ）により接合（フェイス−ｔｏ−フェイス）する方法がある。この方法によって、最も配線長が短くなり、伝送速度的には有効である。具体的には、図２２Ａに、下側チップの主面の面積が上側チップの主面の面積より大きい場合を、図２２Ｂおよび２２Ｃに、下側チップの主面の面積が上側チップの主面の面積と同程度の場合における、従来の代表的な配線引き出し方法を示す。

【0006】

図２２Ａは下側チップの主面の面積が上側チップの主面の面積より大きい場合を示している。また、図２２Ｂおよび２２Ｃは下側チップの主面の面積が上側チップの主面の面積と同程度の場合を示している。いずれの場合も、上側チップと下側チップとの間は、例えばマイクロバンプで接合されている。なお、図面において点線で示した下側チップの中央部から引き出される再配線３０１は、上側チップの電極と下側チップのパッドとを接続している。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２００６−０８０１４５号公報

【非特許文献】

【0008】

【非特許文献1】ＩＴＲＳ ２００７ Ａｓｓｅｍｂｌｙ ａｎｄ Ｐａｃｋａｇｅ Ｃｈａｐｔｅｒ ｐ．４１

【発明の概要】

【0009】

しかしながら、従来の積層チップでは、チップの裏面から外部へ信号を取り出すことができない。従来の積層チップから外部へ信号を取り出すためには、下側チップは、上側チップよりはみ出した領域にパッドが形成される必要がある。そして、上側チップよりはみ出した、下側チップの周辺部に、再配線により配線を引き出す必要がある。よって、下側チップの面積が上側チップの面積と同等以上であることが必要となる。また、この方式では、下側チップからワイヤーボンドでプリント基板に配線を引き出すことが必要であり、下側チップの配線層が上向きであることが要求される。

【0010】

このため、図２２Ａ〜２２Ｃに示す従来技術のいずれにおいても、下側チップの中央部から下側チップの周辺部まで引き出される再配線３０１の配線長が長くなり、ＩＲドロップの影響が懸念される。特に、ＩＲドロップは電流値が大きくなるほど顕著となるため、低消費電力チップ以外にはこの接続方法は適用できない。

【0011】

そのため、下側チップの再配線の配線長を短くすると共に、下側チップと上側チップのデータ転送速度の劣化が少ない積層方法が要望されている。

【0012】

本発明は、上記課題に鑑みてなされたものであり、ＩＲドロップを抑制しつつ、上下チップ間のデータ転送速度を高める積層構造および積層方法を提供する。

【0013】

上記の課題を解決するために、本発明の半導体装置は、以下の構成である。素子が形成された主面と、主面に対向する裏面と、主面と裏面との間を貫通する貫通電極とを有する第１の半導体チップを有する。素子が形成された主面と、主面に対向する裏面とを有する第２の半導体チップを有する。第１の半導体チップと第２の半導体チップとは、第１の半導体チップの裏面側と第２の半導体チップの主面側が互いに対向するように接合部を介して積層されている。第１の半導体チップの側面の少なくとも一部は第１の樹脂で覆われている。第１の半導体チップの主面と第１の樹脂の表面とで形成される平面上に配線層が形成されている。第２の半導体チップの主面内にある電極の少なくとも一部は、第１の半導体チップを貫通する貫通電極を介して、配線層上に形成された第１の外部電極の少なくとも一部に電気的に接続されている。

【0014】

また、第１の半導体チップの主面の面積は、第２の半導体チップの主面の面積と異なる。

【0015】

また、第１の半導体チップの主面の面積は、第２の半導体チップの主面の面積よりも小さい。

【0016】

また、第１の半導体チップと第２の半導体チップとは厚さが異なる。

【0017】

また、第１の半導体チップは第２の半導体チップよりも薄い。

【0018】

また、第１の外部電極は、配線層における第１の半導体チップの主面上および第１の樹脂の表面上のいずれの領域にも配置されている。

【0019】

また、第１の外部電極は、配線層における第１の樹脂の表面上のみに配置されている。

【0020】

また、第１の半導体チップと第２の半導体チップとの接合部は、第１の外部電極のうちで最も内側に配置された第１の外部電極よりも更に内側に配置されている。

【0021】

また、貫通電極は、第１の外部電極のうちで最も内側に配置された第１の外部電極よりも更に内側に配置されている。

【0022】

また、第１の半導体チップと第２の半導体チップとの接合部の接合ピッチと貫通電極の電極間ピッチとは同じである。

【0023】

また、第１の樹脂は、更に、第１の半導体チップの裏面の一部および第２の半導体チップの周囲を覆うように形成されている。

【0024】

また、第１の樹脂は、第１の半導体チップの裏面の一部および第２の半導体チップの主面を覆い、第２の半導体チップの裏面もしくは側面の少なくとも一部を露出するように形成されている。

【0025】

また、第１のチップの向かい合う２つの側面は、第１の樹脂から露出されている。

【0026】

また、第１の半導体チップと第２の半導体チップとの接合部の周辺領域を覆う第２の樹脂をさらに有する。

【0027】

また、第１の半導体チップの裏面に再配線層が形成されている。

【0028】

また、第１の外部電極の間の最小ピッチが１５０μｍ以上である。

【0029】

また、表裏面をつなぐ電気配線を有し、表面側において、前記第１の外部電極が前記電気配線に接続され、裏面側において、外部接続電極を有する配線基板をさらに有し、外部接続電極の間の最小ピッチが３００μｍ以上である。

【0030】

また、第２の半導体チップが複数層積層して形成されている。

【0031】

また、積層された第２の半導体チップのうち、最上層に形成された第２の半導体チップの裏面側が第１の樹脂から露出している。

【0032】

また、第１の半導体チップは素子領域にロジック回路が搭載されたロジックチップであり、第２の半導体チップは素子領域にメモリ回路が搭載されたメモリチップである。

【0033】

また、本発明の半導体装置の製造方法は、以下のものである。第１の半導体基板の主面上に素子領域を形成するとともに、主面側から裏面側に第１の半導体基板を貫通する貫通電極を形成する工程（ａ）を有する。第１の半導体基板の裏面側に露出した貫通電極の端部と電気的に接続された第１の電極を形成する工程（ｂ）と、第１の半導体基板を切断して個片化し、第１の半導体チップとする工程（ｃ）とを有する。第２の半導体基板の主面上に素子領域を形成する工程（ｄ）と、第１の半導体チップの裏面側に形成された第１の電極と、第２の半導体基板の主面側の素子領域に形成された第２の電極とを接合して第１の積層体を形成する工程（ｅ）とを有する。第１の積層体における第２の半導体基板を切断して個片化し、第２の積層体とする工程（ｆ）と、第２の積層体における第１の半導体チップの主面側を、支持基板上に貼り合わせる工程（ｇ）とを有する。支持基板上に貼り合わせた第２の積層体の周囲を、樹脂を用いてモールドする工程（ｈ）と、第２の積層体をその周囲の樹脂とともに前記支持基板から剥がす工程（ｉ）とを有する。第２の積層体における第１の半導体チップの主面と樹脂の表面とで形成される平面上に、配線層と配線層に接続された外部電極とを形成する工程（ｊ）を有する。

【0034】

また、本発明の半導体装置の製造方法は、以下のものである。第１の半導体基板の主面上に素子領域を形成するとともに、主面側から裏面側に第１の半導体基板を貫通する貫通電極を形成する工程（ａ）を有する。第１の半導体基板の裏面側に露出した貫通電極の端部と電気的に接続された第１の電極を形成する工程（ｂ）と、第１の半導体基板を切断して個片化し、第１の半導体チップとする工程（ｃ）とを有する。第２の半導体基板の主面上に素子領域を形成する工程（ｄ）と、第１の半導体チップの裏面側に形成された第１の電極と、第２の半導体基板の主面側の素子領域に形成された第２の電極とを接合して第１の積層体を形成する工程（ｅ）とを有する。第１の積層体の周囲を、樹脂を用いてモールドする工程（ｋ）と、樹脂の上部を除去して、第１の積層体における第１の半導体チップの主面を露出するとともに、第１の半導体チップの主面と樹脂の表面とで平面を形成する工程（ｌ）とを有する。第１の積層体における第１の半導体チップの主面と樹脂の表面とで形成される平面上に、配線層と配線層に接続された外部電極とを形成する工程（ｍ）を有する。第１の積層体における第２の半導体基板を切断して個片化し、第２の積層体とする工程（ｎ）を有する。

【0035】

本発明に係る半導体装置およびその製造方法によれば、チップ・オン・チップのチップ積層パッケージにおいて、シリコン貫通ビアにより上下チップ間の信号の高速伝送を可能とする。また、下側チップに樹脂拡張領域を形成して外部出力端子をファンアウト構造とすることで、上側チップと下側チップの両チップから外部へ引き出される配線のうち、配線遅延、ＩＲドロップの影響を受けやすい配線を最短距離に配置でき、配線長を短くするレイアウトが可能となる。

【図面の簡単な説明】

【0036】

【図1】図１は、本発明の第１の実施形態に係る半導体装置を示す断面図である。

【図2】図２は、本発明の第１の実施形態に係る半導体装置における第１の外部電極の配置の第１例を示す断面図および下面図である。

【図3】図３は、本発明の第１の実施形態に係る半導体装置における第１の外部電極の配置の第２例を示す断面図および下面図である。

【図4】図４は、本発明の第１の実施形態に係る半導体装置における第１の外部電極の配置の第３例を示す断面図および下面図である。

【図5】図５は、本発明の第１の実施形態に係る半導体装置の第１変形例を示す断面図である。

【図6】図６は、本発明の第１の実施形態に係る半導体装置の第２変形例を示す断面図である。

【図7】図７は、本発明の第１の実施形態に係る半導体装置の第３変形例を示す断面図である。

【図8】図８は、本発明の第１の実施形態に係る半導体装置の第４変形例を示す断面図である。

【図9】図９は、本発明の第１の実施形態に係る半導体装置の第５変形例を示す断面図である。

【図10】図１０は、本発明の第２の実施形態に係る第１の半導体装置の製造方法を示す工程断面図である。

【図11】図１１は、本発明の第２の実施形態に係る第１の半導体装置の製造方法を示す工程断面図である。

【図12】図１２は、本発明の第２の実施形態に係る第１の半導体装置の製造方法を示す工程断面図である。

【図13】図１３は、本発明の第２の実施形態に係る第１の半導体装置の製造方法を示す工程断面図である。

【図14】図１４は、本発明の第２の実施形態に係る第１の半導体装置の製造方法を示す工程断面図である。

【図15】図１５は、本発明の第２の実施形態に係る第１の半導体装置の製造方法を示す工程断面図である。

【図16】図１６は、本発明の第２の実施形態に係る第１の半導体装置の製造方法を示す工程断面図である。

【図17】図１７は、本発明の第２の実施形態に係る第１の半導体装置の製造方法を示す工程断面図である。

【図18A】図１８Ａは、本発明の第２の実施形態に係る第１の半導体装置の製造方法を示す工程断面図である。

【図18B】図１８Ｂは、本発明の第２の実施形態に係る第１の半導体装置の製造方法を示す工程断面図である。

【図19】図１９は、本発明の第２の実施形態に係る第１の半導体装置の製造方法を示す工程断面図である。

【図20】図２０は、本発明の第３の実施形態に係る第２の半導体装置の製造方法を示す工程断面図である。

【図21】図２１は、本発明の第３の実施形態に係る第２の半導体装置の製造方法を示す工程断面図である。

【図22A】図２２Ａは、従来の技術に係る半導体装置を示す断面図および上面図である。

【図22B】図２２Ｂは、従来の技術に係る半導体装置を示す上面図である。

【図22C】図２２Ｃは、従来の技術に係る半導体装置を示す上面図である。

【発明を実施するための形態】

【0037】

以下、本発明の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。

【0038】

（第１の実施形態：半導体装置）
図１は、本実施形態に係る半導体装置を示す断面図である。

【0039】

図１に示すように、例えばシリコンからなり、主面が６ｍｍ□の第１の半導体チップ１０１を準備する。第１の半導体チップ１０１の主面（表面側）には、例えばトランジスタ等の素子（図示せず）と、配線層１０４とが形成されている。配線層１０４は、当該素子と電気的に接続する配線１０２、および、当該素子を覆う層間絶縁膜１０３とを有する。また、第１の半導体チップ１０１には、例えば配線１０２の一部と接続され、例えば、直径５μｍ、深さ５０μｍのシリコン貫通電極１０５が形成されている。

【0040】

第１の半導体チップ１０１は、裏面側のシリコンを研磨することにより、例えば、厚さ５０μｍ以下に薄化されている。第１の半導体チップ１０１の裏面には、シリコン貫通電極１０５の底部の導電面が露出している。第１の半導体チップ１０１の厚みを５０μｍまで薄化されているため、シリコン貫通電極１０５の開口径を５μｍ程度に微細化することが可能である。これは、アスペクト比１０を越えるシリコン貫通ビアを形成することが、加工技術的に困難であるためである。

【0041】

第１の半導体チップ１０１を薄化することで可能となる、微細なシリコン貫通ビアにより、第１の半導体チップ１０１と第２の半導体チップ１０８とを電気的に接続する。これにより、データ転送速度の劣化が少ないチップ・オン・チップ構造が可能になる。さらに、第１の半導体チップ１０１に占めるシリコン貫通ビアの領域を小さくすることができ、第１の半導体チップ１０１のチップ面積の増加を抑制できる。そのため、チップコストを低減することが可能である。

【0042】

さらに、第１の半導体チップ１０１の裏面側のうち、シリコン貫通電極１０５の底部の導電面以外は、絶縁膜１０６で被覆され、絶縁性が保持されている。絶縁膜１０６は、例えば、厚さは１００ｎｍであり、窒化膜を材料とする。

【0043】

また、シリコン貫通電極１０５の露出した導電面には、直接または再配線を介して接続された、第１の電極１０７が形成されている。第２の半導体チップ１０８は、第１の半導体チップ１０１に積層され、主面が９ｍｍ□である。第２の半導体チップ１０８の主面（表面側）に形成されたデバイス（図示せず）は、例えばＷｉｄｅ Ｉ／Ｏ ＤＲＡＭである。この場合、第１の電極１０７は、チップ中央に配置された標準インターフェースに準拠した配列となる。第２の半導体チップ１０８としては、その他のメモリ回路が搭載されたメモリチップでも構わない。

【0044】

第１の電極１０７は、例えば、高さ１０μｍ、直径１０μｍ、ピッチ２０μｍである。第１の電極１０７は、第２の半導体チップ１０８の主面側に予め形成された第２の電極１０９と接合可能なように配置されている。

【0045】

第１の半導体チップ１０１の裏面の第１の電極１０７と第２の半導体チップ１０８の主面上の第２の電極１０９とがフェイス−ｔｏ−フェイスで貼り合わされている。これにより、第１の半導体チップ１０１と第２の半導体チップ１０８とは、第１の積層体１１０となる。第１の半導体チップ１０１と第２の半導体チップ１０８との間の空隙には、例えば接着剤１１１が充填されている。

【0046】

第１の半導体チップ１０１の主面を除いて、第１の積層体１１０の周囲は第１の樹脂１１２でモールドされている。第１の半導体チップ１０１の主面上には、その周囲に形成された第１の樹脂１１２の表面上にまで延伸した再配線層１１３が形成されている。再配線層１１３のうち、第１の樹脂１１２の表面上にまで延伸した部分には、第１の外部電極１１４が形成されている。

【0047】

第１の外部電極１１４は、第１の積層体１１０の外部接続端子であり、信号線、電源ライン、または、接地ラインに接続されている。第１の半導体チップ１０１の主面とその周囲に形成された再配線層１１３を含む第１の樹脂１１２の表面とでファンアウト領域を形成している。

【0048】

このように、チップ配線層と樹脂拡張領域とを含む領域を再配線層とすることで、インターポーザーとしての機能を備える。そのため、専用のインターポーザーが不要となり、コスト低減が可能である。

【0049】

ファンアウト領域内で第１の外部電極１１４のレイアウトを最適化することにより、ＩＲドロップと伝送速度を最適化することが可能となる。すなわち、第１の半導体チップ（下側チップ）１０１の樹脂拡張領域を外部電極を形成する領域として使用する。これにより、第１の半導体チップ（下側チップ）１０１と第２の半導体チップ（上側チップ）１０８の両チップから外部へ引き出される配線のうち、配線遅延とＩＲドロップの影響を受けやすい配線を最短距離に配置できる。これにより、外部に信号を取り出すための配線を短くするレイアウトが可能となる。

【0050】

また、積層される第１の半導体チップ（下側チップ）１０１と第２の半導体チップ（上側チップ）１０８とは、主面の面積が同一の構成でも異なる構成であってもよい。これにより、半導体装置の取り扱い性や適用されるアプリケーション等からの要求に対して、所望の半導体装置の実現が可能になる。

【0051】

さらに具体的に、本実施形態において、第１の半導体チップ（下側チップ）１０１は、第２の半導体チップ（上側チップ）１０８より主面の面積が小さい構成の場合について説明する。再配線層１１３は、第１の半導体チップ（下側チップ）１０１の主面とその周辺の第１の樹脂１１２とで形成される平面上に形成される。再配線層１１３によって、第１の外部電極１１４を形成できる領域は第２の半導体チップ（上側チップ）１０８よりも大きくすることができる。これにより、積層する半導体チップのサイズによる制限がなくなり、所望の外部電極の配置が可能となる。

【0052】

また、第１の半導体チップ（下側チップ）１０１と第２の半導体チップ（上側チップ）１０８とは、そのチップ厚が異なる構成であってもよい。これにより、半導体装置の取り扱いの制限や適用されるアプリケーション等からの要求に対して、所望の半導体装置の実現が可能になる。

【0053】

但し、第１の半導体チップ（下側チップ）１０１の厚さは、第２の半導体チップ（上側チップ）１０８の厚さよりも薄いことが望ましい。更に、より具体的には、シリコン貫通電極１０５を有する第１の半導体チップ（下側チップ）１０１の厚さは５０μｍ以下の厚みが望ましい。これにより、直径５μｍ程度の微細なシリコン貫通電極１０５の加工が容易となる。その場合、第２の半導体チップ（上側チップ）１０８の厚さは１００μｍ以上が望ましい。それにより、第１の積層体１１０としての半導体装置全体の剛性を保つことができる。

【0054】

（第１の外部電極１１４の配置の第１例）
また、第１の外部電極１１４の配置場所は、図１に示す再配線層１１３における第１の樹脂１１２の表面上に延伸した領域に限定されるものではない。例えば、図２に示すように、第１の半導体チップ１０１上およびその周囲の第１の樹脂１１２上の全面に配置しても構わない。

【0055】

このような構成にすることで、より多くの端子を配置することができ、半導体装置の端子収納力を向上することができる。

【0056】

（第１の外部電極１１４の配置の第２例）
また、図３に示すように、平面視における第１の外部電極１１４の配置場所を、第１の半導体チップ１０１と重畳しない第１の樹脂１１２上に限定して配置しても良い。

【0057】

（第１の外部電極１１４の配置の第３例）
また、図４に示すように、少なくともシリコン貫通電極１０５と重畳しない第１の半導体チップ１０１上およびその周囲の第１の樹脂１１２上に限定して配置しても良い。

【0058】

通常、シリコン貫通電極１０５は第１の半導体チップ１０１の中心付近の５ｎｍ×０．８ｍｍ程度の領域に２０μｍピッチ程度で集中的に配置されることが多い。そのため、図３や図４のように配置すれば、シリコン貫通電極１０５と第１の外部電極１１４とを重畳しないように配置することができる。これにより、第１の外部電極１１４が配線基板等に実装される際に、微細ピッチのシリコン貫通電極１０５およびその接合部に生じる応力の影響を極力回避することができる。

【0059】

（第１の実施形態の第１変形例）
また、図５に示すように、第２の半導体チップ１０８の裏面、側面を露出させても構わない。これは、封止形成後に裏面研削する、あるいは、封止形成時にあらかじめ裏面をシートで保護してから封止後にシートを引き剥がす等の処理により容易に実現することができる。なお、図１〜４においても、第２の半導体チップ１０８の裏面を露出させても構わない。

【0060】

このような構成とすることで、チップ裏面を通して熱を周囲（空気中）に直接放熱することが可能となる。さらに、放熱板やヒートシンク、フィンをチップ裏面に接着することができるため、より大きい放熱経路を確保できる。その結果、放熱性に優れた半導体装置を提供することができる。

【0061】

（第１の実施形態の第２変形例）
また、図６に示すように、第１の半導体チップ１０１のうち、向かい合う２つの側面を第１の樹脂１１２から露出させることも可能である。このとき、露出される向かい合う２辺とは異なる向かい合う２つの側面は第１の樹脂１１２によって覆われている。図６では、第２の半導体チップ１０８の裏面を第１の樹脂１１２で覆い、第２の半導体チップ１０８の側面を露出させている。しかし、第１変形例のように、第２の半導体チップ１０８の裏面を露出させても構わない。（図示せず）また、第２の半導体チップ１０８の側面を第１の樹脂１１２で覆っていても構わない（図示せず）。

【0062】

（第1の実施形態の第３変形例）
また、図７に示すように、図１における接着剤１１１は、第２の樹脂１１６としてもよい。このとき、第１の樹脂１１２と第２の樹脂１１６とは同一の材料で、かつ、同時に形成しても良い。また、第１の樹脂１１２と第２の樹脂とは同一の材料とし、別々に形成しても良い。また、第１の樹脂１１２と第２の樹脂１１６は、異なる材料で、別々に形成しても良い。

【0063】

このような構成とすることで、第１の積層体１１０からなる半導体装置を別の配線基板に搭載する際の取り扱いが容易になる。また、搭載後における第１の半導体チップ１０１と第２の半導体チップ１０８との接合部の接続信頼性の確保が容易となる。

【0064】

（第１の実施形態の第４変形例）
また、図８に示すように、第１の半導体チップ１０１の裏面にも再配線層１１７が施されていてもよい。再配線層１１７は、第１の半導体チップ１０１の裏面の貫通電極部からＣｕ配線で再配線するものである。再配線の端部上に第２の外部電極１１８が形成され、第２の外部電極１１８が第２の半導体チップ１０８の外部電極と接合されている。Ｃｕ配線上ではポリイミドやソルダーレジスト等の保護用絶縁膜が形成されていても良い。

【0065】

このような構成とすることで、第２の半導体チップ１０８の外部電極のピッチを変更することなく、第１の半導体チップ１０１の第２の外部電極１１８と第２の半導体チップ１０８の外部電極とを容易に接合することができる。

【0066】

（第１の実施形態の第５変形例）
また、図９に示すように、例えば、第１の外部電極１１４のピッチが１５０μｍ以上の場合には、その半導体装置を実装する基板としては、例えばサブトラクト法のような低コストプロセスで製造される比較的安価な基板、また、表面処理に電解めっきが施された基板を配線基板１１９として用いることができる。配線基板１１９は、表面と裏面をつなぐ電気配線を有する。表面では、第１の外部電極１１４が電気配線と接続され、裏面では、電気配線と接続された外部接続電極を有する。外部接続電極の間の最小ピッチが３００μｍ以上である。その際には、線膨張係数が低い基板、例えばα=３〜１５ｐｐｍ／℃の基板を用いればよい。

【0067】

また、配線基板１１９の厚みを、第１の半導体チップ１０１の厚さを５０μｍ、第２の半導体チップ１０８の厚さを２５０μｍの厚みの合計である０．３ｍｍより薄くしても構わない。また、配線基板１１９の厚みを、第１の半導体チップ１０１の厚さを５０μｍ、第２の半導体チップ１０８の厚さを１５０μｍの厚みの合計である０．２ｍｍより薄くしても構わない。

【0068】

このような構成とすることで、第１の積層体１１０としての総厚が薄く、配線基板１１９および完成品全体の反りが少ない半導体装置を提供することができる。また、第１の積層体１１０としてのチップ総厚が配線基板１１９厚に比べて厚くなり、剛性を保つことができる。そのため、配線基板１１９の反りに追従することなく、シリコン貫通電極１０５や第１の外部電極１１４の接合部の接合品質を保つことができる。

【0069】

これまで、第２の半導体チップ１０８を単層で説明してきたが、第２の半導体チップは、半導体チップが複数層積層されているものでも構わない。その場合は、第２の半導体チップの裏面とは、最上層の半導体チップの裏面を表す。また、第２の半導体チップの主面とは、最下層の半導体チップの主面を表す。

【0070】

また、第１の半導体チップはロジック回路が搭載されたロジックチップであってもよい。

【0071】

（第２の実施形態：半導体装置の製造方法１）
図１０〜図１９は、本実施形態に係る第１の半導体装置の製造方法を示す工程断面図である。

【0072】

まず、図１０に示すように、例えばシリコンからなる第１のシリコン基板２０１を準備する。第１のシリコン基板２０１の表面側には、例えばトランジスタ等の素子（図示せず）と、配線層が設けられている。配線層は、トランジスタ等の素子と電気的に接続される配線および当該素子を覆う層間絶縁膜を有する。また、第１のシリコン基板２０１には、配線層の一部と接続された、例えば、直径５μｍ、深さ５０μｍのシリコン貫通電極２０２が形成されている。第１のシリコン基板２０１の裏面側は、シリコンの研磨により、例えば、厚さ５０μｍ以下に薄化されている。第１のシリコン基板２０１の裏面には、シリコン貫通電極２０２の底部の導電面が露出している。第１のシリコン基板２０１の裏面のうち、シリコン貫通電極２０２の底部の導電面以外は、絶縁膜２０３で被覆され、絶縁性が保持されている。絶縁膜２０３は、例えば、厚みが１００ｎｍで、シリコン窒化膜を材料とする。このように、第１のシリコン基板２０１の厚みを例えば５０μｍと薄化することで、シリコン貫通電極２０２を形成するシリコン貫通ビアの開口の径を例えば、５μｍと微細化できる。これは、アスペクト比１０を越えるシリコン貫通ビアを形成することが、加工技術的に困難であるためである。微細化することで、第１の半導体チップに占めるシリコン貫通電極２０２の領域を小さくすることが可能である。このことにより、第１の半導体チップのチップ面積の増加を抑えることができ、チップコストを低減できる。

【0073】

次に、図１１に示すように、シリコン貫通電極２０２が露出した底部の導電面に、直接または再配線を介して接続した第１の電極２０４を形成する。第１の電極２０４は、第１のシリコン基板２０１上に形成される。第１のシリコン基板２０１は、後の工程で分割されて複数の第１の半導体チップ２０９となり、第１の半導体チップ２０９それぞれは、第１の電極２０４を有する。第１の電極２０４は、以降の工程で積層される第２の半導体チップ２１２の第２の電極２０８と接続される。

【0074】

例えば、第２の半導体チップ２１２がＷｉｄｅ Ｉ／Ｏ ＤＲＡＭの場合、第１の電極２０４は、チップ中央に配置され、標準インターフェースに準拠した配列となる。第１の電極２０４は、例えば、高さ１０μｍ、直径１０μｍ、ピッチ２０μｍで形成される。

【0075】

次に、図１２に示すように、第１のシリコン基板２０１をダイシングで個片化し、複数の第１の半導体チップ２０９とする。

【0076】

次に、図１３に示すように、例えばシリコンからなる第２のシリコン基板２０６を準備する。第２のシリコン基板２０６の表面側には、一部図示を省略するが、例えばトランジスタ等の素子と、配線層を有する。配線層は、トランジスタ等の素子と電気的に接続する配線および、当該素子を覆う層間絶縁膜を有する。これらによって第２の半導体チップ２１２が形成されている。なお、第２の半導体チップ２１２上には第２の電極２０８が形成されている。

【0077】

次に、図１４に示すように、第１の電極２０４と第２の電極２０８とが接続されるように、複数の第１の半導体チップ２０９を第２のシリコン基板２０６上にチップ−ｔｏ−ウエハで貼り合わせる。この際、互いに対向する第１の半導体チップ２０９と第２の半導体チップ２１２との間に形成される空隙には、例えば、接着剤２１０を充填して空隙を埋め込む。

【0078】

次に、図１５に示すように、互いに接続された第１の半導体チップ２０９と第２の半導体チップ２１２とを一対として、第２のシリコン基板２０６をダイシングで個片化し、第１の積層体２１１を形成する。このように、薄化された第１の半導体チップ２０９と厚さが厚い第２の半導体チップ２１２を積層することで、第２の半導体チップ２１２が第１の半導体チップ２０９の支持体としての役割を果たす。これにより、パッケージにより発生する応力が第１の半導体チップ２０９に及ぼす影響を低減することができる。

【0079】

次に、図１６に示すように、第１の積層体２１１における第１の半導体チップ２０９の配線層側を、接着層２１３が形成された支持基板２１４上に所望の間隔で貼り付ける。この貼り付ける間隔によって第１の積層体２１１のファンアウト領域の面積を設定することができる。

【0080】

次に、図１７に示すように、第１の積層体２１１を貼り付けた支持基板２１４ごと第１の樹脂２１５でモールドする。

【0081】

次に、図１８Ａに示すように、複数の第１の積層体２１１を含む第１の樹脂２１５を支持基板２１４から剥離し、複数の第１の積層体２１１からなる第１の再構成ウエハ２１６を形成する。その後、図１８Ｂに示すように、第１の積層体２１１の配線層上から第１の積層体２１１の周辺の第１の樹脂２１５上にかけて、この配線層と接続した第１の再配線層２１７を形成する。さらに、第１の再配線層２１７に接続した第１の外部電極２１８を形成する。

【0082】

次に、図１９に示すように、第１の再構成ウエハ２１６を個々の第１の積層体２１１ごとに個片化する。

【0083】

本実施形態では、個片化した第１の半導体チップ２０９を第２のシリコン基板２０６にチップ−ｔｏ−ウエハで積層する方法について記載したが、これに限られるものではない。まず、第２のシリコン基板２０６を予め個片化して複数の第２の半導体チップ２１２を形成する。次に、個々の第１の半導体チップ２０９と個々の第２の半導体チップ２１２とをチップ−ｔｏ−チップで積層することも可能である。チップ−ｔｏ−チップで積層する場合は、第２のシリコン基板２０６のサイズによる製造装置の限定がないため、製造コストを低減することが可能となる。チップ−ｔｏ−ウエハでは基板サイズに合せた製造装置が必要となるが、積層工程のスループットはチップ−ｔｏ−チップに比べて高くなる。

【0084】

（第３の実施形態：半導体装置の製造方法２）
図１０〜図１４および図２０、図２１は、本実施形態に係る第２の半導体装置の製造方法を示す工程断面図である。図１０〜図１４については第２の実施形態と同様の製造方法であるため、ここでの説明は省略する。

【0085】

次に、第２の実施形態で説明した図１４の製造工程に続いて、図２０に示すように、チップ−ｔｏ−ウエハで貼り合わされた第２のシリコン基板２０６ごと樹脂でモールドし、第２の再構成ウエハ２１９を形成する。その後、第２の再構成ウエハ２１９における第１の半導体チップ２０９の配線層側の第１の樹脂２２０を研削することで、第１の半導体チップ２０９の配線層を露出させる。第１の半導体チップ２０９の周囲に形成された樹脂拡張部分を含む第１の半導体チップ２０９の配線層上に、配線層と接続する第２の再配線層２２１を形成する。さらに、第２の再配線層２２１に接続した第３の外部電極２２２を形成する。薄化された第１の半導体チップ２０９と厚さが厚い第２の半導体チップ２１２を積層することで、第２の半導体チップ２１２が第１の半導体チップ２０９の支持体としての役割を果たす。これにより、パッケージにより発生する応力が第１の半導体チップ２０９に及ぼす影響を低減することが可能となる。

【0086】

次に、図２１に示すように、第２の再構成ウエハ２１９をダイシングで個片化して、第２の積層体２２３を形成する。ここで、第３の外部電極２２２は、第２の積層体２２３の外部接続端子であり、信号線、電源ライン、または接地ラインに接続されている。第２の積層体２２３における第１の半導体チップ２０９の主面とその周囲に形成された第２の再配線層２２１を含む第１の樹脂２２０の表面とでファンアウト領域を形成している。

【0087】

ファンアウト領域内で第２の積層体２２３の外部接続端子である第３の外部電極２２２のレイアウトを最適化することにより、ＩＲドロップと伝送速度を最適化することが可能となる。

【0088】

本実施形態では、樹脂拡張領域を含むファンアウト領域は、第２のシリコン基板２０６に形成されている第２の半導体チップ２１２のサイズ以下に限定される。しかし、樹脂の際に、第２のシリコン基板２０６を樹脂の支持基板として使用するため製造コストの低減が可能である。

【産業上の利用可能性】

【0089】

以上に説明したように、本発明に係る半導体装置およびその製造方法は、チップ・オン・チップのチップ積層パッケージにおいて、シリコン貫通電極により上下チップ間の信号の高速伝送を可能とする。また、下側チップに樹脂拡張領域を形成して外部出力端子をファンアウト構造とする。これにより、上側チップと下側チップの両チップから外部へ引き出される配線のうち、配線遅延やＩＲドロップの影響を受けやすい配線を最短距離に配置でき、配線長を短くするレイアウトが可能となる。このため、特に、高速信号処理が必要な集積回路素子等において有用である。

【符号の説明】

【0090】

１０１ 第１の半導体チップ
１０２ 配線
１０３ 層間絶縁膜
１０４ 配線層
１０５ シリコン貫通電極
１０６ 絶縁膜
１０７ 第１の電極
１０８ 第２の半導体チップ
１０９ 第２の電極
１１０ 第１の積層体
１１１ 接着剤
１１２ 第１の樹脂
１１３ 再配線層
１１４ 第１の外部電極
１１６ 第２の樹脂
１１７ 再配線層
１１８ 第２の外部電極
１１９ 配線基板
２０１ 第１のシリコン基板
２０２ シリコン貫通電極
２０３ 絶縁膜
２０４ 第１の電極
２０６ 第２のシリコン基板
２０８ 第２の電極
２０９ 第１の半導体チップ
２１０ 接着剤
２１１ 第１の積層体
２１２ 第２の半導体チップ
２１３ 接着層
２１４ 支持基板
２１５ 第１の樹脂
２１６ 第１の再構成ウエハ
２１７ 第１の再配線層
２１８ 第１の外部電極
２１９ 第２の再構成ウエハ
２２０ 第１の樹脂
２２１ 第２の再配線層
２２２ 第３の外部電極
２２３ 第２の積層体
３０１ 再配線

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18A】

【図18B】

【図19】

【図20】

【図21】

【図22A】

【図22B】

【図22C】