特許 6144741 不揮発性半導体メモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6144741

(24)【登録日】2017年5月19日

(45)【発行日】2017年6月7日

(54)【発明の名称】不揮発性半導体メモリ

(51)【国際特許分類】

   G11C 16/14 20060101AFI20170529BHJP

   G11C 16/34 20060101ALI20170529BHJP

【ＦＩ】

   G11C16/14

   G11C16/34 103

【請求項の数】16

【全頁数】15

(21)【出願番号】特願2015-189757(P2015-189757)

(22)【出願日】2015年9月28日

(65)【公開番号】特開2017-68880(P2017-68880A)

(43)【公開日】2017年4月6日

【審査請求日】2015年9月28日

(73)【特許権者】

【識別番号】511062254

【氏名又は名称】ウィンボンド エレクトロニクス コーポレーション

(74)【代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】水藤 克年

(72)【発明者】

【氏名】白田 理一郎

【審査官】 後藤 彰

(56)【参考文献】

【文献】 国際公開第９８／０１８１３２（ＷＯ，Ａ１）

【文献】 特開平０９−３２０２８７（ＪＰ，Ａ）

【文献】 特開２００７−０３５２１４（ＪＰ，Ａ）

【文献】 特開２０１１−０１４８１７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／１４

Ｇ１１Ｃ １６／３４

(57)【特許請求の範囲】

【請求項1】

制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリアレイを有する不揮発性半導体記憶装置の消去方法であって、
前記メモリアレイから消去すべきメモリセルを選択するステップと、
選択されたメモリセルのチャンネル領域に消去電圧を印加し、選択されたメモリセルの前記電荷蓄積層のデータを消去するステップと、
前記消去するステップの直後に、前記選択されたメモリセルの全ての制御ゲートにプログラムするときの電圧よりも弱いプログラム電圧を印加し、前記選択されたメモリセルに対して一括して弱いプログラムをするステップと、
弱いプログラムをするステップ後に、選択されたメモリセルの消去ベリファイをするステップとを含み、
消去ベリファイの結果に応じて弱いプログラムをするステップが複数回行われるとき、今回の弱いプログラム電圧は、前回の弱いプログラム電圧よりも小さい、消去方法。

【請求項2】

制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリアレイを有する不揮発性半導体記憶装置の消去方法であって、
前記メモリアレイから消去すべきメモリセルを選択するステップと、
選択されたメモリセルのチャンネル領域に消去電圧を印加し、選択されたメモリセルの前記電荷蓄積層のデータを消去するステップと、
前記消去するステップの直後に、前記選択されたメモリセルの全ての制御ゲートにプログラムするときの電圧よりも弱いプログラム電圧を印加し、前記選択されたメモリセルに対して一括して弱いプログラムをするステップと、
弱いプログラムをするステップ後に、選択されたメモリセルの消去ベリファイをするステップとを含み、
消去ベリファイの結果に応じて弱いプログラムをするステップが複数回行われるとき、今回の弱いプログラム電圧の印加時間は、前回の弱いプログラム電圧の印加時間よりも短い、消去方法。

【請求項3】

制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリアレイを有する不揮発性半導体記憶装置の消去方法であって、
前記メモリアレイから消去すべきメモリセルを選択するステップと、
選択されたメモリセルのチャンネル領域に消去電圧を印加し、選択されたメモリセルの前記電荷蓄積層のデータを消去するステップと、
前記消去するステップの直後に、前記選択されたメモリセルの全ての制御ゲートにプログラムするときの電圧よりも弱いプログラム電圧を印加し、前記選択されたメモリセルに対して一括して弱いプログラムをするステップとを有し、
前記消去するステップが複数回実施されるとき、前記弱いプログラムするステップは、最初の消去するステップが実施されるときのみ実施される、消去方法。

【請求項4】

制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリアレイを有する不揮発性半導体記憶装置の消去方法であって、
前記メモリアレイから消去すべきメモリセルを選択するステップと、
選択されたメモリセルのチャンネル領域に消去電圧を印加し、選択されたメモリセルの前記電荷蓄積層のデータを消去するステップと、
前記消去するステップの直後に、前記選択されたメモリセルの全ての制御ゲートにプログラムするときの電圧よりも弱いプログラム電圧を印加し、前記選択されたメモリセルに対して一括して弱いプログラムをするステップとを有し、
前記消去するステップが複数回実施されるとき、前記弱いプログラムするステップは、予め決められた回数だけ実施される、消去方法。

【請求項5】

前記弱いプログラム電圧は、前記電荷蓄積層と前記チャンネル領域との間の絶縁膜に電荷がトラップされるのを抑制するのに十分な大きさに設定される、請求項１ないし４いずれか１つに記載の消去方法。

【請求項6】

前記弱いプログラムするステップは、前記チャンネル領域から前記電荷蓄積層に電子を流すことで、前記電荷蓄積層と前記チャンネル領域との間の絶縁膜にトラップされた正孔と結合させる、請求項１ないし５いずれか１つに記載の消去方法。

【請求項7】

前記弱いプログラムをするステップは、消去ベリファイするステップの前に実行される、請求項３または６いずれか１つに記載の消去方法。

【請求項8】

前記弱いプログラムするステップは、前記消去するステップから２００ｍｓ以内に実施される、請求項１ないし７いずれか１つに記載の消去方法。

【請求項9】

消去方法はさらに、弱いプログラムをするステップ後に、選択されたメモリセルの消去ベリファイをするステップを含む、請求項３、６または７に記載の消去方法。

【請求項10】

前記消去ベリファイによりメモリセルの消去が不合格と判定された場合には、メモリセルの消去が合格と判定されるまで、前記消去するステップおよび前記弱いプログラムをするステップが繰り返される、請求項９に記載の消去方法。

【請求項11】

前記消去するステップは、前記制御ゲートよりも高い電圧を前記チャンネル領域に印加し、前記弱いプログラムするステップは、前記チャンネル領域よりも高い電圧を前記制御ゲートに印加する、請求項１ないし１０いずれか１つに記載の消去方法。

【請求項12】

制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリアレイと、
前記メモリアレイの中から消去すべきメモリセルを選択する選択手段と、
前記選択手段によって選択されたメモリセルのデータを消去する消去手段とを有し、
前記消去手段は、前記選択されたメモリセルのチャンネル領域に消去電圧を印加し、選択されたメモリセルの前記電荷蓄積層のデータを消去し、前記消去電圧の印加の直後に、前記選択されたメモリセルの全ての制御ゲートにプログラムするときの電圧よりも弱いプログラム電圧を印加し、前記選択されたメモリセルに対して一括して弱いプログラムをし、
前記消去手段はさらに、弱いプログラムした後に、選択されたメモリセルの消去ベリファイを実行し、消去ベリファイの結果に基づき弱いプログラムを複数行う場合には、今回の弱いプログラム電圧を、前回の弱いプログラム電圧よりも小さくする、不揮発性半導体記憶装置。

【請求項13】

制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリアレイと、
前記メモリアレイの中から消去すべきメモリセルを選択する選択手段と、
前記選択手段によって選択されたメモリセルのデータを消去する消去手段とを有し、
前記消去手段は、前記選択されたメモリセルのチャンネル領域に消去電圧を印加し、選択されたメモリセルの前記電荷蓄積層のデータを消去し、前記消去電圧の印加の直後に、前記選択されたメモリセルの全ての制御ゲートにプログラムするときの電圧よりも弱いプログラム電圧を印加し、前記選択されたメモリセルに対して一括して弱いプログラムをし、
前記消去手段はさらに、弱いプログラムした後に、選択されたメモリセルの消去ベリファイを実行し、消去ベリファイの結果に基づき弱いプログラムを複数行う場合には、今回の弱いプログラム電圧の印加時間を、前回の弱いプログラム電圧の印加時間よりも短くする、不揮発性半導体記憶装置。

【請求項14】

制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリアレイと、
前記メモリアレイの中から消去すべきメモリセルを選択する選択手段と、
前記選択手段によって選択されたメモリセルのデータを消去する消去手段とを有し、
前記消去手段は、前記選択されたメモリセルのチャンネル領域に消去電圧を印加し、選択されたメモリセルの前記電荷蓄積層のデータを消去し、前記消去電圧の印加の直後に、前記選択されたメモリセルの全ての制御ゲートにプログラムするときの電圧よりも弱いプログラム電圧を印加し、前記選択されたメモリセルに対して一括して弱いプログラムをし、
前記消去手段は、前記消去電圧の印加が複数回実施されるとき、前記弱いプログラム電圧を予め決められた回数だけ印加する、不揮発性半導体記憶装置。

【請求項15】

前記弱いプログラム電圧は、前記電荷蓄積層と前記チャンネル領域との間の絶縁膜に電荷がトラップされるのを抑制するのに十分な大きさに設定される、請求項１２ないし１４いずれか１つに記載の不揮発性半導体記憶装置。

【請求項16】

前記消去手段はさらに、弱いプログラムした後に、選択されたメモリセルの消去ベリファイを実行し、前記消去ベリファイによりメモリセルの消去が不合格と判定した場合には、メモリセルが合格と判定されるまで、前記消去電圧の印加および前記弱いプログラム電圧の印加を繰り返す、請求項１４に記載の不揮発性半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＮＡＮＤ型やＮＯＲ型のフラッシュメモリの信頼性に関し、書き込み消去を繰り返しても信頼性劣化の少ないフラッシュメモリを提供する方法に関する。

【背景技術】

【0002】

ＮＡＮＤ型フラッシュメモリのセルアレイの概略断面図を図１に示す。Ｐ型のシリコン基板１０内にＮウエル１２が形成され、Ｎウエル１２内にＰウエル１４が形成される。Ｐウエル１４内には、ＮＡＮＤストリングを構成する複数のトランジスタが形成される。１つのＮＡＮＤストリングは、直列に接続された複数のメモリセルと、メモリセルの一方の端部に接続されたソース線選択トランジスタと、他方の端部に接続されたビット線選択トランジスタとを有する。図１には、直列に接続された複数のメモリセル２０、ソース線側選択トランジスタ２２、ビット線側選択トランジスタ２４が示されている。Ｐウエル１４内には、このようなＮＡＮＤストリングが行方向に複数形成され、１つのＰウエル１４内のＮＡＮＤストリングが１つのブロックを構成する。

【0003】

ソース線ＳＬは、ソース線選択トランジスタ２２のｎ−拡散領域（ソース領域）２３に電気的に接続され、ビット線ＢＬは、ビット線選択トランジスタ２４のｎ−拡散領域（ドレイン領域）２３に電気的に接続される。また、Ｐウエル１４には、コンタクト用のｐ＋拡散領域２６が形成され、Ｎウエル１２には、ｎ＋拡散領域２７が形成され、これら２つの拡散領域２６、２７は、Ｎウエル／Ｐウエルの共通のコンタクト２８によって接続される。後述するように、選択されたブロックの消去を行うとき、共通のコンタクト２８を介してＰウエルの高電圧の消去パルスが印加される。

【0004】

図２に、メモリセルアレイの等価回路を示す。同図に示すように、ＮＡＮＤストリングと交差する行方向に複数のワード線ＷＬ１、ＷＬ２．．．ＷＬｎが形成され、各ワード線ＷＬは、行方向の対応するメモリセル２０の制御ゲートに共通に接続される。選択ゲート線ＳＧＳは、行方向のソース線選択トランジスタ２２のゲートに共通に接続され、選択ゲート線ＳＧＤは、行方向のビット線選択トランジスタ２４のゲートに共通に接続される。選択ゲート線ＳＧＳによってソース線選択トランジスタ２２が導通されるとき、ＮＡＮＤストリングがソース線ＳＬに電気的に接続され、選択ゲート線ＳＧＤによってビット線選択トランジスタ２４が導通されるとき、ＮＡＮＤストリングがビット線ＢＬに電気的に接続される。

【0005】

図３は、ＮＡＮＤ型フラッシュメモリの消去動作時の消去選択ブロック内の各ノードの電圧波形を示す図である。ノードＮ１は、Ｎウエル／Ｐウエルの共通のコンタクト２８、Ｎ２は、ソース線ＳＬのコンタクト用の拡散領域２３、Ｎ３は、ソース線側選択トランジスタ２２のゲート、Ｎ４は、同一ブロック内のメモリセル２０のワード線（制御ゲート）、Ｎ５は、ビット線側選択トランジスタ２４のゲート、Ｎ６は、ビット線ＢＬのコンタクト用の拡散領域２３の波形を示している。尚、非選択ブロックでは、Ｎ４が、消去選択ブロック内のＮ３ないしＮ５同様の波形になる。

【0006】

ＮＡＮＤ型フラッシュメモリでは、データ消去がブロック単位で行われる。このとき、選択されたブロックのワード線を０ＶまたはＰウエル１４より低い電圧にし、メモリセルアレイを形成するＰウエル１４に短冊型の正電圧の消去パルスＰｓを印加し、消去パルスＰｓを印加した後、Ｐウエル１４の電位が０Ｖに戻される。このとき、各ノードＮ２、Ｎ３、Ｎ５、Ｎ６は、Ｐウエル１４との容量結合により自動的に昇圧される。消去後に、ベリファイ読み出しにより、選択ブロック内のメモリセルの閾値が或る値以下に成っているか判定する。ブロック内の全セルの閾値が或る値以下であれば、消去動作は完了するが、一部のセルの閾値が或る値以上で有れば、再度、消去パルスＰＳを印加し、再度ベリファイ読み出しを行う（例えば、特許文献１）。

【0007】

また、消去されたメモリセルの閾値分布幅の下限値を制御するため、消去されたメモリセルに対してソフトプログラムを行い、ソフトプログラムベリファイを行うことも提案されている（例えば、特許文献２）。そのフローを図４に示す。同図に示すように、選択されたメモリセルのデータを消去するために消去パルスＰｓが印加され（Ｓ１０）、次に、メモリセルの閾値の上限値が一定以下になっているか否かを検証するための消去ベリファイが実行され（Ｓ２０）、消去ベリファイで合格と判定されと、メモリセルの閾値の下限値が一定以上になっているか否かを検証するためのソフトプログラムベリファイが実行され（Ｓ４０）、このベリファイで不合格と判定されたメモリセルに対してソフトプログラムを実行し（Ｓ３０）、閾値分布幅の下限値が一定以上になるような制御を行っている。

【0008】

一方、書込み（プログラム）では、Ｐウエル１４を０Ｖにし、選択されたワード線に高電圧を与える。ビット線ＢＬに、０Ｖないし正の電位を与えるが、０Ｖの場合、選択セルのシリコン表面が０Ｖとなり、シリコン基板より浮遊ゲートへ電子のトンネル電流が流れる。それによりセルの閾値が或る規定値より高くなる。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開２０１２−０２７９７９号公報

【特許文献2】特開２００７１０２９２３号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

従来のＮＡＮＤ型等のフラッシュメモリにおいて、消去／書込み（データの書き換え）を繰り返すと浮遊ゲート下の酸化膜の膜質劣化が起こり、酸化膜の正孔／電子のトラップによりコンダクタンス（Ｇｍ）が劣化し、またデータの保持特性も悪化する。それにより、データ書き換え回数に制限が生じ、回数が制限以上になると信頼性は保証されない問題が有った。

【0011】

酸化膜劣化の要因は幾つか有るが、１つの要因は、Ｐウエルへの消去パルス印加後に書込みに移るまでの間の酸化膜劣化に有ることは判明している。Ｐウエルへの消去パルス印加後、ワード線への書込みパルス印加までの間隔（インターバル）を変えてデータ書き換えを繰り返し、プログラム状態のメモリセルのＩ−Ｖ特性を測定したときの実験結果を図５（Ａ）に示す。具体的には、消去から書込みまでの間隔を０．０５秒（▲）、０．５秒（■）、５秒（●）の３種類を用意し、書込み／消去（Ｐ／Ｅ）のサイクル数が１０００回のときのＩ−Ｖ特性を、初期のプログラムされていないフレッシュなメモリセルのＩ−Ｖ特定と対比している。この実験結果から、間隔が小さいものほど、初期のフレッシュなメモリセルのＩ−Ｖ特性に近いことがわかる。言い換えれば、間隔が大きくなるほどＩ−Ｖ特性の乖離が大きくなり、コンダクタンスＧｍの劣化が大きくなることがわかる。

【0012】

図５（Ｂ）は、データの書き換え回数とメモリセルの閾値のシフト量との関係を示すグラフであり、横軸にＰ／Ｅサイクル数、縦軸にメモリセルの閾値Ｖｔｈのシフト量を表している、この実験結果から、間隔が一番小さい（０．０５秒）メモリセルのシフト量が一番小さく、間隔が大きくなるにつれシフト量が大きくなる。つまり、間隔の大きいメモリセルほど、シリコン界面のトッラプ準位が増え、それによりＩ−Ｖ特性の制御ゲート電位依存性が減ることがわかる。このように、消去パルス印加後の放置が酸化膜の劣化を引き起こすと考えられ、酸化膜の劣化は、微細化されたメモリセルの信頼性を悪化させ、信頼性を保証できるデータ書き換え回数の減少させてしまう。

【0013】

図６は、書込みから消去までの間隔Ｔp_eと、消去から書込みまでの間隔Ｔe_pとがコンダクタンスＧｍの劣化に与える影響を示すグラフである。横軸にＰ／Ｅサイクル数、縦軸に初期のメモリセルに流れるドレイン電流に対する変化の割合を表している。また、▲は、間隔Ｔp_eおよび間隔Ｔe_pの双方が短く、●は、間隔Ｔp_eが長く、間隔Ｔe_pが短く、■は、間隔Ｔp_eおよび間隔Ｔe_pの双方が長い場合を示している。Ｐ／Ｅサイクル数が１０００回に到達したとき、間隔Ｔp_eおよび間隔Ｔe_pの双方が短いメモリセルのコンダクタンスの劣化が一番小さく、次に劣化が小さいのは、間隔Ｔp_eが長く、間隔Ｔe_pが短いメモリセルであり、最も劣化が大きいのは、間隔Ｔp_eおよび間隔Ｔe_pの双方が長いメモリセルである。ここで、間隔Ｔe_pが短いメモリセル（▲と●）では、コンダクタンスの劣化にあまり差が見られず、間隔Ｔp_eがコンダクタンスの劣化に大きな影響を与えていないことがわかる。つまり、間隔Ｔe_pが、間隔Ｔp_eよりも酸化膜の劣化に与える影響が大きく、言い換えれば、メモリセルの書込み後の放置時間よりもメモリセルの消去後の放置時間が酸化膜の劣化に与える影響が大きく、トンネル酸化膜の劣化は、電子よりも正孔が支配的となる。

【0014】

図７は、消去パルスＰｓを印加したときのメモリセルの断面図、図８は、消去パルス印加時の浮遊ゲートとシリコン基板間のバンド図である。図７に示すように、制御ゲート３０に０Ｖが印加され、Ｐウエル１４に消去パルスＰｓが印加されると、浮遊ゲート３２の直下のトンネル酸化膜３４には高電圧が掛り、それにより電子が浮遊ゲート３２からシリコン基板側にＦＮトンネル効果により流れる。その結果、消去終了時には、浮遊ゲート３２は正電荷を持つ。図８に示すように、シリコン基板に到達した電子は高エネルギーに成り、高エネルギーの正孔を発生させ、その一部が酸化膜３４中に注入される。

【0015】

図９は、消去パルスを印加した後のメモリセルの閾値が０Ｖ以下に成っている場合のバンド図である。消去パルス印加時に酸化膜３４に注入された正孔は、その後、Ｐウエル１４を０Ｖにした際に浮遊ゲート３２が正電荷を持っていると、浮遊ゲート３２はその電荷によりシリコン表面に対し相対的に正の電位を持つ。すると、酸化膜３４中に存在する正孔は、酸化膜中の自己電界によりシリコン基板側へゆっくり移動（プールフレンケル電流：参照論文）する。シリコン界面に到達した正孔の一部は、酸化膜にトラップされ又界面準位を生成する（参照論文；IEEE TRANSACTIONS ON NUCLEAR SCIENCE, VOL.55, NO.4, pp.1833-1853, 2008. p.1836の右カラムの6行目）。読み出しベリファイ時は、Ｐウエルは０Ｖに固定され、ワード線は０Ｖないし或る正の電位になるので、正孔がシリコン側へ移動することは変わらない。このように従来の消去方式では、消去パルス印加後の間に正孔がシリコン界面に移動し、界面準位を形成する。

【0016】

本発明は、このような従来の課題を解決し、データの書き換えによる信頼性の劣化を抑制する不揮発性半導体記憶装置を提供することを目的とする。

【課題を解決するための手段】

【0017】

本発明に係る消去方法は、制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリアレイを有する不揮発性半導体記憶装置のものであって、前記メモリアレイから消去すべきメモリセルを選択するステップと、選択されたメモリセルのチャンネル領域に消去電圧を印加し、選択されたメモリセルの前記電荷蓄積層のデータを消去するステップと、前記消去するステップの直後に、前記選択されたメモリセルの全ての制御ゲートにプログラムするときの電圧よりも弱いプログラム電圧を印加し、前記選択されたメモリセルに対して一括して弱いプログラムをするステップとを有する。

【0018】

好ましくは前記弱いプログラム電圧は、前記電荷蓄積層と前記チャンネル領域との間の絶縁膜に電荷がトラップされるのを抑制するのに十分な大きさに設定される。好ましくは前記弱いプログラムするステップは、前記チャンネル領域から前記電荷蓄積層に電子を流すことで、前記電荷蓄積層と前記チャンネル領域との間の絶縁膜にトラップされた正孔と結合させる。好ましくは前記弱いプログラムをするステップは、消去ベリファイするステップの前に実行される。好ましくは前記弱いプログラムするステップは、前記消去するステップから２００ｍｓ以内に実施される。好ましくは消去方法はさらに、弱いプログラムをするステップ後に、選択されたメモリセルの消去ベリファイをするステップを含む。好ましくは前記消去ベリファイによりメモリセルの消去が不合格と判定された場合には、メモリセルの消去が合格と判定されるまで、前記消去するステップおよび前記弱いプログラムをするステップが繰り返される。好ましくは今回の弱いプログラム電圧は、前回の弱いプログラム電圧よりも小さい。好ましくは今回の弱いプログラム電圧の印加時間は、前回の弱いプログラム電圧の印加時間よりも短い。好ましくは前記消去するステップが複数回実施されるとき、前記弱いプログラムするステップは、最初の消去するステップが実施されるときのみ実施される。好ましくは前記消去するステップが複数回実施されるとき、前記弱いプログラムするステップは、予め決められた回数だけ実施される。好ましくは前記消去するステップは、前記制御ゲートよりも高い電圧を前記チャンネル領域に印加し、前記弱いプログラムするステップは、前記チャンネル領域よりも高い電圧を前記制御ゲートに印加する。

【0019】

本発明に係る不揮発性半導体記憶装置は、制御ゲート、電荷蓄積層およびチャンネル領域を含むメモリセルが形成されたメモリアレイと、前記メモリアレイの中から消去すべきメモリセルを選択する選択手段と、前記選択手段によって選択されたメモリセルのデータを消去する消去手段とを有し、前記消去手段は、前記選択されたメモリセルのチャンネル領域に消去電圧を印加し、選択されたメモリセルの前記電荷蓄積層のデータを消去し、前記消去電圧の印加の直後に、前記選択されたメモリセルの全ての制御ゲートにプログラムするときの電圧よりも弱いプログラム電圧を印加し、前記選択されたメモリセルに対して一括して弱いプログラムをする。

【0020】

好ましくは前記弱いプログラム電圧は、前記電荷蓄積層と前記チャンネル領域との間の絶縁膜に電荷がトラップされるのを抑制するのに十分な大きさに設定される。好ましくは前記消去手段はさらに、弱いプログラムした後に、選択されたメモリセルの消去ベリファイを実行し、前記消去ベリファイによりメモリセルの消去が不合格と判定した場合には、メモリセルが合格と判定されるまで、前記消去電圧の印加および前記弱いプログラム電圧の印加を繰り返す。好ましくは前記消去手段は、今回の弱いプログラム電圧を、前回の弱いプログラム電圧よりも小さくする。好ましくは前記消去手段は、今回の弱いプログラム電圧の印加時間を、前回の弱いプログラム電圧の印加時間よりも短くする。好ましくは前記消去手段は、前記消去電圧の印加が複数回実施されるとき、前記弱いプログラム電圧を予め決められた回数だけ印加する。

【発明の効果】

【0021】

本発明によれば、消去の直後に、弱いプログラムを実施するようにしたので、消去時に引き起こされる絶縁膜中の電荷のトラップの発生を抑制し、これにより絶縁膜の劣化を従来よりも抑制し、信頼性を保証できるデータ書き換え回数を増やすことが可能となる。

【図面の簡単な説明】

【0022】

【図1】ＮＡＮＤ型フラッシュメモリのセルアレイ部の構成を示す概略断面図である。

【図2】ＮＡＮＤ型フラッシュメモリの等価回路図である。

【図3】従来のＮＡＮＤ型フラッシュメモリにおいて、消去パルス印加時の各ノードの電圧波形を示す図である。

【図4】従来のフラッシュメモリのソフトプログラム方法を示す図である。

【図5】メモリセルのＩ−Ｖ特性の消去から書込みまでの間隔依存性を表すグラフであり、図５（Ａ）は、初期のＩ−Ｖ特性と１０００回のデータ書き換え後のＩ−Ｖ特性を示すグラフ、図５（Ｂ）は、消去／書込みのサイクル数と閾値のシフト量の関係を示すグラフである。

【図6】１０００回のデータ書き換え後の書込みから消去までの間隔および消去から書込みまでの間隔とコンダクタンスの劣化との関係を示したグラフである。

【図7】消去時の電子の流れを示すメモリセルの断面図である。

【図8】消去パルス印加時のバンドダイアグラム図である。

【図9】従来例による消去パルスの印加後のバンドダイアグラム図である。

【図10】本発明の実施例に係るＮＡＮＤ型フラッシュメモリの全体構成の一例を示すブロック図である。

【図11】フラッシュメモリの動作時に各部に印加される電圧の一例を示す図である。

【図12】本発明の実施例に係るフラッシュメモリの消去動作を示すフローチャートである。

【図13】本発明の第１の実施例に係る消去動作時の各部のタイミングチャートである。

【図14】本発明の第１の実施例に係る弱いプログラム時のバイアス条件を説明する図である。

【図15】消去パルスの印加回数と閾値の変化の関係を示す図である。

【図16】本発明の第２の実施例に係る消去動作時の各部のタイミングチャートである。

【図17】本発明の第２の実施例の変形例による消去動作時の各部のタイミングチャートである。

【図18】本発明の第２の実施例の変形例による消去動作時の各部のタイミングチャートである。

【発明を実施するための形態】

【0023】

以下、本発明の実施の形態について図面を参照して詳細に説明する。なお、図面は、分かり易くするために各部を強調して示してあり、実際のデバイスのスケールとは同一ではないことに留意すべきである。

【0024】

図１０は、本実施例に係るＮＡＮＤ型のフラッシュメモリの一構成例を示すブロック図である。同図に示すように、フラッシュメモリ１００は、行列状に配列された複数のメモリセルが形成されたメモリアレイ１１０と、外部入出力端子Ｉ／Ｏに接続され入出力データを保持する入出力バッファ１２０と、入出力バッファ１２０からのアドレスデータを受け取るアドレスレジスタ１３０と、入出力されるデータを保持するデータレジスタ１４０と、入出力バッファ１２０からのコマンドデータおよび外部制御信号（図示されないチップイネーブルやアドレスラッチイネーブル等）に基づき各部を制御する制御信号Ｃ１、Ｃ２、Ｃ３等を生成するコントローラ１５０と、アドレスレジスタ１３０からの行アドレス情報Ａｘをデコードしデコード結果に基づきブロックの選択およびワード線の選択等を行うワード線選択回路１６０と、ビット線を介して読み出されたデータを保持したり、ビット線を介してプログラムデータ等を保持するページバッファ／センス回路１７０と、アドレスレジスタ１３０からの列アドレス情報Ａｙをデコードし当該デコード結果に基づきビット線の選択等を行う列選択回路１８０と、データの読出し、プログラム（書込み）および消去等のために必要な電圧（プログラム電圧Vpgm、パス電圧Vpass、読出し電圧Vread、消去電圧Vers、弱いプログラム電圧Vw_pgm等）を生成する内部電圧発生回路１９０と、内部システムクロックＣＬＫを発生するシステムクロック発生回路２００とを含んで構成される。

【0025】

メモリアレイ１１０は、図２に示したように、複数のメモリセルを直列に接続したＮＡＮＤストリングから構成される。メモリセルは、Ｐウエル内に形成されたｎ＋拡散領域であるソース／ドレインと、ソース／ドレイン間のチャンネル領域上に形成されたトンネル酸化膜と、トンネル酸化膜上に形成された浮遊ゲート（電荷蓄積層）と、浮遊ゲート上に誘電体膜を介して形成された制御ゲートとを含むＭＯＳ構造を有する。典型的に、浮遊ゲートに正電荷が蓄積されているとき、つまりデータ「１」が書込まれているとき、しきい値は負状態にあり、メモリセルは、制御ゲートが０Ｖでオンである。浮遊ゲートに電子が蓄積されたとき、つまりデータ「０」が書込まれているとき、しきい値は正にシフトし、メモリセルは、制御ゲートが０Ｖでオフである。但し、メモリセルは、単ビットを記憶するものに限らず、多ビットを記憶するものであってもよい。

【0026】

図１１は、フラッシュメモリの各動作時に印加されるバイアス電圧の一例を示したテーブルである。読出し動作では、ビット線に或る正の電圧を印加し、選択されたワード線に或る電圧（例えば０Ｖ）を印加し、非選択ワード線にパス電圧Vpass（例えば４．５Ｖ）を印加し、選択ゲート線ＳＧＤ、ＳＧＳに正の電圧（例えば４．５Ｖ）を印加し、ビット線選択トランジスタ、ソース線選択トランジスタをオンし、共通ソース線に０Ｖを印加する。プログラム（書込み）動作では、選択されたワード線に高電圧のプログラム電圧Vpgm（１５〜２０Ｖ）を印加し、非選択のワード線に中間のパス電圧（例えば１０Ｖ）を印加し、選択ゲート線ＳＧＤに電源電圧Ｖｃｃを印加し、ビット線選択トランジスタをオンさせ、選択ゲート線ＳＧＳに０Ｖを印加し、ソース線選択トランジスタをオフさせ、「０」または「１」のデータに応じた電位をビット線ＧＢＬに供給する。

【0027】

消去動作では、ブロック内の選択されたワード線、すなわち制御ゲートに或る電圧（例えば０Ｖ）を印加し、Ｐウエルに高電圧（例えば２０Ｖ）の消去パルスを印加し、浮遊ゲートの電子を基板に引き抜くことで、ブロック単位でデータを消去する。本実施例の消去動作では、消去パルスを印加後に、弱い書込み（プログラム）が実行されるが、この詳細は後述する。

【0028】

次に、本実施例のフラッシュメモリの消去動作について説明する。図１２は、本実施例の消去動作を示すフローである。先ず、コントローラ１５０は、消去コマンド等を受け取ることと、消去動作を開始させる（Ｓ１００）。具体的には、ワード線選択回路１６０は、消去すべきブロックを選択し、選択されたブロックのワード線に０Ｖを印加し、かつ、内部電圧発生回路１９０によって生成された消去パルスＰｓがＰウエルに印加される。これにより、浮遊ゲート直下の酸化膜が高電界になり、浮遊ゲートからシリコン基板側に電子のトンネル電流が流れる。

【0029】

次に、コントローラ１５０は、選択されたブロックの全てのメモリセルについて弱いプログラムを実行する（Ｓ１１０）。すなわち、選択されたブロックの全てのメモリセルのワード線に、通常のプログラム時に印加するプログラム電圧Vpgmよりも低い、弱いプログラム電圧Vw_pgmを印加し、選択ゲート線ＳＧＤ、ＳＧＳに電源電圧Ｖｃｃを印加し、ビット線ＧＢ、ソース線ＳＬ、Ｐウエルにそれぞれ０Ｖを印加する。これにより、選択されたブロック内の全メモリセルに対して一括して弱いプログラムが実施される。

【0030】

弱いプログラムを行うことで、シリコン基板のチャンネル領域からゲート酸化膜を介して浮遊ゲートに電子が注入されるが、その際、電子の一部は、酸化膜中にトラップされている正孔と結合することで、正孔が消滅される。メモリセルの消去後の放置時間が長くなればなるほど、酸化膜の劣化に及ぼす影響が大きくなるので、弱いプログラムは、消去パルスを印加の直後にできるだけ実行することが望ましい。それ故、本実施例では、消去パルスを印加した後、消去ベリファイを行うことなく、直ぐに弱いプログラムが行われ、弱いプログラムの実施後に消去ベリファイが行われる。また、弱いプログラムは、酸化膜中の正孔のデトラップ、あるいはそのような正孔によるシリコン界面準位が形成されることを抑制するものであり、それ故、弱いプログラムのベリファイは不要である。

【0031】

弱いプログラムの実施後、メモリセルの閾値が一定以下になっているか否かを検証するための消去ベリファイが実行される（Ｓ１２０）。消去ベリファイで不合格と判定された場合には、再度、消去パルスが印加され（Ｓ１００）、その後、弱いプログラムが行われる（Ｓ１１０）。こうして、最終的に、選択されたブロックの全てのメモリセルの閾値がベリファイ電圧以下になったことが検証されると、消去動作が終了される。

【0032】

図１３は、本実施例の消去動作のタイミングチャートを示し、図１４は、弱いプログラムを行うときのバイアス条件を示す。図１３に示すように、Ｐウエルに消去パルスが印加され（ＥＲＳ）、その時点から一定時間Ｔｄ以内に、弱いプログラム（Ｗ＿ＰＧＭ）が実施される。時間Ｔｄは、例えば、２００ｍｓである。弱いプログラムは、図１４に示すように、選択されたブロックの全てのメモリセルのワード線ＷＬ１〜ＷＬｎに、弱いプログラム電圧Vw_pgmが印加され、選択ゲート線ＳＧＳ、ＳＧＤに５Ｖが印加されてソース線選択トランジスタおよびビット線選択トランジスタが導通され、ビット線ＧＢＬ、ソース線ＳＬおよびＰウエルに０Ｖが印加される。弱いプログラムを行った後、消去ベリファイ（ＥＲＳ）が実施される。

【0033】

上記実施例では、ISPE（Incremental Step Pulse Erase）方式により消去パルスを印加する例を示しているが、複数の消去パルスを印加する場合には、今回の消去パルスの波高値が前回と同じであっても良いし、前回よりも大きくなるようにしてもよい。さらに今回の消去パルスの印加時間は、前回と同じであってもよいし、前回よりも大きくなるようにしてもよい。

【0034】

次に、本発明の第２の実施例について説明する。図１５は、消去パルスの印加回数と、閾値分布幅の変化との関係を表し、ここでは、プログラム状態の分布幅Ｂが、１回目の消去パルスの印加により閾値ＶｔがΔＶ１だけ変化した分布幅Ｂ１になり、２回目の消去パルスの印加により閾値ＶｔがΔＶ２だけ変化した分布幅Ｂ２になり、３回目の消去パルスの印加により閾値ＶｔがΔＶ３だけ変化した分布幅Ｂ３になる様子を示している。通常、閾値Ｖｔの変化量は、最初の消去パルスの印加時が最も大きく、その後、閾値Ｖｔの変化量は小さくなる関係にある（ΔＶ１＞ΔＶ２＞ΔＶ３）。閾値Ｖｔの変化量が一番大きいとき、すなわち、浮遊ゲートからシリコン基板側への電子の流れが一番大きいとき、酸化膜中の正孔のトラップ量が一番大きくなり、閾値Ｖｔの変化量が小さいとき、酸化膜中の正孔のトラップ量も小さくなる。そこで、第２の実施例では、消去パルスの印加回数、すなわち正孔のトラップ量に応じて弱いプログラム電圧を変化させる。

【0035】

図１６は、第２の実施例の消去動作のタイミングチャートである。同図に示すように、最初の消去パルスの印加後の弱いプログラムでは、プログラム電圧Vw_pgm1が印加され、次の消去パルスの印加後の弱いプログラムでは、プログラム電圧Vw_pgm1よりも幾分小さいプログラム電圧Vw_pgm2が印加される。これにより、酸化膜中の正孔のトラップ量に応じた弱いプログラムを行うことができ、浮遊ゲートに必要以上の電子が注入されるのを抑制することができる。

【0036】

図１７は、第２の実施例の他の消去動作のタイミングチャートである。この例では、最初の消去パルスの印加後の弱いプログラムでは、時間期間Ｔ１、プログラム電圧Vw_pgmが印加され、次の消去パルスの印加後の弱いプログラムでは、時間期間Ｔ１よりも短い時間期間Ｔ２にてプログラム電圧Vw_pgmが印加される。これにより、正孔のデトラップ最適化と消去時間の短縮の両立を図ることができる。

【0037】

図１８は、第２の実施例の更なる他の消去動作のタイミングチャートである。この例では、最初の消去パルスの印加後のみに弱いプログラムが実施され、２回目以降の消去パルスの印加後には弱いプログラムが実施されない。ここでは、最初の消去パルスの印加後のみに弱いプログラムを実施する例を示したが、予め決められた回数だけ弱いプログラムが実施されるようにしてもよい。これにより、正孔のデトラップ最適化と消去時間の短縮の両立を図ることができる。不必要な弱いプログラムの印加は、却って酸化膜の劣化を引き起こす要因にも繋がりかねないため、第２の実施例では、消去直後の初期の弱いプログラムを実行し、その後は、プログラムによる劣化と消去直後の弱いプログラムによる改善効果の兼ね合いを考慮し、弱いプログラムを徐々に小さくする、あるいは一定回数以上印加しないという選択を可能にしている。

【0038】

上記実施例では、図１６ないし図１８に示す方法を単独で実施する例を示したが、これらの方法は、組み合わせることも可能である。例えば、図１６に示す方法と図１７に示す方法を組み合わせることで、最初に印加される弱いプログラム電圧Vw_pgm1と時間期間Ｔ１とを、２回目に印加される弱いプログラム電圧Vw_pgm2と時間期間Ｔ２よりも大きくするようにしてもよい。さらに、図１８に示す方法を組み合わせることで、複数回の消去パルスが印加される場合に、印加される弱いプログラム電圧の回数、電圧の大きさ、時間期間を適宜設定することができる。

【0039】

上記実施例では、弱いプログラムの具体的な例を示したが、本発明は、このような具体例に限定されることを意図するものではない。本発明は、当業者であれば具体的な例示から成し得るような変形、置換、あるいは具体的な例から抽出または連想され得る構成や方法を包含する。

【0040】

また、上記実施例では、ＮＡＮＤ型のフラッシュメモリについて例示したが、本発明は、メモリセルが制御ゲートおよび浮遊ゲートを有するＮＯＲ型のフラッシュメモリの消去方法にも適用することが可能である。さらに上記実施例では、シリコン基板表面にメモリセル等が２次元的に形成されるフラッシュメモリを例示したが、本発明は、シリコン基板上にメモリセル等が３次元的に形成されるフラッシュメモリにも適用することができる。

【0041】

以上のように本発明の好ましい実施の形態について詳述したが、本発明は、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

【符号の説明】

【0042】

１０：ｐ型シリコン基板
１２：Ｎウエル
１４：Ｐウエル
２０：メモリセル
２２：ソース線選択トランジスタ
２３：ｎ−拡散領域
２４：ビット線選択トランジスタ
２６：ｐ＋拡散領域
２７：ｎ＋拡散領域
２８：Ｎウエル/Ｐウエルの共通コンタクト
１００：フラッシュメモリ
１１０：メモリアレイ
１２０：入出力バッファ
１３０：アドレスレジスタ
１４０：データレジスタ
１５０：コントローラ
１６０：ワード線選択回路
１７０：ページバッファ／センス回路
１８０：列選択回路
１９０：内部電圧発生回路
２００：システムクロック発生回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】