特許 6146992 ３次元半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6146992

(24)【登録日】2017年5月26日

(45)【発行日】2017年6月14日

(54)【発明の名称】３次元半導体装置

(51)【国際特許分類】

   H01L 27/105 20060101AFI20170607BHJP

   H01L 21/8246 20060101ALI20170607BHJP

   H01L 27/10 20060101ALI20170607BHJP

   H01L 45/00 20060101ALI20170607BHJP

   H01L 49/00 20060101ALI20170607BHJP

【ＦＩ】

   H01L27/10 448

   H01L27/10 447

   H01L27/10 481

   H01L45/00 A

   H01L45/00 Z

   H01L49/00 Z

【請求項の数】10

【全頁数】32

(21)【出願番号】特願2012-257685(P2012-257685)

(22)【出願日】2012年11月26日

(65)【公開番号】特開2013-115436(P2013-115436A)

(43)【公開日】2013年6月10日

【審査請求日】2015年9月16日

(31)【優先権主張番号】10-2011-0124204

(32)【優先日】2011年11月25日

(33)【優先権主張国】KR

(73)【特許権者】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

(74)【代理人】

【識別番号】110000051

【氏名又は名称】特許業務法人共生国際特許事務所

(72)【発明者】

【氏名】朴 鎮 沢

(72)【発明者】

【氏名】朴 泳 雨

(72)【発明者】

【氏名】崔 正 達

【審査官】 加藤 俊哉

(56)【参考文献】

【文献】 特開２００８−２７７５４３（ＪＰ，Ａ）

【文献】 特開２０１１−０６６３４８（ＪＰ，Ａ）

【文献】 特開２０１１−０２８８３３（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１１／０１４７８２４（ＵＳ，Ａ１）

【文献】 特開２００８−２５８４５８（ＪＰ，Ａ）

【文献】 特開２００９−２６６２８０（ＪＰ，Ａ）

【文献】 特開２００９−２２４７７８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１０５

Ｈ０１Ｌ ２１／８２４６

Ｈ０１Ｌ ２７／１０

Ｈ０１Ｌ ４５／００

Ｈ０１Ｌ ４９／００

(57)【特許請求の範囲】

【請求項1】

チャンネル領域によって分離された第１及び第２不純物領域を含む基板と、
前記第１不純物領域に接続されるビットラインと、
前記ビットラインと前記第１不純物領域とを連結するビットラインプラグと、
前記第２不純物領域に接続される垂直電極と、
前記基板と前記ビットラインとの間に介在する水平電極の積層体と、
前記水平電極の積層体と前記基板との間に配列される選択ラインと、を有し、
前記積層体は、垂直方向において前記水平電極の間に介在する鋳型膜を含み、
前記鋳型膜と前記垂直電極との間の水平間隔は、前記水平電極と前記垂直電極との間の水平間隔より大きく、
前記選択ラインは、前記水平電極の平面形状及び平面位置と実質的に同一の平面形状及び平面位置を有することを特徴とする３次元半導体装置。

【請求項2】

前記選択ラインと前記垂直電極との間の水平距離は、前記水平電極と前記垂直電極との間の水平距離と実質的に同一であることを特徴とする請求項１に記載の３次元半導体装置。

【請求項3】

前記選択ラインと前記ビットラインプラグとの間の水平距離は、前記水平電極と前記ビットラインプラグとの間の水平距離と実質的に同一であることを特徴とする請求項１に記載の３次元半導体装置。

【請求項4】

前記ビットラインは、前記水平電極を横切り、
前記選択ライン及び前記積層体は、前記チャンネル領域を横切ることを特徴とする請求項１に記載の３次元半導体装置。

【請求項5】

前記選択ラインは、前記第１不純物領域の第１部分に重畳され、
前記選択ラインは、前記第２不純物領域の第１部分に重畳され、
前記第１不純物領域の第１部分の幅は、前記第２不純物領域の第１部分の幅と異なることを特徴とする請求項１に記載の３次元半導体装置。

【請求項6】

前記選択ラインの物質は、前記水平電極の物質と実質的に同一であることを特徴とする請求項１に記載の３次元半導体装置。

【請求項7】

前記水平電極と前記垂直電極との間に介在するメモリパターンをさらに含み、
少なくとも１つの水平電極の高さにおける前記メモリパターンの第１水平厚さは、前記鋳型膜の高さにおける前記メモリパターンの第２水平厚さより小さいことを特徴とする請求項１に記載の３次元半導体装置。

【請求項8】

前記積層体は、前記水平電極と前記垂直電極との間に介在する整流要素（ｒｅｃｔｉｆｙｉｎｇ ｅｌｅｍｅｎｔ）をさらに含み、
前記鋳型膜と前記垂直電極との間の間隔は、前記整流要素と前記垂直電極との間の間隔と異なることを特徴とする請求項１に記載の３次元半導体装置。

【請求項9】

前記水平電極と前記垂直電極との間に介在するメモリパターンをさらに含み、
前記メモリパターンは、カルコゲン化合物、磁気−抵抗（ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）特性を示すように構成される薄膜構造、ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）化合物、又は遷移金属酸化物の中の少なくとも１つを含むことを特徴とする請求項１に記載の３次元半導体装置。

【請求項10】

互いに連結されて選択ライングループを構成する第１及び第２選択ラインを含む選択ライングループと、
前記第１及び第２選択ラインの各々の上方に順に積層される複数のワードラインと、
前記第１及び第２選択ラインの間に一列に配列される垂直電極と、
垂直方向において前記ワードラインの間に介在する鋳型膜と、
前記選択ライングループに隣接する各対向辺に一列に配列される複数のビットラインプラグと、
前記ワードラインを横切りながら前記ビットラインプラグの一対と連結し、前記選択ライングループに隣接する各対向辺に配置される複数のビットラインと、を有し、
前記複数のワードラインの各々は、前記第１及び第２選択ラインの少なくとも１つの形状と同一であり、
前記鋳型膜と前記垂直電極との間の水平間隔は、前記複数のワードラインの少なくとも１つと前記垂直電極との間の水平間隔より大きく、
前記選択ライングループ下の複数のアクティブパターンは、互いに離隔した一対のドレーン領域と、前記ドレーン領域の間に位置するソース領域と、前記ドレーン領域とソース領域の間に位置する一対のチャンネル領域と、を含み、
前記垂直電極は前記ソース領域に結合され、
前記ビットラインプラグは、前記ドレーン領域に結合され、
前記第１及び第２選択ラインは、前記一対のチャンネル領域と対向していることを特徴とする３次元半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は３次元半導体装置に係り、より具体的には３次元的に配列された抵抗性メモリセルを含む半導体メモリ装置に関する。

【背景技術】

【0002】

３Ｄ−ＩＣメモリ技術はメモリ容量を増大させるための技術として、メモリセルを３次元的に配列することに関連された諸般技術を意味する。メモリ容量は、３Ｄ−ＩＣメモリ技術以外にも、（１）パターン微細化技術及び（２）多重レベルセル（ＭＬＣ）技術を通じても増大できる。しかし、パターン微細化技術は高費用の問題を随伴し、ＭＬＣ技術はセル当たりの増加させ得るビット数で制限される。このような理由で、３Ｄ−ＩＣ技術はメモリ容量を増大させるための必然的な方法であるように見える。勿論、パターン微細化及びＭＬＳ技術を３Ｄ−ＩＣ技術と組み合わせた場合、メモリ容量のさらなる増加を具現できる点で、これらパターン微細化及びＭＬＳ技術も３Ｄ−ＩＣ技術とは独立に発展することが期待される。

【0003】

３Ｄ−ＩＣ技術の１つとして、パンチ−アンド−プラグ（ｐｕｎｃｈ−ａｎｄ−ｐｌｕｇ）技術が最近提案されている。パンチ−アンド−プラグ技術は多層の薄膜を基板の上に順に形成した後、その薄膜を貫通するプラグを形成する段階を含む。この技術を利用すれば、製造費用を大きく増加すること無く３Ｄメモリ素子のメモリ容量を大きく増加できるので、この技術は最近大きく注目を浴びている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】韓国特許公開第１０−２００９−０１３０１８０号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明の目的は増加された集積度を有する３次元半導体メモリ装置を提供することにある。

【課題を解決するための手段】

【0006】

本発明による３次元半導体装置は、チャンネル領域によって分離された第１及び第２不純物領域を含む基板、前記第１不純物領域に接続するビットライン、前記第２不純物領域に接続する垂直電極、前記基板と前記ビットラインとの間に配置される水平電極の積層体、及び、前記積層体と前記基板との間に配置される選択ラインを含む。この時、前記選択ラインは平面（ｐｌａｎａｒ）形状及び平面位置において、前記水平電極の各々と実質的に同一である。

【0007】

一実施形態で、前記選択ラインと前記垂直電極との間の水平距離は前記水平電極と前記垂直電極との間の水平距離と実質的に同一であり得る。
一実施形態で、前記ビットラインと前記第１不純物領域とを連結するビットラインプラグをさらに包含でき、前記選択ラインと前記ビットラインプラグとの間の水平距離は前記水平電極と前記ビットラインプラグとの間の水平距離と実質的に同一であり得る。
前記ビットラインは前記水平電極を横切り、前記選択ライン及び前記積層体は前記チャンネル領域を横切ることができる。
一実施形態で、前記選択ラインと重畳される水平的幅において、前記第１及び第２不純物領域は互に異なり得る。
一実施形態で、前記選択ラインは前記水平電極の各々と実質的に同一であり得る。
一実施形態で、前記積層体は垂直的な方向で前記水平電極の間に介在される鋳型膜をさらに包含できる。前記鋳型膜と前記垂直電極との間の間隔は前記水平電極と前記垂直電極との間の間隔より大きくなり得る。
一実施形態で、前記水平電極と前記垂直電極との間に介在されるメモリパターンをさらに包含できる。
また、前記水平電極の高さにおける前記メモリパターンの水平厚さは、前記鋳型膜の高さにおける前記メモリパターンの水平厚さより薄いことがあり得る。
一実施形態で、前記積層体は、前記水平電極の垂直方向において前記水平電極の間に介在する鋳型膜、及び前記水平電極と前記垂直電極との間に介在する整流要素（ｒｅｃｔｉｆｙｉｎｇ ｅｌｅｍｅｎｔ）をさらに包含できる。前記鋳型膜と前記垂直電極との間の間隔は前記整流要素と前記垂直電極との間の間隔と異なり得る。
一実施形態で，前記水平電極と前記垂直電極との間に介在するメモリパターンをさらに包含し、前記メモリパターンはカルコゲン化合物，磁気−抵抗（ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）特性を示すように構成される薄膜構造、ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）化合物又は遷移金属酸化物の中の少なくとも１つを包含できる。

【0008】

本発明による３次元半導体装置は、互いに連結されて選択ライングループを構成する第１及び第２選択ライン、前記選択ラインの各々の上方に順に積層される複数のワードライン、前記第１及び第２選択ラインの間に一列に配列される垂直電極、前記選択ライングループの両側に各々一列に配列される複数のビットラインプラグ、及び前記ワードラインを横切りながら、前記ビットラインプラグを連結するビットラインを含む。

【0009】

一実施形態で、前記ワードラインは互いに電気的に分離されて、互いに異なる電圧を有するように構成され得る。
一実施形態で、前記ワードラインは前記垂直電極が配置される第１トレンチ及び前記ビットラインプラグが配置される第２トレンチを定義し、前記第２トレンチの各々は複数の前記ビットラインを横切る長さを有することができる。
一実施形態で、前記第１トレンチは複数の前記ビットラインを横切る長さを有することができる。
一実施形態で、前記第１及び第２選択ラインの各々はその上方に位置する前記ワードラインと平面（ｐｌａｎａｒ）形状及び平面位置において、実質的に同一であり得る。
一実施形態で、前記第１及び第２選択ラインと前記垂直電極との間の水平距離は前記ワードラインと前記垂直電極との間の水平距離と実質的に同一であり得る。
一実施形態で、前記第１及び第２選択ラインと前記ビットラインプラグとの間の水平距離は前記ワードラインと前記ビットラインプラグとの間の水平距離と実質的に同一であり得る。
一実施形態で、前記選択ライングループの下に配置される複数の活性パターンをさらに包含でき、前記活性パターンの各々は互いに離隔された一対のドレーン領域、前記ドレーン領域の間に位置するソース領域、前記ドレーン領域と前記ソース領域との間に位置する一対のチャンネル領域を含み、前記垂直電極は前記ソース領域に接続され、前記ビットラインプラグは前記ドレーン領域に接続され、前記第１及び第２選択ラインは前記一対のチャンネル領域と各々対向して前記一対のチャンネル領域の上に配置され得る。
一実施形態で、前記第１及び第２選択ラインと重畳される水平方向の幅において、前記ドレーン領域は前記ソース領域と異なり得る。
一実施形態で、前記第１及び第２選択ラインは前記ワードラインと実質的に同一の物質で形成され得る。
一実施形態で、垂直方向において前記ワードラインの間に介在する鋳型膜をさらに包含できる。前記鋳型膜と前記垂直電極との間の間隔は前記ワードラインと前記垂直電極との間の間隔より大きくなり得る。
一実施形態で、前記ワードラインと前記垂直電極との間に介在されるメモリパターンをさらに包含でき、前記ワードラインの高さにおける前記メモリパターンの水平厚さは、前記鋳型膜の高さにおける前記メモリパターンの水平厚さより薄いことがあり得る。
一実施形態で、前記ワードラインと前記垂直電極との間に介在するメモリパターンをさらに包含できる。前記メモリパターンはカルコゲン化合物、磁気−抵抗（ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ）特性を示すように構成される薄膜構造、ペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）化合物又は遷移金属酸化物の中の少なくとも１つを含むことができる。

【0010】

本発明による３次元半導体装置は、基板の上に配列された複数の積層体を含む電極構造体、前記電極構造体の上に配置されて前記積層体を横切る複数のビットライン、前記電極構造体を貫通する垂直電極、及び前記電極構造体を貫通し、その各々は前記ビットラインの中の対応する１つに連結されるビットラインプラグを含むことができる。前記積層体の各々は選択ライン及び前記選択ラインの上に順に積層された複数のワードラインを含み、同一の高さに配置される、奇数番目積層体のワードライン及び偶数番目積層体のワードラインは、各々、互いに連結され、前記奇数番目積層体の各々の選択ラインはそれの右側に位置する偶数番目積層体の選択ラインに連結されて選択ライングループを構成し、前記垂直電極は前記選択ライングループの各々の内部に位置し、前記ビットラインプラグは前記選択ライングループの間に位置することができる。

【0011】

本発明による３次元半導体装置は、基板内に第１方向にチャンネル領域によって互に離隔された第１不純物領域及び第２不純物領域、及び前記第１方向を横切る第２方向に前記チャンネル領域を横切って延長する選択ラインを含む選択トランジスターと、前記選択トランジスターの上に積層された複数のワードラインと、を含み、前記選択トランジスターは前記基板の第１不純物領域に連結されたビットラインと前記基板の第２不純物領域の上の垂直電極との間の電気的連結をコントロールするように配置され、前記複数のワードラインは前記選択ラインの前記第１方向に延長する幅と実質的に同一である、前記第１方向に延長する幅を有する。

【0012】

一実施形態で、前記選択トランジスターは前記チャンネル領域及び前記選択ラインの間にゲート絶縁膜をさらに含み得る。
一実施形態で、前記垂直電極及び前記少なくとも１つの選択トランジスター及び前記ワードラインの間にメモリパターンをさらに含み、前記垂直電極及び前記選択トランジスターの間の前記第１方向における距離がと前記垂直電極及び前記少なくとも１つのワードラインの間の前記第１方向における距離と同一であり得る。
一実施形態で、前記複数のワードラインの各々の少なくとも２つの面及び前記選択ラインの少なくとも２つの面を覆うメモリパターンをさらに含み得る。
一実施形態で、前記基板の上に、前記第１方向に延長し、前記第２方向に離隔された複数の活性領域を限定する複数の素子分離パターンと、前記複数の素子分離パターンを横切る複数のビットラインと、をさらに含み、
前記アクティブパターンの各々は、前記第１方向に沿って交互に配列された複数の第１不純物領域、チャンネル領域、及び第２不純物領域を含み、前記３次元半導体装置は、前記第２不純物領域の各々の上に複数の垂直電極と、前記複数のビットラインを前記第１不純物領域に各々連結させる複数のビットラインプラグと、前記基板の第１不純物領域の中１つに連結された前記複数のビットラインの中の１つと、前記基板の前記第２不純物領域の上の複数の垂直電極の中の１つとの間の電気的連結をコントロールするように各々配置された複数の選択トランジスターをさらに含み得る。

【発明の効果】

【0013】

本発明によれば、３次元的に配列された抵抗性メモリセルを含む半導体メモリ装置が提供される。この装置は３次元的に配列された抵抗性メモリセルへの電気的連結を制御するスイッチングトランジスターを具備できる。前記スイッチングトランジスターはその上方に位置する複数のワードラインの各々と実質的に同一の平面形状及び平面位置を有するように形成される。これによって前記スイッチングトランジスターは最大化されたチャンネル長さを有することができる。従って、増加された集積度を有し且つ高密度で高速の３次元抵抗性メモリ装置を、最小限のマスク工程数で提供できる。

【0014】

これに加えて、前記ワードラインはメモリパターンを形成した以後に金属性物質で形成され得る。これによって、前記半導体メモリ装置は増加された動作速度を具現することができる。

【図面の簡単な説明】

【0015】

【図1】本発明の例示的実施形態による３次元半導体装置のセルアレイの一部を示す回路図である。

【図2】本発明の第１実施形態による３次元半導体装置の、第１の製造段階を示す斜視図である。

【図3】図２の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面を示す断面図である。

【図4】本発明の第１実施形態による３次元半導体装置の、第２の製造段階を示す斜視図である。

【図5】図４の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面を示す断面図である。

【図6】本発明の第１実施形態による３次元半導体装置の、第３の製造段階を示す斜視図である。

【図7】図６の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面を示す断面図である。

【図8】本発明の第１実施形態による３次元半導体装置の、第４の製造段階を示す斜視図である。

【図9】図８の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面を示す断面図である。

【図10】本発明の第１実施形態による３次元半導体装置の、第５の製造段階を示す斜視図である。

【図11】図１０の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面を示す断面図である。

【0016】

【図12】本発明の第１実施形態による３次元半導体装置の、第６の製造段階を示す斜視図である。

【図13】図１２の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面を示す断面図である。

【図14】本発明の第１実施形態による３次元半導体装置の、第７の製造段階を示す斜視図である。

【図15】図１４の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面を示す断面図である。

【図16】本発明の第１実施形態による３次元半導体装置の、第８の製造段階を示す斜視図である。

【図17】図１６の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面を示す断面図である。

【図18】本発明の第１実施形態による３次元半導体装置の、第９の製造段階を示す斜視図である。

【図19】図１８の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面を示す断面図である。

【図20】本発明の第１実施形態による３次元半導体装置の、第１０の製造段階を示す斜視図である。

【図21】図２０の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面を示す断面図である。

【0017】

【図22】本発明の第２実施形態による３次元半導体装置の、第８の製造段階を示す斜視図である。

【図23】図２２の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面を示す断面図である。

【図24】本発明の第２実施形態による３次元半導体装置の、第９の製造段階を示す斜視図である。

【図25】図２４の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面を示す断面図である。

【図26】本発明の第３実施形態による３次元半導体装置の、第９の製造段階を示す斜視図である。

【図27】図２６の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面を示す断面図である。

【図28】本発明の例示的実施形態による３次元半導体装置のセルアレイを示す回路図である。

【図29】本発明の第２実施形態による３次元半導体装置のセルアレイ領域を概略的に示す斜視図である。

【図30】本発明の第１実施形態による３次元半導体装置のセルアレイ領域を概略的に示す斜視図である。

【図31】本発明の第３実施形態による３次元半導体装置のセルアレイ領域を概略的に示す斜視図である。

【0018】

【図32】本発明の第４実施形態による３次元半導体装置のセルアレイ領域を概略的に示す斜視図である。

【図33】本発明の例示的実施形態による３次元半導体装置のセルアレイ領域のワードラインＷＬの配線構造を概略的に説明するための図面である。

【図34】本発明の例示的実施形態による３次元半導体装置のセルアレイ領域の選択ラインＳＬの配線構造を概略的に説明するための図面である。

【図35】本発明の例示的実施形態による３次元半導体装置のセルアレイ領域の３次元的配線構造を概略的に説明するための図面である。

【図36】本発明の例示的実施形態による３次元半導体装置で特定のメモリセルを選択する方法を示す図面である。

【図37】本発明の第５実施形態に従う３次元半導体装置を示す断面図である。

【図38】本発明の第６実施形態に従う３次元半導体装置を示す断面図である。

【図39】本発明の第７実施形態に従う３次元半導体装置を示す断面図である。

【図40】本発明の第８実施形態に従う３次元半導体装置を示す断面図である。

【図41】本発明の第９実施形態に従う３次元半導体装置を示す断面図である。

【0019】

【図42】本発明の第１０実施形態に従う３次元半導体装置を示す断面図である。

【図43】本発明の第１１実施形態に従う３次元半導体装置を示す断面図である。

【図44】本発明の第１２実施形態に従う３次元半導体装置を示す断面図である。

【図45】本発明の第１３実施形態に従う３次元半導体装置を示す断面図である。

【図46】本発明による３次元半導体装置を含む電子装置を図式的に説明するための図面である。

【図47】本発明による３次元半導体装置を含む電子装置を図式的に説明するための図面である。

【発明を実施するための形態】

【0020】

本発明の長所及び特徴、そしてそれらを達成する方法は、添付される図面と共に詳細に後述した実施形態を参照すれば明確になるであろう。しかし、本発明は以下で開示される実施形態に限定されず、互に異なる多様な形態に具現できる。従って、本実施形態は単に、本発明の開示が完全になるように本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に説明するために提供され、本発明は請求項の範疇によってのみ定義される。明細書の全文に亘って同一参照符号は同一構成要素を意味する。

【0021】

本明細書で使用された用語は本発明の実施形態を説明するためにのみ使用され、本発明を制限しない。本明細書で、単数形は特別に明言しない限り複数形も含む。明細書で使用される‘含む（ｃｏｍｐｒｉｓｅｓ）’及び／又は‘包含する（ｃｏｍｐｒｉｓｉｎｇ）’は、言及された構成要素、構成段階、動作及び／又は素子に対して、１つ以上の他の構成要素、構成段階、動作及び／又は素子が存在する、又は追加される場合を排除しない。また、本明細書で、或る膜が他の膜又は基板の「上方」にあると言及される場合、その膜が他の膜又は基板上に直接存在するか、又はこれらの間に第３の膜が介在することを意味する。

【0022】

また、本明細書で記述する実施形態は、本発明の理想的な例示図である断面図及び／又は平面図を参照して説明される。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張され得る。従って、製造技術及び／又は許容誤差等によって例示図の形態が変形され得る。従って、本発明の実施形態は図示された特定形態に制限されず、製造工程によって生成される形態の変化も含む。例えば、直角に図示された蝕刻領域の角部の境界線はラウンドされるか、或いは所定曲率を有する形態であり得る。従って、図面で例示された領域は概略的な属性を有し、図面で例示された領域の形状は単に、素子の領域の典型的な形態を例示するためであって、発明の範疇を制限しない。

【0023】

図１は本発明の例示的実施形態による３次元半導体装置のセルアレイの一部を示す回路図である。

【0024】

図１を参照すれば、第１ノードＮ１と第２ノードＮ２とを連結する選択トランジスターＳＳＴが提供される。選択トランジスターＳＳＴの上方にはビットラインＢＬが配置され、ビットラインＢＬはビットラインプラグＢＬＰを通じて第１ノードＮ１に連結される。

【0025】

複数のワードラインＷＬがビットラインＢＬと選択トランジスターＳＳＴとの間に配置され、垂直電極ＶＥが第２ノードＮ２に連結される。複数のメモリ要素ＭＥが垂直電極ＶＥに並列に連結される。メモリ要素ＭＥの各々はワードラインＷＬの対応する１つに連結される。即ち、ワードラインＷＬの各々は、メモリ要素ＭＥの対応する１つを介して、垂直電極ＶＥに並列に連結される。

【0026】

選択トランジスターＳＳＴは、そのゲート電極として機能する、選択ラインＳＬを具備する。一実施形態で、選択ラインＳＬはワードラインＷＬと平行に設けられる。

【0027】

図１の３次元半導体装置は、次に説明する本発明の実施形態を利用して具現され得る。
［第１実施形態］

【0028】

図２、４、６、８、１０、１２、１４、１６、乃至図１８は、本発明の一実施形態による３次元半導体装置の、製造段階を順次示す斜視図であり、図３、５、７、９、１１、１３、１５、１７、乃至図１９は、各々、図２、４、６、８、１０、１２、１４、１６、乃至図１８の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面を示す断面図である。
図２０は、本発明の一実施形態による３次元半導体装置の斜視図であり、図２１は、図２０の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面を示す断面図である。

【0029】

図２及び図３を参照すれば、基板１００の上部領域に、複数の活性領域１２０を定義する複数の素子分離パターン１１０が形成される。基板１００は半導体、絶縁体、導電体、及びこれらの組み合わせの中での１つを包含するように構成される。一実施形態によれば、基板１００はシリコンウエハー又は（これを加工した結果物として提供される）シリコン基板を包含できるが、本発明の実施形態はこれに限定されない。

【0030】

素子分離パターン１１０の各々は、所定の方向（例えば、ｘ方向）と平行な長軸を有するライン形態のパターンをとる。これに加えて、素子分離パターン１１０は互に平行であり、従って、活性領域１２０もやはり互に平行であり、その各々はライン形態のパターンをとる。素子分離パターン１１０はシリコン酸化物のような少なくとも１つの絶縁物で形成できるが、本実施形態はこれに限定されない。

【0031】

図４及び図５を参照すれば、活性領域１２０の上部に不純物領域１３０を形成する。不純物領域１３０は基板１００の上に２次元的に形成され得る。例えば、不純物領域１３０の複数の領域が、活性領域１２０毎に、素子分離パターン１１０の長軸に沿って互に離隔されて形成され得る。不純物領域１３０は図１を参照して説明した第１ノードＮ１として機能する第２不純物領域１３２、及び第２ノードＮ２として機能する第１不純物領域１３１を含む。

【0032】

第１及び第２不純物領域１３１、１３２は、素子分離パターン１１０の長軸に沿って交互に配列される。第１及び第２不純物領域１３１、１３２はその内部に注入された、ホウ素、アルミニウム、燐、及び／又は砒素のようなｎ形又はｐ形不純物を包含するが、本実施形態はこれに限定されない。

【0033】

不純物領域１３０を形成する段階は、素子分離パターン１１０の上に活性領域１２０を横切るマスクパターン（図示せず）を形成する段階及びマスクパターンをイオンマスクとして使用するイオン注入工程を実施する段階を含む。

【0034】

変形された実施形態で、不純物領域１３０は素子分離パターン１１０を形成する前に形成される。これに加えて、活性領域１２０又は基板１００内に不純物を注入する少なくとも１回のイオン注入工程が選択的に実施される。例えば、選択トランジスターＳＳＴの閾値電圧を調節するために、活性領域１２０の内に不純物を注入するイオン注入工程が選択的に実施される。又は、基板１００の内にウェル領域（ｗｅｌｌ ｒｅｇｉｏｎ）を形成するイオン注入工程が選択的に実施される。このような追加的なイオン注入工程は素子分離パターン１１０を形成する前又は後に実施される。

【0035】

図６及び図７を参照すれば、ゲート絶縁膜２１０が、不純物領域１３０が形成された結果物の上に形成され、薄膜構造体２００がゲート絶縁膜２１０の上に形成される。薄膜構造体２００は、交互に積層された、複数の犠牲膜２２０及び複数の鋳型膜２３０を含む。

【0036】

ゲート絶縁膜２１０はシリコン酸化膜及び高誘電膜の中の少なくとも１つを含む。高誘電膜はハフニウム酸化物、アルミニウム酸化物、ジルコニウム酸化物のような物質からなるが、本実施形態はこれに限定されない。一実施形態で、ゲート絶縁膜２１０は活性領域１２０の上部面を熱酸化して形成される。他の実施形態で、ゲート絶縁膜２１０は蒸着技術を使用して形成される蒸着膜である。

【0037】

犠牲膜２２０は鋳型膜２３０に対して蝕刻選択性（ｅｔｃｈ ｓｅｌｅｃｔｉｖｉｔｙ）を有しながら蝕刻され得る物質で形成される。即ち、所定の蝕刻レシピーを使用して犠牲膜２２０を蝕刻する工程で、犠牲膜２２０は鋳型膜２３０の蝕刻を制限しながら（及び／又は、防止しながら）蝕刻され得る物質で形成される。公知のように、このような蝕刻選択性は鋳型膜２３０の蝕刻速度に対する犠牲膜２２０の蝕刻速度の比率として定量的に表現される。一実施形態によれば、犠牲膜２２０は鋳型膜２３０に対して１：１０乃至１：２００（さらに限定的には、１：３０乃至１：１００）の蝕刻選択比を有する物質の１つである。例えば、鋳型膜２３０はシリコン酸化膜及びシリコン窒化膜の中の少なくとも１つであり、犠牲膜２２０はシリコン膜、シリコン酸化膜、シリコンカーバイド、及びシリコン窒化膜の中から選択される鋳型膜２３０と異なる物質である。以下では、本発明の技術的思想に対する理解を容易にするために、鋳型膜２３０はシリコン酸化膜であり、犠牲膜２２０はシリコン窒化膜である実施形態を例示的に説明する。

【0038】

図８及び図９を参照すれば、薄膜構造体２００をパターニングして第１トレンチ２４０を形成した後、第１埋め込み膜２５０を形成して第１トレンチ２４０を満たす。

【0039】

第１トレンチ２４０は不純物領域１３０の一部を露出するように形成され、その各々は素子分離パターン１１０を横切るように形成される。第１トレンチ２４０は、素子分離パターン１１０の長軸に沿って配列される第１不純物領域１３１を露出する。

【0040】

第１埋め込み膜２５０は絶縁性物質を少なくとも１つを含む。例えば、第１埋め込み膜２５０はＳＯＧ物質及びシリコン酸化物の中の少なくとも１つを含む。一実施形態で、第１埋め込み膜２５０は犠牲膜２２０及び鋳型膜２３０に対して蝕刻選択性を有する物質で形成される。

【0041】

図１０及び図１１を参照すれば、第１トレンチ２４０の下に位置する第１不純物領域１３１を露出する複数の垂直ホール２６０を形成する。以後、垂直ホール２６０の内側壁を覆うメモリパターン２７０及び垂直ホール２６０の残りの空間を満たす第１プラグ２８０を形成する。

【0042】

垂直ホール２６０の形成は、薄膜構造体２００の上にマスクパターンを形成する段階と、その後、これを蝕刻マスクとして使用して第１埋め込み膜２５０をパターニングする段階とを含む。一部の実施形態によれば、示したように、垂直ホール２６０の各々は第１トレンチ２４０より広い幅を有するように形成される。

【0043】

メモリパターン２７０は情報を格納できるようにする物性を有する物質を少なくとも１つ含む。例えば、メモリパターン２７０はそれを通過する電流によってその抵抗が選択的に変化する物質（即ち、可変抵抗特性を有する物質）を少なくとも１つ含む。

【0044】

一実施形態によれば、メモリパターン２７０はそれに印加される熱によってその電気的抵抗が変化する物質（例えば、カルコゲン化合物（ｃｈａｌｃｏｇｅｎｉｄｅ））を少なくとも１つ含む。カルコゲン化合物はアンチモン（ａｎｔｉｍｏｎｙ、Ｓｂ）、テルル（ｔｅｌｌｕｒｉｕｍ、Ｔｅ）、及びセレン（ｓｅｌｅｎｉｕｍ、Ｓｅ）の中の少なくとも１つを含む。例えば、メモリパターン２７０は、テルルＴｅは約２０原子％乃至約８０原子％の濃度を有し、アンチモンＳｂは約５原子％乃至約５０原子％の濃度を有し、残りはゲルマニウムＧｅであるカルコゲン化合物を含む。これに加えて、メモリパターン２７０のためのカルコゲン化合物は、不純物として、Ｎ、Ｏ、Ｃ、Ｂｉ、Ｉｎ、Ｂ、Ｓｎ、Ｓｉ、Ｔｉ、Ａｌ、Ｎｉ、Ｆｅ、Ｄｙ、及びＬａの中の少なくとも１つを含むことができる。又は、メモリパターン２７０はＧｅＢｉＴｅ、ＩｎＳｂ、ＧｅＳｂ、及びＧａＳｂの中の１つで形成されることもあり得る。

【0045】

他の実施形態によれば、メモリパターン２７０はペロブスカイト（ｐｅｒｏｖｓｋｉｔｅ）化合物又は遷移金属酸化物の中の少なくとも１つを含む。例えば、メモリパターン２７０は、酸化ニオブ（ｎｉｏｂｉｕｍ ｏｘｉｄｅ）、酸化チタン（ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、酸化ニッケル（ｎｉｋｅｌ ｏｘｉｄｅ）、酸化ジルコニウム（ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、酸化バナジウム（ｖａｎａｄｉｕｍ ｏｘｉｄｅ）、ＰＣＭＯ（（Ｐｒ、Ｃａ）ＭｎＯ_３）、ストロンチウム−チタニウム酸化物（ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、バリウム−ストロンチウム−チタニウム酸化物（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｔｉｔａｎｉｕｍ ｏｘｉｄｅ）、ストロンチウム−ジルコニウム酸化物（ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、バリウム−ジルコニウム酸化物（ｂａｒｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）、又はバリウム−ストロンチウム−ジルコニウム酸化物（ｂａｒｉｕｍ−ｓｔｒｏｎｔｉｕｍ−ｚｉｒｃｏｎｉｕｍ ｏｘｉｄｅ）等の少なくとも１つを含む。これに加えて、本発明の一実施形態によれば、メモリパターン２７０は、情報を格納できるようにする物性に加えて、自己整流特性（ｓｅｌｆ−ｒｅｃｔｉｆｙｉｎｇ ｐｒｏｐｅｒｔｙ）又は非線形の電流−電圧特性を示す物質の中の少なくとも１つで形成される。

【0046】

第１プラグ２８０の各々は、導電性物質（例えば、ドーピングされた半導体、金属、導電性金属窒化物、シリサイド、及び、炭素ナノチューブ又はグラフェン等のナノ構造体の中の少なくとも１つを含む。

【0047】

この実施形態によれば、メモリパターン２７０の各々は図１を参照して説明されたメモリ要素ＭＥとして使用され、第１プラグ２８０の各々は図１を参照して説明された垂直電極ＶＥとして使用される。

【0048】

図１２及び図１３を参照すれば、薄膜構造体２００をパターニングして、不純物領域１３０の中の他の一部を露出させる第２トレンチ３１０を形成する。一実施形態で、第２トレンチ３１０を形成する段階は第１プラグ２８０が形成された結果物を覆うキャッピングマスクパターン３００を形成した後、これを蝕刻マスクとして使用して薄膜構造体２００を異方的に蝕刻する段階を含む。

【0049】

第２トレンチ３１０の各々は素子分離パターン１１０を横切るように形成される。第２トレンチ３１０は、素子分離パターン１１０の長軸に沿って配列される第２不純物領域１３２を露出する。また、第２トレンチ３１０によって、犠牲膜２２０及び鋳型膜２３０の側壁が露出される。

【0050】

一部の実施形態によれば、図１２に示したように、第２トレンチ３１０の各々は、狭い領域及び該狭い領域より広い幅を有する広い領域３１１を含む。１つの第２トレンチ３１０において、前記狭い領域及び広い領域３１１は交互に配列されて互に連結される。広い領域３１１の各々は第２不純物領域１３２の対応する１つを露出するように形成され、前記狭い領域の各々は素子分離パターン１１０の対応する１つを横切るように形成される。一実施形態において、第２トレンチ３１０はキャッピングマスクパターン３００をハードマスクとして使用してパターニングされる。

【0051】

図１４及び図１５を参照すれば、犠牲膜２２０を選択的に除去して鋳型膜２３０の間にリセス領域３２０を形成する。リセス領域３２０を形成する段階は第２トレンチ３１０によって露出される犠牲膜２２０を側方向に蝕刻（例えば、等方的に蝕刻）する段階を含む。

【0052】

第２トレンチ３１０が複数の素子分離パターン１１０を横切るライン形態であるので、上述した犠牲膜２２０の選択的除去が遂行できる。即ち、ライン形態の第２トレンチ３１０が存在するので、エッチャントが犠牲膜２２０まで供給される。

【0053】

リセス領域３２０は第１トレンチ２４０の境界まで拡張される。例えば、リセス領域３２０は第１埋め込み膜２５０及びメモリパターン２７０の外側壁を露出するように形成される。

【0054】

図１６及び図１７を参照すれば、リセス領域３２０を満たす水平電極３３０を形成する。水平電極３３０の各々はリセス領域３２０の中の対応する１つを満たすように形成される。この実施形態によれば、水平電極３３０は図１を参照して説明したワードラインＷＬ及び選択ラインＳＬとして使用される。

【0055】

水平電極３３０を形成する段階は、リセス領域３２０を満たす導電膜を形成する段階、及び第２トレンチ３１０から導電膜を除去して導電膜をリセス領域３２０の内部空間に局所化させる段階を含む。一実施形態では、導電膜は第２トレンチ３１０を完全に満たさず、第２トレンチ３１０の内壁をコンフォーマルに覆うように形成される。この場合、導電膜を除去する段階は等方性蝕刻工程（例えば、湿式蝕刻工程）を通じて遂行できる。

【0056】

水平電極３３０は導電性物質を少なくとも１つ含む。例えば、水平電極３３０はドーピングされた半導体、金属物質又は金属窒化物の中の少なくとも１つで形成される。水平電極３３０が金属物質又は金属窒化物で形成される場合、本発明による半導体メモリ装置の動作速度特性は改善できる。

【0057】

図１８及び図１９を参照すれば、第２不純物領域１３２に各々接続する第２プラグ３５０が形成される。この実施形態によれば、第２プラグ３５０は図１を参照して説明されたビットラインプラグＢＬＰとして使用される。第２プラグ３５０を形成する段階は、第２トレンチ３１０を満たす第２埋め込み膜３４０を形成する段階と、その後、第２埋め込み膜３４０を貫通する第２プラグ３５０を形成する段階を含む。

【0058】

一実施形態において、第２埋め込み膜３４０は蒸着技術の中の１つを使用して形成され、その蒸着厚さは第２トレンチ３１０の狭い領域の幅の１／２より大きく、且つ第２トレンチ３１０の広い領域３１１の幅の１／２より小さい。この場合、第２埋め込み膜３４０は第２トレンチ３１０の狭い領域を完全に満たすが、広い領域３１１を完全に満たさない。即ち、上述した蒸着厚さ条件が充足される場合、第２埋め込み膜３４０は広い領域３１１に自己整列的に形成される開口部を有する。

【0059】

第２埋め込み膜３４０が蒸着技術を使用して形成される場合、第２埋め込み膜３４０は広い領域３１１の底を覆う。従って、第２プラグ３５０を形成する前に、広い領域３１１の底から第２埋め込み膜３４０を除去する異方性蝕刻工程が実施される。

【0060】

第２プラグ３５０は、異方性蝕刻工程が実施された結果物の上に導電膜を形成した後、所定のノード分離工程を実施することによって形成される。導電膜は広い領域３１１に形成される開口部を満たすように形成されて、第２不純物領域１３２に連結される。ノード分離工程の結果として、広い領域３１１の内に局所化され、２次元的に分離された第２プラグ３５０が得られる。

【0061】

図２０は、本実施形態による３次元半導体装置の、第１０の製造段階を示す斜視図であり、図２１は、図２０の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面を示す断面図である。
図２０及び図２１を参照すれば、キャッピングマスクパターン３００の上に上部配線３６０を形成する。上部配線３６０は第１及び第２トレンチ２４０、３１０、及び水平電極３３０を横切るように形成され、上部配線３６０の各々はその下に配置される第２プラグ３５０の中の複数個と連結される。この実施形態によれば、上部配線３６０は図１を参照して説明したビットラインＢＬとして使用される。
［第２実施形態］

【0062】

図２２及び図２４は本発明の第２実施形態による３次元半導体装置の、第８、第９の製造段階を示す斜視図であり、図２３及び図２５は、各々、図２２及び図２４の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面を示す断面図である。
説明を簡単にするために、図２乃至図２１を参照して説明した先述の第１実施形態と実質的に同一の構成要素に対する説明は省略する。この実施形態は少なくとも２つの点で図１６乃至図１９を参照して説明した先述の実施形態と区別される。

【0063】

第１点としては、図２２及び図２３に示したように、第２トレンチ３１０はその長軸方向に沿って計測された幅が均一である。即ち、第２トレンチ３１０の幅は素子分離パターン１１０及び第２不純物領域１３２の上で実質的に同一である。
第２点としては、水平電極３３０は第２トレンチ３１０の形成後に形成されるのではなく、薄膜構造体２００の一部として提供される。即ち、この実施形態によれば、薄膜構造体２００は順に積層される複数の導電膜及び複数の絶縁膜を含む。この場合、第２トレンチ３１０の形成によって、薄膜構造体２００の導電膜及び絶縁膜は各々先の実施形態の水平電極３３０及び鋳型膜２３０として機能する。

【0064】

一方、第２トレンチ３１０の幅が均一であるので、第２プラグ３５０は図１８を参照して説明したように自己整列的に形成されることが困難になる。この実施形態によれば、図２４及び図２５に示したように、第２プラグ３５０を形成する段階は第２トレンチ３１０を完全に満たす第２埋め込み膜３４０を形成した後、所定のパターニング工程を実施して第２不純物領域１３２を露出させる開口部を形成する段階、及び開口部を導電性物質で満たす段階を含む。第２プラグ３５０と水平電極３３０との間を電気的に分離するために、第２プラグ３５０の各々の側壁を覆う絶縁スペーサー３４５がさらに形成される。

【0065】

上で説明されなかった他の工程段階は図２乃至図２０を参照して説明した先述の第１実施形態の工程段階と同一である。
［第３実施形態］

【0066】

図２６は本発明の第３実施形態による３次元半導体装置の、第９の製造段階を示す斜視図であり、図２７は図２６の一点鎖線Ｉ−Ｉ’及びＩＩ−ＩＩ’線に沿って切断した断面を示す断面図である。説明を簡単にするために、図２乃至図２１を参照して説明した先述の第１実施形態と実質的に同一の構成要素に対する説明は省略される。

【0067】

図１０及び図１１を再び参照すれば、第１埋め込み膜２５０を選択的に除去して第１トレンチ２４０を通じてメモリパターン２７０の側壁を露出する。続いて、メモリパターン２７０の露出された側壁を蝕刻して第１プラグ２８０の側壁を露出する。これによって、図２６及び図２７に示したように、メモリパターン２７０の各々は第１トレンチ２４０によって水平方向に分離された２つの部分を有する。第１トレンチ２４０の両側に位置するメモリパターン２７０の２つの部分は互に異なるデータ格納箇所として機能するので、このような分離工程は格納されたデータ間の攪乱問題を解決できる。

【0068】

以後、第１埋め込み膜２５０が除去されることによって、形成される空間は絶縁膜（例えば、キャッピングマスクパターン３００）で満たされる。上で説明されなかった他の工程段階は図２乃至図２１を参照して説明した先述の第１実施形態の工程段階と同一である。

【0069】

図２８は本発明の例示的実施形態による３次元半導体装置のセルアレイを示す回路図であり、図２９乃至図３２は本発明の例示的実施形態による３次元半導体装置のセルアレイ領域を概略的に示す斜視図である。以下、説明を簡単にするために、図１及び、図２乃至図２６を参照して説明した第１乃至第３実施形態と実質的に同一の構成要素に対する説明は省略する。また、図２９乃至図３２においては理解の便のため、キャッピングマスクパターン３００及び鋳型膜２３０の全てを省略し、水平電極３３０の一部を切欠いてある。

【0070】

図２８を参照すれば、複数の選択トランジスターＳＳＴが複数のビットラインプラグＢＬＰを通じてビットラインＢＬに並列に連結される。ビットラインプラグＢＬＰの各々はそれに隣接する一対の選択トランジスターＳＳＴに共通に連結される。

【0071】

複数のワードラインＷＬ及び複数の垂直電極ＶＥがビットラインＢＬと選択トランジスターＳＳＴとの間に配置される。垂直電極ＶＥはビットラインプラグＢＬＰの間に配置される。例えば、垂直電極ＶＥ及びビットラインプラグＢＬＰはビットラインＢＬと平行な方向に沿って交互に配列される。これに加えて、垂直電極ＶＥの各々はそれに隣接する一対の選択トランジスターＳＳＴに共通に連結される。

【0072】

複数のメモリ要素ＭＥが垂直電極ＶＥの各々に並列に連結される。メモリ要素ＭＥの各々はワードラインＷＬの対応する１つに連結される。即ち、ワードラインＷＬの各々は、メモリ要素ＭＥの対応する１つを通じて、垂直電極ＶＥの対応する１つに連結される。

【0073】

選択トランジスターＳＳＴの各々は、そのゲート電極として機能する、選択ラインＳＬを具備する。一実施形態において、選択ラインＳＬはワードラインＷＬと平行である。

【0074】

図２９乃至図３２を参照すれば、図２８のビットラインＢＬとして機能する複数の上部配線３６０が基板１００の上に配置される。基板１００は上部配線３６０と平行な複数の活性領域１２０を有する。活性領域１２０は基板１００の上部領域に形成される複数の素子分離パターン１１０によって定義される。平面（ｐｌａｎａｒ）図において、即ち上方から垂直方向に見る時、素子分離パターン１１０は上部配線３６０の間に位置し、上部配線３６０と平行な長軸を有するように形成される。なお図２９乃至図３２で、参照符号Ｃはチャンネルを示す。

【0075】

活性領域１２０の各々には、上部配線３６０と平行な方向に沿って一列に配列される複数の不純物領域１３０が形成される。不純物領域１３０は互に離隔されてチャンネル領域を定義する。不純物領域１３０は複数の第１不純物領域１３１及び複数の第２不純物領域１３２を包含し、第１不純物領域１３１及び第２不純物領域１３２は互に交互に配列される。

【0076】

基板１００の上には２次元的に配列される複数の第１プラグ２８０が配列される。第１プラグ２８０は図２８の垂直電極ＶＥとして機能し、その各々は第１不純物領域１３１の対応する１つに連結される。

【0077】

基板１００の上には２次元的に配列される複数の第２プラグ３５０が配列される。第２プラグ３５０は図２８のビットラインプラグＢＬＰとして機能し、その各々は第２不純物領域１３２の対応する１つに連結される。

【0078】

チャンネル領域の上には素子分離パターン１１０を横切る複数の水平電極３３０が配置される。水平電極３３０は図２８のワードラインＷＬ及び選択ラインＳＬとして機能する。水平電極３３０の中の複数の電極がチャンネル領域の各々の上方に順に積層される。一実施形態において、水平電極３３０の中の最下部の電極は選択ラインＳＬとして機能し、残りはワードラインＷＬとして機能する。

【0079】

水平電極３３０は第１及び第２プラグ２８０、３５０から水平方向に離隔される。例えば、水平電極３３０と第１プラグ２８０との間には図２８のメモリ要素ＭＥとして機能するメモリパターン２７０が介在し、水平電極３３０と第２プラグ３５０との間には絶縁膜（例えば、図１８及び図１９に示した第２埋め込み膜３４０）が介在する。

【0080】

第１プラグ２８０の各々は第１不純物領域１３１の中の対応する１つとワードラインＷＬとして使用される水平電極３３０の中の１つの間の導電経路として使用される。これによって、第１プラグ２８０は第１不純物領域１３１には連結されるが、上部配線３６０からは離隔される。第２プラグ３５０の各々は第２不純物領域１３２の中の対応する１つとビットラインＢＬの中の対応する１つとの間の導電経路として使用される。この時、第２プラグ３５０の各々は上述したように絶縁膜によって水平電極３３０から離隔される。

【0081】

一方、図２乃至図２１を参照して説明した第１実施形態によれば、図３０に示したように、第２プラグ３５０の各々は円柱に近い形状を有するように形成される。反面、図２２及び図２４を参照して説明した第２実施形態によれば、図２９に示したように、第２プラグ３５０の各々は直方体柱形状を有するように形成される。

【0082】

また、図２６を参照して説明した第３実施形態によれば、図３１に示したように、メモリパターン２７０の各々は水平的に分離された２つの部分を有する。即ち、メモリパターン２７０の各々は第１プラグ２８０の左側壁を覆う部分とこれから離隔されて右側壁を覆う部分とを含む。
［第４実施形態］

【0083】

本発明の第４実施形態によれば、図３２に示したように、第１プラグ２８０の下には導電パターン９９が各々配置され、メモリパターン２７０の下には下部絶縁パターン２１５が各々配置される。このような実施形態は図４０及び図４１を参照して後でより詳細に説明する

【0084】

図３３乃至図３５は本発明の例示的実施形態による３次元半導体装置のセルアレイ領域の配線構造を概略的に説明するための図面である。より具体的に、図３３はワードラインＷＬの連結構造を示し、図３４は選択ラインＳＬの連結構造を示し、図３５はセルアレイ領域の配線の相対的配置を３次元的に示す。説明を簡単にするために、図１及び図２８を参照して説明した例示的実施形態と実質的に同一又は類似の構成要素に対する説明は省略する。

【0085】

図３３及び図３４を参照すれば、ビットラインＢＬの各々の下にはビットラインプラグＢＬＰ及び垂直電極ＶＥが交互に配列される。ビットラインＢＬはビットラインドライバーＢＬＤに各々連結される。

【0086】

図３３を参照すると、ワードラインＷＬ１乃至ＷＬ１６がビットラインＢＬを横切るように配置される。ワードラインＷＬ１乃至ＷＬ１６の各々はビットラインプラグＢＬＰの１列及び垂直電極ＶＥの１列の間に配置される。また、ワードラインＷＬ１乃至ＷＬ１６の各々は第１又は第２ワードラインドライバーＷＬＤ１又はＷＬＤ２の中の１つに連結される。例えば、ワードラインＷＬ１乃至ＷＬ１６の中の奇数番目のものは第１ワードラインドライバーＷＬＤ１に連結され、ワードラインＷＬ１乃至ＷＬ１６の中の偶数番目のものは第２ワードラインドライバーＷＬＤ２に連結される。ビットラインＢＬを含むセルアレイ領域は第１ワードラインドライバーＷＬＤ１と第２ワードラインドライバーＷＬＤ２との間に配置され得る。これによって、図３３に示したように、第１及び第２ワードラインドライバーＷＬＤ１、ＷＬＤ２の各々に連結されるワードラインＷＬ１乃至ＷＬ１６はフィンガー構造を形成する。

【0087】

一方、図３４を参照すると、選択ラインＳＬ１乃至ＳＬ１４がビットラインＢＬを横切るように配置される。ワードラインＷＬ１乃至ＷＬ１６と同様に、選択ラインＳＬ１乃至ＳＬ１４の各々はビットラインプラグＢＬＰの１列及び垂直電極ＶＥの１列の間に配置される。例えば、図２９乃至図３２に示したように、選択ラインＳＬ１乃至ＳＬ１４の各々の上方には複数のワードラインＷＬが積層される。

【0088】

選択ラインＳＬ１乃至ＳＬ１４は複数の選択ライングループを構成し、選択ライングループの各々は互に連結された隣接する一対の選択ラインを含む。一実施形態によれば、選択ライングループの各々はビットラインＢＬを横切る方向に沿って配列される垂直電極ＶＥの両側に位置する一対の選択ラインＳＬ１乃至ＳＬ１４で構成される。即ち、垂直電極ＶＥは選択ライングループの各々の内部に位置し、ビットラインプラグＢＬＰは選択ライングループの間に位置する。

【0089】

選択ライングループは、図３４に示すように、複数の選択ラインドライバーＳＳＤ１乃至ＳＳＤ７に各々連結される。選択ラインドライバーＳＳＤ１乃至ＳＳＤ７は独立的に動作するように構成される。

【0090】

一方、図３３では、特定の高さ、即ち薄膜構造体２００の特定の層に配列されたワードラインの配置構造を示したが、本実施形態による３次元半導体装置は複数の層の各々で図３３の配置構造を有するように配列されたワードラインを含む場合もある。例えば、図３５に示したように、ワードラインドライバーＷＬＤ１１乃至ＷＬＤ１４、ＷＬＤ２１乃至２４は各々の層に配列されるワードラインを独立的に制御するように構成され、これらの中の一部ＷＬＤ１１乃至ＷＬＤ１４はワードラインの中で偶数番目のものを制御し、他の一部ＷＬＤ２１乃至２４はワードラインの中で奇数番目のものを制御するように構成される。

【0091】

図３６は本発明の一実施形態による３次元半導体装置で特定のメモリセルを選択する方法を示す図面である。

【0092】

図３６に示したように、ビットラインドライバーＢＬＤの中の１つ、選択ドライバーＳＳＤ１乃至ＳＳＤ３の中の１つ、そしてワードラインドライバーＷＬＤ１、ＷＬＤ２の中の１つを選択すれば、３次元的に配列されるメモリセルの中の１つが一意的に選択される。

【0093】

例えば、ビットラインドライバーＢＬＤの中の１つを選択し、選択ドライバーＳＳＤ１乃至ＳＳＤ３の中の１つを選択すれば、これらに連結された導電ラインの交差点に位置する一対の選択トランジスターＳＳＴが選択される。しかし、これらの選択トランジスターＳＳＴは１つの垂直電極ＶＥを共有するので、このような選択は１つの垂直電極ＶＥを選択することが可能である。これに加えて、図３５に示したように、１つの垂直電極ＶＥの両側に配列される複数のワードラインＷＬは全て電気的に分離されるので、これらの中の１つを選択すれば、１つのワードライン、１つのビットライン及びこれらの間に介在される１つのメモリセルを連結する一意的な経路を形成できる。

【0094】

図３７乃至図４５は各々、本発明の第５乃至第１３実施形態に従う３次元半導体装置を示す断面図である。上述した実施形態による３次元半導体装置は以下で説明する本発明の技術的特徴の中の少なくとも１つを有するように構成される。

【0095】

一実施形態によれば、図２９乃至図３２に示したように、選択ラインＳＬの各々は、少なくとも所定の領域の内で、その上方に位置するワードラインＷＬと実質的に同一の平面（ｐｌａｎａｒ）形状及び同一の平面配置を有する。例えば、図３７乃至図３９、図４２、及び図４３に例示的に示したように、選択ラインＳＬとワードラインＷＬとは垂直に互いに整列された側壁を有する。即ち、選択ラインＳＬと垂直電極ＶＥの側壁との間の距離は、ワードラインＷＬと垂直電極ＶＥの側壁との間の距離と実質的に同一である。同様に、選択ラインＳＬとビットラインプラグＢＬＰの側壁との間の距離は、ワードラインＷＬとビットラインプラグＢＬＰの側壁との間の距離と実質的に同一である。

【0096】

一実施形態によれば、選択ラインＳＬとワードラインＷＬとは実質的に同一の物質で形成される。一方、他の実施形態によれば、選択ラインＳＬとワードラインＷＬとは互に異なる物質で形成されるか、或いは互に整列されない場合もある。例えば、選択ラインＳＬとして使用される水平電極３３０はワードラインＷＬとして使用される水平電極３３０を形成する以前に形成される。即ち、図６を参照して説明された薄膜構造体２００を形成する以前に、選択ラインＳＬを形成するための別の工程がさらに実施される。

【0097】

これに加えて一実施形態によれば、薄膜構造体２００を形成する以前に、選択ラインＳＬをパターニングして第１不純物領域１３１を露出させる開口部を形成する段階がさらに実施される。一実施形態によれば、後述する図４１に示すように、開口部は層間絶縁膜２２５及びこれを貫通する連結電極２８２によって満たされる。他の実施形態によれば、後述する図４０に示すように、開口部は下部絶縁スペーサー２１５及び導電パターン９９によって満たされる。

【0098】

一方、本発明の一実施形態によれば、図２乃至図６を参照して説明したように、不純物領域１３０は薄膜構造体２００を形成する以前に形成され、第１及び第２トレンチ２４０、３１０の形成は薄膜構造体２００の形成以後に遂行される。この場合、水平電極３３０は不純物領域１３０を形成するためのマスクとしては使用されない。その結果として、選択ラインＳＬと第１及び第２不純物領域１３１、１３２との間の相対的配置は、水平電極３３０が第１及び第２不純物領域１３１、１３２を形成するためのマスクとして使用される場合に比べて異なることがあり得る。
例えば、第１及び第２不純物領域１３１、１３２とこれら各々に隣接する選択ラインＳＬとの間の重畳幅は互いに異なり得る。具体的には、
図３７乃至図４０に示したように、第１不純物領域１３１の左側及び右側領域とこれらに隣接する選択ラインＳＬとの間の重畳幅Ｌ１、Ｌ２とし、第２不純物領域１３２の左側及び右側領域とこれらに隣接する選択ラインＳＬとの間の重畳幅をＬ３、Ｌ４とする。そしてＬ１とＬ２の差をＤ（Ｌ１，Ｌ２）と表現すると仮定する場合、これと同一の表記法（ｎｏｔａｔｉｏｎ）の下で、Ｄ（Ｌ１、Ｌ２）、Ｄ（Ｌ１、Ｌ３）、Ｄ（Ｌ１、Ｌ４）、Ｄ（Ｌ２、Ｌ３）、Ｄ（Ｌ２、Ｌ４）又はＤ（Ｌ３、Ｌ４）の中の少なくとも１つは実質的に０ではないことがあり得る。

【0099】

第５、第８乃至第１１実施形態によれば、図３７、図４０乃至図４３に示したように、メモリパターン２７０はパイプ形態の側壁部及び側壁部の底から内側に延長される底部を含む場合がある。この時、垂直電極ＶＥはパイプ形態を有しながら、メモリパターン２７０の底部の上に配置されるスペーサー電極２８１及びスペーサー電極２８１を貫通する連結電極２８２を含む。連結電極２８２は図３７、図４２及び図４３に示したように、第１不純物領域１３１に接続されるか、図４０に示したように、第１不純物領域１３１とメモリパターン２７０との間に介在する導電パターン９９に連結される。

【0100】

第６実施形態によれば、図３８に示したように、メモリパターン２７０は、水平方向から見ると垂直電極ＶＥと水平電極３３０との間にあり、垂直方向から見ると鋳型膜２３０の間にある局在された空間内に配置される。

【0101】

第７実施形態によれば、図３９に示したように、メモリパターン２７０は水平電極３３０の上部面及び下部面を覆う部分を含む。これに加えて、メモリパターン２７０は垂直電極ＶＥと水平電極３３０との間に配置されて上記の水平電極３３０の上部面を覆う部分及び下部面を覆う部分を連結する連結領域をさらに包む。一方、この実施形態によれば、ビットラインプラグＢＬＰに隣接する水平電極３３０の一側壁はメモリパターン２７０によって覆われない。メモリパターン２７０が図１６を参照して説明された水平電極３３０を形成する前にリセス領域３２０を覆うように形成される場合、メモリパターン２７０は図３９に示す構造に形成される。

【0102】

第２プラグ３５０、即ちビットラインプラグＢＬＰは、図３７乃至図４３に示したように、基板１００又は第２不純物領域１３２に所定の深さに挿入される。一実施形態によれば、第２埋め込み膜３４０もやはり基板１００又は第２不純物領域１３２に所定の深さに挿入される。一実施形態によれば、第２プラグ３５０は第２埋め込み膜３４０より大きい挿入深さを有するように形成される。同様に、図３８乃至図４１に例示的に示したように、第１プラグ２８０、即ち垂直電極ＶＥもやはりその下に位置するパターン（例えば、第１不純物領域１３１又は導電パターン９９）に所定の深さに挿入される。

【0103】

第１０、第１１実施形態によれば、図４２及び図４３に示したように、鋳型膜２３０と垂直電極ＶＥとの間の水平方向の間隔Ｗ１は水平電極３３０と垂直電極ＶＥとの間の水平方向の間隔Ｗ２より大きい。例えば、図１４を参照して説明したリセス領域３２０を形成する間に、メモリパターン２７０の露出された外側壁が蝕刻される。図４２の構造はこのような追加的な蝕刻の結果であり得る。変形された実施形態によれば、図４３に示したように、メモリパターン２７０と鋳型膜２３０の側壁との間に保護パターン２７２が形成される。保護パターン２７２はメモリパターン２７０の上述した側壁リセスを限定する（及び／又は防止する）ために形成された蝕刻停止層の残存物であり得る。

【0104】

第１２実施形態によれば、図４４に示したように、水平電極３３０とメモリパターン２７０との間に整流素子を具現するための追加パターン（整流要素）４００がさらに配置され得る。

【0105】

また第１３実施形態によれば、図４５に示したように、メモリパターン２７０は水平方向から見て垂直電極ＶＥ及び追加パターン４００の間の空間に配置されるように提供される。メモリパターン２７０は垂直方向から見てモールド膜２３０の間に介在する。その結果として、モールド膜２３０及び垂直電極２８０の間の空間は追加的なパターン４００及び垂直電極２８０の間の空間とは異なる。
［応用例］

【0106】

図４６及び図４７は本発明の実施形態による半導体装置を含む電子装置を図式的に説明するための図面である。

【0107】

図４６を参照すれば、本発明の実施形態による半導体装置を含む電子装置１３００はＰＤＡ、ラップトップ（ｌａｐｔｏｐ）コンピューター、携帯用コンピューター、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機、携帯電話、デジタル音楽再生器（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、有無線電子機器、又はこれらの中で少なくとも２つを含む複合電子装置の中の１つであり得る。電子装置１３００はバス１３５０を通じて互に結合した制御器１３１０、キーパッド、キーボード、画面（ｄｉｓｐｌａｙ）のような入出力装置１３２０、メモリ１３３０、無線インターフェイス１３４０を含む。制御器１３１０は、例えば１つ以上のマイクロプロセッサー、デジタル信号プロセッサー、マイクロコントローラ、又はこれと類似なものを含む。メモリ１３３０は、例えば制御器１３１０によって実行される命令語を格納するのに使用される。メモリ１３３０は使用者データを格納するのにも使用でき、上述した本発明の実施形態による３次元半導体装置を含む。電子装置１３００はＲＦ信号を用いて無線通信ネットワークにデータを伝送するか、或いはネットワークからデータを受信するために無線インターフェイス１３４０を使用する。例えば無線インターフェイス１３４０はアンテナ、無線トランシーバー等を含む。電子装置１３００はＣＤＭＡ、ＧＳＭ（登録商標）、ＮＡＤＣ、Ｅ−ＴＤＭＡ、ＷＣＤＭＡ、ＣＤＭＡ２０００、Ｗｉ−Ｆｉ（登録商標）、Ｍｕｎｉ Ｗｉ−Ｆｉ、Ｂｌｕｅｔｏｏｔｈ（登録商標）、ＤＥＣＴ、Ｗｉｒｅｌｅｓｓ ＵＳＢ（登録商標）、Ｆｌａｓｈ−ＯＦＤＭ、ＩＥＥＥ ８０２．２０、ＧＰＲＳ、ｉＢｕｒｓｔ、ＷｉＢｒｏ（登録商標）、ＷｉＭＡＸ（登録商標）、ＷｉＭＡＸ−Ａｄｖａｎｃｅｄ（登録商標）、ＵＭＴＳ−ＴＤＤ、ＨＳＰＡ、ＥＶＤＯ、ＬＴＥ−Ａｄｖａｎｃｅｄ、ＭＭＤＳ等のような通信システムの通信インターフェイスプロトコルを具現するのに利用される。

【0108】

図４７を参照すれば、本発明の実施形態による３次元半導体装置はメモリシステム（ｍｅｍｏｒｙ ｓｙｓｔｅｍ）を具現するために使用される。メモリシステム１４００は大容量のデータを格納するためのメモリ装置１４１０及びメモリコントローラ１４２０を含むことができる。メモリコントローラ１４２０はホスト１４３０の読出し／書込み要請に応答してメモリ装置１４１０から格納されたデータを読出し又は書き込まれるようにメモリ装置１４１０を制御する。メモリコントローラ１４２０はホスト１４３０、例えばモバイル機器又はコンピューターシステムから提供されるアドレスをメモリ装置１４１０の物理的なアドレスにマッピングするためのアドレスマッピングテーブル（Ａｄｄｒｅｓｓ ｍａｐｐｉｎｇ ｔａｂｌｅ）を構成する。メモリ装置１４１０は上述した本発明の実施形態による３次元半導体装置を含む。

【0109】

上述された実施形態で開示された半導体装置は多様な形態の半導体パッケージ（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｐａｃｋａｇｅ）で具現される。例えば、本発明の実施形態による半導体装置はＰｏＰ（Ｐａｃｋａｇｅ ｏｎ Ｐａｃｋａｇｅ）、Ｂａｌｌ ｇｒｉｄ ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ ｓｃａｌｅ ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ Ｌｅａｄｅｄ Ｃｈｉｐ Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ ｉｎ Ｗａｆｆｌｅ Ｐａｃｋ、Ｄｉｅ ｉｎ Ｗａｆｅｒ Ｆｏｒｍ、Ｃｈｉｐ Ｏｎ Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ Ｄｕａｌ Ｉｎ−Ｌｉｎｅ Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ Ｍｅｔｒｉｃ Ｑｕａｄ Ｆｌａｔ Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ Ｓｍａｌｌ Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ Ｑｕａｄ Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ Ｉｎ Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ Ｃｈｉｐ Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ Ｆａｂｒｉｃａｔｅｄ Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ Ｐｒｏｃｅｓｓｅｄ Ｓｔａｃｋ Ｐａｃｋａｇｅ（ＷＳＰ）等の方式を用いてパッケージングされる。

【0110】

本発明の実施形態による３次元半導体装置が実装されたパッケージは該３次元半導体装置を制御するコントローラ及び／又は論理素子等をさらに包含することもあり得る。

【0111】

以上、添付された図面を参照して本発明の実施形態を説明したが、本発明が属する技術分野で通常の知識を有する者ならば、本発明がその技術的思想や必須的な特徴を変形しなくとも、他の具体的な形態で実施できることを理解できよう。従って、以上で記述した実施形態は全ての面で例示的であって、限定的ではないことを理解しなければならない。

【符号の説明】

【0112】

９９ 導電パターン
１００ 基板
１１０ 素子分離パターン
１２０ 活性領域
１３０ 不純物領域
１３１ 第１不純物領域
１３２ 第２不純物領域
２００ 薄膜構造体
２１０ ゲート絶縁膜
２１５ 下部絶縁スペーサー（下部絶縁パターン）
２２０ 犠牲膜
２２５ 層間絶縁膜
２３０ 鋳型膜（モールド膜）
２４０ 第１トレンチ
２５０ 第１埋め込み膜
２６０ 垂直ホール
２７０ メモリパターン
２７２ 保護パターン
２８０ 第１プラグ（垂直電極ＶＥ）
２８１ スペーサー電極
２８２ 連結電極
３００ キャッピングマスクパターン
３１０ 第２トレンチ
３１１ 広い領域
３２０ リセス領域
３３０ 水平電極（ワードラインＷＬ、又は、選択ラインＳＬ）
３４０ 第２埋め込み膜
３４５ 絶縁スペーサー
３５０ 第２プラグ（ビットラインプラグＢＬＰ）
３６０ 上部配線（ビットラインＢＬ）
４００ 追加パターン（整流要素）
１３００ 電子装置
１３１０ 制御器
１３２０ 入出力装置
１３３０ メモリ
１３４０ 無線インターフェイス
１３５０ バス
１４００ メモリシステム
１４１０ メモリ装置
１４２０ メモリコントローラ
１４３０ ホスト
ＷＬ ワードライン
ＭＥ メモリ要素
ＢＬ ビットライン
ＢＬＰ ビットラインプラグ
ＶＥ 垂直電極
ＳＬ 選択ライン
ＳＳＴ 選択トランジスター
ＷＬＤ ワードラインドライバー
ＢＬＤ ビットラインドライバー
ＳＳＤ 選択ドライバー

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】

【図46】

【図47】