特許第6155755号(P6155755)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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特許6155755電子デバイス用の端子構造及び電子デバイス
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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6155755
(24)【登録日】2017年6月16日
(45)【発行日】2017年7月5日
(54)【発明の名称】電子デバイス用の端子構造及び電子デバイス
(51)【国際特許分類】
   H01L 21/60 20060101AFI20170626BHJP
   H05K 3/34 20060101ALI20170626BHJP
【FI】
   H01L21/92 603B
   H01L21/60 311Q
   H05K3/34 512C
【請求項の数】3
【全頁数】17
(21)【出願番号】特願2013-69269(P2013-69269)
(22)【出願日】2013年3月28日
(65)【公開番号】特開2014-192494(P2014-192494A)
(43)【公開日】2014年10月6日
【審査請求日】2016年2月1日
(73)【特許権者】
【識別番号】000003067
【氏名又は名称】TDK株式会社
(74)【代理人】
【識別番号】100088155
【弁理士】
【氏名又は名称】長谷川 芳樹
(74)【代理人】
【識別番号】100113435
【弁理士】
【氏名又は名称】黒木 義樹
(74)【代理人】
【識別番号】100124062
【弁理士】
【氏名又は名称】三上 敬史
(74)【代理人】
【識別番号】100145012
【弁理士】
【氏名又は名称】石坂 泰紀
(72)【発明者】
【氏名】堀川 雄平
(72)【発明者】
【氏名】吉田 健一
【審査官】 小川 将之
(56)【参考文献】
【文献】 特表2010−512250(JP,A)
(58)【調査した分野】(Int.Cl.,DB名)
H01L 21/60
H05K 3/34
(57)【特許請求の範囲】
【請求項1】
銅層と、
該銅層の表面に積層され、スズを含むはんだ層と、
を備え、
前記はんだ層は、銅及びスズを含むCuSn合金相と、パラジウム及びスズを含むPdSn合金相とを含有し、
前記CuSn合金相は、前記銅層と前記はんだ層との界面において前記銅層を覆っており、
前記PdSn合金相は、前記CuSn合金相に接しており、
前記銅層及び前記はんだ層の積層方向に略平行な断面において、前記CuSn合金相に対する前記PdSn合金相の線被覆率が10%以上である、
電子デバイス用の端子構造。
【請求項2】
前記PdSn合金相が、さらに銅を含む、
請求項1に記載の電子デバイス用の端子構造。
【請求項3】
請求項1又は2に記載の端子構造を備える電子デバイス。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は電子デバイス用の端子構造及び当該端子構造を備える電子デバイスに関する。
【背景技術】
【0002】
電子デバイスを構成する部材同士を、はんだ層を介して接合する方法が知られている。この方法では、例えば、はんだ層を備える端子構造を、部材の表面に配置された銅電極上に形成する。この端子構造を、他の部材の表面に配置された電極に対向させ、一対の部材を重ね合わせる。この状態にある部材にリフロー処理を施すと、端子構造のはんだ層が溶融し、部材同士が接合される。
【0003】
端子構造を銅電極上に形成する方法として、有機プリフラックスを用いたOSP(Organic Solderability Preservative)処理が知られている(例えば、下記特許文献1参照。)。OSP処理では、基板上に形成された銅電極の表面に有機プリフラックスを塗布する。有機プリフラックスが塗布された銅電極上に、はんだボールを載置する。はんだボールを溶融させることで、端子構造が形成される。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開平03−28381号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明者らは、上記の方法によって再現した従来の端子構造の内部の構造及び組成を分析した。本発明者らが分析した従来の端子構造の切断面の模式図を、図7(a)に示す。
【0006】
OSP処理を用いて形成された端子構造70は、銅電極に由来する銅層71と、銅層71の表面に積層されたはんだ層72とを備える。はんだ層72は、主成分としてスズを含む相(ろう相72a)と、銅及びスズを含むCuSn合金相73とを含有する。CuSn合金相73は、銅層71とはんだ層72との界面において銅層71を覆っている。
【0007】
上記のような構造及び組成を有する端子構造は、落下による衝撃が加わったとしても破断し難い。つまり、OSP処理を用いて形成された端子構造は、落下による衝撃に対する耐久性を有する。しかし、本発明者らの研究の結果、従来の端子構造は、剪断力が加わると破断し易いことが判明した。ここで剪断力とは、端子構造を構成する各層が積層された方向に垂直な方向において端子構造に作用する力である。
【0008】
本発明者らは、従来の端子構造が剪断力によって破断し易い原因は以下の通りである、と考える。従来の端子構造が備えるCuSn合金相73の表面の凹凸は小さい。つまりCuSn合金相73の表面が比較的平坦であるため、当該端子構造に剪断力が加わると、ろう相72aとCuSn合金相73との界面で端子構造が破断し易い(図7(b)参照。)。
【0009】
以上のような事情から、電子デバイスにおいて部材同士を接合する端子構造には、剪断力に対する優れた耐久性、すなわちシェア(shear)強度が求められる。
【0010】
本発明は、上記事情に鑑みなされたものであり、優れたシェア強度を有する電子デバイス用の端子構造、及び当該端子構造を備える電子デバイスを提供することを目的とする。
【課題を解決するための手段】
【0011】
本発明に係る電子デバイス用の端子構造の一態様は、銅層と、銅層の表面に積層され、スズを含むはんだ層と、を備え、はんだ層は、銅及びスズを含むCuSn合金相と、パラジウム及びスズを含むPdSn合金相とを含有し、CuSn合金相は、銅層とはんだ層との界面において銅層を覆っており、PdSn合金相は、CuSn合金相に接しており、銅層及びはんだ層の積層方向に略平行な断面において、CuSn合金相に対するPdSn合金相の線被覆率が10%以上である。
【0012】
上記態様では、PdSn合金相が、さらに銅を含んでもよい。
【0013】
本発明に係る電子デバイスの一態様は、上記端子構造を備える。
【発明の効果】
【0014】
本発明によれば、優れたシェア強度を有する電子デバイス用の端子構造、及び当該端子構造を備える電子デバイスが提供される。
【図面の簡単な説明】
【0015】
図1】本発明に係る電子デバイスの実施形態の断面の模式図である。
図2】本発明に係る端子構造の実施形態の断面の模式図であり、図1に示す端子構造10の拡大図である。
図3】線被覆率の定義を説明するための模式図である。
図4】本発明に係る端子構造の製造方法の実施形態を示す模式図である。
図5】走査型電子顕微鏡(SEM)で撮影した、実施例1の端子構造の断面の写真である。
図6】シェア強度の評価方法を示す模式図である。
図7図7(a)は、OSP処理を用いて形成された従来の端子構造の断面の模式図であり、図7(b)は図7(a)の端子構造の破断の態様を示す模式図である。
【発明を実施するための形態】
【0016】
以下、場合により図面を参照して、本発明に係る好適な実施形態について説明する。ただし、本発明は以下の実施形態に限定されない。なお、各図面において、同一又は同等の要素には同一の符号を付与し、重複する説明を省略する。図1〜4、6及び7は模式図に過ぎず、端子構造及び電子デバイスの形状及び縦横比は図1〜4、6及び7に示すものに限定されない。
【0017】
(端子構造及び電子デバイス)
図1は、本実施形態の電子デバイス100(モジュール)の断面図である。ここで断面とは、第1基板40及び第2基板60の表面に垂直な方向(基板が互いに対向する方向)における断面である。本実施形態の電子デバイス100は、第1基板40、第2基板60、チップ90及び端子構造10を備えてよい。複数の端子構造10が、第2基板60の両面に配置されていてよい。一部の端子構造10は、第1基板40と第2基板60との間に位置し、第1基板40と第2基板60とを接合して、これらを電気的に接続する。他の端子構造10は、第2基板60とチップ90の間に位置し、第2基板60とチップ90とを接合して、これらを電気的に接続する。電子デバイス100は、端子構造10によって接合された一対の電子部品を備えてもよい。
【0018】
第1基板40と第2基板60との間に位置する端子構造10のはんだ層12は、第1基板40の表面に形成された電極18と接合されている。第2基板60とチップ90との間に位置する端子構造10のはんだ層12は、チップ90が具備する電極18と接合されている。
【0019】
第1基板40及び第2基板60は、Si又はセラミック等の無機物から構成される基板であってよい。また、第1基板40及び第2基板60は、樹脂等の有機化合物から構成される基板(例えばマザーボード)であってもよい。ただし、第1基板40及び第2基板60は、端子構造10の形成に要する加熱温度よりも高い融点を有する無機物からなることが好ましい。融点が高い無機物からなる第1基板40及び第2基板60は、端子構造10の形成、又は端子構造10を介した部材同士の接合に必要な加熱によって溶融し難く、損傷し難いからである。チップ90は、半導体素子等の電子部品であればよい。
【0020】
図2は、本実施形態の端子構造10の断面図である。断面とは、第2基板60の表面に垂直な方向における断面である。端子構造10は、第2基板の表面の少なくとも一部に形成された銅層11と、銅層11上に積層されたはんだ層12と、を備える。はんだ層12は、銅及びスズを含むCuSn合金相13と、パラジウム及びスズを含むPdSn合金相14とを含む。はんだ層12のうち、CuSn合金相13及びPdSn合金相14を除く部分は、主成分としてスズを含む相(ろう相12a)である。ろう相12aは、例えば、スズに加えて銀(Ag)及び銅(Cu)を含有してもよい。
【0021】
CuSn合金相13の少なくとも一部は、銅層11とはんだ層12との界面において銅層11を覆っている。全てのCuSn合金相13が銅層11を覆っていてもよい。なお、銅層11及びCuSn合金相13の組成は、銅を含有する点において連続的である。このため、端子構造10では、銅層11とCuSn合金相13間の密着性が高い。この密着性が端子構造10のシェア強度に寄与する。
【0022】
PdSn合金相14の少なくとも一部は、CuSn合金相13に接している。全てのPdSn合金相14がCuSn合金相13に接していてもよい。なお、はんだ層12内に存在するPdSn合金相14のうち、一部のPdSn合金相14は、CuSn合金相13と接していなくてもよい。すなわち、はんだ層12内の一部のPdSn合金相14は、CuSn合金相13から離れていてもよい。
【0023】
はんだ層12の断面において、CuSn合金相13に対するPdSn合金相14の線被覆率は10%以上である。ここではんだ層12の断面とは、積層方向に略平行な断面である。積層方向とは、銅層11とはんだ層12とが積層している方向である。積層方向は、はんだ層12の厚さ方向と同じである。
【0024】
線被覆率の定義について、図3を参照しながら説明する。図3は、端子構造10の積層方向に平行な断面である。銅層11を覆っているCuSn合金相13において銅層11と接している部分以外の部分の輪郭線の長さを、Lとする。「銅層11と接している部分以外の部分の輪郭線」とは、換言すれば、銅層11と接していない部分の輪郭線である。銅層11を覆っているCuSn合金相13と、当該CuSn合金相13と接しているPdSn合金相14との境界線の長さをlとする。但し、断面内で境界線に不連続な箇所がある場合、lは各境界線の長さの合計とする。線被覆率(%)は、L及びlを用いた下記の式(1)により定義される。
線被覆率(%)=(l/L)×100 ・・・(1)
【0025】
上記の定義から明らかなように、長さlは、銅層11を覆っているCuSn合金相13においてPdSn合金相14で被覆された部分の面積に対応する。つまり、長さlは、CuSn合金相13とPdSn合金相14との界面bの面積Bに対応する。但し、界面bが複数存在する場合、面積Bは各界面の面積の合計とする。長さLは、PdSn合金相14に対向するCuSn合金相13の表面(表面c)の面積Cに対応する。線被覆率は、上記表面cにおいて上記界面bが占める割合(下記式(2)で定義される面被覆率)に対応する。以上の線被覆率及び面被覆率の定義から明らかなように、線被覆率の増加は、面被覆率の増加を意味する。
面被覆率(%)=(B/C)×100 ・・・(2)
【0026】
CuSn合金相13とPdSn合金相14との界面bにはCuPd合金が析出しており、このCuPd合金がCuSn合金相13とPdSn合金相14とを接着する。この接着とは、例えば部分的な金属結合を意味する。CuSn合金相13とPdSn合金相14との界面bの面積Bが大きく、面被覆率が大きいほど、CuSn合金相13とPdSn合金相14との間に介在するCuPd合金の量が増加して、CuSn合金相13とPdSn合金相14との接着性が向上する。そして線被覆率と面被覆率との間には上記の対応関係が成り立つので、線被覆率が大きいほど、面被覆率は大きい。したがって、線被覆率が大きいほど、CuSn合金相13とPdSn合金相14との接着性が向上する。その結果、剪断力が端子構造10に作用したときに、CuSn合金相13とPdSn合金相14とが分離し難く、端子構造10が破断し難い。なお、上記界面bに存在するCuPd合金の量は微量であり、CuPd合金のみを単独で検出することは容易ではない。したがって、CuPd合金と端子構造10の耐久性(シェア強度)との因果関係を実証することは容易ではない。しかし、線被覆率とシェア強度との関係については、本発明者らによる研究によって実証されており、線被覆率が10%以上であることで、所望のシェア強度が達成される。
【0027】
線被覆率は15%以上であってもよい。線被覆率の上限は、特に限定されない。線被覆率は100%以下であってもよく、65%以下であってもよい。なお、線被覆率が100%であることは、CuSn合金相13の表面全体がPdSn合金相14によって完全に被覆されている状態を意味する。
【0028】
少なくとも一部のPdSn合金相14は、CuPd合金を介してCuSn合金相13に強固に接着している。そして、PdSn合金相14は、略針状又は略棒状の形状を有し易い。したがって、PdSn合金相14とろう相12aとの界面の凹凸の程度は、従来の端子構造70(図7(a)参照。)におけるCuSn合金相73とろう相72aとの平坦な界面に比べて大きい。このため、端子構造10に剪断力が作用したときに、略針状又は略棒状のPdSn合金相14が強固なアンカー(anchor)として機能するため、ろう相12aが端子構造10から脱離し難い。
【0029】
PdSn合金相14の硬度は、ろう相12aより高く、CuSn合金相13より低い。したがって、はんだ層12内における硬度の勾配(グラデーション)は、PdSn合金相14を含まない従来のはんだ層に比べて、緩やかである。そのため、剪断力又は落下等による衝撃が端子構造10に加わったときに、はんだ層12内の局所に応力が集中し難い。換言すれば、PdSn合金相14は、はんだ層12内の硬度の変化を緩和する。そのため、本実施形態の端子構造10は、剪断力及び衝撃に対する耐久性を有する。
【0030】
本実施形態のはんだ層12は、スズを主成分として含む層である。はんだ層12におけるスズの濃度は、特に限定されないが、はんだ層12全体として、50〜99原子%又は85〜97原子%である。
【0031】
はんだ層12の厚さは特に限定されないが、例えば0.075〜1mm又は0.1〜0.5mmである。
【0032】
CuSn合金相13は銅及びスズを主成分として含む。CuSn合金相13における銅の濃度は、特に限定されないが、40〜80原子%又は50〜60原子%である。CuSn合金相13におけるスズの濃度は、特に限定されないが、20〜60原子%又は40〜50原子%である。
【0033】
PdSn合金相14はパラジウム及びスズを主成分として含む。PdSn合金相14におけるパラジウムの濃度は、特に限定されないが、5〜40原子%又は15〜30原子%である。PdSn合金相14におけるスズの濃度は、特に限定されないが、60〜95原子%又は75〜90原子%である。
【0034】
PdSn合金相14は、さらに銅を含んでもよい。すなわち、PdSn合金相14は、パラジウム、スズ及び銅を含むCuPdSn合金相であってもよい。PdSn合金相14が銅を含むことで、端子構造10のシェア強度が向上し易い。PdSn合金相14が銅を含む場合、PdSn合金相内の銅の濃度は0.1〜10原子%又は1〜7原子%程度である。
【0035】
銅層11における銅の濃度は、特に限定されないが、銅層11全体に対して、50〜100原子%又は90〜100原子%程度である。
【0036】
銅層11の厚さは、特に限定されないが、例えば、0.5〜5000μm、又は1〜3000μmであればよい。銅層11は、銅以外の導電性材料からなる下地層の表面に形成されていてもよい。下地層を構成する導電性材料としては、銀、金、アルミニウム、ニッケル等、及びこれらの合金が挙げられる。
【0037】
線被覆率は、以下の方法により求められる平均値であればよい。まず、端子構造10を、積層方向に沿って切断する。端子構造10の切断面を、上記SEM又は透過型電子顕微鏡(TEM)等を用いて5千倍程度に拡大して観察する。観察した視野領域の画像の解析により、L及びlの長さを測定して、上記式(1)に基づいて線被覆率を算出する。そして、複数の視野領域における線被覆率を算出して、これらを平均する。観察する視野領域の数は、特に限定されないが、例えば3箇所程度であればよい。
【0038】
端子構造10内の任意の位置における各元素の濃度は、以下の方法により測定される。まず、端子構造10を積層方向に切断する。端子構造10の切断面を、エネルギー分散型X線分光(EDS)又はオージェ電子分光(AES)等の方法で分析することにより、各元素の濃度が特定される。
【0039】
端子構造10が備える各層の厚さは、以下の方法により測定される。まず、端子構造10を積層方向に切断する。端子構造10の切断面を、例えばSEM又はTEMを用いて5千倍程度に拡大して観察する。そして、断面から任意に選んだ複数の箇所(例えば3箇所)において測定した各層の厚さを平均することにより、各層の厚さが算出される。
【0040】
(端子構造の製造方法)
本実施形態の端子構造10の製造方法の一例を、図4を参照しながら、以下に説明する。
【0041】
端子構造10の製造方法は、基板を準備する工程、脱脂工程、プレディップ工程、活性化工程、ポストディップ工程、無電解パラジウムめっき工程、無電解金めっき工程、スズ層の形成工程及び加熱工程を有する。各工程が実施される順序は、ここに記載されたとおりである。
【0042】
基板としては、銅電極21を備える第2基板60を準備する。第2基板60として、銅電極21を備える市販の基板を用いてよい。又は、銅電極21を基板の表面に形成することで、第2基板60を準備してもよい。銅電極21の形成方法としては、めっき、スパッタリング、又は化学気相蒸着等が挙げられる。銅電極21は、基板に埋め込まれていてもよく、基板を貫通する銅スルーホールであってもよい。なお、銅電極21は、銅以外の導電性材料から構成される下地層の表面に積層されていてもよい。下地層を構成する導電性材料としては、銀、金、アルミニウム、ニッケル等、及びこれらを主として含む合金が挙げられる。
【0043】
第2基板60の表面には、不要な箇所にめっきが析出しないように、レジスト層を形成してもよい。
【0044】
脱脂工程では、第2基板60の銅電極21の表面を脱脂するために、銅電極21を脱脂液に浸漬する。脱脂液として、市販の脱脂液を用いてもよい。脱脂液への浸漬後は、銅電極21を水洗いすることが好ましい。
【0045】
プレディップ工程では、銅電極21をプレディップ処理液に浸漬する。プレディップ工程によって、活性化工程において銅電極21に付着する活性化処理液の有効成分の濃度が安定する。プレディップ処理液として、市販のプレディップ用処理液を用いてもよい。
【0046】
活性化工程では、銅電極21を活性化処理液に浸漬する。活性化工程によって、銅電極21の表面に活性剤(パラジウム成分等の触媒)が付着し、後の工程において銅電極21上にめっき膜(パラジウム層22)が形成され易くなる。活性化処理液として、市販の活性化処理液を用いてもよい。
【0047】
ポストディップ工程では、銅電極21をポストディップ処理液に浸漬する。ポストディップ工程によって、活性化工程で銅電極21以外の箇所に付着したパラジウム成分等が除去される。ポストディップ液として、市販のポストディップ液を用いてもよい。
【0048】
無電解パラジウムめっき工程では、銅電極21を無電解パラジウムめっき液に浸漬する。これにより、銅電極21の表面にパラジウム層22が形成される。パラジウム層22の厚さ及び組成は、無電解パラジウムめっき液の種類、温度、pH、銅電極21をめっき液に浸漬する時間等によって自在に制御できる。無電解パラジウムめっき液として、市販の無電解パラジウムめっき液を用いてもよい。
【0049】
パラジウム層22の厚さによって、端子構造10における線被覆率が制御される。パラジウム層22が厚いほど、後の加熱工程において溶融したスズ層24中にPdSn合金相14が析出し易く、線被覆率が高くなる。しかし、パラジウム層が厚いほど端子構造10の製造コストが上昇する。したがって、パラジウム層22の厚さは0.05〜1.0μm又は0.1〜0.4μmであればよい。
【0050】
パラジウム層22は、不純物であるリンを過剰に含まないことが好ましい。リンの濃度が過剰に高くなると、PdSn合金相14とCuSn合金相13との界面bにおけるCuPd合金の析出が阻害され、PdSn合金相14がCuSn合金相13の表面に接着し難くなり、線被覆率が低下する。したがって、パラジウム層22におけるリンの濃度は0〜15原子%又は0〜10原子%であることが好ましい。
【0051】
無電解金めっき工程では、パラジウム層22を無電解金めっき液に浸漬する。これにより、パラジウム層22の表面に金層23が形成される。金層23の厚さ及び組成は、無電解金めっき液の種類、めっき液の温度、pH、パラジウム層22をめっき液に浸漬する時間等によって自在に制御できる。無電解金めっき液として、市販の無電解金めっき液を用いてもよい。
【0052】
金層23は、後述するスズ層24の形成工程において、スズ層24の濡れ性を向上させる。金層23の厚さは特に限定されないが、金層23が厚くなるほど端子構造10の製造コストが上昇する。したがって、金層23の厚さは、0.01〜0.5μm又は0.03〜0.1μmであればよい。
【0053】
スズ層24の形成工程では、スズ層24を金層23の表面に形成する。スズ層24の形成方法の一例として、はんだボールを用いる方法が挙げられる。この方法では、市販のフラックスを用いてはんだボールを金層23上に付着させる。無電解はんだめっき又は電解はんだめっきにより、スズ層24を形成してもよい。スズ層24の厚さ及び組成は、めっき液の種類、めっき液の温度、pH、金層23をめっき液に浸漬する時間等によって自在に制御できる。
【0054】
スズ層24を構成するはんだ成分は、特に限定されるものではない。はんだ成分の具体例としては、スズ−銀−銅(Sn−Ag−Cu)系はんだ、スズ−銀(Sn−Ag)系はんだ、スズ−銅(Sn−Cu)系はんだ、スズ−ビスマス(Sn−Bi)系はんだ等の鉛フリーはんだが挙げられる。
【0055】
加熱工程では、銅電極21上に積層された、パラジウム層22、金層23及びスズ層24を加熱する。加熱工程には、リフロー炉又はフリップチップボンダーを用いればよい。
【0056】
加熱により、スズ層24(はんだボール)が溶融し、銅が銅電極21からスズ層24内へ拡散し、パラジウムがパラジウム層22からスズ層24内へ拡散する。加熱に続く冷却の過程で、ろう相12a、CuSn合金相13及びPdSn合金相14が、スズ層24中に析出する。CuSn合金相13の少なくとも一部は、銅電極21に由来する銅層11の表面近傍に析出して、銅層11を覆う。PdSn合金相14の少なくとも一部は、CuSn合金相13に接するように析出する。スズ層24内へ拡散した銅は、一部のPdSn合金相14に取り込まれる。これらの過程を経て、銅層11と、銅層11の表面に積層されたはんだ層12とが形成される。なお、パラジウム層22中のリン及び金層23中の金は、加熱により、スズ層24中に拡散するが、スズ層24中に拡散したリン及び金の濃度は非常に低い。したがって、溶融したスズ層24に由来するはんだ層12中のリン及び金を、分析機器を用いて検出することは困難である。
【0057】
端子構造における線被覆率は、加熱工程におけるスズ層24の温度及び加熱時間によって制御される。線被覆率を10%以上の値に制御するためには、スズ層24の温度(加熱温度)が220〜300℃又は235〜270℃であることが好ましい。同様の理由から、スズ層24の温度を上記の数値範囲内に保持する時間は0〜120秒又は0〜60秒であることが好ましい。なお、保持時間が0秒間であることは、スズ層24の温度を上昇させて上記の温度範囲に到達させた後、すぐにスズ層24の温度を低下させることを意味する。
【0058】
加熱工程におけるスズ層24の温度が低く、加熱時間が短いほど、銅が銅電極21からスズ層内へ拡散し難く、パラジウムがパラジウム層22からスズ層24内へ拡散し難い。そのため、CuSn合金相13及びPdSn合金相14がスズ層24中に析出し難い。一方、スズ層24の温度が高く、加熱時間が長いほど、溶融したスズ層24の内部で起こる対流によって、PdSn合金相14がCuSn合金相13から分離し易くなる。そのため、スズ層24の温度が高く、加熱時間が長いほど、線被覆率が減少する。
【0059】
以上の工程を経ることで、本実施形態の端子構造10を得ることができる。なお、上記加熱工程の端緒において、他の部材(第1基板40又はチップ90等)が備える電極をスズ層24に対向させ、他の部材を第2基板60の上に載置してもよい。この場合、他の部材が端子構造10を介して第2基板60と接合される。
【0060】
以上、本発明の好適な一実施形態について説明したが、本発明は上記の実施形態に限定されない。
【0061】
例えば、パラジウム層22及び金層23を、無電解めっきではなく、スパッタリング、化学気相蒸着及び電解めっきによって形成してもよい。スパッタリング、化学気相蒸着又は電解めっきを用いる場合には、プレディップ工程、活性化工程及びポストディップ工程を実施する必要はない。また、第2基板上の所望の箇所にレジスト層を設けることで、パラジウム層及び金層のパターニングを行ってもよい。
【0062】
端子構造10が形成された第2基板60を、電極が形成された他の部材と接合して、電子デバイスを製造してもよい。例えば、他の部材(第1基板40又はチップ90)を、第2基板60の上に載置する。このとき、第2基板60の端子構造10を、他方の部材の電極に対向させる。そして端子構造10を加熱して、端子構造10のはんだ層12中のろう相12aのみを溶融させる。その結果、端子構造10のはんだ層12が他方の部材の電極と接合する。
【0063】
端子構造10の温度及び加熱時間は、はんだ層12中のろう相12aのみが溶融するように調整されればよい。端子構造10の温度が高く、加熱時間が長いほど、被覆率が減少する傾向がある。これらの事情を考慮すると、部材同士を接合する際の端子構造10(はんだ層12)の温度は、220〜300℃又は235〜270℃であればよい。同様の理由により、端子構造10の温度を上記の温度範囲で保持する時間は0〜120秒又は0〜60秒であればよい。
【実施例】
【0064】
以下、本発明の内容を実施例及び比較例を用いてより詳細に説明するが、本発明は以下の実施例に限定されるものではない。
【0065】
[実施例1]
(銅電極及び第2基板の作製工程)
パッケージ用基板である高耐熱基板(日立化成工業株式会社製、製品名:FR4、厚み:3mm)を準備した。この基板にNCドリルを用いてスルーホールを形成し、銅スルーホールめっきを行った。その後、所定の形状のエッチングレジストを基板表面に形成し、不要な銅配線をエッチングにより除去してデイジーチェーン回路パターンを形成した。その後、不要な箇所におけるめっきの析出を防止するために、ソルダーレジストで基板の表面の一部を被覆して、はんだボール接続用の銅電極(φ0.27mm)を形成した。
【0066】
上記基板の一方の表面に、厚さが0.3mmであるシリコンダミーウエハを接着剤で貼り付けた。その後、樹脂による封止を行って、総厚さが1.1mmである基板(第2基板)を得た。
【0067】
(脱脂工程)
上記第2基板を、40℃の脱脂液(奥野製薬工業株式会社製、商品名:ICPクリーンSC)に3分間浸漬した後、第2基板を取り出して、1分間水洗した。
【0068】
(プレディップ工程)
脱脂工程後の第2基板を、25℃のプレディップ液(奥野製薬工業株式会社製、商品名:NNPアクセラB)に、30秒間浸漬した。このプレディップ工程によって、活性化工程において銅電極に付着する活性化処理液の有効成分の濃度が安定する。
【0069】
(活性化工程)
プレディップ工程後の銅電極の表面に活性剤(パラジウム成分等の触媒)を付着させて基板表面を活性化するために、第2基板を35℃の処理液(奥野製薬工業株式会社製、商品名:NNPアクセラ)に5分間浸漬した。その後、第2基板を処理液から取り出して、1分間水洗した。
【0070】
(ポストディップ工程)
活性化工程後の第2基板を、25℃のポストディップ液(奥野製薬工業株式会社製、商品名:NNPポストディップ401)に2分間浸漬して、活性化工程で銅電極以外の箇所に付着したパラジウム成分等を除去した。
【0071】
(無電解パラジウムめっき工程)
ポストディップ工程後の第2基板を、60℃の無電解パラジウムめっき液に15分間浸漬して、厚さが0.4μmであるパラジウムめっき膜(パラジウム層)を第2基板の銅電極上に形成した。その後、第2基板を無電解パラジウムめっき液から取り出して1分間水洗した。なお、無電解パラジウムめっき液としては、奥野製薬工業株式会社製のパラトップN浴(商品名)を用いた。得られたパラジウムめっき膜に含まれるパラジウム及びリンに対するリンの割合(含有率)は0原子%であった。
【0072】
(無電解金めっき工程)
パラジウムめっき膜が形成された第2基板を、80℃の無電解金めっき液に20分間浸漬して、厚さが0.1μmである金めっき膜(金層)をパラジウムめっき膜上に形成した。その後、第2基板を無電解金めっき液から取り出して、1分間水洗した。無電解金めっき液としては、奥野製薬工業株式会社製のフラッシュゴールドVT浴(商品名)を用いた。
【0073】
(スズ層の形成工程(はんだボールの付着工程))
千住金属工業社製のスパークルフラックスを、上記の金めっき膜の表面に印刷し、φが0.25mmであるはんだボールを金めっき膜の表面に付着させて、金めっき膜上にスズ層を形成した。はんだボールとしては、千住金属工業社製のM705(商品名)を用いた。
【0074】
金めっき膜の表面にスズ層を形成したパッケージ基板を、リフロー炉に入れて加熱した。加熱の条件は以下の通りであった。
プリヒート時間α:60秒間。
炉内の温度を220℃以上に維持した時間β:60秒間。
炉内の最高温度(トップ温度):250℃。
トップ温度の保持時間:30秒間(sec)。
【0075】
[実施例2〜10、比較例2及び3]
実施例2〜10、比較例2及び3の端子構造の作製過程において、無電解パラジウムめっき液におけるリンの含有率を調整することで、パラジウムめっき膜(パラジウム層)のリンの濃度を下記表1に示す値に調整した。実施例2〜10、比較例2及び3のパラジウムめっき膜(パラジウム層)の厚さは下記表1に示す値に調整した。また、実施例2〜10、比較例2及び3のリフロー炉での加熱におけるトップ温度及びトップ温度の保持時間を下記表1に示す値に調整した。なお、保持時間が0秒間とは、炉内の温度を上昇させてトップ温度に到達させた後、すぐに炉内の温度を低下させたことを意味する。炉内の温度を220℃以上に維持した時間は保持時間+30秒間であった。
【0076】
以上の事項を除いて実施例1と同様に、実施例2〜10、比較例2及び3の端子構造を作製した。
【0077】
[比較例1]
比較例1では、実施例1と同様の脱脂工程を行った後に、酸洗浄工程及びOSP処理工程を実施した。その後、実施例1と同様のスズ層の形成工程を実施した。すなわち、比較例1では、プレディップ工程から無電解金めっき工程までの工程は実施しなかった。
【0078】
酸洗浄工程では、脱脂工程後の第2基板を、30℃の酸洗浄液(5%硫酸水溶液)に1分間浸漬した。その後、第2基板を酸洗浄液から取り出して、1分間水洗した。
【0079】
OSP処理工程では、酸洗浄工程後の第2基板を、40℃の水溶性有機プリフラックス液(四国化成工業株式会社製、商品名:タフエースF2)に60秒間浸漬した。その後、第2基板を水溶性有機プリフラックス液から取り出して、1分間水洗した。
【0080】
以上の事項を除いて実施例1と同様に、比較例1の端子構造を作製した。
【0081】
<端子構造の構造及び組成の分析>
各実施例及び各比較例の端子構造を、銅層及びはんだ層の積層方向に沿って切断し、露出した断面を鏡面研磨した。この断面をSEM(日立ハイテク社製、商品名:S−3400N)で観察した。また、各断面をEDSにより分析することにより、端子構造の所定の部分における組成を分析した。SEMで撮影した端子構造の断面の写真の一例として、図5に実施例1の端子構造の断面を示す。
【0082】
また、各実施例及び各比較例の線被覆率を以下のようにして求めた。まず、上記のようにして作製した断面を、SEMを用いて5千倍に拡大して観察した。観察した視野領域の画像の解析により、上述のように定義した長さL及びlを測定して、上記の式(1)に基づいて線被覆率を算出した。各実施例及び各比較例において、観察した視野領域の数はそれぞれ3箇所であった。3箇所の視野領域をおける線被覆率の平均を、各実施例及び各比較例の線被覆率とした。各実施例及び各比較例の線被覆率を表1に示す。
【0083】
分析の結果、実施例1〜10は、銅層11と、銅層11の表面に積層され、スズを含むはんだ層12と、を備え、はんだ層12は、銅及びスズを含むCuSn合金相13と、パラジウム及びスズを含むPdSn合金相14とを含有し、CuSn合金相13の少なくとも一部は、銅層11とはんだ層12との界面において銅層11を覆っており、PdSn合金相14の少なくとも一部は、CuSn合金相13に接していることが確認された。はんだ層12のうち、CuSn合金相13及びPdSn合金相14を除く部分は、主成分としてスズを含む相(ろう相12a)であった。また、実施例1〜10の線被覆率はいずれも10%以上であった。
【0084】
一方、比較例1は、銅層71と、銅層71の表面に積層されたはんだ層72とを備え、はんだ層72は、ろう相72aと、銅及びスズを含むCuSn合金層73を含有し、CuSn合金層73は、銅層71とはんだ層72との界面において銅層71を覆っていた(図7参照)。しかし、比較例1では、PdSn合金相は確認できなかった。比較例2及び3では、線被覆率以外は、実施例1〜10と同様の構成を有していた。しかし、比較例2及び3では、いずれも線被覆率が10%未満であった。このことは、比較例2及び3におけるCuSn合金相13とPdSn合金相14との接着性が、実施例1〜10に比べて低いことを意味する。なお、比較例2及び3の線被覆率が10%未満だった原因は、パラジウムめっき膜(パラジウム層)のリンの濃度が16原子%と多かったことであると考えられる。
【0085】
<シェア強度の評価>
各実施例及び各比較例の端子構造に剪断力を作用させて、剪断力を増加させたときに、端子構造が破断される時点における剪断力を以下の方法で測定した。剪断力の測定値に基づいて、端子構造のシェア強度を評価した。なお、端子構造が破断される時点とは、はんだ層が銅層から剥離する(直前の)時点を意味する。
【0086】
剪断力の測定には、ハイスピードボンドテスター(Dage社製、製品名:DAGE−4000HS)を用いた。図6はハイスピードボンドテスターを用いた剪断力の測定方法を示す模式図である。測定では、ハイスピードボンドテスターのシェアツール50を、第2基板60上の端子構造10(70)のはんだ層12(72)に接触させ、シェアツール50を、第2基板60に略水平な方向に移動させながら、はんだ層12(72)に荷重(剪断力F)を加え続けた。そして、シェアツール50の変位量と、各変位量においてシェアツール50に作用した荷重とを測定した。シェアツール50の変位量と荷重との関係を示す曲線において、荷重が急激に減少してゼロになる直前の荷重が、端子構造が破断される時点における剪断力である。なお、剪断力の測定では、シェアツール50の最下点を、第2基板の銅層11(71)とはんだ層12(72)との界面から20μmはんだ層12(72)側へ離れた位置に調整した。シェアツール50の移動速度は2000mm/秒とした。
【0087】
剪断力の測定値及びシェア強度の評価結果を表1に示す。表1に記載のA、B、Cの意味は以下の通りである。
A:剪断力の測定値が400gf以上であること。
B:剪断力の測定値が400gf未満300gf以上であること。
C:剪断力の測定値が300gf未満であること。
【0088】
【表1】
【0089】
表1に示すように、実施例1〜10の端子構造は、比較例1〜3の端子構造に比べて優れたシェア強度を示した。
【産業上の利用可能性】
【0090】
本発明によれば、シェア強度に優れた端子構造を備える電子デバイスを製造することが可能となる。
【符号の説明】
【0091】
10・・・端子構造、11・・・銅層、12・・・はんだ層、12a・・・ろう相、13・・・CuSn合金相、14・・・PdSn合金相、18・・・電極、21・・・銅電極、22・・・パラジウム層、23・・・金層、24・・・スズ層、40・・・第1基板、50・・・シェアツール、60・・・第2基板、70・・・従来の端子構造、71・・・銅層、72・・・従来のはんだ層、72a・・・従来のろう相、73・・・CuSn合金相、90・・・チップ(電子部品)、100・・・電子デバイス。
図1
図2
図3
図4
図5
図6
図7