特許 6157178 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6157178

(24)【登録日】2017年6月16日

(45)【発行日】2017年7月5日

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G09G 3/3233 20160101AFI20170626BHJP

   G09G 3/20 20060101ALI20170626BHJP

   H01L 51/50 20060101ALI20170626BHJP

【ＦＩ】

   G09G3/3233

   G09G3/20 624B

   G09G3/20 611J

   G09G3/20 611H

   G09G3/20 612E

   G09G3/20 642A

   H05B33/14 A

【請求項の数】14

【全頁数】24

(21)【出願番号】特願2013-75883(P2013-75883)

(22)【出願日】2013年4月1日

(65)【公開番号】特開2014-202778(P2014-202778A)

(43)【公開日】2014年10月27日

【審査請求日】2016年1月27日

(73)【特許権者】

【識別番号】316005926

【氏名又は名称】ソニーセミコンダクタソリューションズ株式会社

(74)【代理人】

【識別番号】100094363

【弁理士】

【氏名又は名称】山本 孝久

(74)【代理人】

【識別番号】100118290

【弁理士】

【氏名又は名称】吉井 正明

(72)【発明者】

【氏名】菊地 健

(72)【発明者】

【氏名】杉山 高明

(72)【発明者】

【氏名】御園生 丈裕

(72)【発明者】

【氏名】大賀 玄一郎

(72)【発明者】

【氏名】北 尚浩

【審査官】 斎藤 厚志

(56)【参考文献】

【文献】 特開２００６−１２６７７９（ＪＰ，Ａ）

【文献】 特開２０１１−１８６４６５（ＪＰ，Ａ）

【文献】 特開２０１２−０２２１８７（ＪＰ，Ａ）

【文献】 特開２０１０−１６０３８６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｇ ３／３２３３

Ｇ０９Ｇ ３／２０

Ｈ０１Ｌ ５１／５０

(57)【特許請求の範囲】

【請求項1】

発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、２次元マトリクス状に配列され、画素配列の画素列毎に電圧供給線が配線されて成り、
電圧供給線を通して各画素に電圧を書き込む電圧書き込み回路を備えており、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ回路、
コンパレータ回路からの所定電圧に応じて発光部を駆動する発光部駆動用トランジスタ、及び、
発光部駆動用トランジスタによる駆動時に発光部に電流を供給する電流源、
を備えており、
電流源は、
電流を出力する電流源トランジスタ、及び、
電流源トランジスタのゲート電極に接続された容量部、
を備えており、
電圧書き込み回路は、走査信号に同期して、画素個々に設定された電圧値を電圧供給線を通して電流源トランジスタのゲート電極に与える表示装置。

【請求項2】

電流源トランジスタのゲート電極に与えられる電圧は、画素各々の電流源トランジスタの特性ばらつきに対応して設定される請求項１に記載の表示装置。

【請求項3】

電流源トランジスタのゲート電極に与えられる電圧は、画素各々の発光部の特性ばらつきに対応して設定される請求項１又は請求項２に記載の表示装置。

【請求項4】

複数の画素は、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されており、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように駆動する請求項１乃至請求項３のいずれか１項に記載の表示装置。

【請求項5】

複数の制御パルスに基づき、発光部が、複数回、発光する請求項１乃至請求項４のいずれか１項に記載の表示装置。

【請求項6】

複数の制御パルスの時間間隔は一定である請求項５に記載の表示装置。

【請求項7】

１表示フレーム内における制御パルスの数よりも、１表示フレーム内における駆動回路に供給される制御パルスの数は少ない請求項１乃至請求項６のいずれか１項に記載の表示装置。

【請求項8】

１表示フレームにおいて、常に、Ｐ個の画素ブロックのうちのいずれかの画素ブロックが発光している請求項４乃至請求項７のいずれか１項に記載の表示装置。

【請求項9】

１表示フレームにおいて、Ｐ個の画素ブロックの中に発光していない画素ブロックが存在する請求項４乃至請求項７のいずれか１項に記載の表示装置。

【請求項10】

鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を１つ備えている請求項１乃至請求項９のいずれか１項に記載の表示装置。

【請求項11】

１つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する請求項１乃至請求項１０のいずれか１項に記載の表示装置。

【請求項12】

時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる請求項１１に記載の表示装置。

【請求項13】

時間を変数とした制御パルスの電圧の変化率の絶対値は、定数２．２に比例する請求項１２に記載の表示装置。

【請求項14】

発光部は発光ダイオードから構成されている請求項１乃至請求項９のいずれか１項に記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、表示装置に関する。

【背景技術】

【0002】

発光素子として発光ダイオード（ＬＥＤ）を用いた発光ダイオード表示装置の開発が、鋭意、進められている。発光ダイオード表示装置においては、赤色発光ダイオードから成る発光部が赤色発光副画素（サブピクセル）として機能し、緑色発光ダイオードから成る発光部が緑色発光副画素として機能し、青色発光ダイオードから成る発光部が青色発光副画素として機能し、これらの３種類の副画素の発光状態によってカラー画像を表示する。例えば、対角４０インチのフルＨＤ（High Definition）高精細フルカラー表示装置においては、画面の水平方向の画素数が１９２０、画面の垂直方向の画素数が１０８０である。従って、この場合、実装する発光ダイオードの個数は、１９２０×１０８０×（１画素を構成するのに要する赤色発光ダイオード、緑色発光ダイオード、青色発光ダイオードの３種類の発光ダイオードの個数）であり、約６００万個となる。

【0003】

有機エレクトロルミネッセンス素子（以下、単に、有機ＥＬ素子と略称する）を発光部として用いた有機エレクトロルミネッセンス表示装置（以下、単に、有機ＥＬ表示装置と略称する）においては、発光部を駆動する駆動回路として、発光デューティ固定の可変定電流駆動法が広く使用されており、また、発光ばらつき軽減の観点から、ＰＷＭ駆動の有機ＥＬ表示装置が、例えば、特開２００３−２２３１３６に開示されている。この特許公開公報に開示された有機ＥＬ表示装置の駆動方法においては、１フレーム期間の初めの第１の期間に、全画素内の電流駆動型発光素子の発光を停止させた状態で、全画素に映像信号電圧を書き込み、１フレーム期間の第１の期間に続く第２の期間に、各画素に書き込まれた映像信号電圧により決定される少なくとも１回の発光期間内に、全画素の電流駆動型発光素子を一斉に発光させる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００３−２２３１３６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

ところで、定電流源を実現する方法としては、基準定電流供給部（基準定電流源）を各画素の電流源に繋ぎ、実際に所望の定電流を画素の電流源に流し、このときの電流源トランジスタのゲート電位を保持し、発光区間でこのゲート電位に応じた定電流を発生する回路（電流書き込み型回路）を用いるのが最も電流精度が良いと考えられる。しかし、各画素の電流源に基準定電流源を繋ぐには、その間に長距離配線が存在することになり、その配線のインピーダンスにより、電流源トランジスタのゲート電位の変化が緩慢となり、その電位の収束に時間がかかってしまう、所謂セトリング問題が生じる。

【0006】

従って、本開示の目的は、電流源トランジスタのゲート電位の収束に時間がかかるセトリング問題を解消できる表示装置を提供することにある。

【課題を解決するための手段】

【0007】

上記の目的を達成するための本開示の第１の態様に係る表示装置は、
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、２次元マトリクス状に配列されて成り、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ回路、
コンパレータ回路からの所定電圧に応じて発光部を駆動する発光部駆動用トランジスタ、及び、
発光部駆動用トランジスタによる駆動時に発光部に電流を供給する電流源、
を備えており、
電流源は、
電流を出力する電流源トランジスタ、
電流源トランジスタのゲート電極に接続された容量部、
基準定電流に基づく電圧と基準電圧との差分を検出する差動増幅器、及び、
電流源トランジスタに流れる電流に応じて基準定電流に基づく電圧を制御するトランジスタ、
を備え、
走査信号に同期して、差動増幅器の出力に基づいて電流源トランジスタのゲート電位を制御する。

【0008】

上記の目的を達成するための本開示の第２の態様に係る表示装置は、
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、２次元マトリクス状に配列されて成り、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ回路、
コンパレータ回路からの所定電圧に応じて発光部を駆動する発光部駆動用トランジスタ、及び、
発光部駆動用トランジスタによる駆動時に発光部に電流を供給する電流源、
を備えており、
電流源は、
電流を出力する電流源トランジスタ、及び、
電流源トランジスタのゲート電極に接続された容量部、
を備え、
走査信号に同期して、画素個々に設定された電圧を電流源トランジスタのゲート電極に与える。

【発明の効果】

【0009】

本開示の第１の態様に係る表示装置にあっては、基準定電流に基づく電圧が基準電圧に一致するように、差動増幅器が電流源トランジスタのゲート電位を制御するため、電流源トランジスタのゲート電位の収束に時間がかかるセトリング問題を解消できる。
また、第２の態様に係る表示装置にあっては、画素個々に設定された電圧を電流源トランジスタのゲート電極に与える、即ち、電流源トランジスタのゲート電位を直接書き込むため、電流源トランジスタのゲート電位の収束に時間がかかるセトリング問題を解消できる。

【図面の簡単な説明】

【0010】

【図1】図１Ａは、実施例１の表示装置における発光部及び駆動回路から構成された画素等の概念図であり、図１Ｂは実施例１の表示装置における駆動回路を構成するコンパレータ回路の回路図である。

【図2】図２は、実施例１の表示装置における駆動回路を構成する、電流書き込み型の定電流回路から成る電流源の回路図である。

【図3】図３は、電流書き込み型の定電流回路から成る参考例の電流源の回路図である。

【図4】図４は、実施例１の表示装置を構成する回路の概念図である。

【図5】図５は、実施例１の電流源の具体的な回路構成の一例を示す回路図である。

【図6】図６は、実施例２の表示装置における駆動回路を構成する、電圧書き込み型の定電流回路から成る電流源の回路図である。

【図7】図７は、実施例２の表示装置を構成する回路の概念図である。

【図8】図８は、実施例３の表示装置における１つの画素の動作を説明するための制御パルス等を示す模式図である。

【図9】図９は、実施例３の表示装置における画素ブロックへの複数の制御パルスの供給を模式的に示す図である。

【図10】図１０は、実施例３の表示装置の変形例における画素ブロックへの複数の制御パルスの供給を模式的に示す図である。

【図11】図１１は、本開示の表示装置における制御パルス生成回路の概念図である。

【発明を実施するための形態】

【0011】

以下、図面を参照して、実施例に基づき本開示を説明するが、本開示は実施例に限定されるものではなく、実施例における種々の数値や材料は例示である。以下の説明において、同一要素又は同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は、以下の順序で行う。
１．本開示の表示装置、全般に関する説明
２．実施例１（本開示の表示装置［第１の態様に係る表示装置］）
３．実施例２（実施例１の変形［第２の態様に係る表示装置］）
４．実施例３（実施例１〜実施例２の変形）、その他

【0012】

［本開示の第１の態様及び第２の態様に係る表示装置、全般に関する説明］
本開示の第１の態様に係る表示装置において、基準定電流は、２次元マトリクス状の画素配列の画素列毎に配線された電流供給線を通して各画素の電流源に供給される構成とすることができる。また、差動増幅器の出力は、走査信号に同期してオン／オフ動作を行うトランジスタを介して電流源トランジスタのゲート電極に与えられる構成とすることができる。

【0013】

本開示の第２の態様に係る表示装置において、電流源トランジスタのゲート電極に与えられる電圧は、画素各々の電流源トランジスタの特性ばらつきに対応して設定される構成とすることができる。また、電流源トランジスタのゲート電極に与えられる電圧は、画素各々の発光部の特性ばらつきに対応して設定される構成とすることができる。

【0014】

上記の各種の好ましい構成、形態を含む本開示の第１の態様及び第２の態様に係る表示装置にあっては、複数の画素が第１の方向及び第２の方向に２次元マトリクス状に配列されているが、第１の方向に沿って配列された画素群を『列方向画素群』と呼ぶ場合があるし、第２の方向に沿って配列された画素群を『行方向画素群』と呼ぶ場合がある。第１の方向を表示装置における垂直方向とし、第２の方向を表示装置における水平方向とした場合、列方向画素群とは垂直方向に配列された画素群を意味し、行方向画素群とは水平方向に配列された画素群を意味する。

【0015】

上記の各種の好ましい構成、形態を含む本開示の第１の態様及び第２の態様に係る表示装置において、
複数の画素は、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されており、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させない形態とすることができる。

【0016】

上記の各種の好ましい構成、形態を含む本開示の第１の態様及び第２の態様に係る表示装置にあっては、複数の制御パルスに基づき、発光部が、複数回、発光する形態とすることができる。そして、この場合、複数の制御パルスの時間間隔は一定であることが好ましい。

【0017】

また、上記の各種の好ましい構成、形態を含む本開示の第１の態様及び第２の態様に係る表示装置にあっては、１表示フレーム内における制御パルスの数よりも、１表示フレーム内における駆動回路に供給される制御パルスの数は少ない形態とすることができる。この形態は、１表示フレームにおいて一連の複数の制御パルスを生成し、一の画素ブロックに属する画素を構成する発光部を発光させないとき、一連の複数の制御パルスの一部をマスクして、一の画素ブロックに属する画素を構成する駆動回路には制御パルスを供給しないことで達成することができる。

【0018】

更には、以上に説明した各種の好ましい構成、形態を含む本開示の第１の態様及び第２の態様に係る表示装置にあっては、１表示フレームにおいて、常に、いずれかの画素ブロックが発光している構成とすることができるし、あるいは又、１表示フレームにおいて、発光していない画素ブロックが存在する構成とすることができる。

【0019】

更には、以上に説明した各種の好ましい構成、形態を含む本開示の第１の態様及び第２の態様に係る表示装置において、１つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する形態であることが好ましい。これによって、各画素ブロックに属する全画素を構成する発光部を、同じタイミングで発光させることができる。即ち、各画素ブロックに属する全画素を構成する発光部の発光の時間的重心を揃える（一致させる）ことができる。そして、この場合、時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされることが好ましく、これによって、表示装置の回路全体の簡素化を図ることができる。尚、時間を変数とした制御パルスの電圧の変化率（微分値）の絶対値は、定数２．２に比例する形態とすることが好ましい。

【0020】

更には、以上に説明した各種の好ましい構成、形態を含む本開示の第１の態様及び第２の態様に係る表示装置において、発光部は発光ダイオード（ＬＥＤ）から構成されている形態とすることができる。発光ダイオードは、周知の構成、構造の発光ダイオードとすることができる。即ち、発光ダイオードの発光色に依って、最適な構成、構造を有し、適切な材料から作製された発光ダイオードを選択すればよい。発光ダイオードを発光部とする表示装置にあっては、赤色発光ダイオードから成る発光部が赤色発光副画素（サブピクセル）として機能し、緑色発光ダイオードから成る発光部が緑色発光副画素として機能し、青色発光ダイオードから成る発光部が青色発光副画素として機能し、これらの３種類の副画素によって１画素が構成され、これらの３種類の副画素の発光状態によってカラー画像を表示することができる。尚、本開示における『１画素』は、このような表示装置における「１副画素」に相当するので、このような表示装置における「１副画素」を、『１画素』と読み替えればよい。３種類の副画素によって１画素を構成する場合、３種類の副画素の配列として、デルタ配列、ストライプ配列、ダイアゴナル配列、レクタングル配列を挙げることができる。そして、発光ダイオードを、ＰＷＭ駆動法に基づき、しかも、定電流駆動することで、発光ダイオードのスペクトル波長にブルーシフトが生じることを防止することができる。また、３つのパネルを準備し、第１のパネルを赤色発光ダイオードから成る発光部から構成し、第２のパネルを緑色発光ダイオードから成る発光部から構成し、第３のパネルを青色発光ダイオードから成る発光部から構成し、これらの３つのパネルからの光を、例えば、ダイクロイック・プリズムを用いて纏めるプロジェクタへ適用することもできる。

【0021】

更には、以上に説明した各種の好ましい構成、形態を含む本開示の表示装置にあっては、各画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素（行方向画素群）における信号書込みトランジスタは、一斉に作動状態となる構成とすることができる。そして、このような構成にあっては、各画素ブロックにおいて、行方向画素群における信号書込みトランジスタが一斉に作動状態となる動作が、第１の方向に配列された第１行目に属する全ての画素（第１行目の行方向画素群）における信号書込みトランジスタから最終行に属する全ての画素（最終行の行方向画素群）における信号書込みトランジスタまで、順次、行われる構成とすることができ、更には、各画素ブロックにおいて、行方向画素群における信号書込みトランジスタが一斉に作動状態となる動作が、第１行目の行方向画素群における信号書込みトランジスタから最終行の行方向画素群における信号書込みトランジスタまで、順次、行われた後、該画素ブロックに制御パルスが供給される構成とすることができる。尚、各画素ブロックにおいて、行方向画素群における信号書込みトランジスタが一斉に作動状態となる動作が、第１行目の行方向画素群における信号書込みトランジスタから最終行の行方向画素群における信号書込みトランジスタまで、順次、行われる期間を、『信号電圧書込み期間』と呼び、各画素ブロックに属する全画素を構成する発光部が一斉に発光している期間を、『画素ブロック発光期間』と呼ぶ場合がある。

【実施例1】

【0022】

実施例１は、本開示の表示装置に関する。実施例１の表示装置における発光部及び駆動回路から構成された画素等の概念図を図１Ａに示し、実施例１の表示装置における駆動回路を構成するコンパレータ回路の回路図を図１Ｂに示す。また、実施例１の表示装置における駆動回路を構成する電流源の回路図を図２に示し、参考例の電流源の回路図を図３に示す。更に、実施例１の表示装置を構成する回路の概念図を図４に示す。尚、図面の簡素化のため、図４には３×５個の画素を図示している。

【0023】

実施例１の表示装置は、発光部１０、及び、発光部１０を駆動する駆動回路１１から構成された画素（より具体的には、副画素であり、以下においても同様である）１が、複数、２次元マトリクス状に配列されて成る。具体的には、複数の画素１は、第１の方向及び第２の方向に２次元マトリクス状に配列されている。そして、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されている。各駆動回路１１は、
（ａ）制御パルス線ＰＳＬ及びデータ線ＤＴＬに接続され、制御パルス線ＰＳＬからの鋸波形の電圧変化を有する制御パルスＬＣＰとデータ線ＤＴＬからの信号電圧（発光強度信号）Ｖ_Sigに基づく電位とを比較し、比較結果に基づく所定電圧（便宜上、『第１の所定電圧』と呼ぶ）を出力するコンパレータ回路１２、
（ｂ）発光部１０に駆動電流、例えば定電流を供給する電流源１３、及び、
（ｃ）コンパレータ回路１２からの第１の所定電圧の出力によって作動され、以て、電流源１３から発光部１０に電流を供給し、発光部１０を駆動する発光部駆動用トランジスタＴＲ_Drv、
を備えている。尚、信号電圧Ｖ_Sigは、具体的には、画素における発光状態（輝度）を制御する映像信号電圧である。

【0024】

図１Ｂに示すように、実施例１のコンパレータ回路１２は、例えば、差動型コンパレータ回路から成る。具体的には、コンパレータ回路１２は、
信号電圧（発光強度信号）Ｖ_Sigが入力される信号書込みトランジスタＴＲ_Sig、
信号書込みトランジスタＴＲ_Sigに接続され、信号書込みトランジスタＴＲ_Sigの作動に基づき、信号電圧Ｖ_Sigに基づく電位を保持する容量部Ｃ₀、及び、
容量部Ｃ₀が保持した信号電圧Ｖ_Sigに基づく電位と制御パルスＬＣＰとを２入力とする差動回路１２１、
から成る比較部を備えている。

【0025】

尚、ここでは、実施例１のコンパレータ回路１２として差動型コンパレータ回路を例示したが、これに限られるものではない。実施例１のコンパレータ回路１２としては、差動型コンパレータ回路の他、チョッパー型コンパレータ回路など、種々のタイプのコンパレータ回路を用いることができる。

【0026】

信号書込みトランジスタＴＲ_Sig及び発光部駆動用トランジスタＴＲ_Drvは、ゲート電極、チャネル形成領域及びソース／ドレイン電極から構成された、従来の電界効果トランジスタから成る。信号書込みトランジスタＴＲ_Sigはｎチャネル型の電界効果トランジスタであり、発光部駆動用トランジスタＴＲ_Drvはｐチャネル型の電界効果トランジスタであるが、このようなチャネル型に限定するものではない。

【0027】

信号書込みトランジスタＴＲ_Sigのゲート電極は、走査線ＳＣＬを介して、表示装置に備えられた走査回路１０２に接続されている。また、信号書込みトランジスタＴＲ_Sigの一方のソース／ドレイン電極は、データ線ＤＴＬを介して、表示装置に備えられた画像信号出力回路１０４に接続されている。更には、信号書込みトランジスタＴＲ_Sigの他方のソース／ドレイン電極は、容量部Ｃ₀の一端に接続されている。容量部Ｃ₀の他端は、負電位側の電源（実施例１では、グランドＧＮＤ）に接続されている。

【0028】

そして、信号書込みトランジスタＴＲ_Sigには、画像信号出力回路１０４からデータ線ＤＴＬを通して、信号電圧（発光強度信号）Ｖ_Sigが入力される。容量部Ｃ₀は、信号書込みトランジスタＴＲ_Sigの作動に基づき、信号電圧Ｖ_Sigに基づく電位を保持する。この信号電圧Ｖ_Sigに基づく電位は、差動回路１２１の反転（−）入力端に入力される。一方、差動回路１２１の非反転（＋）入力端には、鋸波形の電圧変化を有する制御パルスＬＣＰが入力される。

【0029】

発光部駆動用トランジスタＴＲ_Drvのゲート電極は、コンパレータ回路１２の出力部（出力端）となる、差動回路１２１の出力部に接続されている。また、発光部駆動用トランジスタＴＲ_Drvは、一方のソース／ドレイン電極が、電流源１３を介して正電位側の電源Ｖ_ddに接続され、他方のソース／ドレイン電極が、発光部１０に接続されている。発光部１０は発光ダイオードから成る。

【0030】

電流源１３には、電流供給線ＣＳＬを通して、基準定電流供給部１０１から定電流が供給される。尚、基準定電流供給部１０１、走査回路１０２、制御パルス生成回路１０３、画像信号出力回路１０４等は、表示装置に配設されていてもよいし、外部に配設されていてもよい。

【0031】

次に、実施例１の電流源１３について説明する。図２に示すように、実施例１の電流源１３は、インバータ回路１３１、差動増幅器１３２、３つのｐチャネル型の電界効果トランジスタＴＲ₁₁，ＴＲ₁₂，ＴＲ₁₃、及び、１つの容量部Ｃ₁₁から成る構成となっている。

【0032】

インバータ回路１３１には、走査線ＳＣＬを介して、表示装置に備えられた走査回路１０２から走査信号が入力される。差動増幅器１３２は、基準定電流供給部１０１から電流供給線ＣＳＬを通して供給される所望の定電流に基づく電圧を非反転（＋）とし、基準電圧Ｖ_Refを反転（−）入力端とする。

【0033】

ここで、基準電圧Ｖ_Refについては、電界効果トランジスタＴＲ₁₃が飽和領域に達する最少のドレイン‐ソース間電圧を、電源電位Ｖ_ddから差し引いた電位よりも低くし、基準定電流供給部１０１の接地側でない方の端子が所望の電流を流せる電位に、電流供給線ＣＳＬの抵抗に基準定電流供給部１０１の電流で発生した両端電圧値を加えた電位よりも大きければ、特に厳密に定めなくてよい。その理由は、次のとおりである。

【0034】

差動増幅器１３２は理想増幅器であるとし、オフセット電圧は無視できるとする。走査信号がアクティブな区間で電界効果トランジスタＴＲ₁₂のドレイン電圧が基準電圧Ｖ_Refよりも高ければ、差動増幅器１３２の出力電圧が上昇する。また、電界効果トランジスタＴＲ₁₁を介して電界効果トランジスタＴＲ₁₃のゲート電圧を上昇させ、当該トランジスタＴＲ₁₃のソース‐ドレイン電流を減少させる。これにより、電界効果トランジスタＴＲ₁₂のドレイン電圧は下降する。

【0035】

また、電界効果トランジスタＴＲ₁₂のドレイン電圧が基準電圧Ｖ_Refよりも低ければ、差動増幅器１３２の出力電圧が下降して、電界効果トランジスタＴＲ₁₁を介して電界効果トランジスタＴＲ₁₃のゲート電圧を下降させ、当該トランジスタＴＲ₁₃のソース‐ドレイン電流を増加させる。これにより、電界効果トランジスタＴＲ₁₂のドレイン電圧は上昇する。

【0036】

このようにして、電界効果トランジスタＴＲ₁₂のドレイン電圧は、基準電圧Ｖ_Refに収束し、電界効果トランジスタＴＲ₁₂のドレインの電圧は変化しなくなる。これは、電界効果トランジスタＴＲ₁₃のソースドレイン電流と電流源１０１の電流が同じ値になったことを意味する。

【0037】

つまり、差動増幅器１３２によって、電界効果トランジスタＴＲ₁₃のゲート電圧は、当該トランジスタＴＲ₁₃のドレイン‐ソース電流が基準定電流供給部１０１の電流値と同じになる条件下で、電界効果トランジスタＴＲ₁₃のドレイン‐ソース間電圧が電源電位Ｖ_ddから基準電圧Ｖ_Refを差し引いたものになるように調整されることを意味する。そして、差動増幅器１３２の基準電圧Ｖ_Refの設定電圧は、上記説明した電圧範囲で使えば所望の動作をすることが出来る。以上が、基準電圧Ｖ_Refについて特に厳密に定めなくてよい理由である。

【0038】

電界効果トランジスタＴＲ₁₁，ＴＲ₁₂は、各ゲート電極がインバータ回路１３１の出力端に共通に接続されている。従って、電界効果トランジスタＴＲ₁₁，ＴＲ₁₂には、走査信号（走査線ＳＣＬの電位）がインバータ回路１３１で極性反転されて入力される。これにより、電界効果トランジスタＴＲ₁₁，ＴＲ₁₂は、走査信号に同期してオン／オフ動作を行う。

【0039】

電界効果トランジスタＴＲ₁₁は、一方のソース／ドレイン電極が電界効果トランジスタＴＲ₁₃のゲート電極に接続され、他方のソース／ドレイン電極が差動増幅器１３２の出力端に接続されている。また、電界効果トランジスタＴＲ₁₂は、一方のソース／ドレイン電極が発光部駆動用トランジスタＴＲ_Drvの一方のソース／ドレイン電極に接続され、他方のソース／ドレイン電極が電流供給線ＣＳＬに接続されている。

【0040】

電界効果トランジスタＴＲ₁₃は、電流源トランジスタであり（以下、「電流源トランジスタＴＲ₁₃」と記述する場合もある）、ゲート電極が電界効果トランジスタＴＲ₁₁の一方のソース／ドレイン電極に接続されている。電流源トランジスタＴＲ₁₃は更に、一方のソース／ドレイン電極が正電位側の電源Ｖ_ddに接続され、他方のソース／ドレイン電極が発光部駆動用トランジスタＴＲ_Drvの一方のソース／ドレイン電極に接続されている。容量部Ｃ₁₁は、一方の電極が正電位側の電源Ｖ_ddに接続され、他方の電極が電界効果トランジスタＴＲ₁₁の一方のソース／ドレイン電極及び電流源トランジスタＴＲ₁₃のゲート電極に接続されている。

【0041】

以上に説明した構成の実施例１の電流源１３は、電流書き込み型の定電流回路である。そして、差動増幅器１３２の出力は、走査信号に同期してオン／オフ動作を行う電界効果トランジスタＴＲ₁₁を介して電流源トランジスタＴＲ₁₃のゲート電極に与えられる。尚、実施例１の電流源１３を用いる駆動回路にあっては、発光部１０に対してｎチャネル型の電界効果トランジスタＴＲ₀₀が並列に接続された構成となっている。

【0042】

ところで、画素１の駆動回路１１を構成する電流源１３は、各色毎に同一の電流値でばらつきが少ないことが必要とされる。電流値のばらつきを少なくできる回路としては、図３に示す、電流書き込み型の定電流回路が考えられる。この電流書き込み型の定電流回路について、参考例の電流源１３’として以下に説明する。

【0043】

図３に示すように、参考例の電流源１３’は、インバータ回路１３１、３つのｐチャネル型の電界効果トランジスタＴＲ₁₁，ＴＲ₁₂，ＴＲ₁₃、及び、１つの容量部Ｃ₁₁から成る構成となっている。

【0044】

インバータ回路１３１には、走査線ＳＣＬを介して、表示装置に備えられた走査回路１０２から走査信号が入力される。電界効果トランジスタＴＲ₁₁，ＴＲ₁₂は、互いに直列に接続され、各ゲート電極がインバータ回路１３１の出力端に共通に接続されている。従って、電界効果トランジスタＴＲ₁₁，ＴＲ₁₂には、走査信号（走査線ＳＣＬの電位）がインバータ回路１３１で極性反転されて入力される。

【0045】

電流源トランジスタＴＲ₁₃は、ゲート電極が電界効果トランジスタＴＲ₁₁の一方のソース／ドレイン電極に接続されている。電流源トランジスタＴＲ₁₃は更に、一方のソース／ドレイン電極が正電位側の電源Ｖ_ddに接続され、他方のソース／ドレイン電極が発光部駆動用トランジスタＴＲ_Drvの一方のソース／ドレイン電極に接続されている。容量部Ｃ₁₁は、一方の電極が正電位側の電源Ｖ_ddに接続され、他方の電極が電界効果トランジスタＴＲ₁₁の一方のソース／ドレイン電極及び電流源トランジスタＴＲ₁₃のゲート電極に接続されている。

【0046】

電界効果トランジスタＴＲ₁₁，ＴＲ₁₂の共通接続ノード、即ち、電界効果トランジスタＴＲ₁₁の他方のソース／ドレイン電極及び電界効果トランジスタＴＲ₁₂の一方のソース／ドレイン電極は、電流源トランジスタＴＲ₁₃の他方のソース／ドレイン電極に接続されている。

【0047】

以上に説明した構成の電流書き込み型の定電流回路から成る電流源１３’は、参考例である。この参考例の電流源１３’の入力端、より具体的には、電界効果トランジスタＴＲ₁₂の他方のソース／ドレイン電極には、電流供給線ＣＳＬを通して、基準定電流供給部１０１から所望の定電流Ｉ_Refが供給される。

【0048】

この参考例の電流源１３’の回路動作は次のとおりである。即ち、走査信号（走査線ＳＣＬの電位）が高レベルになると、電界効果トランジスタＴＲ₁₁，ＴＲ₁₂が共にオン状態になる。すると、これら電界効果トランジスタＴＲ₁₁，ＴＲ₁₂を介して、電流源トランジスタＴＲ₁₃に基準定電流供給部１０１の基準定電流Ｉ_Refが流れる。そのときに、容量部Ｃ₁₁の両端電圧は、電流源トランジスタＴＲ₁₃に基準定電流供給部１０１と同じ電流を流す電圧となる。

【0049】

走査信号が低レベルの区間では、電界効果トランジスタＴＲ₁₁がオフ状態になることによって容量部Ｃ₁₁が切り離され、当該容量部Ｃ₁₁は電流源トランジスタＴＲ₁₃に基準定電流供給部１０１と同じ電流を流す電圧を保持する。そして、コンパレータ回路１２の出力が第１の所定電圧（Ｌ）になると、電流源トランジスタＴＲ₁₃は、容量部Ｃ₁₁の保持電圧に基づいて、基準定電流供給部１０１と同じ電流を発光部１０に流す。

【0050】

上述したように、参考例の電流源１３’は、電流源トランジスタＴＲ₁₃に基準定電流供給部１０１と同じ電流を流す電圧を容量部Ｃ₁₁に保持し、この保持した電圧に基づいて、基準定電流供給部１０１と同じ電流を発光部１０に流すように動作する。従って、電流源トランジスタＴＲ₁₃の画素毎の特性ばらつきを考慮する必要がなくなる利点がある。この点については、実施例１の電流源１３にあっても基本的に同じである。

【0051】

ところで、電流書き込み型の電流源を用いて表示装置を構成するには、基準定電流供給部（基準定電流源）１０１を、１垂直ライン（１画素列）に各色１つ配置し、垂直ラインの全ての画素が当該基準定電流源１０１に繋がるようにするのが最も効率がよい。この場合、画素の位置によっては、基準定電流供給部１０１はかなり長距離の配線（電流供給線ＣＳＬ）を経て画素回路に接続されることになる。即ち、各画素の電流源１３には基準定電流供給部１０１から、垂直ライン（画素列）毎に配線された電流供給線ＣＳＬを通して基準定電流Ｉ_Refが供給される。従って、実際には、図３に示すように、容量部Ｃ₁₁には電流供給線ＣＳＬの配線抵抗Ｒや配線容量Ｃも接続されていることになる。通常、容量部Ｃ₁₁の容量値よりも配線容量Ｃの容量値の方が大きい。

【0052】

一方、走査信号は、水平ライン（画素行）間の混線を避けるために、隣接する水平ラインが非アクティブ状態になってから、少しのラグ時間を経てアクティブ状態になる。そのラグ時間の間に、基準定電流供給部１０１による電流流出のために配線（電流供給線ＣＳＬ）の電位が少し低下する。この少し低下した配線の電位を、電流源トランジスタＴＲ₁₃が基準定電流供給部１０１の基準定電流Ｉ_Refと同じ電流を流す電位になるまで、走査信号のアクティブ区間内に上げなければならない。

【0053】

しかしながら、電流供給線ＣＳＬの配線容量Ｃと容量部Ｃ₁₁とを充電し、配線の電位を変える電流値はこの両者の差分の電流値だけで、電流源トランジスタＴＲ₁₃の電流が基準定電流供給部１０１の基準定電流Ｉ_Refに近づくにつれて小さくなってしまう。結果として、容量部Ｃ₁₁の電圧が所望の電圧に達するのに要する時間が長くなり（所謂セトリング問題）、走査信号のアクティブ区間内に容量部Ｃ₁₁の電圧が所望の電圧に達することができないこともあり得る。そして、容量部Ｃ₁₁の電圧が所望の電圧に達しないと、定電流書き込みが事実上できなくなるため、電流源トランジスタＴＲ₁₃の電流値がばらついてしまう。

【0054】

これに対して、実施例１の電流源１３にあっては、走査信号のアクティブ区間内に、差動増幅器１３２が電流源トランジスタＴＲ₁₃のゲート電位をコントロールする。具体的には、走査信号のアクティブ区間では、電界効果トランジスタＴＲ₁₁がオン状態にある。そして、走査信号のアクティブ区間において、配線（電流供給線ＣＳＬ）の電位が基準電圧Ｖ_Refよりも低い場合は、差動増幅器１３２は、電流源トランジスタＴＲ₁₃のゲート電位を下げることによって、電界効果トランジスタＴＲ₁₂が、電流源トランジスタＴＲ₁₃に流れる電流に応じて配線（電流供給線ＣＳＬ）の電位を上げる方向に素早くコントロールする。これにより、容量部Ｃ₁₁の電圧が所望の電圧に達する（収束する）のに要する時間を早くすることができる。即ち、電流源トランジスタＴＲ₁₃のゲート電位の収束に時間がかかるセトリング問題を解消できる。そして、電流源トランジスタＴＲ₁₃の電流を、基準定電流供給部１０１の基準定電流Ｉ_Refに合わせることができる。

【0055】

図５に、実施例１の電流源の具体的な回路構成の一例を示す。差動増幅器１３２は、例えば、電界効果トランジスタによって次のように構成されている。ｐチャネル型の電界効果トランジスタＴＲ₂₁，ＴＲ₂₂は、差動対トランジスタであり（以下、「差動対トランジスタＴＲ₂₁，ＴＲ₂₂」と記述する場合もある）、ソース電極が共通に接続されて差動回路を構成している。そして、一方の差動対トランジスタＴＲ₂₁は、基準電圧Ｖ_Refをゲート入力とし、他方の差動対トランジスタＴＲ₂₂は、配線（電流供給線ＣＳＬ）の電位をゲート入力としている。

【0056】

ｎチャネル型の電界効果トランジスタＴＲ₂₃，ＴＲ₂₄は、上記の差動回路の能動負荷となるカレントミラー回路を構成している。電界効果トランジスタＴＲ₂₃は、ドレイン電極及びゲート電極が共に一方の差動対トランジスタＴＲ₂₁のドレイン電極に接続され、ソース電極が低電位側の電源ＧＮＤに接続されている。電界効果トランジスタＴＲ₂₄は、ゲート電極が電界効果トランジスタＴＲ₂₃のゲート電極に接続され、ドレイン電極が他方の差動対トランジスタＴＲ₂₂のドレイン電極に接続され、ソース電極が低電位側の電源ＧＮＤに接続されている。

【0057】

ｐチャネル型の電界効果トランジスタＴＲ₂₅は、上記の差動回路に定電流を供給する定電流源トランジスタであり（以下、「定電流源トランジスタＴＲ₂₅」と記述する場合もある）、差動対トランジスタＴＲ₂₁，ＴＲ₂₂のソース共通接続ノードと正電位側の電源Ｖ_ddとの間に接続されている。定電流源トランジスタＴＲ₂₅のゲート電極には、ｐチャネル型の電界効果トランジスタＴＲ₂₆，ＴＲ₂₇，ＴＲ₂₈及びｎチャネル型の電界効果トランジスタＴＲ₂₉，ＴＲ₃₀から成る定電圧回路で生成される一定の電圧が印加される。

【0058】

上記の定電圧回路において、ｐチャネル型の電界効果トランジスタＴＲ₂₆，ＴＲ₂₇，ＴＲ₂₈及びｎチャネル型の電界効果トランジスタＴＲ₂₉，ＴＲ₃₀が、正電位側の電源Ｖ_ddと低電位側の電源ＧＮＤとの間に直列に接続されている。電界効果トランジスタＴＲ₂₆は、ゲート電極が定電流源トランジスタＴＲ₂₅のゲート電極に接続されている。電界効果トランジスタＴＲ₂₇は、インバータ回路１３１で反転された反転走査信号をゲート入力とすることで、走査信号のアクティブ区間にオン状態になり、定電圧回路を作動状態とする。電界効果トランジスタＴＲ₂₆，ＴＲ₂₈，ＴＲ₂₉，ＴＲ₃₀は、ゲート電極とドレイン電極とが共通に接続されたダイオード接続構成となっている。

【0059】

上記の差動回路において、他方の差動対トランジスタＴＲ₂₂と電界効果トランジスタＴＲ₂₄とのドレイン共通接続ノードが、当該差動回路の出力ノードとなっている。そして、この出力ノードと低電位側の電源ＧＮＤとの間にｎチャネル型の電界効果トランジスタＴＲ₃₁が接続されている。この電界効果トランジスタＴＲ₃₁は、インバータ回路１３１で反転された反転走査信号をゲート入力とし、走査信号の非アクティブ区間でオン状態、アクティブ区間でオフ状態になる。差動回路の出力ノードには、ソース接地回路を構成するｎチャネル型の電界効果トランジスタＴＲ₃₂のゲート電極が接続されている。そして、電界効果トランジスタＴＲ₃₂のドレイン電極が本差動増幅器１３２の出力ノードとなる。この出力ノードと正電位側の電源Ｖ_ddとの間には、ダイオード接続構成のｐチャネル型の電界効果トランジスタＴＲ₃₃が接続されている。

【実施例2】

【0060】

実施例２は、実施例１の変形である。実施例２の表示装置における駆動回路を構成する電流源の回路図を図６に示し、また、実施例２の表示装置を構成する回路の概念図を図７に示す。

【0061】

先述した電流書き込み型の定電流回路にあっては、電流源トランジスタＴＲ₁₃のゲート電極に対する書き込み電圧の収束問題（セトリング問題）があり、あまり早い書き込み時間に対応するのが難しい。また、実施例１の電流源１３にあっては、差動増幅器１３２を構成する素子数が多いため、回路面積的に不利な面がある。

【0062】

これに対して、実施例２にあっては、電流源トランジスタＴＲ₁₃のゲート電極に対して画素個々に設定された電圧を直接書き込む（与える）構成を採る。そして、この構成を採ることによって、電流源トランジスタＴＲ₁₃のゲート電極に対する書き込み電圧の収束問題（セトリング問題）を解消できる。具体的には、実施例２にあっては、駆動回路１１を構成する電流源１３として、図６に回路図を示す電圧書き込み型の定電流回路を用いる。

【0063】

ところで、電圧書き込み型の定電流回路にあっては、各画素の電流源トランジスタＴＲ₁₃に対して同じ電圧を書き込んだとしても、電流源トランジスタＴＲ₁₃の画素毎の特性ばらつきにより、電流源トランジスタＴＲ₁₃に流れる電流値がばらつく場合がある。そこで、実施例２の表示装置にあっては、図７に示すように、電圧書き込み回路１０５を有し、当該電圧書き込み回路１０５から、画素列毎に配線された電圧供給線ＶＳＬを通して、電流源トランジスタＴＲ₁₃のゲート電極に対して画素各々に別々の電圧値を直接書き込むようにする。

【0064】

通常、各画素１の発光部１０となる発光ダイオードの特性は画素毎にばらついている。この発光ダイオードの特性ばらつきは、画面の表示ムラとなって視認される。そこで、あらかじめ、各画素毎に、発光ダイオードの特性ばらつきや、電流源トランジスタＴＲ₁₃の特性ばらつきを考慮して、これらのばらつきを補正する電圧値を設定し、電圧書き込み回路１０５に格納しておく。そして、電流源トランジスタＴＲ₁₃や発光ダイオードの画素毎の特性ばらつきを考慮して画素毎に別々に設定した電圧値を、電圧書き込み回路１０５から電圧供給線ＶＳＬを通して、電流源トランジスタＴＲ₁₃のゲート電極に対して画素行単位で直接書き込む。

【0065】

このように、電流源トランジスタＴＲ₁₃や発光ダイオードの特性ばらつきを考慮して、画素各々に別々の電圧値を書き込むシステム構成を採ることで、電流源トランジスタＴＲ₁₃の画素毎の特性ばらつきを補正できるとともに、発光ダイオードの画素毎の特性ばらつきについても補正することができる。つまり、画素毎に別々に設定した電圧値を各画素に書き込むことで、電流源トランジスタＴＲ₁₃に流れる電流値を画素毎に微調整することができるため、特に、発光ダイオードの特性ばらつきに起因する画面の表示ムラを補正可能な表示装置を実現することができる。

【実施例3】

【0066】

実施例３は、実施例１あるいは実施例２の変形である。図８に、実施例３の表示装置において、１つの画素の動作を説明するための制御パルス等を示す模式図を示す。また、実施例３の表示装置における画素ブロックへの複数の制御パルスの供給を模式的に図９に示す。更には、本開示の表示装置における制御パルス生成回路の概念図を図１１に示す。尚、図９及び後述する図１０においては、制御パルスの鋸波形を、便宜上、三角形で示している。

【0067】

実施例３の表示装置は、発光部１０、及び、発光部１０を駆動する駆動回路１１から構成された画素１が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されて成る表示装置である。そして、第１番目の画素ブロックに属する画素１を構成する発光部１０から、第Ｐ番目の画素ブロックに属する画素１を構成する発光部１０まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素１を構成する発光部１０を発光させているとき、残りの画素ブロックに属する画素１を構成する発光部１０を発光させない。

【0068】

例えば、画面の水平方向（第２の方向）の画素数が１９２０、画面の垂直方向（第１の方向）の画素数が１０８０であるフルＨＤ高精細フルカラー表示装置を想定する。画素群は、第１の方向に沿ってＰ個の画素ブロックに分割されているが、Ｐ＝６とする。すると、第１番目の画素ブロックには第１行目の画素群から第１８０行目の画素群が含まれ、第２番目の画素ブロックには第１８１行目の画素群から第３６０行目の画素群が含まれ、第３番目の画素ブロックには第３６１行目の画素群から第５４０行目の画素群が含まれ、第４番目の画素ブロックには第５４１行目の画素群から第７２０行目の画素群が含まれ、第５番目の画素ブロックには第７２１行目の画素群から第９００行目の画素群が含まれ、第６番目の画素ブロックには第９０１行目の画素群から第１０８０行目の画素群が含まれる。

【0069】

以下、第１番目の画素ブロックにおける各画素の動作を説明する。

【0070】

［信号電圧書込み期間］
実施例１において説明したように、容量部Ｃ₀には、データ線ＤＴＬの電位、即ち、信号電圧Ｖ_Sigに基づく電位に応じた電荷が蓄積される。云い換えれば、容量部Ｃ₀は、信号電圧に基づく電位を保持する。ここで、第１番目の画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素（行方向画素群）における駆動回路１１（具体的には、信号書込みトランジスタＴＲ_Sig）を、一斉に作動状態とする。そして、第１番目の画素ブロックにおいて、第２の方向に配列された１列に属する全ての画素（行方向画素群）における駆動回路１１（具体的には、信号書込みトランジスタＴＲ_Sig）が一斉に作動状態となる動作が、第１の方向に配列された第１行目に属する全ての画素（第１行目の行方向画素群）における駆動回路１１（具体的には、信号書込みトランジスタＴＲ_Sig）から最終行（具体的には、第１８０行目）に属する全ての画素（最終行の行方向画素群）における駆動回路１１（具体的には、信号書込みトランジスタＴＲ_Sig）まで、順次、行われる。

【0071】

［画素ブロック発光期間］
第１番目の画素ブロックにおいて、以上の動作が完了すると、制御パルス生成回路１０３から、第１番目の画素ブロックに制御パルスＬＣＰが供給される。即ち、第１番目の画素ブロックにおける全画素１を構成する駆動回路１１（具体的には、発光部駆動用トランジスタＴＲ_Drv）が一斉に作動状態となり、第１番目の画素ブロックに属する全画素１における発光部１０が発光する。１つの制御パルスＬＣＰの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する。尚、図８に示す例では、１つの制御パルスＬＣＰの電圧は、時間の経過と共に、減少し、次いで、増加する。そして、時間の経過と共に変化する制御パルスＬＣＰの電圧によってガンマ補正がなされる。即ち、時間を変数とした制御パルスＬＣＰの電圧の変化率（微分値）の絶対値は、定数２．２に比例する。

【0072】

図８に示した例において、信号電圧書込み期間にあっては、制御パルスＬＣＰの電圧は、例えば、３ボルト以上である。従って、信号電圧書込み期間にあっては、コンパレータ回路１２は、出力部から第２の所定電圧（Ｈ）を出力するので、発光部駆動用トランジスタＴＲ_Drvはオフ状態にある。画素ブロック発光期間において、制御パルスＬＣＰの電圧が下降し始め、制御パルスＬＣＰの鋸波形の電圧が信号電圧Ｖ_Sigに基づく電位以下になると、コンパレータ回路１２は、出力部から第１の所定電圧（Ｌ）を出力する。その結果、発光部駆動用トランジスタＴＲ_Drvはオン状態となり、電流供給線ＣＳＬから発光部１０に電流が供給され、発光部１０が発光する。制御パルスＬＣＰの電圧は約１ボルトまで下降し、次いで、上昇に転じる。そして、制御パルスＬＣＰの鋸波形の電圧と信号電圧Ｖ_Sigに基づく電位を超えると、コンパレータ回路１２は、出力部から第２の所定電圧（Ｈ）を出力する。その結果、発光部駆動用トランジスタＴＲ_Drvはオフ状態となり、電流供給線ＣＳＬから発光部１０への電流の供給が遮断され、発光部１０は発光を中止する。即ち、信号電圧（発光強度信号）Ｖ_Sigに基づく電位が制御パルスＬＣＰの鋸波形を切り取る時間の間のみ、発光部１０を発光させることができる。そして、このときの発光部１０の輝度は、切り取られる時間の長短に依存する。

【0073】

即ち、発光部１０が発光する時間は、容量部Ｃ₀に保持された電位と制御パルス生成回路１０３からの制御パルスＬＣＰの電圧とに基づく。そして、時間の経過と共に変化する制御パルスＬＣＰの鋸波形の電圧によってガンマ補正がなされる。即ち、時間を変数とした制御パルスＬＣＰの電圧の変化率の絶対値は、定数２．２に比例するので、ガンマ補正のための回路を設けることは不要である。例えば、線形の鋸波形の電圧（三角波形）を有する制御パルスを用い、信号電圧Ｖ_Sigを線形の輝度信号に対して２．２乗で変化させる方法も考えられるが、実際には低輝度で電圧変化が小さくなり過ぎ、特に、このような電圧変化をデジタル処理にて実現するためには、大きなビット数が必要とされ、有効な方法とは云えない。

【0074】

実施例３にあっては、制御パルス生成回路１０３が１つ備えられている。制御パルスＬＣＰの電圧の変化は、図８に模式的に示すように、低階調部（低電圧部分）が非常に急峻に変化しており、特にこの部分の制御パルス波形の波形品位に対して敏感である。従って、制御パルス生成回路１０３において生成された制御パルスＬＣＰのばらつきも考慮する必要がある。然るに、実施例３の表示装置にあっては、制御パルス生成回路１０３を１つしか備えていないので、制御パルス生成回路において生成された制御パルスＬＣＰに、実質的に、ばらつきが生じることがない。即ち、表示装置全体を同一の制御パルス波形によって発光させることができるので、発光状態のばらつき発生を防止することができる。また、制御パルスＬＣＰの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少するので、１つの画素ブロックに属する全画素（より具体的には、全副画素）を構成する発光部を、同じタイミングで発光させることができる。即ち、各画素ブロックに属する全画素を構成する発光部の発光の時間的重心を揃える（一致させる）ことができる。それ故、列方向画素群における発光の遅延に起因した、画像上の縦線（縦筋）発生を確実に防止することができる。

【0075】

実施例３の表示装置にあっては、複数の制御パルスＬＣＰに基づき、発光部１０が、複数回、発光する。あるいは又、駆動回路１１に供給される鋸波形の電圧変化を有する複数の制御パルスＬＣＰと、信号電圧Ｖ_Sigに基づく電位とに基づき、発光部１０が、複数回、発光する。あるいは又、制御パルス生成回路１０３にあっては、複数の制御パルスＬＣＰに基づき、発光部１０を、複数回、発光させる。複数の制御パルスＬＣＰの時間間隔は一定である。具体的には、実施例３にあっては、画素ブロック発光期間において、４つの制御パルスＬＣＰが、各画素ブロックを構成する全画素１に送られ、各画素１は、４回、発光する。

【0076】

図９に模式的に示すように、実施例３の表示装置にあっては、１表示フレームにおいて、１２個の制御パルスＬＣＰが６つの画素ブロックへ供給される。そして、１表示フレーム内における制御パルスＬＣＰの数よりも、１表示フレーム内における駆動回路１１に供給される制御パルスＬＣＰの数は少ない。あるいは又、制御パルス生成回路１０３にあっては、１表示フレーム内における制御パルスＬＣＰの数よりも、１表示フレーム内における駆動回路１１に供給される制御パルスＬＣＰの数は少ない。具体的には、図９に示した例では、１表示フレーム内における制御パルスＬＣＰの数は１２であり、１表示フレーム内における駆動回路１１に供給される制御パルスＬＣＰの数は４である。隣接する画素ブロックにあっては、２つの制御パルスＬＣＰが重なりあっている。即ち、２つ隣接する画素ブロックが同時に発光状態となる。また、第１番目の画素ブロックと最終番目の画素ブロックにあっても同時に発光状態となる。このような形態は、１表示フレームにおいて一連の複数の制御パルスＬＣＰを生成し、一の画素ブロックに属する画素１を構成する発光部１０を発光させないとき、一連の複数の制御パルスＬＣＰの一部をマスクして、一の画素ブロックに属する画素１を構成する駆動回路１１には制御パルスＬＣＰを供給しないことで達成することができる。具体的には、例えば、マルチプレクサを用いて、１表示フレーム内における一連の制御パルスＬＣＰから一部分（４つの連続した制御パルスＬＣＰ）を取り出し、駆動回路１１に供給すればよい。

【0077】

即ち、実施例３の制御パルス生成回路１０３は、発光部１０、及び、信号電圧Ｖ_Sigに基づく電位に応じた時間だけ発光部１０を発光させる駆動回路１１から構成された画素１が、複数、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されて成る表示装置における駆動回路１１を制御するための、鋸波形の電圧変化を有する制御パルスＬＣＰを生成する制御パルス生成回路である。そして、制御パルス生成回路１０３は、第１番目の画素ブロックに属する画素１を構成する駆動回路１１から、第Ｐ番目の画素ブロックに属する画素１を構成する駆動回路１１まで、画素ブロック毎に、順次、一斉に制御パルスＬＣＰを供給し、且つ、一部の画素ブロックに属する画素１を構成する駆動回路１１に制御パルスＬＣＰを供給しているとき、残りの画素ブロックに属する画素１を構成する駆動回路１１に制御パルスＬＣＰを供給しない。ここで、制御パルス生成回路１０３にあっては、１表示フレームにおいて一連の複数の制御パルスＬＣＰを生成し、一の画素ブロックに属する画素１を構成する発光部１０を発光させないとき、一連の複数の制御パルスＬＣＰの一部をマスクして、一の画素ブロックに属する画素１を構成する駆動回路１１には制御パルスＬＣＰを供給しない。

【0078】

より具体的には、図１１に概念図を示すように、制御パルス生成回路１０３において、メモリ２１に格納してある制御パルスの波形信号データをコントローラ２２によって読み出し、読み出された波形信号データをＤ／Ａコンバータ２３に送り、Ｄ／Ａコンバータ２３において電圧に変換し、電圧をローパスフィルター２４で積分することで、２．２乗カーブを有する制御パルスを作成する。そして、制御パルスをアンプリファイア２５を介して、複数（実施例３にあっては６個）のマルチプレクサ２６に分配し、コントローラ２２の制御下、マルチプレクサ２６によって、一連の制御パルスＬＣＰにおいて必要とされる一部分だけを通し、その他の部分をマスクすることで、所望の制御パルス群（具体的には、４つの連続した制御パルスＬＣＰから成る制御パルス群を６組）を作成する。尚、元となる鋸波形は１つであるので、制御パルス生成回路１０３における制御パルスＬＣＰの生成におけるばらつき発生を確実に抑制することができる。

【0079】

そして、以上に説明した信号電圧書込み期間及び画素ブロック発光期間における動作を、第１番目の画素ブロックから第６番目の画素ブロックまで、順次、実行する。即ち、図９に示すように、第１番目の画素ブロックに属する画素１を構成する発光部１０から、第Ｐ番目の画素ブロックに属する画素１を構成する発光部１０まで、画素ブロック毎に、順次、一斉に発光させる。しかも、一部の画素ブロックに属する画素１を構成する発光部１０を発光させているとき、残りの画素ブロックに属する画素１を構成する発光部１０を発光させない。尚、１表示フレームにおいて、常に、いずれかの画素ブロックが発光している。

【0080】

ところで、１表示フレーム期間の初めの第１の期間に、全画素の発光を停止させた状態で、全画素に映像信号電圧を書き込み、第２の期間に、各画素に書き込まれた映像信号電圧により決定される少なくとも１回の発光期間内に、全画素の発光部を発光させるといった従来の駆動方法では、以下のような問題が生じる。即ち、映像信号は、１表示フレーム全ての時間に亙り、均等に送られて来る場合が多い。従って、テレビジョン受像システムにおいて、垂直ブランキング区間を第２の期間に充当させれば、全画素を同時に発光させる方法も考えられる。しかしながら、垂直ブランキング区間は、通常、１表示フレームの４％程度の時間長さである。それ故、発光効率が非常に低い表示装置となってしまう。また、１表示フレームに亙り送られてくる映像信号を第１の期間において全ての画素に書き込むためには、大きな信号バッファを用意する必要があるし、転送されてくる映像信号レート以上のスピードで各画素に映像信号を伝送するために、信号伝送回路の工夫が必要になる。更には、第２の期間において全画素を一斉に発光させるので、発光に要する電力が短時間に集中してしまい、電源設計が難しくなるという問題もある。

【0081】

これに対して、実施例３にあっては、一部の画素ブロック（例えば、第１番目及び第２番目の画素ブロック）に属する画素を構成する発光部を発光させているとき、残りの画素ブロック（例えば、第３番目から第６番目の画素ブロック）に属する画素を構成する発光部を発光させないので、ＰＷＭ駆動法に基づく表示装置の駆動において、発光期間を長くすることが可能となり、発光効率の向上を図ることができる。しかも、１表示フレームに亙り送られてくる映像信号を或る期間内に全ての画素に一斉に書き込む必要がないので、即ち、従来の表示装置と同様に、１表示フレームに亙り送られてくる映像信号を、行方向画素群毎に、順次、書き込めばよいので、大きな信号バッファを用意する必要がないし、転送されてくる映像信号レート以上のスピードで各画素に映像信号を伝送するための信号伝送回路の工夫も不要である。更には、画素の発光期間において、全画素を一斉に発光させるのではないので、即ち、例えば、第１番目及び第２番目の画素ブロックに属する画素を構成する発光部を発光させているとき、第３番目から第６番目の画素ブロックに属する画素を構成する発光部を発光させないので、発光に要する電力が短時間に集中することがなくなり、電源設計が容易となる。

【0082】

図１０に、実施例３の表示装置の変形例における画素ブロックへの複数の制御パルスＬＣＰの供給を模式的に示すが、この例においては、Ｐ＝５としている。即ち、第１番目の画素ブロックには第１行目の画素群から第２１６行目の画素群が含まれ、第２番目の画素ブロックには第２１７行目の画素群から第４３２行目の画素群が含まれ、第３番目の画素ブロックには第４３３行目の画素群から第６４８行目の画素群が含まれ、第４番目の画素ブロックには第６４９行目の画素群から第８６４行目の画素群が含まれ、第５番目の画素ブロックには第８６５行目の画素群から第１０８０行目の画素群が含まれる。

【0083】

図１０に示した例にあっても、画素ブロック発光期間において、４つの制御パルスＬＣＰが、各画素ブロックを構成する全画素１に送られ、各画素１は、４回、発光する。１表示フレームにおいて、１２個の制御パルスＬＣＰが５つの画素ブロックへ供給される。そして、１表示フレーム内における制御パルスＬＣＰの数よりも、１表示フレーム内における駆動回路１１に供給される制御パルスＬＣＰの数は少ない。具体的には、図１０に示した例でも、１表示フレーム内における制御パルスＬＣＰの数は１２であり、１表示フレーム内における駆動回路１１に供給される制御パルスＬＣＰの数は４である。但し、図９に示した例と異なり、１表示フレームにおいて、発光していない画素ブロックが存在する。隣接する画素ブロックにあっては、３つの制御パルスＬＣＰが重なりあっている。そして、５つの画素ブロックにおいて、最大、４つの画素ブロックにおける発光状態が重なり合う。このように、図９に示した例よりも多数の画素ブロックを同時に発光状態とするので、画像表示品質の一層の向上を図ることができる。

【0084】

以上、本開示を好ましい実施例に基づき説明したが、本開示はこれらの実施例に限定されるものではない。実施例において説明した表示装置の構成、構造、発光部や駆動回路、表示装置に備えられた各種の回路は例示であり、適宜、変更することができる。実施例においては、信号書込みトランジスタをｎチャネル型とし、発光部駆動用トランジスタをｐチャネル型としたが、トランジスタのチャネル形成領域の導電型はこれらに限定するものではないし、また、制御パルスの波形も、実施例において説明した波形に限定するものではない。

【0085】

尚、本開示は以下のような構成を取ることもできる。
［Ａ０１］《表示装置・・・第１の態様》
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、２次元マトリクス状に配列されて成り、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ回路、
コンパレータ回路からの所定電圧に応じて発光部を駆動する発光部駆動用トランジスタ、及び、
発光部駆動用トランジスタによる駆動時に発光部に電流を供給する電流源、
を備えており、
電流源は、
電流を出力する電流源トランジスタ、
電流源トランジスタのゲート電極に接続された容量部、
基準定電流に基づく電圧と基準電圧との差分を検出する差動増幅器、及び、
電流源トランジスタに流れる電流に応じて基準定電流に基づく電圧を制御するトランジスタ、
を備え、
走査信号に同期して、差動増幅器の出力に基づいて電流源トランジスタのゲート電位を制御する表示装置。
［Ａ０２］基準定電流は、２次元マトリクス状の画素配列の画素列毎に配線された電流供給線を通して各画素の電流源に供給される上記［Ａ０１］に記載の表示装置。
［Ａ０３］差動増幅器の出力は、走査信号に同期してオン／オフ動作を行うトランジスタを介して電流源トランジスタのゲート電極に与えられる上記［Ａ０１］又は上記［Ａ０２］に記載の表示装置。
［Ａ０４］複数の画素は、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されており、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように駆動する上記［Ａ０１］乃至上記［Ａ０３］のいずれかに記載の表示装置。
［Ａ０５］複数の制御パルスに基づき、発光部が、複数回、発光する上記［Ａ０１］乃至上記［Ａ０４］のいずれかに記載の表示装置。
［Ａ０６］複数の制御パルスの時間間隔は一定である上記［Ａ０５］に記載の表示装置。
［Ａ０７］１表示フレーム内における制御パルスの数よりも、１表示フレーム内における駆動回路に供給される制御パルスの数は少ない上記［Ａ０１］乃至上記［Ａ０６］のいずれかに記載の表示装置。
［Ａ０８］１表示フレームにおいて、常に、いずれかの画素ブロックが発光している上記［Ａ０１］乃至上記［Ａ０７］のいずれかに記載の表示装置。
［Ａ０９］１表示フレームにおいて、発光していない画素ブロックが存在する上記［Ａ０１］乃至上記［Ａ０７］のいずれかに記載の表示装置。
［Ａ１０］鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を１つ備えている上記［Ａ０１］乃至上記［Ａ０９］のいずれかに記載の表示装置。
［Ａ１１］１つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する上記［Ａ０１］乃至上記［Ａ１０］のいずれかに記載の表示装置。
［Ａ１２］時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる上記［Ａ１１］に記載の表示装置。
［Ａ１３］時間を変数とした制御パルスの電圧の変化率の絶対値は、定数２．２に比例する上記［Ａ１２］に記載の表示装置。
［Ａ１４］発光部は発光ダイオードから構成されている上記［Ａ０１］乃至上記［Ａ１３］のいずれかに記載の表示装置。
［Ｂ０１］《表示装置・・・第２の態様》
発光部、及び、発光部を駆動する駆動回路から構成された画素が、複数、２次元マトリクス状に配列されて成り、
各駆動回路は、
制御パルスと信号電圧に基づく電位とを比較し、比較結果に基づく所定電圧を出力するコンパレータ回路、
コンパレータ回路からの所定電圧に応じて発光部を駆動する発光部駆動用トランジスタ、及び、
発光部駆動用トランジスタによる駆動時に発光部に電流を供給する電流源、
を備えており、
電流源は、
電流を出力する電流源トランジスタ、及び、
電流源トランジスタのゲート電極に接続された容量部、
を備え、
走査信号に同期して、画素個々に設定された電圧を電流源トランジスタのゲート電極に与える表示装置。
［Ｂ０２］電流源トランジスタのゲート電極に与えられる電圧は、画素各々の電流源トランジスタの特性ばらつきに対応して設定される上記［Ｂ０１］に記載の表示装置。
［Ｂ０３］電流源トランジスタのゲート電極に与えられる電圧は、画素各々の発光部の特性ばらつきに対応して設定される上記［Ｂ０１］又は上記［Ｂ０２］に記載の表示装置。
［Ｂ０４］複数の画素は、第１の方向及び第２の方向に２次元マトリクス状に配列され、画素群は第１の方向に沿ってＰ個の画素ブロックに分割されており、
第１番目の画素ブロックに属する画素を構成する発光部から、第Ｐ番目の画素ブロックに属する画素を構成する発光部まで、画素ブロック毎に、順次、一斉に発光させ、且つ、一部の画素ブロックに属する画素を構成する発光部を発光させているとき、残りの画素ブロックに属する画素を構成する発光部を発光させないように駆動する上記［Ｂ０１］乃至上記［Ｂ０３］のいずれかに記載の表示装置。
［Ｂ０５］複数の制御パルスに基づき、発光部が、複数回、発光する上記［Ｂ０１］乃至上記［Ｂ０４］のいずれかに記載の表示装置。
［Ｂ０６］複数の制御パルスの時間間隔は一定である上記［Ｂ０５］に記載の表示装置。
［Ｂ０７］１表示フレーム内における制御パルスの数よりも、１表示フレーム内における駆動回路に供給される制御パルスの数は少ない上記［Ｂ０１］乃至上記［Ｂ０６］のいずれかに記載の表示装置。
［Ｂ０８］１表示フレームにおいて、常に、いずれかの画素ブロックが発光している上記［Ｂ０１］乃至上記［Ｂ０７］のいずれかに記載の表示装置。
［Ｂ０９］１表示フレームにおいて、発光していない画素ブロックが存在する上記［Ｂ０１］乃至上記［Ｂ０７］のいずれかに記載の表示装置。
［Ｂ１０］鋸波形の電圧変化を有する制御パルスを生成する制御パルス生成回路を１つ備えている上記［Ｂ０１］乃至上記［Ｂ０９］のいずれかに記載の表示装置。
［Ｂ１１］１つの制御パルスの電圧の絶対値は、時間の経過と共に、増加し、次いで、減少する上記［Ｂ０１］乃至上記［Ｂ１０］のいずれかに記載の表示装置。
［Ｂ１２］時間の経過と共に変化する制御パルスの電圧によってガンマ補正がなされる上記［Ｂ１１］に記載の表示装置。
［Ｂ１３］時間を変数とした制御パルスの電圧の変化率の絶対値は、定数２．２に比例する上記［Ｂ１２］に記載の表示装置。
［Ｂ１４］発光部は発光ダイオードから構成されている上記［Ｂ０１］乃至上記［Ｂ１３］のいずれかに記載の表示装置。

【符号の説明】

【0086】

１・・・画素（副画素）、１０・・・発光部（発光ダイオード）、１１・・・駆動回路、１２・・・コンパレータ回路、１３，１３’・・・電流源、２１・・・メモリ、２２・・・コントローラ、２３・・・Ｄ／Ａコンバータ、２４・・・ローパスフィルター、２５・・・アンプリファイア、２６・・・マルチプレクサ、１０１・・・基準定電流供給部、１０２・・・走査回路、１０３・・・制御パルス生成回路、１０４・・・画像信号出力回路、１０５・・・電圧書き込み回路、１２１・・・差動回路、１３１・・・インバータ回路、１３２・・・差動増幅器、ＤＴＬ・・・データ線、ＣＳＬ・・・電流供給線、ＳＣＬ・・・走査線、ＰＳＬ・・・制御パルス線、ＶＳＬ・・・電圧供給線、ＴＲ_Sig・・・信号書込みトランジスタ、ＴＲ_Drv・・・発光部駆動用トランジスタ、ＴＲ₁₁，ＴＲ₁₂，ＴＲ₁₃，ＴＲ₂₁，ＴＲ₂₂，ＴＲ₂₃，ＴＲ₂₄，ＴＲ₂₅，ＴＲ₂₆，ＴＲ₂₇，ＴＲ₂₈，ＴＲ₂₉，ＴＲ₃₀，ＴＲ₃₁，ＴＲ₃₂，ＴＲ₃₃・・・電界効果トランジスタ、Ｃ・・・配線容量、Ｒ・・・配線抵抗、Ｃ₀，Ｃ₁₁・・・容量部、Ｖ_dd・・・電源、Ｖ_Sig・・・信号電圧（発光強度信号）、ＬＣＰ・・・制御パルス

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】