特許 6161246 半導体装置及び半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6161246

(24)【登録日】2017年6月23日

(45)【発行日】2017年7月12日

(54)【発明の名称】半導体装置及び半導体装置の製造方法

(51)【国際特許分類】

   H01L 29/808 20060101AFI20170703BHJP

   H01L 21/337 20060101ALI20170703BHJP

   H01L 21/338 20060101ALI20170703BHJP

   H01L 29/812 20060101ALI20170703BHJP

   H01L 29/778 20060101ALI20170703BHJP

【ＦＩ】

   H01L29/80 C

   H01L29/80 H

【請求項の数】4

【全頁数】18

(21)【出願番号】特願2012-218244(P2012-218244)

(22)【出願日】2012年9月28日

(65)【公開番号】特開2014-72424(P2014-72424A)

(43)【公開日】2014年4月21日

【審査請求日】2015年9月17日

(73)【特許権者】

【識別番号】514107233

【氏名又は名称】トランスフォーム・ジャパン株式会社

(74)【代理人】

【識別番号】100079108

【弁理士】

【氏名又は名称】稲葉 良幸

(74)【代理人】

【識別番号】100109346

【弁理士】

【氏名又は名称】大貫 敏史

(74)【代理人】

【識別番号】100117189

【弁理士】

【氏名又は名称】江口 昭彦

(74)【代理人】

【識別番号】100134120

【弁理士】

【氏名又は名称】内藤 和彦

(74)【代理人】

【識別番号】100144325

【弁理士】

【氏名又は名称】小澁 高弘

(72)【発明者】

【氏名】吉川 俊英

【審査官】 恩田 和彦

(56)【参考文献】

【文献】 特開２０１０−１０３４２５（ＪＰ，Ａ）

【文献】 特開２００９−２３１３９５（ＪＰ，Ａ）

【文献】 特開２０１２−１５６３２１（ＪＰ，Ａ）

【文献】 特表２０１１−５２９６３９（ＪＰ，Ａ）

【文献】 特開２０１１−０２９６４８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３７

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８０８

Ｈ０１Ｌ ２９／８１２

(57)【特許請求の範囲】

【請求項1】

基板上に、第１の半導体層及び第２の半導体層を順次積層して形成する工程と、
ゲート電極が形成される領域の直下における前記第２の半導体層及び前記第１の半導体層の一部を除去し開口部を形成する工程と、
前記開口部において露出している第１の半導体層の上に、第５の半導体層、第３の半導体層及び第４の半導体層を順次積層して形成した後、ドライエッチングによりゲート電極が形成される領域を除く領域における前記第４の半導体層、前記第３の半導体層及び前記第５の半導体層を除去する工程と、
前記第４の半導体層の上に、前記ゲート電極を形成する工程と、
前記第２の半導体層に接して、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記第４の半導体層は、ｐ型の半導体材料により形成されており、
前記第１の半導体層と前記第５の半導体層は、同じ材料により形成されており、
前記第２の半導体層及び前記第３の半導体層は、ＡｌＧａＮにより形成されており、前記第２の半導体層よりも前記第３の半導体層の方が、Ａｌの組成比が低いことを特徴とする半導体装置の製造方法。

【請求項2】

前記第５の半導体層と前記第３の半導体層との界面は、前記第１の半導体層と前記第２の半導体層との界面と、高さが略等しくなるように形成されていることを特徴とする請求項１に記載の半導体装置の製造方法。

【請求項3】

基板上に、第１の半導体層及び第２の半導体層を順次積層して形成する工程と、
ゲート電極が形成される領域の直下における前記第２の半導体層を除去し開口部を形成する工程と、
前記開口部において露出している第１の半導体層の上に、第３の半導体層及び第４の半導体層を順次積層して形成した後、ドライエッチングによりゲート電極が形成される領域を除く領域における前記第４の半導体層及び前記第３の半導体層を除去する工程と、
前記第４の半導体層の上に、前記ゲート電極を形成する工程と、
前記第２の半導体層に接して、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記第４の半導体層は、ｐ型の半導体材料により形成されており、
前記第２の半導体層及び前記第３の半導体層は、ＡｌＧａＮにより形成されており、前記第２の半導体層よりも前記第３の半導体層の方が、Ａｌの組成比が低いことを特徴とする半導体装置の製造方法。

【請求項4】

前記開口部は、ドライエッチングにより形成されることを特徴とする請求項１から３のいずれかに記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置及び半導体装置の製造方法に関する。

【背景技術】

【0002】

窒化物半導体であるＧａＮ、ＡｌＮ、ＩｎＮまたは、これらの混晶からなる材料等は、広いバンドギャップを有しており、高出力電子デバイスまたは短波長発光デバイス等に用いられている。このうち、高出力電子デバイスとしては、電界効果型トランジスタ（ＦＥＴ：Field effect transistor）、特に、高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）に関する技術が開発されている。このような窒化物半導体を用いたＨＥＭＴは、大電流、高電圧、低オン抵抗動作が実現可能であることから、高出力・高効率増幅器、大電力スイッチングデバイス等に用いられる。

【0003】

窒化物半導体を用いたＨＥＭＴとしては、サファイア、ＳｉＣ、ＧａＮ又はＳｉ等の基板の上に、ＧａＮ層及びＡｌＧａＮ層を順次形成し、ＧａＮ層を電子走行層とするＨＥＭＴが開示されている。このＨＥＭＴを形成しているＧａＮのバンドギャップは３．４ｅＶであり、ＧａＡｓの１．４ｅＶに比べて広い。従って、ＧａＮ層を電子走行層とするＨＥＭＴは、高耐圧における動作が可能であることから、高耐圧電源等の用途への検討がなされている。しかしながら、ＧａＮ等により形成されたＨＥＭＴは、通常はノーマリーオンとなるため、電源等の用途には不向きである。よって、ノーマリオフにするため、例えば、ゲート電極直下にｐ−ＧａＮ層等が形成されているもの等が開示されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００２−３５９２５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

図１に基づき、ゲート電極直下にｐ−ＧａＮ層を形成した構造のＨＥＭＴについて説明する。この構造のＨＥＭＴは、基板９１０の上に、バッファ層９２１、ＧａＮ電子走行層９２２、ＡｌＧａＮ電子供給層９２３が積層されており、ＡｌＧａＮ電子供給層９２３の上には、ソース電極９３２及びドレイン電極９３３が形成されている。形成されたＧａＮ電子走行層９２２とＡｌＧａＮ電子供給層９２３により、ＧａＮ電子走行層９２２とＡｌＧａＮ電子供給層９２３との界面近傍には、ＧａＮ電子走行層９２２に、２次元電子ガス（２ＤＥＧ：２ dimensional electron gas）９２２ａが形成される。また、ＡｌＧａＮ電子供給層９２３の上のゲート電極９３１の直下の領域には、ｐ−ＧａＮ層９２４が形成されており、ゲート電極９３１は、ｐ−ＧａＮ層９２４の上に形成されている。従って、ゲート電極９３１の直下には、ｐ−ＧａＮ９２４が形成されているため、ｐ−ＧａＮ９２４の直下、即ち、ゲート電極９３１の直下においては、２ＤＥＧ９２２ａが消失することから、ノーマリオフにすることができる。

【0006】

このように、図１に示される構造のＨＥＭＴを実際に作製し、ゲート電圧とドレイン電流との関係を測定した結果を図２に示す。図２に示されるように、図１に示される構造のＨＥＭＴは、ゲート電圧を印加した場合に、流れるドレイン電流にバラツキが生じ、また、ハンプが発生し、ゲート電圧が印加されていなくとも、約１×１０^−６〜１×１０^−７Ａ／ｍｍのドレイン電流が流れる場合がある。このように、素子ごとにドレイン電流にバラツキが生じてしまうと、オン抵抗にもバラツキが生じるため、この構造のＨＥＭＴを電源等に用いた場合、電源等の特性が不均一になってしまう。また、ハンプが発生すると、上述したように、ゲート電圧が印加されていなくとも、ドレイン電流が流れる場合があるため、完全なノーマリオフとはならず、発熱によりＨＥＭＴが破壊されてしまう場合がある。尚、図２は、同様の工程において作製された３つのＨＥＭＴの特性を示すものであり、印加されているドレイン電圧Ｖｄは１Ｖである。

【0007】

よって、窒化物半導体により形成される半導体装置において、ノーマリオフとなるものであって、ゲート電圧が印加されていない状態において流れるドレイン電流が低く、オン状態において流れるドレイン電流が高く、均一となる半導体装置及び半導体装置の製造方法が求められている。

【課題を解決するための手段】

【0008】

本実施の形態の一観点によれば、基板の上に形成された第１の半導体層と、前記第１の半導体層の上に形成された第２の半導体層及び第３の半導体層と、前記第３の半導体層の上に形成された第４の半導体層と、前記第４の半導体層の上に形成されたゲート電極と、前記第２の半導体層に接して形成されたソース電極及びドレイン電極と、を有し、第３の半導体層及び第４の半導体層は、前記ゲート電極の直下の領域に形成されており、前記第４の半導体層はｐ型の半導体材料により形成されており、前記第２の半導体層及び前記第３の半導体層は、ＡｌＧａＮにより形成されており、前記第２の半導体層よりも前記第３の半導体層の方が、Ａｌの組成比が低いことを特徴とする。

【0009】

また、本実施の形態の他の一観点によれば、基板上に、第１の半導体層及び第２の半導体層を順次積層して形成する工程と、ゲート電極が形成される領域の直下における前記第２の半導体層及び前記第１の半導体層の一部を除去し開口部を形成する工程と、前記開口部において露出している第１の半導体層の上に、第５の半導体層、第３の半導体層及び第４の半導体層を順次積層して形成する工程と、前記第４の半導体層の上に、ゲート電極を形成する工程と、前記第２の半導体層に接して、ソース電極及びドレイン電極を形成する工程と、を有し、前記第４の半導体層は、ｐ型の半導体材料により形成されており、前記第１の半導体層と前記第５の半導体層は、同じ材料により形成されており、前記第２の半導体層及び前記第３の半導体層は、ＡｌＧａＮにより形成されており、前記第２の半導体層よりも前記第３の半導体層の方が、Ａｌの組成比が低いことを特徴とする。

【0010】

また、本実施の形態の他の一観点によれば、基板上に、第１の半導体層及び第２の半導体層を順次積層して形成する工程と、ゲート電極が形成される領域の直下における前記第２の半導体層を除去し開口部を形成する工程と、前記開口部において露出している第１の半導体層の上に、第３の半導体層及び第４の半導体層を順次積層して形成する工程と、前記第４の半導体層の上に、ゲート電極を形成する工程と、前記第２の半導体層に接して、ソース電極及びドレイン電極を形成する工程と、を有し、前記第４の半導体層は、ｐ型の半導体材料により形成されており、前記第２の半導体層及び前記第３の半導体層は、ＡｌＧａＮにより形成されており、前記第２の半導体層よりも前記第３の半導体層の方が、Ａｌの組成比が低いことを特徴とする。

【発明の効果】

【0011】

開示の半導体装置及び半導体装置の製造方法によれば、窒化物半導体により形成される半導体装置において、ノーマリオフとなるものであって、ゲート電圧が印加されていない状態において流れるドレイン電流を低くすることができる。また、オン状態において流れるドレイン電流高く、均一にすることができる。

【図面の簡単な説明】

【0012】

【図1】ｐ−ＧａＮが形成されている従来の半導体装置の構造図

【図2】従来の半導体装置のドレイン電流の特性図

【図3】従来の半導体装置の製造方法の説明図

【図4】実際に作製される従来の半導体装置の構造図

【図5】従来の半導体装置におけるエネルギバンド図

【図6】従来の半導体装置における説明図

【図7】第１の実施の形態における半導体装置の構造図

【図8】第１の実施の形態における半導体装置の製造方法の工程図（１）

【図9】第１の実施の形態における半導体装置の製造方法の工程図（２）

【図10】第１の実施の形態における半導体装置の製造方法の工程図（３）

【図11】第１の実施の形態における半導体装置の製造方法の工程図（４）

【図12】第１の実施の形態における半導体装置のドレイン電流の特性図

【図13】第１の実施の形態における他の半導体装置の構造図

【図14】第２の実施の形態における半導体装置の構造図

【図15】第３の実施の形態におけるディスクリートパッケージされた半導体デバイスの説明図

【図16】第３の実施の形態における電源装置の回路図

【図17】第３の実施の形態における高出力増幅器の構造図

【発明を実施するための形態】

【0013】

発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。

【0014】

〔第１の実施の形態〕
図１に示される構造のＨＥＭＴにおいて、図２に示されるように、ドレイン電流のバラツキが増える理由及びハンプが発生する理由について説明する。

【0015】

最初に、ドレイン電流のバラツキが増える理由について説明する。図１に示される構造のＨＥＭＴの製造工程は、まず、図３に示されるように、基板９１０の上に、バッファ層９２１、ＧａＮ電子走行層９２２、ＡｌＧａＮ電子供給層９２３、ｐ−ＧａＮ膜９２４ｔを積層形成する。この後、ゲート電極９３１が形成される領域を除き、ｐ−ＧａＮ膜９２４ｔを除去し、ｐ−ＧａＮ層９２４を形成する。この際、ゲート電極９３１が形成されていない領域のｐ−ＧａＮ膜９２４ｔのみを除去することは極めて困難である。従って、形成されるＨＥＭＴでは、図４（ａ）に示されるように、ゲート電極９３１が形成される領域以外にもｐ−ＧａＮ膜９２４ｐが残ってしまう場合や、図４（ｂ）に示されるように、ＡｌＧａＮ電子供給層９２３の一部が除去されてしまう場合がある。

【0016】

図４（ａ）に示されるように、ゲート電極９３１とソース電極９３２及びドレイン電極９３３との間に、ｐ−ＧａＮ膜９２４ｐが残ってしまうと、残ったｐ−ＧａＮ膜９２４ｐにより、２ＤＥＧ９２２ａの密度が減少してしまう。これにより、ドレイン電流が少なくなり、オン抵抗が高くなってしまう。また、図４（ｂ）に示されるように、ゲート電極９３１が形成される領域を除く領域において、ＡｌＧａＮ電子供給層９２３が、オーバーエッチングにより一部除去されてしまうと、この領域におけるＡｌＧａＮ電子供給層９２３ｐの厚さが薄くなる。このようにＡｌＧａＮ電子供給層９２３ｐの厚さが薄いと、２ＤＥＧ９２２ａの密度が減少してしまい、同様に、ドレイン電流が少なくなり、オン抵抗が高くなってしまう。

【0017】

以上のように、ドレイン電流は、残ったｐ−ＧａＮ膜９２４ｐの厚さや、ＡｌＧａＮ電子供給層９２３におけるオーバーエッチング量に依存するため、ドレイン電流のバラツキは、エッチングが均一ではないことに起因して生じるものと考えられる。しかしながら、前述したように、現在の技術では、ゲート電極９３１が形成されていない領域のｐ−ＧａＮ膜９２４ｔのみを除去することは極めて困難である。

【0018】

次に、ハンプが発生する理由について説明する。図５は、図１に示される構造のＨＥＭＴのエネルギバンド図である。図１に示される構造のＨＥＭＴにおいては、ｐ−ＧａＮ層９２４の厚さが厚いと、ゲート電極９３１に電圧の印加を繰り返すうちに、ゲート電圧が印加されていなくとも、ｐ−ＧａＮ層９２４内でＡｌＧａＮ電子供給層９２３との界面付近にホールが溜まる場合がある。オン抵抗低減のために、ＡｌＧａＮ電子供給層９２３の厚みを２０ｎｍ以上とし、かつＡｌ組成を１５％以上とすると、ノーマリオフにするためには、Ｐ−ＧａＮ層９２４の厚みを６０ｎｍ以上にする必要がある。その場合は、ホールがたまりやすくなる。このように、ｐ−ＧａＮ層９２４内でＡｌＧａＮ電子供給層９２３との界面近傍にホールが溜まると、ＧａＮ電子走行層９２２とＡｌＧａＮ電子供給層９２３との界面近傍のＧａＮ電子走行層９２２において電子が誘起される。このようにＧａＮ電子走行層９２２において電子が誘起されてしまうと、ゲート電圧が０Ｖにおいてもドレイン電流が流れてしまう。これはノーマリオフ動作とはいえず、好ましくない。図６には、ｐ−ＧａＮ層９２４に溜まったホールと、これによりＧａＮ電子走行層９２２とＡｌＧａＮ電子供給層９２３との界面近傍のＧａＮ電子走行層９２２において電子が誘起された状態を示す。尚、ｐ−ＧａＮ層９２４にホールが溜まることを防ぐためには、ｐ−ＧａＮ層９２４を薄くすればよいが、その場合、閾値電圧がマイナスとなってしまい、ノーマリオフとはならなくなる。よってｐ−ＧａＮ層９２４の厚さを薄くすることはノーマリオフの観点からは好ましくない。よってオン抵抗の低いＡｌＧａＮ電子供給層９２３の状態でハンプを発生しない薄い厚みにｐ−ＧａＮ層９２４の厚みを制御することは極めて困難である。

【0019】

（半導体装置）
次に、本実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、図７に示されるように、基板１１０の上に、バッファ層１２１、電子走行層１２２、電子供給層１２３、キャップ層１２４がエピタキシャル成長により積層形成されている。また、ゲート電極１３１の直下の領域においては、キャップ層１２４、電子供給層１２３、電子走行層１２２の一部が除去されており、この除去された領域には、再成長電子走行層１２５、再成長電子供給層１２６、ｐ−ＧａＮ層１２７が形成されている。ｐ−ＧａＮ層１２７の上には、ゲート電極１３１が形成されており、電子供給層１２３の上には、ソース電極１３２及びドレイン電極１３３が形成されている。電子走行層１２２には、Ａｒ等を注入することにより素子分離領域１４１が形成されており、キャップ層１２４及び素子分離領域１４１の上には、ＳｉＮ等により保護膜１５０が形成されている。本実施の形態においては、電子走行層１２２を第１の半導体層と記載し、電子供給層１２３を第２の半導体層と記載し、再成長電子供給層１２６を第３の半導体層と記載し、ｐ−ＧａＮ層１２７を第４の半導体層と記載する場合がある。また、再成長電子走行層１２５を第５の半導体層と記載する場合がある。

【0020】

本実施の形態においては、基板１１０はシリコン、ＳｉＣ等の半導体材料により形成されており、バッファ層１２１はｉ−ＡｌＧａＮにより形成されている。電子走行層１２２はｉ−ＧａＮにより形成されており、電子供給層１２３は厚さが約２０ｎｍのＡｌ_０．２Ｇａ_０．８Ｎにより形成されている。これにより、電子走行層１２２において、電子走行層１２２と電子供給層１２３との界面近傍には、２ＤＥＧ１２２ａが形成される。尚、電子供給層１２３は、Ａｌ_ｘＧａ_１−ｘＮと記載した場合に、０．１５≦ｘ≦０．３となるように形成されていることが好ましい。

【0021】

また、再成長電子走行層１２５はＧａＮにより形成されており、再成長電子供給層１２６は厚さが１０ｎｍのＡｌ_０．１５Ｇａ_０．８５Ｎにより形成されている。再成長電子供給層１２６は、電子供給層１２３よりもＡｌの組成比が低い材料により形成されており、Ａｌ_ｙＧａ_１−ｙＮと記載した場合に、０≦ｙ≦０．２となるように、更には、０．１≦ｙ≦０．２となるように形成されていることが好ましい。このように、再成長電子供給層１２６を電子供給層１２３よりもＡｌの組成比の低い材料により形成することにより、再成長電子供給層１２６が形成された領域の２ＤＥＧ１２２ａの密度を少なくすることができ、ノーマリオフとなりやすくなる。即ち、電子供給層１２３よりもＡｌの組成比の低い材料により再成長電子供給層１２６を形成することにより、ｐ−ＧａＮ層１２７を薄くしてもノーマリオフを実現することができる。その場合、ｐ−ＧａＮ層１２７の厚みが６０ｎｍよりも薄いためにホールがｐ−ＧａＮ層１２７とＡｌＧａＮにより形成される再成長電子供給層１２６との間に溜まることがなくなる。これにより、ハンプの発生を防ぐことができ、ノーマリオフになりやすくなる。

【0022】

また、再成長電子供給層１２６の膜厚は、電子供給層１２３の膜厚以下、更には、再成長電子供給層１２６の膜厚は、電子供給層１２３の膜厚よりも薄く形成されていることが好ましい。また、再成長電子供給層１２６は、厚さが８ｎｍ以上、１２ｎｍ以下であることが好ましい。また、再成長電子走行層１２５と再成長電子供給層１２６との界面は、電子走行層１２２と電子供給層１２３との界面と、略同じ高さとなるように形成されていることが好ましいが、若干ずれてもよい。

【0023】

また、ｐ−ＧａＮ層１２７は厚さが５０ｎｍのｐ−ＧａＮにより形成されており、ｐ型の不純物元素としてＭｇがドープされている。キャップ層１２４は厚さが５ｎｍのｎ−ＧａＮにより形成されている。ゲート電極１３１は、ｐ−ＧａＮ層１２７にショットキー接触しており、ソース電極１３２及びドレイン電極１３３は、電子供給層１２３にオーミック接触している。

【0024】

本実施の形態においては、ゲート電極１３１の直下において、電子供給層１２３よりもＡｌの組成比の少ない再成長電子供給層１２６が、電子供給層１２３の膜厚以下で形成されている。また、再成長電子供給層１２６とゲート電極１３１との間には、ｐ−ＧａＮ層１２７が形成されている。これにより、ゲート電極１３１の直下における２ＤＥＧ１２２ａを消失させることができる。よって、ゲート電極１３１において、ゲート電圧が印加されていない状態において流れるドレイン電流を抑制することができ、より確実にノーマリオフにすることができる。更に、再成長電子供給層１２６及びｐ−ＧａＮ層１２７は、ゲート電極１３１の直下において、略均一な厚さで形成されているため、ゲート電極１３１にゲート電圧を印加した場合において流れるドレイン電流のバラツキも少なくすることができる。

【0025】

（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について説明する。

【0026】

最初に、図８（ａ）に示すように、基板１１０の上に、バッファ層１２１、電子走行層１２２、電子供給層１２３、キャップ層１２４をＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy：有機金属化学気相エピタキシー）により形成する。基板１１０は、例えば、ＳｉＣにより形成されており、バッファ層１２１はｉ−ＡｌＧａＮにより形成されている。電子走行層１２２はｉ−ＧａＮにより形成されている。電子供給層１２３は厚さが約２０ｎｍのＡｌ_０．２Ｇａ_０．８Ｎにより形成されており、ｎ型となる不純物元素としてＳｉが１×１０^１８ｃｍ^−３の濃度でドープされている。キャップ層１２４は厚さが約５ｎｍのＧａＮにより形成されており、ｎ型となる不純物元素としてＳｉが１×１０^１８ｃｍ^−３の濃度でドープされている。これにより、電子走行層１２２において、電子走行層１２２と電子供給層１２３との界面近傍には、２ＤＥＧ１２２ａが形成される。

【0027】

上述した窒化物半導体層をＭＯＶＰＥにより形成する際には、アルミニウム（Ａｌ）の原料としてトリメチルアルミニウム（ＴＭＡｌ）、ガリウム（Ｇａ）の原料としてトリメチルガリウム（ＴＭＧａ）、窒素（Ｎ）の原料としてアンモニア（ＮＨ_３）等が用いられる。ｎ型の不純物元素であるＳｉの原料としてシラン、ｐ型の不純物元素であるＭｇの原料としてＣｐ２Ｍｇが用いられる。

【0028】

次に、図８（ｂ）に示すように、後述するゲート電極１３１が形成される領域の直下において、キャップ層１２４、電子供給層１２３、電子走行層１２２の一部を除去することにより開口部１６１を形成する。具体的には、キャップ層１２４の表面にフォトレジストを塗布し露光装置による露光、現像を行うことにより、開口部１６１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＲＩＥ（Reactive Ion Etching）等によるドライエッチングにより、レジストパターンの形成されていない領域のキャップ層１２４、電子供給層１２３、電子走行層１２２の一部を除去することにより開口部１６１を形成する。この際行われるドライエッチングにおいては、エッチングガスとして塩素（Ｃｌ_２）が用いられる。尚、不図示のレジストパターンは、この後、有機溶剤等により除去される。

【0029】

次に、図９（ａ）に示すように、開口部１６１が形成されている面に、ＭＯＶＰＥにより再成長電子走行層１２５、再成長電子供給層１２６、ｐ−ＧａＮ層１２７を形成する。再成長電子走行層１２５はＧａＮにより形成されており、再成長電子走行層１２５の高さは、電子走行層１２２と電子供給層１２３との界面の高さと略一致するように形成する。再成長電子供給層１２６は厚さが約１０ｎｍのＡｌ_０．１５Ｇａ_０．８５Ｎにより形成されており、ｎ型となる不純物元素としてＳｉが１×１０^１８ｃｍ^−３の濃度でドープされている。ｐ−ＧａＮ層１２７は厚さが約５０ｎｍのｐ−ＧａＮにより形成されており、ｐ型となる不純物元素としてＭｇが４×１０^１９ｃｍ^−３の濃度でドープされている。

【0030】

次に、図９（ｂ）に示すように、素子分離のための素子分離領域１４１を形成する。具体的には、ｐ−ＧａＮ層１２７の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、素子分離領域１４１が形成される領域に開口を有するレジストパターンを形成する。この後、ドライエッチング等により、レジストパターンが形成されていない領域のｐ−ＧａＮ層１２７、再成長電子供給層１２６、再成長電子走行層１２５、キャップ層１２４、電子供給層１２３、電子走行層１２２の一部を除去し、素子分離用リセスを形成する。この後、１０ｋｅＶの加速電圧、１×１０^１４ｃｍ^−２のドーズ量でＡｒを注入することにより、素子分離領域１４１を形成する。尚、不図示のレジストパターンは、この後、有機溶剤等により除去される。

【0031】

次に、図１０（ａ）に示すように、ゲート電極１３１が形成される領域を除く領域におけるｐ−ＧａＮ層１２７を除去する。具体的には、ｐ−ＧａＮ層１２７の上に、フォトレジストを塗布し、露光装置による露光、現像により、ゲート電極１３１が形成される領域に不図示のレジストパターンを形成する。この後、ＲＩＥ等のドライエッチングにより、レジストパターンが形成されていない領域のｐ−ＧａＮ層１２７、再成長電子供給層１２６、再成長電子走行層１２５を除去する。これにより、キャップ層１２４の表面が露出する。この際行われるドライエッチングでは、エッチングガスとして塩素が用いられる。この工程においては、ゲート電極１３１が形成される領域を除く領域において、再成長電子走行層１２５等が残ってしまう場合がある。しかしながら、ｐ−ＧａＮ層１２７が除去されていれば、再成長電子走行層１２５等が残ったとしても、作製されるＨＥＭＴの特性に影響を与えることはない。これにより、ゲート電極１３１が形成される領域にｐ−ＧａＮ層１２７を形成することができる。尚、不図示のレジストパターンは、この後、有機溶剤等により除去される。

【0032】

次に、図１０（ｂ）に示すように、ゲート電極１３１が形成される領域に開口部１５１を有する保護膜１５０を形成する。具体的には、キャップ層１２４及びｐ−ＧａＮ層１２７の上に、プラズマＣＶＤ(Chemical Vapor Deposition)により、厚さが約１００ｎｍのＳｉＮからなる保護膜１５０を成膜する。この後、形成された保護膜１５０の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極１３１が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、ＳＦ_６をエッチングガスとして用いたＲＩＥ等のドライエッチングにより、レジストパターンの形成されていない領域のＳｉＮからなる保護膜１５０を除去する。これにより、ゲート電極１３１が形成される領域において、保護膜１５０に開口部１５１を形成することができ、ｐ−ＧａＮ層１２７の表面を露出させることができる。この後、不図示のレジストパターンは有機溶剤等により除去される。

【0033】

次に、図１１（ａ）に示すように、ゲート電極１３１を形成する。具体的には、ｐ−ＧａＮ層１２７及び保護膜１５０の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ゲート電極１３１が形成される領域に開口を有するレジストパターンを形成する。この後、真空蒸着により、厚さが約３０ｎｍのＮｉ（ニッケル）膜と厚さが約４００ｎｍのＡｕ（金）膜からなる金属多層膜を成膜する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属多層膜をレジストパターンとともにリフトオフにより除去することにより、残存する金属多層膜によりゲート電極１３１を形成する。ゲート電極１３１は、ｐ−ＧａＮ層１２７に接して形成されており、ｐ−ＧａＮ層１２７にショットキー接触している。ゲート電極１３１は、例えば、ソース電極１３２からドレイン電極１３３へ向かう方向における長さ、即ち、ゲート長は約０．５μｍとなり、ゲート長に直交する方向の長さ、即ち、ユニットゲート幅は約４００μｍとなるように形成される。

【0034】

次に、図１１（ｂ）に示すように、ソース電極１３２及びドレイン電極１３３を形成する。具体的には、保護膜１５０の上にフォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極１３２及びドレイン電極１３３が形成される領域に開口を有する不図示のレジストパターンを形成する。この後、レジストパターンの形成されていない領域の保護膜１５０、キャップ層１２４、電子供給層１２３の一部をＲＩＥ等のドライエッチングにより除去することにより、開口部を形成する。これにより、ソース電極１３２及びドレイン電極１３３が形成される領域において、電子供給層１２３を露出させることができる。尚、保護膜１５０であるＳｉＮをドライエッチングにより除去する際には、エッチングガスとしてＳＦ_６等が用いられる。この後、レジストパターンを有機溶剤等により除去した後、再び、保護膜１５０の上に、フォトレジストを塗布し、露光装置による露光、現像を行うことにより、ソース電極１３２及びドレイン電極１３３が形成される領域に開口を有するレジストパターンを形成する。この後、真空蒸着により、厚さが約３０ｎｍのＴａ（タンタル）膜と厚さが約２００ｎｍのＡｌ（アルミニウム）膜からなる金属多層膜を成膜する。この後、有機溶剤等に浸漬させることにより、レジストパターンの上に成膜された金属多層膜をレジストパターンとともにリフトオフにより除去することにより、残存する金属多層膜によりソース電極１３２及びドレイン電極１３３を形成する。このようにして電子供給層１２３の上にソース電極１３２及びドレイン電極１３３を形成した後、６００℃で熱処理を行うことにより、ソース電極１３２及びドレイン電極１３３をＡｌＧａＮからなる電子走行層１２３にオーミック接触させる。

【0035】

以上により、本実施の形態における半導体装置を製造することができる。

【0036】

図１２には、本実施の形態における半導体装置であるＨＥＭＴのゲート電圧とドレイン電流との関係を示す。図１２に示されるように、本実施の形態におけるＨＥＭＴでは、ハンプが発生しないため、ゲート電圧が印加されていない状態において流れるドレイン電流は、図２に示される場合よりも低くなる。また、ドレイン電流も高く、更に、均一である。よって、本実施の形態における半導体装置は、オン抵抗が低く、また、均一なものとなる。尚、図１２は、同様の工程において作製された本実施の形態における２つの半導体装置の特性を示すものであり、印加されているドレイン電圧は１Ｖである。

【0037】

上記においては、再成長電子供給層１２６がＡｌＧａＮにより形成されている場合について説明したが、再成長電子供給層１２６はＧａＮにより形成されるものであってもよい。この場合、再成長電子走行層１２５と再成長電子供給層１２６との間には、２ＤＥＧ１２２ａは発生しないため、オン抵抗は高くなるものの、より確実にノーマリオフにすることができる。

【0038】

また、再成長電子供給層１２６は、電子供給層１２３よりもアルミニウムの組成比が低ければ、本実施の形態と同様の効果を得ることができる。よって、図１３に示されるように、再成長電子供給層１２６は電子供給層１２３と略同じ膜厚となるように形成してもよい。

【0039】

〔第２の実施の形態〕
次に、第２の実施の形態における半導体装置について説明する。本実施の形態における半導体装置は、第１の実施の形態における再成長電子走行層１２５を形成することなく、電子走行層１２２の上に、再成長電子供給層１２６を形成した構造のものである。第１の実施の形態は、ＲＩＥ等によるエッチングによりエッチング面がダメージを受けた場合を考慮して、電子走行層１２２の一部まで、エッチングにより除去した後、再成長電子走行層１２５及び再成長電子供給層１２６を形成したものである。しかしながら、電子走行層１２２等におけるエッチングによるダメージが少ない場合には、図１４に示されるように、電子走行層１２２をエッチングにより除去することなく、電子走行層１２２の上に、再成長電子供給層１２６を形成してもよい。

【0040】

本実施の形態における半導体装置は、第１の実施の形態における半導体装置の製造方法において、電子走行層１２２をエッチングにより除去することなく、電子走行層１２２の上に、再成長電子供給層１２６等を形成することにより製造することができる。即ち、図８（ｂ）に示される工程において、電子走行層１２２を除去することなく、キャップ層１２４及び電子供給層１２３を除去することにより開口部１６１を形成する。この後、図９（ａ）に示される工程において、開口部１６１における電子走行層１２２の上に、再成長電子供給層１２６、ｐ−ＧａＮ層１２７を形成することにより、本実施の形態における半導体装置を作製することができる。

【0041】

尚、上記以外の内容については、第１の実施の形態と同様である。

【0042】

〔第３の実施の形態〕
次に、第３の実施の形態について説明する。本実施の形態は、半導体デバイス、電源装置及び高周波増幅器である。

【0043】

本実施の形態における半導体デバイスは、第１または第２の実施の形態における半導体装置をディスクリートパッケージしたものであり、このようにディスクリートパッケージされた半導体デバイスについて、図１５に基づき説明する。尚、図１５は、ディスクリートパッケージされた半導体装置の内部を模式的に示すものであり、電極の配置等については、第１または第２の実施の形態に示されているものとは、異なっている。

【0044】

最初に、第１または第２の実施の形態において製造された半導体装置をダイシング等により切断することにより、ＧａＮ系の半導体材料のＨＥＭＴの半導体チップ４１０を形成する。この半導体チップ４１０をリードフレーム４２０上に、ハンダ等のダイアタッチ剤４３０により固定する。

【0045】

次に、ゲート電極４４１をゲートリード４２１にボンディングワイヤ４３１により接続し、ソース電極４４２をソースリード４２２にボンディングワイヤ４３２により接続し、ドレイン電極４４３をドレインリード４２３にボンディングワイヤ４３３により接続する。尚、ボンディングワイヤ４３１、４３２、４３３はＡｌ等の金属材料により形成されている。また、本実施の形態におけるゲート電極４４１はゲート電極パッドであり、第１または第２の実施の形態におけるゲート電極１３１と接続されている。同様に、ソース電極４４２はソース電極パッドでありソース電極１３２と接続されており、ドレイン電極４４３はドレイン電極パッドでありドレイン電極１３３と接続されている。

【0046】

次に、トランスファーモールド法によりモールド樹脂４４０による樹脂封止を行なう。このようにして、ＧａＮ系の半導体材料を用いたＨＥＭＴのディスクリートパッケージされている半導体デバイスを作製することができる。

【0047】

また、本実施の形態における電源装置及び高周波増幅器は、第１または第２の実施の形態における半導体装置のいずれかを用いた電源装置及び高周波増幅器である。

【0048】

図１６に基づき、本実施の形態における電源装置について説明する。本実施の形態における電源装置４６０は、高圧の一次側回路４６１、低圧の二次側回路４６２及び一次側回路４６１と二次側回路４６２との間に配設されるトランス４６３を備えている。一次側回路４６１は、交流電源４６４、いわゆるブリッジ整流回路４６５、複数のスイッチング素子（図１６に示す例では４つ）４６６及び一つのスイッチング素子４６７等を備えている。二次側回路４６２は、複数のスイッチング素子（図１６に示す例では３つ）４６８を備えている。図１６に示す例では、第１または第２の実施の形態における半導体装置を一次側回路４６１のスイッチング素子４６６及び４６７として用いている。尚、一次側回路４６１のスイッチング素子４６６及び４６７は、ノーマリオフの半導体装置であることが好ましい。また、二次側回路４６２において用いられているスイッチング素子４６８はシリコンにより形成される通常のＭＩＳＦＥＴ（metal insulator semiconductor field effect transistor）を用いている。

【0049】

また、図１７に基づき、本実施の形態における高周波増幅器について説明する。本実施の形態における高周波増幅器４７０は、例えば、携帯電話の基地局用パワーアンプに適用してもよい。この高周波増幅器４７０は、ディジタル・プレディストーション回路４７１、ミキサー４７２、パワーアンプ４７３及び方向性結合器４７４を備えている。ディジタル・プレディストーション回路４７１は、入力信号の非線形歪みを補償する。ミキサー４７２は、非線形歪みが補償された入力信号と交流信号とをミキシングする。パワーアンプ４７３は、交流信号とミキシングされた入力信号を増幅する。図１７に示す例では、パワーアンプ４７３は、第１または第２の実施の形態における半導体装置を有している。方向性結合器４７４は、入力信号や出力信号のモニタリング等を行なう。図１７に示す回路では、例えば、スイッチの切り替えにより、ミキサー４７２により出力信号を交流信号とミキシングしてディジタル・プレディストーション回路４７１に送出することが可能である。

【0050】

以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。

【0051】

上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板の上に形成された第１の半導体層と、
前記第１の半導体層の上に形成された第２の半導体層及び第３の半導体層と、
前記第３の半導体層の上に形成された第４の半導体層と、
前記第４の半導体層の上に形成されたゲート電極と、
前記第２の半導体層に接して形成されたソース電極及びドレイン電極と、
を有し、第３の半導体層及び第４の半導体層は、前記ゲート電極の直下の領域に形成されており、
前記第４の半導体層はｐ型の半導体材料により形成されており、
前記第２の半導体層及び前記第３の半導体層は、ＡｌＧａＮにより形成されており、前記第２の半導体層よりも前記第３の半導体層の方が、Ａｌの組成比が低いことを特徴とする半導体装置。
（付記２）
前記第３の半導体層の膜厚は、前記第２の半導体層の膜厚以下であることを特徴とする付記１に記載の半導体装置。
（付記３）
前記第１の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記第２の半導体層の下には、前記第１の半導体層の一部を除去した後、前記除去された領域にＧａＮを含む材料を再成長させることにより形成された第５の半導体層を有することを特徴とする付記１から３のいずれかに記載の半導体装置。
（付記５）
前記第３の半導体層は、Ａｌ_ｙＧａ_１−ｙＮと記載した場合に、ｙの値が０≦ｙ≦０．２となる材料により形成されていることを特徴とする付記１から４のいずれかに記載の半導体装置。
（付記６）
前記第３の半導体層は、厚さが８ｎｍ以上、１２ｎｍ以下となるように形成されていることを特徴とする付記１から５のいずれかに記載の半導体装置。
（付記７）
前記第２の半導体層の上には、ｎ型のＧａＮを含む材料によりキャップ層が形成されていることを特徴とする付記１から６のいずれかに記載の半導体装置。
（付記８）
前記第４の半導体層は、ＧａＮを含む材料により形成されていることを特徴とする付記１から７のいずれかに記載の半導体装置。
（付記９）
前記第４の半導体層には、Ｍｇがドープされていることを特徴とする付記８に記載の半導体装置。
（付記１０）
前記第２の半導体層及び前記第３の半導体層には、Ｓｉがドープされていることを特徴とする付記１から９のいずれかに記載の半導体装置。
（付記１１）
付記１から１０のいずれかに記載の半導体装置を有することを特徴とする電源装置。
（付記１２）
付記１から１０のいずれかに記載の半導体装置を有することを特徴とする増幅器。
（付記１３）
基板上に、第１の半導体層及び第２の半導体層を順次積層して形成する工程と、
ゲート電極が形成される領域の直下における前記第２の半導体層及び前記第１の半導体層の一部を除去し開口部を形成する工程と、
前記開口部において露出している第１の半導体層の上に、第５の半導体層、第３の半導体層及び第４の半導体層を順次積層して形成する工程と、
前記第４の半導体層の上に、ゲート電極を形成する工程と、
前記第２の半導体層に接して、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記第４の半導体層は、ｐ型の半導体材料により形成されており、
前記第１の半導体層と前記第５の半導体層は、同じ材料により形成されており、
前記第２の半導体層及び前記第３の半導体層は、ＡｌＧａＮにより形成されており、前記第２の半導体層よりも前記第３の半導体層の方が、Ａｌの組成比が低いことを特徴とする半導体装置の製造方法。
（付記１４）
前記第５の半導体層、前記第３の半導体層及び第４の半導体層は、ＭＯＶＰＥにより形成されることを特徴とする付記１３に記載の半導体装置の製造方法。
（付記１５）
前記第５の半導体層と前記第３の半導体層との界面は、前記第１の半導体層と前記第２の半導体層との界面と、高さが略等しくなるように形成されていることを特徴とする付記１３または１４に記載の半導体装置の製造方法。
（付記１６）
基板上に、第１の半導体層及び第２の半導体層を順次積層して形成する工程と、
ゲート電極が形成される領域の直下における前記第２の半導体層を除去し開口部を形成する工程と、
前記開口部において露出している第１の半導体層の上に、第３の半導体層及び第４の半導体層を順次積層して形成する工程と、
前記第４の半導体層の上に、ゲート電極を形成する工程と、
前記第２の半導体層に接して、ソース電極及びドレイン電極を形成する工程と、
を有し、
前記第４の半導体層は、ｐ型の半導体材料により形成されており、
前記第２の半導体層及び前記第３の半導体層は、ＡｌＧａＮにより形成されており、前記第２の半導体層よりも前記第３の半導体層の方が、Ａｌの組成比が低いことを特徴とする半導体装置の製造方法。
（付記１７）
前記第３の半導体層及び第４の半導体層は、ＭＯＶＰＥにより形成されることを特徴とする付記１６に記載の半導体装置の製造方法。
（付記１８）
前記第３の半導体層の膜厚は、前記第２の半導体層の膜厚以下であることを特徴とする付記１３から１７のいずれかに記載の半導体装置の製造方法。
（付記１９）
前記第２の半導体層の上に、ｎ型のＧａＮを含む材料によりキャップ層を形成する工程を含むことを特徴とする付記１３から１８のいずれかに記載の半導体装置の製造方法。
（付記２０）
前記開口部は、ドライエッチングにより形成されることを特徴とする付記１３から１９のいずれかに記載の半導体装置の製造方法。

【符号の説明】

【0052】

１１０ 基板
１２１ バッファ層
１２２ 電子走行層（第１の半導体層）
１２２ａ ２ＤＥＧ
１２３ 電子供給層（第２の半導体層）
１２４ キャップ層
１２５ 再成長電子走行層（第５の半導体層）
１２６ 再成長電子供給層（第３の半導体層）
１２７ ｐ−ＧａＮ層（第４の半導体層）
１３１ ゲート電極
１３２ ソース電極
１３３ ドレイン電極
１４１ 素子分離領域
１５０ 保護膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】