特許 6161350 電界効果トランジスタ構造

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6161350

(24)【登録日】2017年6月23日

(45)【発行日】2017年7月12日

(54)【発明の名称】電界効果トランジスタ構造

(51)【国際特許分類】

   H01L 21/336 20060101AFI20170703BHJP

   H01L 29/78 20060101ALI20170703BHJP

   H01L 29/786 20060101ALI20170703BHJP

   H01L 21/8238 20060101ALI20170703BHJP

   H01L 27/092 20060101ALI20170703BHJP

【ＦＩ】

   H01L29/78 301X

   H01L29/78 618C

   H01L29/78 618E

   H01L29/78 618F

   H01L27/092 C

【請求項の数】4

【全頁数】24

(21)【出願番号】特願2013-58507(P2013-58507)

(22)【出願日】2013年3月21日

(65)【公開番号】特開2013-197596(P2013-197596A)

(43)【公開日】2013年9月30日

【審査請求日】2016年1月22日

(31)【優先権主張番号】10-2012-0028996

(32)【優先日】2012年3月21日

(33)【優先権主張国】KR

(31)【優先権主張番号】13/615,671

(32)【優先日】2012年9月14日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】390019839

【氏名又は名称】三星電子株式会社

【氏名又は名称原語表記】Ｓａｍｓｕｎｇ Ｅｌｅｃｔｒｏｎｉｃｓ Ｃｏ．，Ｌｔｄ．

(74)【代理人】

【識別番号】110000051

【氏名又は名称】特許業務法人共生国際特許事務所

(72)【発明者】

【氏名】呉 昌 佑

(72)【発明者】

【氏名】姜 明 吉

(72)【発明者】

【氏名】金 範 洙

(72)【発明者】

【氏名】尹 鍾 植

【審査官】 小堺 行彦

(56)【参考文献】

【文献】 特開２００５−０４５２４５（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１１／０１２１４０４（ＵＳ，Ａ１）

【文献】 特表２０１１−５２７１２４（ＪＰ，Ａ）

【文献】 特表２００９−５２１１１３（ＪＰ，Ａ）

【文献】 特開２００７−０５９４２７（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００５／０２６３７９５（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００７／００９０４１６（ＵＳ，Ａ１）

【文献】 特開２００７−３０５８２７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２３８

Ｈ０１Ｌ ２７／０９２

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／７８６

(57)【特許請求の範囲】

【請求項1】

基板上の素子分離膜と、
前記基板から延長され、前記素子分離膜から突出したフィンとを有し、
前記フィンは、第１濃度の不純物でドーピングされた閾値電圧調節領域と、
前記第１濃度より低い濃度の第２濃度の不純物でドーピングされたキャリヤー領域を含み、
前記閾値電圧調節領域及び前記キャリヤー領域を含む前記フィンの総幅は１０ｎｍより小さく、
前記キャリヤー領域は前記フィンの内側部分を含み、前記閾値電圧調節領域は前記内側部分の上に成長した前記フィンの外側部分を含むことを特徴とする電界効果トランジスタ構造。

【請求項2】

前記閾値電圧調節領域及び前記キャリヤー領域を含む前記フィンの総幅は、前記フィンにボリュームインバージョンが発生する部分より小さく、
前記キャリヤー領域は前記フィンの内側部分を含み、前記閾値電圧調節領域は前記内側部分の上に成長した前記フィンの外側部分を含むことを特徴とする請求項１に記載の電界効果トランジスタ構造。

【請求項3】

前記第２濃度の不純物は、第１濃度の不純物から拡散された不純物を含むことを特徴とする請求項１に記載の電界効果トランジスタ構造。

【請求項4】

前記第２濃度の不純物は、前記第１濃度の不純物の１０％以下であることを特徴とする請求項１に記載の電界効果トランジスタ構造。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は電界効果トランジスタに関し、より詳細にはフィン電界効果トランジスタに関する。

【背景技術】

【0002】

小型化、多機能化、及び／又は低い製造単価等の特性によって、半導体素子は電子産業で重要な要素として脚光を浴びている。
半導体装置は、論理データを格納する半導体記憶装置、論理データを演算処理する半導体論理装置、及び記憶要素と論理要素とを含むハイブリッド（ｈｙｂｒｉｄ）半導体装置等に区分され得る。

【0003】

電子産業が高度に発展することにしたがって、半導体装置の特性に対する要求が段々増加されている。
例えば、半導体装置に対する高信頼性、高速化、及び／又は多機能化等に対して要求が段々増加しているという問題がある。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】米国特許出願公開第２０１１／００５９５８４号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

本発明は上記従来の半導体装置における問題点に鑑みてなされたものであって、本発明の目的は、移動度特性を向上させることができる電界効果トランジスタ構造を提供することにある。
本発明の他の目的は、閾値電圧分布を改善できる電界効果トランジスタ構造を提供することにある。

【課題を解決するための手段】

【0006】

上記目的を達成するためになされた本発明による電界効果トランジスタ構造は、基板上の素子分離膜と、前記基板から延長され、前記素子分離膜から突出したフィンとを有し、前記フィンは、第１濃度の不純物でドーピングされた閾値電圧調節領域と、前記第１濃度より低い濃度の第２濃度の不純物でドーピングされたキャリヤー領域を含み、前記閾値電圧調節領域及び前記キャリヤー領域を含む前記フィンの総幅は１０ｎｍより小さく、前記キャリヤー領域は前記フィンの内側部分を含み、前記閾値電圧調節領域は前記内側部分の上に成長した前記フィンの外側部分を含むことを特徴とする。

【0007】

前記閾値電圧調節領域及び前記キャリヤー領域を含む前記フィンの総幅は、前記フィンにボリュームインバージョンが発生する部分より小さく、前記キャリヤー領域は前記フィンの内側部分を含み、前記閾値電圧調節領域は前記内側部分の上に成長した前記フィンの外側部分を含むことが好ましい。
前記第２濃度の不純物は、第１濃度の不純物から拡散された不純物を含むことが好ましい。
前記第２濃度の不純物は、前記第１濃度の不純物の１０％以下であることが好ましい。

【発明の効果】

【0008】

本発明に係る電界効果トランジスタ構造によれば、移動度特性を向上させることができるという効果がある。
また、閾値電圧散布を改善できるという効果がある。

【図面の簡単な説明】

【0009】

【図1】本発明の一実施形態によるフィン電界効果トランジスタの斜視図である。

【図2】図１のＡ−Ａ’線に沿った断面図である。

【図3】図１のＢ−Ｂ’線に沿った断面図である。

【図4】図２のフィン部分及びこれと隣接する領域の拡大図である。

【図5】本発明の実施形態によるフィン電界効果トランジスタの平面図である。

【図6】図５のＣ−Ｃ’線に沿った断面図である。

【図7】本発明の実施形態によるフィン電界効果トランジスタの平面図である。

【図8】図７のＣ−Ｃ’線に沿った断面図である。

【図9】本発明の実施形態によるフィン電界効果トランジスタの平面図である。

【図10】図９のＣ−Ｃ’線に沿った断面図である。

【図11】本発明の実施形態によるフィン電界効果トランジスタの平面図である。

【図12】図１１のＣ−Ｃ’線に沿った断面図である。

【図13】本発明の一実施形態によるフィン電界効果トランジスタの製造方法を説明するための斜視図である。

【図14】本発明の一実施形態によるフィン電界効果トランジスタの製造方法を説明するための斜視図である。

【図15】本発明の一実施形態によるフィン電界効果トランジスタの製造方法を説明するための斜視図である。

【図16】本発明の一実施形態によるフィン電界効果トランジスタの製造方法を説明するための斜視図である。

【図17】本発明の一実施形態によるフィン電界効果トランジスタの製造方法を説明するための斜視図である。

【図18】本発明の一実施形態によるフィン電界効果トランジスタの製造方法を説明するための斜視図である。

【図19】本発明の一実施形態によるフィン電界効果トランジスタの製造方法を説明するための斜視図である。

【図20】本発明の一実施形態によるフィン電界効果トランジスタの製造方法を説明するための断面図である。

【図21】本発明の一実施形態によるフィン電界効果トランジスタの製造方法を説明するための断面図である。

【図22】本発明の一実施形態によるフィン電界効果トランジスタの製造方法を説明するための斜視図である。

【図23】本発明の一実施形態によるフィン電界効果トランジスタの製造方法を説明するための断面図である。

【図24】本発明の一実施形態によるフィン電界効果トランジスタの製造方法を説明するための断面図である。

【図25】本発明の一実施形態によるフィン電界効果トランジスタの製造方法を説明するための斜視図である。

【図26】本発明の一実施形態によるフィン電界効果トランジスタの製造方法を説明するための断面図である。

【図27】本発明の一実施形態によるフィン電界効果トランジスタの製造方法を説明するための断面図である。

【図28】本発明の一実施形態によるフィン電界効果トランジスタの製造方法を説明するための斜視図である。

【図29】本発明の一実施形態によるフィン電界効果トランジスタの製造方法を説明するための断面図である。

【図30】本発明の一実施形態によるフィン電界効果トランジスタの製造方法を説明するための断面図である。

【図31】本発明の他の実施形態によるフィン電界効果トランジスタの斜視図である。

【図32】図３１のＡ−Ａ’線に沿った断面図である。

【図33】図３１のＢ−Ｂ’線に沿った断面図である。

【図34】本発明の他の実施形態による半導体層の形成方法を説明するための斜視図である。

【図35】本発明のその他の実施形態によるフィン電界効果トランジスタの断面図である。

【図36】本発明のその他の実施形態によるフィン電界効果トランジスタを説明するための断面図である。

【図37】本発明のその他の実施形態によるフィン電界効果トランジスタを説明するための断面図である。

【図38】図３６のフィン部分及びその隣接領域の拡大図である。

【図39】本発明のその他の実施形態によるフィン電界効果トランジスタの斜視図である。

【図40】図３９のＡ−Ａ’線に沿った断面図である。

【図41】図３９のＢ−Ｂ’線に沿った断面図である。

【図42】本発明の実施形態によるフィン電界効果トランジスタを含むＣＭＯＳＳＲＡＭセルの回路図である。

【図43】本発明の実施形態によるフィン電界効果トランジスタを含む電子システムのブロック図である。

【図44】本発明の実施形態によるナノワイヤを含むゲートオールアラウンド形構造の斜視図である。

【図45】本発明の実施形態によるオメガ（Ω）形状の構造の斜視図である。

【発明を実施するための形態】

【0010】

次に、本発明に係る電界効果トランジスタ構造及びこれを含む半導体装置並びに集積回路装置を実施するための形態の具体例を図面を参照しながら説明する。

【0011】

本発明の長所及び特徴、そしてそれらを達成する方法は添付する図面と共に詳細に後述する実施形態を参照すれば明確になる。しかし、本発明は以下で開示する実施形態に限定されなく、異なる多様な形態に具現でき、単なる本実施形態は本発明の開示が完全になるようにし、本発明が属する技術分野で通常の知識を有する者に発明の範疇を完全に知らせるために提供されることであり、本発明は請求項の範疇によって定義される。明細書の全文に掛けて同一参照符号は同一構成要素を称する。

【0012】

本明細書で、導電性膜、半導体膜、又は絶縁性膜等のいずれかの物質膜が他の物質膜又は基板“上”にあると言及される場合に、そのいずれの物質膜は他の物質膜又は基板の上に直接形成され得るか、或いはこれらの間にその他の物質膜が介在することもあり得ることを意味する。なお、本明細書の多様な実施形態で第１、第２、第３等の用語が物質膜又は工程段階を記述するために使用したが，これは単なるいずれか特定物質膜又は工程段階を他の物質膜又は他の工程段階と区別させるために使用しただけであり、このような用語によって限定されてはならない。

【0013】

本明細書で使用された用語は実施形態を説明するためのことであり、本発明を制限しようとすることではない。本明細書で、単数形は文句で特別に言及しない限り複数形も含む。明細書で使用される‘含む（ｃｏｍｐｒｉｓｅｓ）’及び／又は‘包含する（ｃｏｍｐｒｉｓｉｎｇ）’は言及された構成要素段階，動作及び／又は素子は１つ以上の他の構成要素段階、動作及び／又は素子の存在又は追加を排除しない。
また、本明細書で記述する実施形態は本発明の理想的な例示図である断面図及び／又は平面図を参考して説明する。図面において、膜及び領域の厚さは技術的内容の効果的な説明のために誇張される。
したがって、製造技術及び／又は許容誤差等によって例示図の形態が変形され得る。したがって、本発明の実施形態は図示した特定形態に制限されなく、製造工程によって生成される形態の変化も含む。例えば、直角に図示した蝕刻領域はラウンドされるか、或いは所定曲率を有する形態であり得る。したがって、図面で例示した領域は概略的な属性を有し、図面で例示した領域の模様は素子の領域の特定形態を例示するためのものであり、発明の範疇を制限するためのことではない。

【0014】

図１は、本発明の一実施形態によるフィン電界効果トランジスタの斜視図であり、図２及び図３は、各々図１のＡ−Ａ’線及びＢ−Ｂ’線に沿った断面図であり、図４は図２のフィン部分及びこれと隣接する領域の拡大図である。

【0015】

図１〜図４を参照して、本発明の一実施形態によるフィン電界効果トランジスタを説明する。
基板１００から突出したフィン（ｆｉｎ）Ｆが提供される。
基板１００は、シリコン、ゲルマニウム、シリコン−ゲルマニウム等を含む半導体基板であり得る。

【0016】

一例として、フィンＦは、基板１００の一部であるか、或いは基板１００から成長したエピタキシャル層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）を含む。この場合、フィンＦの内側部分（ｉｎｎｅｒ ｐｏｒｔｉｏｎ）は基板１００の突出した部分であり、フィンＦの外側部分（ｏｕｔｅｒ ｐｏｒｔｉｏｎ）は内側部分の上に成長した半導体層である。
フィンＦは、複数の素子分離膜１１０の間に延長され、基板１００の上面から上へ突出した上部側壁を含む。
素子分離膜１１０は、フィンＦの下部側面を覆う。

【0017】

フィンＦの上にゲート電極パターン１４７が提供される。
ゲート電極パターン１４７は、Ｘ方向に延長される。ゲート電極パターン１４７は少なくとも１つの金属層を含むことができる。
一例として、ゲート電極パターン１４７は、第１ゲート電極パターンＭＧ１及び第２ゲート電極パターンＭＧ２を含み、第１及び第２ゲート電極パターンＭＧ１、ＭＧ２は各々金属を含む層であり得る。

【0018】

第１ゲート電極パターンＭＧ１は、第２ゲート電極パターンＭＧ２の下に提供され、第２ゲート電極パターンＭＧ２の側壁に沿って延長される。
第１ゲート電極パターンＭＧ１は、仕事関数を調節するための金属層であり、第２ゲート電極パターンＭＧ２は、第１ゲート電極パターンＭＧ１によって形成された空間を満たす金属層である。
一例として、第１ゲート電極パターンＭＧ１は、ＴｉＮ、ＴａＮ、ＴｉＣ、及びＴａＣの中から少なくとも１つを含むことができる。一例として、第２ゲート電極パターンＭＧ２はタングステン又はアルミニウムを含むことができる。他の実施形態において、ゲート電極パターン１４７はシリコン及び／又はゲルマニウムを含むことができる。

【0019】

上記構造の一部をフィンであると説明したが、互に異なるドーピングレベルを有する閾値電圧調節領域（ｔｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ ｃｏｎｔｒｏｌ ｒｅｇｉｏｎ）とキャリヤー領域（ｃａｒｒｉｅｒ ｒｅｇｉｏｎ）とは、ナノワイヤ構造のようなゲートオールアラウンド（ｇａｔｅ−ａｌｌ−ａｒｏｕｎｄ）構造及びオメガ（Ω）形状（ｏｍｅｇａ ｓｈａｐｅｄ）のゲート構造のような他の形状にも適用が可能である。

【0020】

図４４は、ナノワイヤ構造１１５を上述したフィン部分に適用したことを示す。
一例として、フィンの外側部分（ｏｕｔｅｒ ｐｏｒｔｉｏｎ）は、ナノワイヤ構造１１５より相対的に弱いにドーピングされ、エピタキシャル工程で成長した半導体層１１２であり得る。

【0021】

本発明の概念にしたがう実施形態は、図４５のようにオメガ形状（Ω）のゲート構造にも適用され得る。
フィン部分５４は基板に隣接し、オメガ形状の構造のボディーの上部より狭いネック部分（ｎｅｃｋ ｐｏｒｔｉｏｎ）を含むことができる。
外側フィン部分（ｏｕｔｅｒ ｆｉｎ ｐｏｒｔｉｏｎ）７４は、オメガ形状のフィン部分５４の側壁及び上面に沿って形成され、エピタキシャル工程によって形成した半導体層であり得る。

【0022】

一例として、フィン部分はフィン構造の半導体特性と同等な特性を有する活性半導体層であり得る。
一例として、活性半導体層は上述したように互に異なるドーピング濃度を有する内側部分及び外側部分を含むことができる。
本発明の概念の下で、上記構造とは異なる構造もまた適用することができる。

【0023】

図１〜図４を再び参照すると、フィンＦとゲート電極パターン１４７との間にゲート誘電膜１４５が提供される。
ゲート誘電膜１４５は、フィンＦの上部側面及び上面に沿って延長される。
一例として、ゲート誘電膜１４５は、ゲート電極パターン１４７と素子分離膜１１０との間に延長される。ゲート誘電膜１４５はフィンＦとゲート電極パターン１４７との間に提供され、ゲート電極パターン１４７の側壁に沿って延長される。

【0024】

ゲート誘電膜１４５は、シリコン酸化膜より高い誘電率を有する高誘電体物質を含むことができる。
一例として、ゲート誘電膜１４５は、ＨｆＯ_２、ＺｒＯ_２又はＴａ_２Ｏ_５を含むことができる。ゲート電極パターン１４７は、金属物質を含むことができる。一例として、ゲート電極パターン１４７はＴｉＮ、ＴａＮ等のような導電性金属窒化物を含むことができる。以下、ゲート電極パターン１４７及びゲート誘電膜１４５を含む構成はゲート構造であると称する。

【0025】

フィンＦとゲート誘電膜１４５との間に半導体層（又は半導体領域）１３１が提供される。
半導体層１３１は、ゲート電極パターン１４７とフィンＦとが交差する領域に提供される。半導体層１３１はフィンＦの上面を覆う。
図２に示すように、半導体層１３１はゲート電極パターン１４７と対向するフィンＦの第１上部側壁ＳＷ１の上に延長される。即ち、半導体層１３１は素子分離膜１１０によって露出したフィンＦの表面に沿って提供される。
一実施形態において、図３に示すように、半導体層１３１は以下で説明される圧縮応力パターン１６１と対向するフィンＦの第２上部側壁ＳＷ２の上に提供されないことがあり得る。

【0026】

図４に示すように、フィンＦは、閾値電圧調節ドーピング領域ＤＶを含む。
閾値電圧調節ドーピング領域ＤＶとフィンＦとは同一の導電型のドーパントでドーピングされた領域である。
一例として、本発明の一実施形態によるフィン電界効果トランジスタがＮＭＯＳトランジスタである場合、ドーパントはホウ素（Ｂ）であり得る。他の実施形態において、フィン電界効果トランジスタがＰＭＯＳトランジスタである場合、ドーパントは燐（Ｐ）又は砒素（Ａｓ）であり得る。半導体層１３１と閾値電圧調節ドーピング領域ＤＶとは互に異なるドーパント濃度を有する。一例として、半導体層１３１のドーパント濃度は、閾値電圧調節ドーピング領域ＤＶのドーパント濃度より低い。

【0027】

一実施形態において、フィンＦの外側部分を構成する半導体層１３１は拡散によって閾値電圧調節ドーピング領域（フィンＦの内側部分）ＤＶから拡散されたドーパントを除外すれば、実質的にドーピングされないアンドープされた（ｕｎ−ｄｏｐｅｄ）状態であり得る。半導体層１３１が実質的にドーピングされない場合にも、半導体層１３１のドーパント濃度は拡散によってフィンＦに接する面からゲート誘電膜１４５に接する面まで連続的に減少するドーピングプロフィールを有する。以下本明細書で、実質的にアンドープされた状態とは上述したように拡散されたドーパントを除外して実質的にドーピングされない状態として説明する。

【0028】

他の実施形態において、半導体層１３１は閾値電圧調節ドーフィング領域ＤＶのドーパント濃度より１／１０以下のドーパント濃度を有するドーピング領域であり得る。
フィン電界効果トランジスタの動作の時に、図４に示したように半導体層１３１にチャンネルＣＲが形成される。
このように、相対的にドーパント濃度が低い半導体層１３１をトランジスタのチャンネル領域として用いると、相対的に低いドーパント濃度に基づいて、ゲート電極パターン１４７によってチャンネル領域に加えられる電気場が減少する。
このような電気場の減少は電荷の移動度（ｍｏｂｉｌｉｔｙ）を増加させる。
また、閾値電圧調節ドーピング領域ＤＶがゲート電極パターン１４７から離隔されて提供されるので、閾値電圧の分布が改善される。

【0029】

一実施形態において、半導体層１３１はフィンＦと同一の物質で形成される。
他の実施形態において、半導体層１３１はフィンＦと異なる半導体物質を含むことができる。
一例として、フィンＦがシリコンである場合、半導体層１３１は、ＩｎＳｂ、ＩｎＡｓ、ＧａＳｂ、ＩｎＰ、ＧａＡｓ、Ｇｅ、ＳｉＧｅ、及びＳｉＣの中から少なくとも１つを含むことができる。
半導体層１３１は、フィンＦと異なるバンドギャップを有する半導体物質を含むことができる。一例として、フィンＦは、ＧａＡｓを含み、半導体層１３１は、ＡｌＧａＡｓを含むことができる。

【0030】

ゲート電極パターン１４７の両側にソース／ドレイン領域を１６１が提供される。
ソース／ドレイン領域１６１は、フィンＦの第２上部側壁ＳＷ２に接する。ソース／ドレイン領域１６１は、層間誘電膜１５５の上に形成されたリセス領域１２５の内に形成される。
一例として、ソース／ドレイン領域１６１の上面は、ゲート電極パターン１４７の下面より高い上面を有する持ち上げられた（ｅｌｅｖａｔｅｄ）ソース／ドレイン形態である。ソース／ドレイン領域１６１とゲート電極パターン１４７とはスペーサー１５１によって絶縁される。一例として、スペーサー１５１は窒化膜、又は酸化窒化膜の中の少なくとも１つを含むことができる。

【0031】

フィン電界効果トランジスタがＰＭＯＳトランジスタである場合、ソース／ドレイン領域１６１は、圧縮応力パターンであり得る。
一例として、圧縮応力パターンは、ＳｉＧｅパターンのようにシリコンに比べて格子定数が相対的に大きい物質を含む。圧縮応力パターンは半導体層１３１及びフィンＦに圧縮応力を加えてチャンネル領域の電荷の移動度を向上させる。
これと異なりに、フィン電界効果トランジスタがＮＭＯＳトランジスタである場合、ソース／ドレイン領域１６１は、基板と同一の物質で形成され得る。一例として、基板１００がシリコン基板である場合、ソース／ドレイン領域１６１もシリコンであり得る。

【0032】

本発明の一実施形態によれば、相対的に低いドーパント濃度を有する半導体層をチャンネルとして使用して電荷の移動度を上昇させ、閾値電圧の分布を改善することができる。
また、持ち上げられた形態のソース／ドレイン領域及び／又は圧縮応力パターンを提供して電荷の移動度をさらに上昇させ、短チャンネル効果を改善することができる。

【0033】

図５、図７、図９、図１１は、本発明の実施形態によるフィン電界効果トランジスタの平面図であり、図６、図８、図１０、図１２は、各々図５、図７、図９、図１１のＣ−Ｃ’線に沿った断面図である。

【0034】

本実施形態において、本発明の一実施形態によるフィン電界効果トランジスタはＰＭＯＳトランジスタ領域及びＮＭＯＳトランジスタ領域を含むＣＭＯＳトランジスタである。
ＰＭＯＳ領域上のＰＭＯＳトランジスタ及びＮＭＯＳ領域上のＮＭＯＳトランジスタは各々基板１００の上のソース領域ＳＲ及びドレイン領域ＤＲを含む。ソース領域ＳＲ及びドレイン領域ＤＲを接続するフィン部分Ｆ１、Ｆ２が提供される。第１フィン部分Ｆ１はＰＭＯＳトランジスタの一部を構成し、第２フィン部分Ｆ２はＮＭＯＳトランジスタの一部を構成する。

【0035】

第１フィン部分Ｆ１の上に第１ゲート誘電膜１４５及び第１ゲート電極パターン１４７が順に提供され、第２フィン部分Ｆ２の上に第２ゲート誘電膜１４６及び第２ゲート電極パターン１４８が順に提供される。
第１及び第２フィン部分Ｆ１、Ｆ２は、ソース領域ＳＲとドレイン領域ＤＲの間で第１方向（Ｙ方向）に延長され、第１及び第２ゲート電極パターン１４７、１４８は第１方向と交差する第２方向（Ｘ方向）に延長される。

【0036】

第１フィン部分Ｆ１及び第２フィン部分Ｆ２の中の少なくとも１つの上に半導体層が提供される。
半導体層は、図５及び図６に示すようにＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの全てに提供される。即ち、第１フィン部分Ｆ１と第１ゲート誘電膜１４５との間に第１半導体層１３１が提供され、第２フィン部分Ｆ２と第２ゲート誘電膜１４６との間に第２半導体層１３２が提供され得る。

【0037】

これとは異なりに、半導体層は、ＮＭＯＳトランジスタとＰＭＯＳトランジスタの中の１つに限定されて提供され得る。即ち、半導体層は、図７及び図８に示すようにＰＭＯＳトランジスタのみに提供されるか、或いは図９及び図１０に示すようにＮＭＯＳトランジスタのみに提供され得る。

【0038】

本発明の実施形態による電界効果トランジスタは、１つのトランジスタが１つ以上のフィン部分を含むことができる。
図１１及び図１２に示すように、第１領域ＲＧ１の上のトランジスタは１つのソース領域ＳＲ及び１つのドレイン領域ＤＲを接続する複数個の第１フィンＦ１を含むことができる。第１フィンＦ１の個数は示した２つに限定されない。

【0039】

これとは異なりに、第２領域ＲＧ２の上のトランジスタは１つのソース領域ＳＲ及び１つのドレイン領域ＤＲを接続する第２フィンＦ２のみが提供され得る。
第１領域ＲＧ１及び第２領域ＲＧ２は、基板１００の上の任意の２つの領域であり得る。複数個の第１フィンＦ１の上に各々第１半導体層１３１が提供される。
本実施形態において、第１半導体層１３１は互に接続されないことがあり得る。第２フィンＦ２の上に第２半導体層１３２が提供され得る。

【0040】

図１３〜図３０を参照して、本発明の一実施形態によるフィン電界効果トランジスタの製造方法を説明する。
図１３を参照すると、基板１００に素子分離膜を形成するための第１トレンチ１２１を形成する。

【0041】

第１トレンチ１２１は、基板１００の上に第１マスクパターン１０３を形成した後、これを蝕刻（エッチング）マスクとするエッチング工程によって形成する。
第１マスクパターン１０３はＹ方向に延長されるライン形態である。エッチング工程によって、Ｙ方向に延長されるフィン（ｆｉｎ）Ｆが形成される。
第１マスクパターン１０３は、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜の中の少なくとも１つを含む物質で形成する。

【0042】

図１４及び図１５を参照すると、第１トレンチ１２１を満たす素子分離膜１１０を形成する。
素子分離膜１１０は、シリコン酸化膜、シリコン窒化膜、シリコン酸化窒化膜の中の少なくとも１つを含む物質で形成する。
素子分離膜１１０の上部をリセスして上部側壁を含むフィンＦの上部を露出させる。リセス工程は選択的エッチング工程を含むことができる。第１マスクパターン１０３は素子分離膜１１０の形成の以前に除去するか、或いはリセス工程の以後に除去することもできる。

【0043】

他の実施形態において、素子分離膜１１０の上へ突出したフィンＦの上部はエピタキシャル工程によって形成され得る。
一例として、フィンＦの上部は、素子分離膜１１０の形成の後、リセス工程無しで素子分離膜１１０によって露出されたフィンＦの上面をシードとするエピタキシャル工程によって形成され得る。
フィンＦは内側部分（ｉｎｎｅｒ ｐｏｒｔｉｏｎ）を含むことができる。

【0044】

フィンＦに閾値電圧調節用ドーピングを実施する。
本発明の一実施形態によるフィン電界効果トランジスタがＮＭＯＳトランジスタである場合、ドーパントはホウ素（Ｂ）であり得る。
他の実施形態において、フィン電界効果トランジスタがＰＭＯＳトランジスタである場合、ドーパントは燐（Ｐ）又は砒素（Ａｓ）であり得る。
閾値電圧調節用ドーピングは、約１×１０^１９ａｔｍ／ｃｍ^３の濃度で実施する。
ドーピング工程は、図１４又は図１５の段階で実施するか、或いは図１３の第１トレンチ１２１が形成される前に実施することもできる。

【0045】

図１６を参照すると、リセス工程によって素子分離膜１１０の上に露出されたフィンＦの上に予備半導体層１３０を形成する。
予備半導体層１３０は、Ｙ方向に沿って延長されるライン形状であり得る。予備半導体層１３０は露出されたフィンＦの上面及び上部側壁を覆い、素子分離膜１１０の上面に接する。一例として、予備半導体層１３０は、フィンＦをシード（ｓｅｅｄ）層とするエピタキシャル（ｅｐｉｔａｘｉａｌ）工程によって形成する。他の実施形態において、予備半導体層１３０は、半導体物質の蒸着及びパターニング工程によって形成され得る。したがって、予備半導体層１３０はフィンＦの外側部分（ｏｕｔｅｒ ｐｏｒｔｉｏｎ）を提供する。

【0046】

予備半導体層１３０は、フィンＦの内側部分と同一の物質で形成され得る。
一例として、予備半導体層１３０は同種エピタキシシャル工程（ｈｏｍｏ ｅｐｉｔａｘｙ）によって形成するか、或いは、フィンＦの内側部分と同一の物質の蒸着工程によって形成され得る。一例として、フィンＦの内側部分と予備半導体層１３０は両方ともシリコンであり得る。

【0047】

これとは異なりに、予備半導体層１３０はフィンＦの内側部分と異なる物質で形成され得る。一例として、フィンＦの内側部分がシリコンであり得る場合、半導体層１３１は、ＩｎＳｂ、ＩｎＡｓ、ＧａＳｂ、ＩｎＰ、ＧａＡｓ、Ｇｅ、ＳｉＧｅ、及びＳｉＣの中の少なくとも１つを含む物質で形成され得る。
予備半導体層１３０は、フィンＦの内側部分と異なるバンドギャップを有する半導体物質を含むことができる。一例として、フィンＦの内側部分は、ＧａＡｓで形成され、予備半導体層１３０はＡｌＧａＡｓで形成され得る。

【0048】

予備半導体層１３０は、フィンＦの内側部分に比べて相対的に低いドーパント濃度にドーピングされる。
一実施形態において、予備半導体層１３０は、拡散によってフィンＦの内側部分から拡散されたドーパントを除外すれば、実質的にドーピングされないアンドープされた（ｕｎ−ｄｏｐｅｄ）状態であり得る。予備半導体層１３０が実質的にドーピングされない場合にも、予備半導体層１３０のドーパント濃度は、拡散によってフィンＦの内側部分に接する面から以下で説明するゲート誘電膜に接する面まで連続的に減少するプロフィールを有することができる。
他の実施形態において、予備半導体層１３０は、フィンＦの内側部分のドーパント濃度より１／１０以下のドーピング濃度でドーピングされ得る。

【0049】

図１７を参照すると、フィンＦと交差してＸ方向に延長されるダミーゲート誘電膜１４１、ダミーゲート電極パターン１４３を形成する。
ダミーゲート誘電膜１４１、ダミーゲート電極パターン１４３は、予備半導体層（外部フィン部分）１３０の上面及び側壁に沿って延長される。
一例として、予備半導体層１３０が形成された結果物の上に、誘電膜及びゲート電極物質を形成した後、第２マスクパターン１０４をエッチングマスクとして利用するエッチング工程によって形成する。エッチング工程は複数の乾式及び／又は湿式エッチング工程を含むことができる。
一例として、ダミーゲート誘電膜１４１はシリコン酸化膜であり得る。一例として、ダミーゲート電極パターン１４３はポリシリコンパターンであり得る。

【0050】

図１８を参照すると、ダミーゲート電極パターン１４３及び予備半導体層１３０の側壁の上にスペーサー１５１を形成する。
一例として、スペーサー１５１は、ダミーゲート電極パターン１４３が形成された結果物を覆う誘電膜を形成した後、異方性エッチング工程によって形成する。
スペーサー１５１は、予備半導体層１３０の上面及び第２マスクパターン１０４の上面を露出させることができる。スペーサー１５１はシリコン窒化膜又はシリコン酸化窒化膜であり得る。

【0051】

図１９〜図２１を参照すると、スペーサー１５１が形成された結果物の上に層間誘電膜１５５を形成する。
一例として、層間誘電膜１５５は、シリコン酸化膜であり得る。
図２０及び図２１は、各々図１９のＡ−Ａ’線及びＢ−Ｂ’線に沿った断面図である。
ダミーゲート電極パターン１４３の上面が露出されるまで層間誘電膜１５５に平坦化工程を実施する。その結果、第２マスクパターン１０４が除去され、ダミーゲート電極パターン１４３の上面が露出される。

【0052】

図２２〜図２４を参照すると、ダミーゲート誘電膜１４１及びダミーゲート電極パターン１４３を除去する。
図２３及び図２４は、各々図２２のＡ−Ａ’線及びＢ−Ｂ’線に沿った断面図である。
ダミーゲート誘電膜１４１及びダミーゲート電極パターン１４３の除去によって、予備半導体層１３０が露出する第２トレンチ１２３が形成される。
ダミーゲート誘電膜１４１及びダミーゲート電極パターン１４３の除去は、複数の選択的エッチング工程を含み得る。

【0053】

図２５〜図２７を参照すると、第２トレンチ１２３の内にゲート誘電膜１４５及びゲート電極パターン１４７を順に形成する。
図２６及び図２７は、各々図２５のＡ−Ａ’線及びＢ−Ｂ’線に沿った断面図である。
一例として、ゲート誘電膜１４５は、シリコン酸化膜より高い誘電率を有する高誘電体物質で形成され得る。
一例として、ゲート誘電膜１４５は、ＨｆＯ_２、ＺｒＯ_２又はＴａ２Ｏ_５を含むことができる。ゲート誘電膜１４５は第２トレンチ１２３の側壁及び下面に沿って実質的にコンフォーマルに形成され得る。

【0054】

ゲート電極パターン１４７は、少なくとも１つの金属層を含むことができる。
一例として、ゲート電極パターン１４６は第１ゲート電極パターンＭＧ１及び第２ゲート電極パターンＭＧ２を含むことができる。第１ゲート電極パターンＭＧ１はゲート誘電膜１４５にしたがって実質的にコンフォーマルに形成され、第２ゲート電極パターンＭＧ２は第２トレンチ１２３の残りの領域を満たすことができる。一例として、第１ゲート電極パターンＭＧ１は、ＴｉＮ、ＴａＮ、ＴｉＣ、及びＴａＣの中の少なくとも１つを含むことができる。一例として、第２ゲート電極パターンＭＧ２は、タングステン又はアルミニウムを含むことができる。
ゲート電極パターン１４７は、層間誘電膜及びスペーサー１５１をモールド（ｍｏｌｄ）とするダマシン工程によって形成することもできる。

【0055】

図２８〜図３０を参照すると、ゲート電極パターン１４７の両側にリセス領域１２５を形成する。
リセス領域１２５の形成は、層間誘電膜１５５、予備半導体層１３０及びフィンＦの上部をパターニングすることを含む。
リセス領域１２５の形成は、複数のエッチング工程を含むことができる。一例として、層間誘電膜１５５の上部を選択的に除去して予備半導体層１３０を露出させた後、予備半導体層１３０及びフィンＦをエッチングしてリセス領域１２５を形成する。
一例として、スペーサー１５１は、層間誘電膜１５５とエッチング選択性がある物質で形成されて層間誘電膜１５５の除去の時にゲート電極パターン１４７の側壁を保護することができる。予備半導体層１３０の側壁上のスペーサー１５１は予備半導体層１３０の除去の後、層間誘電膜１５５と共に除去され得る。

【0056】

図では省略したが、予備半導体層１３０の側壁上のスペーサー１５１の一部は残留させることもできる。
リセス領域１２５の形成によって、予備半導体層１３０は、ゲート電極パターン１４７とフィンＦの交差領域とに各々限定される形態の半導体層１３１になる。
また、リセス領域１２５の形成によって、フィンＦの上部がエッチングされて第２上部側壁ＳＷ２が形成される。リセス領域１２５は、半導体層１３１の側壁及びフィンＦの上部側壁を露出させることができる。

【0057】

図１〜図３を再び参照すると、リセス領域１２５の内にソース／ドレイン領域１６１を形成する。
ソース／ドレイン領域１６１は、スペーサー１５１によって露出された半導体層１３１の側壁及びフィンＦの第２上部側壁ＳＷ２に接する。
一例として、ソース／ドレイン領域１６１は、半導体層１３１の上面より高い上面を有する持ち上げられた（ｅｌｅｖａｔｅｄ）ソース／ドレイン形態であり得る。
ソース／ドレイン領域１６１とゲート電極パターン１４７とはスペーサー１５１によって絶縁される。

【0058】

フィン電界効果トランジスタがＰＭＯＳトランジスタである場合、ソース／ドレイン領域１６１は、圧縮応力パターンであり得る。
一例として、圧縮応力パターンは、ＳｉＧｅパターンのようにシリコンに比べて格子定数が相対的に大きい物質を含むことができる。圧縮応力パターンは、半導体層１３１及びフィンＦに圧縮応力を加えてチャンネル領域の電荷の移動度を向上させる。
これとは異なり、フィン電界効果トランジスタがＮＭＯＳトランジスタである場合、ソース／ドレイン領域１６１は、基板と同一の物質で形成され得る。一例として、基板１００がシリコン基板である場合、ソース／ドレイン領域１６１は多結晶シリコンで形成され得る。

【0059】

図３１は、他の実施形態によるフィン電界効果トランジスタの斜視図であり、図３２及び図３３は、各々図３１のＡ−Ａ’線及びＢ−Ｂ’線に沿った断面図であり、図３４は本発明の他の実施形態による半導体層の形成方法を説明するための斜視図である。
図３１〜図３４を参照して、本発明の他の実施形態によるフィン電界効果トランジスタ及びその製造方法を説明する。

【0060】

本実施形態において、半導体層１３４は、基板１００と素子分離膜１１０との間に延長される。
図３４に示すように、半導体層１３４は、素子分離膜１１０の形成の前に形成される。
一例として、基板１００をエッチングしてフィンＦを形成した後、フィンＦが形成された基板１００の全体にエピタキシャル工程を遂行して予備半導体層（外部フィン）１３３を形成する。半導体層１３３の上の第１トレンチ（図示せず）を満たす素子分離膜１１０を形成できる。
素子分離膜１１０が形成された結果物は、以後、図１６〜図３０を参照して説明した工程によって図３１〜図３３に示した構造になり得る。
より詳細には、予備半導体層１３３は、図２８〜図３０を参照して説明したリセス領域１２５の形成時に、一部がエッチングされて半導体層１３４になり得る。

【0061】

図３５は、本発明のその他の実施形態によるフィン電界効果トランジスタの断面図である。
本実施形態において、図３１の実施形態による電界効果トランジスタは、図１１及び図１２のように複数のフィンＦ部分を包含するように変形され得る。
図１２とは異なり、半導体層１３４は、複数のフィン部分Ｆの間の素子分離膜１１０と基板１００との間に延長されて、複数のフィンＦ部分を接続することができる。
複数のフィン部分Ｆは、１つのトランジスタの一部に、１つのソース領域及び１つのドレイン領域と接続され得る。

【0062】

図３６及び図３７は、本発明のその他の実施形態によるフィン電界効果トランジスタを説明するための図面であって、各々図１のＡ−Ａ’線及びＢ−Ｂ’線に沿った断面図であり、図３８は図３６のフィン部分及びその隣接部の拡大図である。
本実施形態において、フィンＦの内側部分の厚さＴ１は、以前の実施形態に比べて相対的に小さい。

【0063】

フィンＦの内側部分の厚さがＴ１であり、半導体層（外部フィン）１３５の厚さがＴ２である場合、ゲート電極パターン１４７によって囲まれた半導体物質の総厚さであるＴは、Ｔ＝Ｔ１＋２×Ｔ２ となる。
一例として、総厚さＴは、約１０ｎｍより小さくなり得る。他の実施形態において、フィンＦの内側部分の厚さＴ１は、半導体層１３５の厚さＴ２の２倍より小さいことがあり得る。

【0064】

フィンＦの内側部分の厚さＴ１が非常に薄くなれば、電荷の動きが空間的に限定されるようになり、フィンＦの内側部分で粒子の存在確率を示す波動関数（ｗａｖｅ ｆｕｎｃｔｉｏｎ）の重畳が発生し得る。
波動関数の絶対値の自乗が電荷の存在確率を示すので、半導体層１３５ではないフィンＦの内側部分で反転領域が形成され、これをボリュームインバージョン（ｖｏｌｕｍｅ ｉｎｖｅｒｓｉｏｎ）と称する。

【0065】

したがって、本実施形態の場合、図３８に示すようにフィンＦの内側部分がチャンネルＣＲとして使用され得る。
ボリュームインバージョンが発生するフィンの厚さを示したが、厚さはボリュームインバージョンが発生する大略的な数値であり、本発明の概念にしたがって変更できる。
一例として、閾値電圧調節領域及びキャリヤー領域を含む総フィンの厚さは、フィンでボリュームインバージョンが発生する領域より大きくなり、したがって閾値電圧調節領域はフィンの内側部分に提供され、キャリヤー領域はフィンの外側部分に提供され得る。

【0066】

本実施形態において、半導体層（外部フィン）１３５は、閾値電圧調節領域ＤＶを含む。
閾値電圧調節領域ＤＶとフィンＦの内側部分は、同一の導電型のドーパントがドーピングされた領域であり得る。一例として、フィン電界効果トランジスタがＮＭＯＳトランジスタである場合、ドーパントはホウ素（Ｂ）であり得る。他の実施形態において、フィン電界効果トランジスタがＰＭＯＳトランジスタである場合、ドーパントは燐（Ｐ）又は砒素（Ａｓ）であり得る。

【0067】

本実施形態において、フィンＦの内側部分は、閾値電圧調節領域ＤＶより低いドーパント濃度を有することができる。一例として、フィンＦの内側部分は拡散によって半導体層１３５から拡散されたドーパントを除外すれば、実質的にドーピングされないアンドープされた（ｕｎ−ｄｏｐｅｄ）状態であり得る。フィンＦの内側部分が実質的にドーピングされない場合にも、フィンＦの内側部分のドーパント濃度は拡散によって半導体層１３５に接する面からフィンＦの内部に行くほど、連続的に減少するプロフィールを有することができる。

【0068】

他の実施形態において、フィンＦの内側部分は、閾値電圧調節領域ＤＶのドーパント濃度より１／１０以下のドーパント濃度を有するドーピング領域であり得る。
フィン電界効果トランジスタの動作時に、図３８に示すようにフィンＦにチャンネルＣＲが形成される。このように、相対的にドーパント濃度が低いフィンＦの内側部分をトランジスタのチャンネル領域に使用する場合、ゲート電極によってチャンネル領域に加えられる電気場が減少する。このような電気場の減少は電荷の移動度（ｍｏｂｉｌｉｔｙ）を増加させる。半導体層１３１とフィンＦの物質は、図１〜図４を参照して説明された物質と同一であり得る。

【0069】

半導体層１３５のドーピングは、イン・サイチュ（ｉｎ ｓｉｔｕ）で実施される。
一例として、半導体層１３５は、フィンＦの内側部分をシードとするエピタキシャル工程によって形成でき、エピタキシャル工程と同時に閾値電圧調節領域ＤＶが形成され得る。

【0070】

図３９〜図４１は、本発明のその他の実施形態によるフィン電界効果トランジスタを説明するための図面であって、図３９は本発明のその他の実施形態によるフィン電界効果トランジスタの斜視図であり、図４０及び図４１は、各々図３９のＡ−Ａ’線及びＢ−Ｂ’線に沿った断面図である。
説明を簡単にするために重複された構成に対する説明は省略する。

【0071】

本実施形態において、フィン電界効果トランジスタは、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板の上に形成される。
ＳＯＩ基板は、第１層１０１、第２層１１５及び第３層（図示せず）を含むことができる。第１層１０１及び第３層は半導体層であり、第２層１１５はシリコン酸化膜のような誘電層である。
フィンＦは、第３層をパターニングして形成でき、したがって、フィンＦは第２層１１５によって第１層１０１と絶縁される。
その以外の構成に対しては、前述の実施形態と同一であるので、具体的な説明を省略する。

【0072】

図４２は、本発明の実施形態によるフィン電界効果トランジスタを含むＣＭＯＳＳＲＡＭセル（ＣＭＯＳ ＳＲＡＭ ｃｅｌｌ）の等価回路図である。
図４２を参照すると、ＣＭＯＳ ＳＲＡＭセルは一対の駆動トランジスタ（ｄｒｉｖｅｒ ｔｒａｎｓｉｓｔｏｒｓ：ＴＤ１、ＴＤ２）、一対の伝送トランジスタ（ｔｒａｎｓｆｅｒ ｔｒａｎｓｉｓｔｏｒｓ：ＴＴ１、ＴＴ２）、及び一対の負荷トランジスタ（ｌｏａｄ ｔｒａｎｓｉｓｔｏｒｓ：ＴＬ１、ＴＬ２）を含む。
駆動トランジスタ（ＴＤ１、ＴＤ２）は、プルダウントランジスタ（ｐｕｌｌ−ｄｏｗｎ ｔｒａｎｓｉｓｔｏｒ）であり、伝送トランジスタ（ＴＴ１、ＴＴ２）は、パストランジスタ（ｐａｓｓ ｔｒａｎｓｉｓｔｏｒ）であり、負荷トランジスタ（ＴＬ１、ＴＬ２）は、プルアップトランジスタ（ｐｕｌｌ−ｕｐ ｔｒａｎｓｉｓｔｏｒ）である。駆動トランジスタ（ＴＤ１、ＴＤ２）及び伝送トランジスタ（ＴＴ１、ＴＴ２）は、ＮＭＯＳトランジスタであり得、負荷トランジスタ（ＴＬ１、ＴＬ２）は、ＰＭＯＳトランジスタであり得る。

【0073】

第１駆動トランジスタＴＤ１と第１伝送トランジスタＴＴ１は、互に直列に接続される。第１駆動トランジスタＴＤ１のソース領域は接地線Ｖｓｓに電気的に接続され、第１伝送トランジスタＴＴ１のドレイン領域は、第１ビットラインＢＬ１に電気的に接続される。
第２駆動トランジスタＴＤ２と第２伝送トランジスタＴＴ２とは直列に接続される。第２駆動トランジスタＴＤ２のソース領域は、接地線Ｖｓｓに電気的に接続され、第２伝送トランジスタＴＴ２のドレイン領域は、第２ビットラインＢＬ２に電気的に接続される。

【0074】

第１負荷トランジスタＴＬ１のソース領域及びドレイン領域は、各々電源線Ｖｃｃ及び第１駆動トランジスタＴＤ１のドレイン領域に電気的に接続される。
第２負荷トランジスタＴＬ２のソース領域及びドレイン領域は、各々電源線Ｖｃｃ及び第２駆動トランジスタＴＤ２のドレイン領域に電気的に接続される。
第１負荷トランジスタＴＬ１のドレイン領域、第１駆動トランジスタＴＤ１のドレイン領域、及び第１伝送トランジスタＴＴ１のソース領域は、第１ノードＮ１に相当する。
第２負荷トランジスタＴＬ２のドレイン領域、第２駆動トランジスタＴＤ２のドレイン領域、及び第２伝送トランジスタＴＴ２のソース領域は、第２ノードＮ２に相当する。

【0075】

第１駆動トランジスタＴＤ１のゲート電極及び第１負荷トランジスタＴＬ１のゲート電極は第２ノードＮ２と電気的に接続され、第２駆動トランジスタＴＤ２のゲート電極及び第２負荷トランジスタＴＬ２のゲート電極は第１ノードＮ１に電気的に接続される。
第１及び第２伝送トランジスタ（ＴＴ１、ＴＴ２）のゲート電極は、ワードラインＷＬと電気的に接続される。第１駆動トランジスタＴＤ１、第１伝送トランジスタＴＴ１、及び第１負荷トランジスタＴＬ１は、第１ハーフセルＨ１を構成し、第２駆動トランジスタＴＤ２、第２伝送トランジスタＴＴ２、及び第２負荷トランジスタＴＬ２は、第２ハーフセルＨ２を構成する。

【0076】

駆動トランジスタ（ＴＤ１、ＴＤ２）、伝送トランジスタ（ＴＴ１、ＴＴ２）、及び負荷トランジスタ（ＴＬ１、ＴＬ２）の中の少なくとも１つ以上のトランジスタは、本発明の実施形態によるフィン電界効果トランジスタで構成され得る。
上記トランジスタの中の複数のトランジスタが本発明の実施形態によるフィン電界効果トランジスタで構成される場合、各トランジスタに適用されるフィン部分の幅、高さ、及び個数、半導体層の提供領域と形態は、本発明の思想内で自由に変更が可能である。
また、本発明はＳＲＡＭに限定されなく、ＤＲＡＭ、ＭＲＡＭ、又は他の半導体装置及びその製造方法に適用され得る。

【0077】

図４３は、本発明の実施形態によるフィン電界効果トランジスタを含む電子システムのブロック図である。
図４３を参照すると、本発明の実施形態による電子システム１１００は、コントローラ１１１０、入出力装置（Ｉ／Ｏ）１１２０、記憶装置１１３０、インターフェイス１１４０及びバス１１５０を含む。
コントローラ１１１０、入出力装置１１２０、記憶装置１１３０及び／又はインターフェイス１１４０は、バス１１５０を通じて互に接続される。バス１１５０はデータが移動される通路（ｐａｔｈ）に該当する。

【0078】

コントローラ１１１０は、マイクロプロセッサ、デジタル信号プロセス、マイクロコントローラ、及びこれらと類似な機能を遂行できる論理素子の中の少なくとも１つを含むことができる。
入出力装置１１２０は、キーパッド（ｋｅｙｐａｄ）、キーボード及びディスプレイ装置等を含むことができる。
記憶装置１１３０は、データ及び／又は命令語等を格納できる。
インターフェイス１１４０は、通信ネットワークにデータを伝送するか、或いは通信ネットワークからデータを受信する機能を遂行する。インターフェイス１１４０は有線又は無線形態であり得る。

【0079】

例えば、インターフェイス１１４０は、アンテナ又は有線、無線トランシーバー等を含むことができる。図示していないが、電子システム１１００は、コントローラ１１１０の動作を向上するための動作メモリとして、高速のＤＲＡＭ及び／又はＳＲＡＭ等をさらに包含し得る。
本発明の実施形態によるフィン電界効果トランジスタは、記憶装置１１３０の内に提供されるか、或いはコントローラ１１１０、入出力装置１１２０等の一部として提供され得る。

【0080】

電子システム１１００は、個人携帯用情報端末機（ＰＤＡ、ｐｅｒｓｏｎａｌ ｄｉｇｉｔａｌ ａｓｓｉｓｔａｎｔ）ポータブルコンピュータ（ｐｏｒｔａｂｌｅ ｃｏｍｐｕｔｅｒ）、ウェブタブレット（ｗｅｂ ｔａｂｌｅｔ）、無線電話機（ｗｉｒｅｌｅｓｓ ｐｈｏｎｅ）、モバイルフォン（ｍｏｂｉｌｅ ｐｈｏｎｅ）、デジタルミュージックプレーヤー（ｄｉｇｉｔａｌ ｍｕｓｉｃ ｐｌａｙｅｒ）、メモリカード（ｍｅｍｏｒｙ ｃａｒｄ）、又は情報を無線環境で送信及び／又は受信できる全て電子製品に適用され得る。

【0081】

尚、本発明は、上述の実施形態に限られるものではない。本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。

【符号の説明】

【0082】

１００ 基板
１１０ 素子分離膜
１２５ リセス領域
１３１、１３２、１３４ 半導体層
１４５ ゲート誘電膜
１４７、１４８ ゲート電極パターン
１５１ スペーサー
１５５ 層間誘電膜
１６１ ソース／ドレイン領域
Ｆ、Ｆ１、Ｆ２ （第１、第２）フィン（部分）
ＭＧ１ 第１ゲート電極パターン
ＭＧ２ 第２ゲート電極パターン

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】

【図29】

【図30】

【図31】

【図32】

【図33】

【図34】

【図35】

【図36】

【図37】

【図38】

【図39】

【図40】

【図41】

【図42】

【図43】

【図44】

【図45】