特許第6164429号(P6164429)IP Force 特許公報掲載プロジェクト 2022.1.31 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】6164429
(24)【登録日】2017年6月30日
(45)【発行日】2017年7月19日
(54)【発明の名称】過電流保護電源装置
(51)【国際特許分類】
   H03K 17/08 20060101AFI20170710BHJP
   H03K 17/687 20060101ALI20170710BHJP
【ＦＩ】
   H03K17/08 C
   H03K17/687 A
【請求項の数】8
【全頁数】36
(21)【出願番号】特願2014-513401(P2014-513401)
(86)(22)【出願日】2013年4月30日
(86)【国際出願番号】JP2013062661
(87)【国際公開番号】WO2013165004
(87)【国際公開日】20131107
【審査請求日】2016年3月16日
(31)【優先権主張番号】特願2012-104973(P2012-104973)
(32)【優先日】2012年5月1日
(33)【優先権主張国】JP
(31)【優先権主張番号】特願2013-44793(P2013-44793)
(32)【優先日】2013年3月6日
(33)【優先権主張国】JP
(73)【特許権者】
【識別番号】511101265
【氏名又は名称】大島俊蔵
(74)【代理人】
【識別番号】100106725
【弁理士】
【氏名又は名称】池田 敏行
(74)【代理人】
【識別番号】100105120
【弁理士】
【氏名又は名称】岩田 哲幸
(72)【発明者】
【氏名】大島 俊蔵
【審査官】 小林 正明
(56)【参考文献】
【文献】 特開２００６−２２９８６４（ＪＰ，Ａ）
【文献】 特開２０１０−５６６０２（ＪＰ，Ａ）
【文献】 特開２００６−６０９７１（ＪＰ，Ａ）
【文献】 特開２００８−２８３６４１（ＪＰ，Ａ）
【文献】 特開２００５−１３６９４２（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０３Ｋ １７／０８
Ｈ０３Ｋ １７／６８７
Ｈ０２Ｈ ９／０２
(57)【特許請求の範囲】
【請求項1】
直流電源からＦＥＴを介して負荷に電力を供給する電力供給回路と、前記ＦＥＴを制御する制御回路を備え、前記制御回路は、前記ＦＥＴをオフすることによって前記電力供給回路を過電流から保護する過電流保護電源装置であって、
前記ＦＥＴにドレイン電流が流れることによってドレイン・ソース間に発生するドレイン・ソース間電圧を検出するドレイン・ソース間電圧検出回路と、
前記ＦＥＴをオンさせるときに、前記ドレイン・ソース間電圧検出回路によるドレイン・ソース間電圧の検出動作を、前記ＦＥＴが、ドレイン電流の増大に応じてドレイン・ソース間電圧が増大する状態になってから開始させるドレイン・ソース間電圧検出開始回路と、
前記ドレイン・ソース間電圧に基づいて第１過電流保護信号を出力する第１過電流保護信号生成回路と、
前記ドレイン・ソース間電圧の増加率に基づいて第２過電流保護信号を出力する第２過電流保護信号生成回路を備え、
前記制御回路は、前記第１過電流保護信号生成回路から前記第１過電流保護信号が出力されたことによりあるいは前記第２過電流保護信号生成回路から前記第２過電流保護信号が出力されたことにより前記ＦＥＴをオフするように構成されていることを特徴とする過電流保護電源装置。
【請求項2】
直流電源からＦＥＴを介して負荷に電力を供給する電力供給回路と、前記ＦＥＴを制御する制御回路を備え、前記制御回路は、前記ＦＥＴをオフすることによって前記電力供給回路を過電流から保護する過電流保護電源装置であって、
前記ＦＥＴにドレイン電流が流れることによってドレイン・ソース間に発生するドレイン・ソース間電圧を検出するドレイン・ソース間電圧検出回路と、
前記ＦＥＴをオンさせるときに、前記ドレイン・ソース間電圧検出回路によるドレイン・ソース間電圧の検出動作を、前記ＦＥＴが、ドレイン電流の増大に応じてドレイン・ソース間電圧が増大する状態になってから開始させるドレイン・ソース間電圧検出開始回路と、
前記ドレイン・ソース間電圧に基づいて第１過電流保護信号を出力する第１過電流保護信号生成回路を備え、
前記制御回路は、前記第１過電流保護信号生成回路から前記第１過電流保護信号が出力されたことにより前記ＦＥＴをオフするように構成されており、
前記ドレイン・ソース間電圧検出回路は、閾値を用いた大きさ判定によって前記ドレイン・ソース間電圧を検出するように構成されており、前記閾値を前記ＦＥＴの直流電源側の電極の電位に連動させ、前記閾値と前記ＦＥＴの直流電源側の電極の電位との連動関係を、前記ＦＥＴと接地間の抵抗値が、過電流として判別される電流値範囲に対応する抵抗値範囲のうちの上限の抵抗値である場合における電流の飽和時に、ドレイン・ソース間電圧が前記閾値に等しくなり、前記上限の抵抗値以下の抵抗値である場合における電流の飽和時に、ドレイン・ソース間電圧が前記閾値より大きくなるように設定することを特徴とする過電流保護装置。
【請求項3】
請求項１または２に記載の過電流保護電源装置であって、
前記第１過電流保護信号生成回路は、前記ＦＥＴのドレイン・ソース間電圧が第１の閾値より大きくなると、タイマー設定時間の間タイマー信号を出力するタイマーを有し、前記タイマー設定時間内に、前記ドレイン・ソース間電圧が第２の閾値（第２の閾値＞第１の閾値）より大きい状態が一定時間継続した場合、または、前記タイマー信号が出力された回数が所定回数に達した場合に前記第１過電流保護信号を出力するように構成されていることを特徴とする過電流保護電源装置。
【請求項4】
請求項１に記載の過電流保護電源装置であって、
前記第２過電流保護信号生成回路は、前記ドレイン・ソース間電圧が第１の閾値より大きくなってから前記ドレイン・ソース間電圧が第３の閾値（第３の閾値＞第１の閾値）より大きくなるまでの時間を計測するとともに、当該計測した時間に基づいて当該計測した時間より長い基準時間を設定し、前記ドレイン・ソース間電圧が前記第１の閾値より大きくなってから前記基準時間が経過するまでの間に前記ドレイン・ソース間電圧が第４の閾値（第４の閾値＞第３の閾値）より大きくなることにより前記第２過電流保護信号を出力するように構成されていることを特徴とする過電流保護電源装置。
【請求項5】
請求項１ないし４のうちのいずれか１項に記載の過電流保護電源装置であって、
前記ドレイン・ソース間電圧検出回路は、第１のソースフォロア回路と、第２のソースフォロア回路と、閾値設定回路と、比較回路を有し、
前記第１のソースフォロア回路は、ソースが第１の抵抗を介して前記ＦＥＴの負荷側の電極に接続され、ゲートに共通ゲート電位が印加される第１のＰ型ＭＯＳＦＥＴを有し、
前記第２のソースフォロア回路は、ソースが前記第１の抵抗の抵抗値と等しい抵抗値を有する第２の抵抗を介して前記ＦＥＴの直流電源側の電極に接続され、ゲートに前記共通ゲート電位が印加される第２のＰ型ＭＯＳＦＥＴを有し、前記第２のＰ型ＭＯＳＦＥＴのドレイン電流が、前記ＦＥＴのドレイン・ソース間電圧からその時点で使用される閾値を差し引いた値に対応する値の電流となるように構成されており、
前記閾値設定回路は、前記ＦＥＴの直流電源側の電位に連動する電流を前記第２のＰ型ＭＯＳＦＥＴのソースから引き出すことによって前記第２のＰ型ＭＯＳＦＥＴのドレイン電流を変更可能に構成されており、
前記比較回路は、前記第２のＰ型ＭＯＳＦＥＴのドレイン電流が前記第１のＰ型ＭＯＳＦＥＴのドレイン電流より大きくなることを検出するように構成されていることを特徴とする過電流保護電源装置。
【請求項6】
請求項１ないし５のうちのいずれか１項に記載の過電流保護電源装置であって、
前記ＦＥＴとして、Ｎ型ＭＯＳＦＥＴが用いられており、
前記ドレイン・ソース間電圧検出開始回路は、前記Ｎ型ＭＯＳＦＥＴのゲート電位がドレイン電位より大きくなったことにより前記ドレイン・ソース間電圧検出回路による検出動作を開始させることを特徴とする過電流保護電源装置。
【請求項7】
請求項１ないし５のうちのいずれか１項に記載の過電流保護電源装置であって、
前記ＦＥＴとして、Ｐ型ＭＯＳＦＥＴが用いられており、
前記ドレイン・ソース間電圧検出開始回路は、前記Ｐ型ＭＯＳＦＥＴのゲート電位がドレイン電位より小さくなったことにより前記ドレイン・ソース間電圧検出回路による検出動作を開始させることを特徴とする過電流保護電源装置。
【請求項8】
請求項１ないし７のうちのいずれか１項に記載の過電流保護電源装置であって、
前記ドレイン・ソース間電圧検出回路および前記ドレイン・ソース間電圧検出開始回路に印加する電圧を前記直流電源の電圧より低い定電圧に保持する定電圧回路を備えていることを特徴とする過電流保護電源装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、直流電源より電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）を介して負荷へ電力を供給する電源装置に関し、特に、回路構成要素や負荷等を過電流による損傷から保護する過電流保護機能を有する過電流保護電源装置に関する。
【背景技術】
【0002】
従来、図５に示されている過電流保護電源装置が知られている（特許第３７０６５１５号）。
図５に示されている過電流保護電源装置１０１は、スイッチ部１０２、制御回路１０５、過電流検出回路１０８、マルチソースＦＥＴ１０９、温度センサ１１２により構成されている。マルチソースＦＥＴ１０９は、Ｎ型金属酸化膜半導体電界効果トランジスタ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）１１１と１１０を有している。温度センサ１１２は、ＭＯＳＦＥＴ１１１の温度を検出する。
このような過電流保護電源装置１０１は、比較的低い電圧の直流電源１１７（例えば、車両に搭載されている１２Ｖまたは２４Ｖの直流電源）から負荷１１６に電力を供給する電源装置として用いられている。
【0003】
過電流保護電源装置１０１は、以下のように動作する。
スイッチ１０３がオン操作されると、制御回路１０５は、ＭＯＳＦＥＴ１１０および１１１をオンし、直流電源１１７から負荷１１６への電力の供給を開始する。
ＭＯＳＦＥＴ１１１を流れる電流ＩＤが過電流になると、ＭＯＳＦＥＴ１１１のドレイン・ソース間電圧ＶＤＳが増大して電流検出電圧ＶＢが低下し、基準電圧ＶＡより小さくなる（ＶＡ＞ＶＢ）。これにより、コンパレータ１０７の出力がＨレベルとなる。すなわち、コンパレータ１０７から過電流検出信号が出力される。制御回路１０５は、過電流検出回路１０８から過電流検出信号が出力されると、ＭＯＳＦＥＴ１１１および１１０をオフする。
また、制御回路１０５は、温度センサ１１２からの温度検出信号によりＭＯＳＦＥＴ１１１の温度が所定温度以上であることを検出すると、ＭＯＳＦＥＴ１１１および１１０をオフする。
【0004】
例えば、ＭＯＳＦＥＴ１１１あるいはＭＯＳＦＥＴ１１０のゲートの絶縁被膜が一部破壊された場合には、ゲート・ソース間にリーク電流が流れる。このリーク電流が増大すると、抵抗１０６の電圧降下が増大する。これにより、ＭＯＳＦＥＴ１１１および１１０のゲート・ソース間電圧が増大する。そして、オン抵抗の増大によりＭＯＳＦＥＴ１１１および１１０が発熱する。この場合、電流ＩＤは、僅かに減少することはあっても増大することはない。このため、過電流検出回路１０８から過電流検出信号が出力されない。したがって、ＭＯＳＦＥＴ１１１および１１０の発熱状態が継続され、損傷する恐れがある。
温度センサ１１２は、このような過熱に対して構成要素を保護するために設けられている。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特許第３７０６５１５号
【発明の概要】
【発明が解決しようとする課題】
【0006】
従来の過電流保護電源装置を、高い電圧の直流電源（例えば、電気自動車やハイブリッド電気自動車で使用される５００Ｖの直流電源）から負荷に電力を供給する電源装置として用いる場合には、以下の問題点がある。
接地事故が発生したときの接地抵抗は、２０〜５０ｍｍΩである。また、従来の過電流保護電源装置では、接地事故が発生してからＭＯＳＦＥＴ１１１がオフされる迄に要する時間（保護動作時間）は約１０μｓである。このため、直流電源の電圧が１２Ｖである場合（「１２Ｖ系電源」という）には、保護動作時間（約１０μｓ）の間に、電流（接地電流）は約１００Ａに達する。一方、直流電源の電圧が５００Ｖである場合（「５００Ｖ系電源」という）には、保護動作時間（約１０μｓ）の間に、電流（接地電流）は約１５００Ａに達する。すなわち、５００Ｖ系電源では、１２Ｖ系電源と比較して、約１５倍の過電流が流れる。
【0007】
また、接地電流（Ｉ）が流れる経路には必ずインダクタンス（Ｌ）が存在するため、その経路には、［Ｌ・Ｉ２／２］の電磁エネルギーが蓄積される。この電磁エネルギーは、オフされたＭＯＳＦＥＴ１１１で熱に変換されることによって消費される。前記したように、５００Ｖ系電源では、１２Ｖ系電源に比べて約１５倍の過電流が流れるから、蓄積される電磁エネルギーは、１２Ｖ系電源の場合の約２２５倍（１５×１５＝２２５）となる。すなわち、５００Ｖ系電源では、ＭＯＳＦＥＴ１１１は、１２Ｖ系電源の場合の２２５倍の電磁エネルギーで加熱される。
【0008】
このように、直流電源の電圧が高い場合には、直流電源の電圧が低い場合に比べて、ＭＯＳＦＥＴに大きな過電流が流れ、また、ＦＥＴが大きな電磁エネルギーで加熱されるため、ＭＯＳＦＥＴを充分に保護することができない。
このため、高電圧（例えば、１２Ｖや２４Ｖに比べて高い５００Ｖ）の直流電源から負荷に電力を供給する電源装置では、パワースイッチング素子として、ＭＯＳＦＥＴのような半導体素子はほとんど使用されてなく、依然として機械式スイッチング素子が使用されている。
本発明は、このような問題点を解決することを課題とするものである。
【課題を解決するための手段】
【0009】
本発明の過電流保護電源装置は、直流電源から負荷に電力を供給するパワースイッチング素子と制御回路を有している。パワースイッチング素子としては、ＦＥＴ（電界効果トランジスタ）、典型的には、ＭＯＳＦＥＴ（金属酸化膜電界効果トランジスタ）を用いている。そして、ＦＥＴを過電流から保護するための過電流保護動作を、ＦＥＴのドレイン・ソース間電圧と、ドレイン・ソース間電圧の増加率に基づいて行うように構成されている。
【0010】
第一の発明は、ＦＥＴ、制御回路、ドレイン・ソース間電圧検出回路、ドレイン・ソース間電圧検出開始回路、第１過電流保護信号生成回路および第２過電流保護信号生成回路を備えている。
ドレイン・ソース間電圧検出回路は、ＦＥＴにドレイン電流が流れることによってドレイン・ソース間に発生するドレイン・ソース間電圧を検出する。なお、「ドレイン・ソース間電圧」という記載は、特に断りがある場合を除いて、「ドレイン・ソース間電圧の大きさ」を意味する。また、「ドレイン・ソース間電圧を検出する」という記載は、ドレイン・ソース間電圧の大きさあるいはドレイン・ソース間電圧の大きさに対応する値を検出することを意味する。また、「ドレイン・ソース間電圧を検出する」構成には、ドレイン・ソース間電圧（大きさ）を出力する態様やドレイン・ソース間電圧（大きさ）と閾値との比較結果を出力する態様が含まれる。
ドレイン・ソース間電圧検出開始回路は、負荷への電力供給を開始するためにＦＥＴをオンさせる時に、ＦＥＴが、ドレイン電流の大きさの増大に応じてドレイン・ソース間電圧の大きさが増大する状態になってから、ドレイン・ソース間電圧回路によるドレイン・ソース間電圧の検出動作を開始させる。なお、ＦＥＴのドレイン電流は、ソース電流に略等しい。このため、本明細書では、ＦＥＴのドレイン電流およびソース電流を総称して「ドレイン電流」という。ドレイン・ソース間電圧検出開始回路を用いることにより、ＦＥＴがオンした時の突入電流によってＦＥＴが誤遮断されるのを防止することができる。
第１過電流保護信号生成回路は、ドレイン・ソース間電圧に基づいて第１過電流保護信号を出力する。典型的には、ドレイン・ソース間電圧が増大したことにより第１過電流保護信号を出力する。
第２過電流保護信号生成回路は、ドレイン・ソース間電圧の増加率に基づいて第２過電流保護信号を出力する。典型的には、ドレイン・ソース間電圧の増加率が増大したことにより第２過電流保護信号を出力する。
制御回路は、第１過電流保護信号あるいは第２過電流保護信号が出力されたことによりＦＥＴをオフする過電流保護動作を行う。
本発明では、第１の過電流保護信号によってＦＥＴのドレイン・ソース間電圧に基づいた過電流保護を行い、第２の過電流保護信号によってドレイン・ソース間電圧の増加率に基づいて過電流保護を行うため、ＦＥＴ等を過電流から確実に保護することができる。これにより、５００Ｖ等の高電圧の直流電源から負荷に電力を供給する場合でも、パワースイッチング素子としてＦＥＴを使用することができる。
【0011】
第二の発明は、ＦＥＴ、制御回路、ドレイン・ソース間電圧検出回路、ドレイン・ソース間電圧検出開始回路、第１過電流保護信号生成回路を備えている。
ドレイン・ソース間電圧検出回路は、閾値を用いた大きさ判定によってドレイン・ソース間電圧を検出するように構成されている。「閾値を用いた大きさ判定によってドレイン・ソース間電圧を検出する」構成としては、典型的には、ドレイン・ソース間電圧と閾値との比較結果を出力し、ドレイン・ソース間電圧の存在範囲を検出する態様が用いられる。
また、ドレイン・ソース間電圧検出回路は、閾値がＦＥＴの直流電源側の電極の電位に連動するように構成されている。「ＦＥＴの直流電源側の電極」は、ＦＥＴの主電極（ドレイン、ソース）のうち、直流電源側（直流電源の正極に接続される側）の電極を意味する。「連動する」という記載は、比例あるいは略比例することを意味する。
ＦＥＴと負荷との間の箇所に接地事故が発生した場合には、ＦＥＴに流れる電流（接地電流）は、当初は急激に増大し、次第に緩やかとなり、やがて飽和する。この飽和時の電流（到達電流値）が大きいほど、電流の増加率が増大する。
ここで、閾値をＦＥＴの直流電源側の電極の電位に連動させることにより、ＦＥＴを流れる電流の飽和時に閾値に等しいドレイン・ソース間電圧を発生させるＦＥＴと接地間の抵抗値を特定することができる。そして、閾値とＦＥＴの直流電源側の電極の電位との連動関係を、ＦＥＴと接地間の抵抗値が、過電流として判別される電流値範囲に対応する抵抗値範囲のうちの上限の抵抗値である場合における電流の飽和時に、ドレイン・ソース間電圧が前記閾値に等しくなり、上限の抵抗値以下の抵抗値である場合における電流の飽和時に、ドレイン・ソース間電圧が前記閾値より大きくなるように設定する。
これにより、第１過電流保護信号生成回路から第１過電流保護信号が出力される時点（過電流保護が行われる時点）が、飽和時の到達電流値が大きいほど（増加率が大きいほど）早められる。すなわち、第一の発明で用いている、ドレイン・ソース間電圧の増加率に基づいて２の過電流保護信号を出力する第２過電流保護信号生成回路が不要となる。
なお、ＦＥＴのチャンネル温度が変化すると、ＦＥＴのオン抵抗が変化し、ＦＥＴを流れる電流の飽和時に閾値に等しいドレイン・ソース間電圧を発生させる、接地間の抵抗値が変化する。このため、ＦＥＴのチャンネル温度が変化しても、前記設定した閾値とＦＥＴの直流電源側の電極の電位との連動関係が変化しないように構成するのが好ましい。例えば、任意のＦＥＴの動作周囲温度におけるオン抵抗を用いて閾値とＦＥＴの直流電源側の電極の電位との連動関係を設定し、ＦＥＴの動作周囲温度の変化によるオン抵抗の変化に基づいて補正が行われるように構成する。
本発明は、過電流の原因となるＦＥＴと接地間の抵抗値を直接、閾値を用いて判別するところに特徴を有し、第一の発明と同様に、ＦＥＴ等を過電流から確実に保護することができる。これにより、５００Ｖ等の高電圧の直流電源から負荷に電力を供給する場合でも、パワースイッチング素子としてＦＥＴを使用することができる。特に、第１過電流保護信号生成回路のみでドレイン・ソース間電圧およびドレイン・ソース間電圧の増加率に基づいた過電流保護を行うことができるため、回路構成を簡略化することができる。
【0012】
第一および第二の発明の異なる形態では、第１過電流保護信号生成回路は、ドレイン・ソース間電圧が第１の閾値より大きくなると、タイマー設定時間の間タイマー信号を出力するタイマーを有している。そして、タイマー設定時間内に、ドレイン・ソース間電圧が第２の閾値（第２の閾値＞第１の閾値）より大きい状態が一定時間継続する（大過電流）ことにより第１過電流保護信号を出力する。また、タイマー信号が出力された回数をカウントし、カウント数が設定回数に達する（小過電流）ことにより第１過電流保護信号を出力する。なお、「大きくなる」という記載は、「等しい」場合を含んでもよい。
本形態では、大過電流が流れた場合および小過電流が流れた場合における過電流保護を確実に行うことができる。
【0013】
第一の発明の他の異なる形態では、第２過電流保護信号生成回路は、ドレイン・ソース間電圧が第１の閾値より大きくなってからドレイン・ソース間電圧が第３の閾値（第３の閾値＞第１の閾値）より大きくなるまでの時間を計測し、計測した時間に基づいて当該計測時間より長い基準時間を設定する。そして、ドレイン・ソース間電圧が第１の閾値より大きくなってから基準時間内にドレイン・ソース間電圧が第４の閾値（第４の閾値＞第３の閾値）より大きくなることにより第２過電流保護信号を出力する。なお、「大きくなる」という記載は、「等しい」場合を含んでもよい。
本形態では、ＦＥＴがオンする時の突入電流によってＦＥＴがオフされるのを防止しながら、大過電流が流れることを確実に防止することができる。
本形態の第２過電流保護信号生成回路を前述した形態の第１過電流保護信号生成回路と共に用いる場合には、第４の閾値を第２の閾値以下に設定するのが好ましい。
【0014】
第一および第二発明の他の異なる形態では、ドレイン・ソース間電圧検出回路は、第１のＰ型ＭＯＳＦＥＴを有する第１のソースフォロア回路と、第２のＰ型ＭＯＳＦＥＴを有する第２のソースフォロア回路と、閾値設定回路と、比較回路を有している。
第１のソースフォロア回路の第１のＰ型ＭＯＳＦＥＴは、ソースが第１の抵抗を介してＦＥＴの負荷側の電極に接続され、ゲートに共通ゲート電位が印加されている。「ＦＥＴの負荷側の電極」は、ＦＥＴの主電極（ドレイン、ソース）のうち、負荷に接続されている側（直流電源の負極に接続される側）の電極を意味する。
第２のソースフォロア回路の第２のＰ型ＭＯＳＦＥＴは、ソースが第１の抵抗の抵抗値と等しい抵抗値を有する第２の抵抗を介してＦＥＴの直流電源側の電極に接続され、第２のソースフォロア回路は、ゲートに前記共通ゲート電位が印加されている。第２のＰ型ＭＯＳＦＥＴのドレイン電流は、ＦＥＴのドレイン・ソース間電圧からその時点で使用される閾値を差し引いた値に対応する値の電流となるように構成されている。
閾値設定回路は、ＦＥＴの直流電源側の電位に連動する電流を第２のＰ型ＭＯＳＦＥＴのソースから引き出すことによって第２のＰ型ＭＯＳＦＥＴのドレイン電流を変更可能に構成されている。
比較回路は、第２のＰ型ＭＯＳＦＥＴのドレイン電流が第１のＰ型ＭＯＳＦＥＴのドレイン電流より大きくなることを検出する。
本形態では、ドレイン・ソース間電圧の増加率を考慮してドレイン・ソース間電圧を検出することができる。本形態のドレイン・ソース間電圧検出回路は、第二発明に用いることで好適な効果を有する。
【0015】
第一および第二の発明の他の異なる形態では、ＦＥＴとしてＮ型ＭＯＳＦＥＴが用いられている。そして、ドレイン・ソース間電圧検出開始回路は、Ｎ型ＭＯＳＦＥＴのゲート電位がドレイン電位より大きくなったことによりドレイン・ソース間電圧検出回路による検出動作を開始させる。
あるいは、第一および第の二発明の他の異なる形態では、ＦＥＴとしてＰ型ＭＯＳＦＥＴが用いられている。そして、ドレイン・ソース間電圧検出開始回路は、Ｐ型ＭＯＳＦＥＴのゲート電位がドレイン電位より小さくなったことによりドレイン・ソース間電圧検出回路による検出動作を開始させる。
本形態では、パワースイッチング素子としてＭＯＳＦＥＴを用いて過電流保護電源装置を構成することができる。
【0016】
第一および第二の発明の他の異なる形態では、ドレイン・ソース間電圧検出回路およびドレイン・ソース間電圧検出開始回路に印加する電圧を直流電源の電圧より低い定電圧に保持する定電圧回路を備えている。
本形態では、高電圧の直流電源から負荷に電力を供給する場合でも、低電圧用のＦＥＴを使用することができる。これにより、回路をＩＣ化するときにチップ面積が増大するのを抑制することができる。
【発明の効果】
【0017】
本発明の過電流保護電源装置を用いることにより、ＦＥＴを用いて、高電圧の直流電源から負荷に電力を供給することができる。
【図面の簡単な説明】
【0018】
【図1】本発明の過電流保護電源装置の第１の実施形態を示す図である。
【図2】本発明の過電流保護電源装置の第２の実施形態を示す図である。
【図3】本発明の過電流保護電源装置の第３の実施形態を示す図である。
【図4】本発明の過電流保護電源装置の第４の実施形態を示す図である。
【図5】従来の過電流保護電源装置を示す図である。
【図6】ＶＤＳ波形曲線を示す図である。
【図7】ＶＤＳ閾値到達時間比曲線を示す図である。
【図8】本発明の過電流保護電源装置の第５の実施形態を示す図である。
【図9】突入電流や過電流と閾値との関係を示す図である。
【発明を実施するための形態】
【0019】
まず、本発明の過電流保護電源装置の基本概念を説明する。
本発明の過電流保護電源装置は、パワースイッチング素子として用いられているＦＥＴを流れる電流を、ＦＥＴのドレイン電流（ＩＤ）とＦＥＴの抵抗値（ＲＯＮ）により定まるＦＥＴのドレイン・ソース間電圧ＶＤＳ（ＶＤＳ＝ＩＤ×ＲＯＮ）より検出し、検出したドレイン・ソース間電圧ＶＤＳが閾値より大きくなった時に、ＦＥＴをオフして過電流保護を行う。
一方、接地事故（デッドショート）が発生した時には、電流（接地電流）は、極めて大きい電流値（到達電流値）に到達する。このため、ＦＥＴのドレイン・ソース間電圧ＶＤＳが閾値より大きくなってから保護動作を開始したのでは、充分に過電流保護を行うことができない可能性がある。
ここで、接地事故が発生した時には、電流（接地電流）が大きくなる前に、ＦＥＴのドレイン・ソース間電圧ＶＤＳの増加率（増加勾配）が大きくなるという現象があることが分かった。すなわち、ＦＥＴのドレイン・ソース間電圧ＶＤＳの増加率が大きくなったことを検出して保護動作を行うことによって、速やかに過電流保護を行うことができる。
したがって、本発明の過電流保護電源装置は、パワースイッチング素子として用いられているＦＥＴのドレイン・ソース間電圧ＶＤＳの増加率（増加勾配）が閾値より大きくなった時にも、ＦＥＴをオフして過電流保護を行う。
【0020】
以下に、本発明の実施形態を図面に基づいて詳細に説明する。
なお、以下で説明する第１〜第４の実施形態は、本発明の第１類型の過電流保護電源装置に属し、第５の実施形態は、本発明の第２類型の過電流保護電源装置に属する。
第１類型の過電流保護電源装置は、ドレイン・ソース間電圧ＶＤＳに基づいて、ドレイン・ソース間電圧ＶＤＳが大きくなったこと、あるいは、ドレイン・ソース間電圧ＶＤＳの増加率に基づいて、ドレイン・ソース間電圧ＶＤＳの増加率が大きくなったことを検出することによって過電流保護を行うものである。
また、第２類型の過電流保護電源装置は、ドレイン・ソース間電圧ＶＤＳのみに基づいて、ドレイン・ソース間電圧ＶＤＳが大きくなったことあるいはドレイン・ソース間電圧ＶＤＳの増加率が大きくなったことを検出することによって過電流保護を行うものである。
また、「電圧」、「電流」という記載は、特に断りがない限り、それぞれ「電圧の大きさ（値）」、「電流の大きさ（値）」を意味するものとして用いている。
【0021】
［第１の実施形態］
図１は、本発明の過電流保護電源装置の第１の実施形態を示す図である。第１の実施形態の過電流保護電源装置１は、ドレイン・ソース間電圧検出回路２、ドレイン・ソース間電圧検出開始回路４、電力供給回路６、第１過電流保護信号生成回路７、第２過電流保護信号生成回路８、スイッチ部１０、チャージポンプ回路１３、駆動回路１４、制御回路１６、ＯＲ回路１７等により構成されている。
【0022】
（１）電力供給回路６について
電力供給回路６は、負荷６６に電力を供給する回路であり、直流電源６３、パワースイッチング素子であるＮ型ＭＯＳＦＥＴ６０（以下、「ＦＥＴ６０」という）を有している。抵抗６１、インダクタンス６２、６４、６５は、配線の抵抗やインダクタンスである。
なお、ＦＥＴ６０と負荷６６を接続する配線の途中の点Ｐは、接地事故（デッドショート）が発生した箇所を例示したものである。接地事故が発生すると、直流電源６３からＦＥＴ６０、接地抵抗６７を介してアースへ電流（接地電流）が流れる。接地抵抗６７の抵抗値が小さいため、接地電流は大電流となる。
【0023】
スイッチ部１０は、電圧ＶＣＣと接地（アース）間に直列に接続されているスイッチ１１と抵抗１２を有している。
駆動回路１４は、ドレイン同士が接続されたＰ型ＭＯＳＦＥＴ１４１（以下、「ＦＥＴ１４１」という）とＮ型ＭＯＳＦＥＴ１４２（以下、「ＦＥＴ１４２」という）を有している。ＦＥＴ１４１のソースには、チャージポンプ回路１３からの電圧が印加される。ＦＥＴ１４１のドレインは、抵抗１５を有する配線を介して電力供給回路６のＦＥＴ６０のゲートに接続される。ＦＥＴ６０のゲートに接続される配線を「ＶＧライン」という。また、ＦＥＴ１４２のソースは、ＦＥＴ６０のソースに接続される。ＦＥＴ６０のソースに接続される配線を「Ｖ２ライン」という。
【0024】
スイッチ１１がオン操作されると、スイッチ１１と抵抗１２との接続点の電圧（ＶＣＣ）が、負荷６６への電力供給の開始（電源の投入）を指示する信号として制御回路１６に入力される。制御回路１６は、スイッチ１１がオン操作されると、駆動回路１４のＦＥＴ１４１をオンするとともにＦＥＴ１４２をオフし、チャージポンプ回路１３からの電圧を抵抗１５を介してＦＥＴ６０のゲート・ソース間に供給する。これにより、ＦＥＴ６０がオンし、直流電源６３から負荷６６への電力供給が開始される。
【0025】
（２）ドレイン・ソース間電圧検出開始回路４について
ＦＥＴ６０のオン抵抗（オン抵抗値）をＲＯＮ、ドレイン・ソース間電圧をＶＤＳとすると、ＦＥＴ６０がオーミック領域で動作している時には、（１）式が成り立つ。
ＩＤ×ＲＯＮ＝ＶＤＳ （１）式
ＲＯＮが一定である動作領域ではＩＤはＶＤＳと比例するから、ＩＤは、ＶＤＳを検出することによって検出することができ、また、ＩＤの増加率はＶＤＳの増加率を検出することによって検出することができる。
ＦＥＴ６０がオン状態で安定している時は、ＲＯＮは一定である。したがって、この状態では、ＶＤＳの増加率からＩＤの増加率を検出することによって接地事故が発生したことを検出することができる。
【0026】
しかしながら、スイッチ１１がオン操作されて、ＦＥＴ６０がオフ状態からオン状態に移行する過渡期間（約１μｓ）では、ＦＥＴ６０はピンチオフ領域で動作する。このため、この動作領域では、前記（１）式は成立しない。すなわち、ＶＤＳの増加率の検出結果に基づいてＩＤの増加率を正確に検出することができない。この動作領域において、ＶＤＳの増加率の検出結果に基づいてＦＥＴ６０をオフするように構成すると、正常時に誤動作する可能性がある。
なお、ＦＥＴ６０のドレイン・ソース間電圧ＶＤＳは、ＦＥＴ６０がオフ状態からオン状態に移行した時、最初は急速に減少し、その後増加に転じる。
【0027】
一方、このような誤動作を防止するために、ＦＥＴ６０をオンさせる時におけるＶＤＳ検出の開始時期を遅らせすぎると、ＦＥＴ６０がオンする前に接地事故が発生していた場合には、充分に過電流保護を行うことができない。例えば、５００Ｖの直流電源６３を使用している状態で接地事故が発生した場合には、電流（接地電流）の増加率は１５０Ａ／μｓに達する。
従って、確実に過電流保護を行うには、上記（１）式が成立しない過渡期間を考慮しつつ、できるだけ早くＶＤＳの検出を開始する必要がある。
【0028】
ここで、Ｖ１、ＶＧ、Ｖ２を以下のように定義する。
Ｖ１…ＦＥＴ６０の主電極のうち直流電源６３（直流電源６３の正極）に接続されている主電極（図１では、ドレイン）の電圧（以下、「ドレイン電圧Ｖ１」という）
ＶＧ…ＦＥＴ６０のゲート電圧（以下、「ゲート電圧ＶＧ」という）
Ｖ２…ＦＥＴ６０の主電極のうち負荷６６（負荷６６を介して直流電源６３の負極）に接続されている主電極（図１では、ソース）の電圧（以下、「ソース電圧Ｖ２」という）
なお、［ＶＤＳ＝Ｖ１−Ｖ２］である。
また、本実施形態では、チャージポンプ回路１３の電圧が［Ｖ１＋１５Ｖ］に設定されている。
ＦＥＴ６０がオフの状態では、Ｖ１≫ＶＧ（＝Ｖ２）となっている。そして、スイッチ１１がオン操作されると、チャージポンプ回路１３からの電圧がＦＥＴ６０のゲートに印加され、ＶＧが上昇する。すなわち、電源投入時には、ＦＥＴ６０のゲート電圧ＶＧは、ドレイン電圧Ｖ１より低い値から上昇してゆき、ドレイン電圧Ｖ１を越え、最終的には［Ｖ１＋１５Ｖ］となる。
【0029】
ＦＥＴ６０のゲート電圧ＶＧがドレイン電圧Ｖ１より大きくなるタイミング（［ＶＧ＞Ｖ１］となるタイミング）では、ＦＥＴ６０のオン抵抗ＲＯＮ、ドレイン電流ＩＤ、ドレイン・ソース間電圧ＶＤＳは、以下のような状態にある。
【0030】
（ＲＯＮの状態）
［ＶＧ＞Ｖ１］となった直後のタイミングでは、ＦＥＴ６０のゲート・ソース間電圧（ＶＧ−Ｖ２）は、ＦＥＴ６０のスレッショルド電圧（３〜４Ｖ）を若干上回っている。しかしながら、この時点では、オン抵抗ＲＯＮ（抵抗値）は、飽和値に向かって減少している過程にあり、まだ安定した値になっていない。オン抵抗ＲＯＮが飽和値に達するには、（ＶＧ−Ｖ２）が１０Ｖ以上となる必要がある。オン抵抗ＲＯＮの減少率は、約−３６％／μｓである。
なお、オン抵抗ＲＯＮが安定した値になっていないため、ＦＥＴ６０のドレイン・ソース間電圧ＶＤＳは、ドレイン電流ＩＤに比例していない。
【0031】
（ＩＤの状態）
［ＶＧ＞Ｖ１］となった直後のタイミングでは、ＦＥＴ６０のドレイン電流ＩＤは、増加過程にあり、まだ最終到達値に達していない。増加率は、約＋１６６％／μｓである。ＩＤの増加率は、［ＶＧ＞Ｖ１］となった直後に最大となる。
【0032】
（ＶＤＳの状態）
ゲート・ソース間電圧ＶＤＳは、［ＶＤＳ＝ＲＯＮ×ＩＤ］で表される。前述したように、［ＶＧ＞Ｖ１］となった直後のタイミングでは、ＲＯＮは、減少過程にあり、ＩＤは、ＲＯＮの減少率より大きな増加率での増加過程にある。この場合、ＩＤの増加率によってＲＯＮの減少率が打ち消されるため、それらの積であるＶＤＳは、増加過程にある。
【0033】
以上のように、［ＶＧ＞Ｖ１］となるタイミング以降では、ドレイン・ソース間電圧ＶＤＳは確実に増加状態を示す。
そこで、本実施形態では、ドレイン・ソース間電圧検出開始回路４を設け、ＦＥＴ６０をオンさせる時に、ＦＥＴ６０のゲート電圧ＶＧがドレイン電圧Ｖ１より大きくなる（［ＶＧ＞Ｖ１］）タイミング）でドレイン・ソース間電圧ＶＤＳの検出を開始するように構成している。そして、ＶＤＳの増加率が閾値より大きくなった時に過電流保護動作を行う。なお、この閾値は、過電流（遮断すべき電流）が流れた場合のＶＤＳの増加率より小さく、正常電流が流れた場合のＶＤＳの増加率より大きくなるように設定される。
これにより、ＦＥＴ６０がオフ状態からオン状態に移行する過渡期間において、過電流の検出開始（ＶＤＳの検出開始）までの時間を短くすることができ、確実に過電流保護を行うことができる。
【0034】
ドレイン・ソース間電圧検出開始回路４の回路構成を説明する。
Ｐ型ＭＯＳＦＥＴ４０（以下、「ＦＥＴ４０」という）のドレインは、ドレイン・ソース間電圧検出回路２のｄ点に接続され、ソースは、ＦＥＴ６０の主電極のうち直流電源６３の正極に接続される電極（ドレイン）に配線を介して接続される。ＦＥＴ４０のソースに接続される配線を「Ｖ１ライン」という。ＦＥＴ４０のゲートは、抵抗４１とツェナーダイオード４２の並列回路を介してＦＥＴ４０のソースに接続されているとともに、抵抗４３とＮ型ＭＯＳＦＥＴ４４（以下、「ＦＥＴ４４」という）のドレイン、ソースを介して接地されている。ツェナーダイオード４２は、アノードがＦＥＴ４０のゲートに接続されている。
ダイオード４５のアノードは、ＶＧラインに接続され、カソードは、Ｐ型ＭＯＳＦＥＴ４８（以下、「ＦＥＴ４８」という）のゲートに接続されているとともに、抵抗４９を介して接地されている。ダイオード４６のアノードは、Ｖ１ラインに接続され、カソードは、ＦＥＴ４８のソースに接続されている。ダイオード４５と４６のカソード間には、抵抗４７が接続されている。
ＦＥＴ４８のドレインは、抵抗５０および抵抗５１とツェナーダイオード５２との並列回路を介して接地されているとともに、抵抗５０を介してコンパレータ５３の反転入力端子に接続されている。コンパレータ５３の非反転入力端子には、直流電源５４が接続されている。コンパレータ５３の出力端子は、ＦＥＴ４４のゲートに接続されているとともに、第１過電流保護信号生成回路７及び第２過電流保護信号生成回路８に接続されている。
【0035】
次に、ドレイン・ソース間電圧検出開始回路４の動作を説明する。
（ＶＧ＜Ｖ１の状態）
この時、ダイオード４５はオフであり、ダイオード４６から抵抗４７および抵抗４９に電流が流れる。これにより、ＦＥＴ４８がオンとなり、ツェナーダイオード５２の両端に発生するツェナー電圧がコンパレータ５３の反転入力端子に入力される。直流電源５４の電圧がこのツェナー電圧より小さく設定されているため、コンパレータ５３の出力はＬレベル（以下、単に「Ｌ」という）となる。コンパレータ５３の出力がＬであるため、ＦＥＴ４４及び４０はオフである。
【0036】
（ＶＧ＞Ｖ１の状態）
この時、ダイオード４５がオンとなり、ＦＥＴ４８のゲートにＶＧラインから電圧（ＶＧ）が印加されるので、ＦＥＴ４８はオフとなる。ＦＥＴ４８がオフとなると、ツェナーダイオード５２の両端電圧がゼロとなり、コンパレータ５３の出力がＨレベル（以下、単に「Ｈ」という）となる。
コンパレータ５３の出力がＨになると、ＦＥＴ４４及び４０がオンとなる。ＦＥＴ４０のオンにより、Ｖ１ラインの電圧（Ｖ１）がドレイン・ソース間電圧検出回路２のｄ点に印加される。これにより、ドレイン・ソース間電圧検出開始回路４が動作を開始する。
【0037】
（３）ドレイン・ソース間電圧検出回路２について
ドレイン・ソース間電圧検出回路２は、ＦＥＴ６０のドレイン・ソース間電圧ＶＤＳが閾値以上であるか否かを検出する。すなわち、ＶＤＳと閾値との比較結果を出力する。
【0038】
ドレイン・ソース間電圧検出回路２の回路構成を説明する。
Ｖ１ラインは、抵抗２３、Ｐ型ＭＯＳＦＥＴ２６（以下、「ＦＥＴ２６」という）のソース、ドレイン及び抵抗２９を介して接地されている。抵抗２３とＦＥＴ２６との接続点ｃは、検出電圧引下回路１２０を介して接地されている。
検出電圧引下回路１２０は、定電流Ｉ５の定電流源２１（定電流回路）とＮ型ＭＯＳＦＥＴ２２（以下、「ＦＥＴ２２」という）との直列回路に定電流Ｉ４の定電流源２０（定電流回路）が並列に接続されて構成されている。ＦＥＴ２２のゲートは、第１過電流保護信号生成回路７に接続されている。
ＦＥＴ２６を流れる電流Ｉ３によって抵抗２９の両端に電圧ＶＹが発生する。電圧ＶＹは、ＦＥＴ６０のドレイン・ソース間電圧ＶＤＳに応じて変化する。ドレイン・ソース間電圧ＶＤＳはドレイン電流ＩＤに応じて変化するため、電圧ＶＹは、ドレイン電流ＩＤに応じて変化する。この電圧ＶＹは、ドレイン・ソース間電圧ＶＤＳに対応する検出電圧として用いられる。
本実施形態では、ＦＥＴ６０のドレインが、本発明の「ＦＥＴの直流電源側の電極」に対応する。また、検出電圧ＶＹが、本発明の「ドレイン・ソース間電圧に対応する検出信号（検出電圧）」に対応する。また、抵抗２３、ＦＥＴ２６、抵抗２９によって、「第２のソースフォロア回路」が形成されている。この第２のソースフォロア回路と検出電圧引下回路１２０によって、本発明の「ドレイン・ソース間電圧に対応する検出信号を発生する検出信号発生回路」が形成されている。
【0039】
Ｖ２ラインは、抵抗２４、Ｐ型ＭＯＳＦＥＴ２７（以下、「ＦＥＴ２７」という）のソース、ドレイン、定電流Ｉ１の定電流源３０を介して接地されている。ＦＥＴ２７のゲートは、ＦＥＴ２７のドレインに接続されている。
また、Ｖ２ラインは、抵抗２５、Ｐ型ＭＯＳＦＥＴ２８（以下、「ＦＥＴ２８」という）のソース、ドレイン、抵抗３１、抵抗３２を介して接地されている。ＦＥＴ２８を流れる電流Ｉ２によって抵抗３１と３２との直列回路の両端に発生する電圧ＶＸ、抵抗３２の両端に発生する電圧ＶＸ１は、電圧ＶＹと比較する基準電圧として用いられる。
本実施形態では、ＦＥＴ６０のソースが、本発明の「ＦＥＴの負荷側の電極」に対応する。基準電圧ＶＸ、ＶＸ１が、本発明の「基準信号（基準電圧）」に対応する。また、抵抗２５、ＦＥＴ２８、抵抗３１、３２によって、「第１のソースフォロア回路」が形成されている。この第１のソースフォロア回路が、本発明の「基準信号を発生する基準信号発生回路」に対応する。
【0040】
ＦＥＴ２６、２７、２８は、同じ特性のＰ型ＭＯＳＦＥＴが用いられており、それぞれのゲートは、共通の接続点Ｅに接続されている。
抵抗２９の抵抗値Ｒ２９，抵抗３１の抵抗値Ｒ３１，抵抗３２の抵抗値Ｒ３２は、［Ｒ２９＝Ｒ３１＋Ｒ３２］を満足するように設定されている。
また、抵抗２３の抵抗値Ｒ２３、抵抗２４の抵抗値Ｒ２４、抵抗２５の抵抗値Ｒ２５は、同じ値に設定されている（Ｒ２３＝Ｒ２４＝Ｒ２５）。
【0041】
接続点ｃから定電流源２０、２１側へ電流を引き出していない（Ｉ４＝０、Ｉ５＝０）状態で、［ＶＹ＝ＶＸ］である場合には、［Ｒ２９＝Ｒ３１＋Ｒ３２］であるから［Ｉ２＝Ｉ３］である。また、ＦＥＴ２６、２８は同じ特性でゲート電位ＶＥが等しく、［Ｒ２３＝Ｒ２５］であるから、［Ｖ１＝Ｖ２］となる。すなわち、ＦＥＴ６０のドレイン・ソース間電圧ＶＤＳは、ゼロである（ＶＤＳ＝０）。
接続点ｃから定電流源２０、２１側へ電流を引き出している（Ｉ４≠０、Ｉ５≠０）状態で、［ＶＹ＝ＶＸ］である場合には、［Ｖ１＞Ｖ２］となる。すなわち、ＶＤＳは、ゼロでなく、プラスの値である。
検出電圧引下回路１２０により引き出す電流を増大させると、電流Ｉ３が減少し、検出電圧ＶＹも小さくなる。すなわち、検出電圧ＶＹは、引き出し電流を増大させることにより引き下げられる。逆に言えば、基準電圧ＶＸ，ＶＸ１が、相対的に引き上げられる。
【0042】
コンパレータ３３は、検出電圧ＶＹと基準電圧（基準信号）ＶＸを比較するものであり、反転入力端子にＶＸが入力され、非反転入力端子にＶＹが入力される。コンパレータ３３の出力端子は、第１過電流保護信号生成回路７（ＡＮＤ回路７４）に接続されている。コンパレータ３３の出力は、［ＶＹ＜ＶＸ］である場合にＬ、［ＶＹ＞ＶＸ］である場合にＨとなる。
コンパレータ３４は、検出電圧ＶＹと基準電圧（基準信号）ＶＸ１を比較するものであり、反転入力端子にＶＹ、非反転入力端子にＶＸ１が入力される。コンパレータ３４の出力端子は、第２過電流保護信号生成回路８（ＡＮＤ回路８４）に接続されている。コンパレータ３４の出力は、［ＶＹ＜ＶＸ１］である場合にＨ、［ＶＹ＞ＶＸ１］である場合にＬとなる。
【0043】
ドレイン・ソース間電圧検出回路２の動作を説明する。
（［ＶＧ＜Ｖ１］の時：ＦＥＴ４０オフ）
ＦＥＴ６０オンによりソース電圧Ｖ２が上昇し、Ｖ２ラインに接続されている第１のソースフォロア回路に電流Ｉ２が流れる。これにより、基準電圧ＶＸ、ＶＸ１が正の値となる。
一方、ＦＥＴ４０はオフであるため、第２のソースフォロア回路にドレイン電圧Ｖ１が印加されず、電流Ｉ３はゼロである。これにより、検出電圧ＶＹはゼロである。
従って、［ＶＸ＞ＶＹ］であり、コンパレータ３３の出力はＬである。
【0044】
（［ＶＧ＞Ｖ１］となった時：ＦＥＴ４０オン）
ゲート電圧ＶＧが増大して［ＶＧ＞Ｖ１］となると、コンパレータ５３の出力がＨとなり、ＦＥＴ４４及び４０がオンする。これにより、Ｖ１ラインから第２のソースフォロア回路にドレイン電圧Ｖ１が印加され、電流Ｉ３が流れる。電流Ｉ４を適切に設定しておくことにより、ＶＤＳが小さい間はＶＹも小さく、［ＶＸ＞ＶＹ］である。これにより、ＶＤＳが小さい間は、コンパレータ３３の出力はＬである。コンパレータ３３の出力がＬであると、後述するように、ＦＥＴ２２はオフである。
【0045】
（ドレイン電流ＩＤが正常範囲で定常的に流れている時：ＦＥＴ２２オフ）
ＦＥＴ６０のドレイン電流ＩＤが正常範囲で定常的に流れているときは、コンパレータ３３の出力はＬである。コンパレータ３３の出力がＬである間、ＦＥＴ２２はオフである。
【0046】
（ＦＥＴ２２がオフの状態でコンパレータ３３の出力がＨになる時）
ＦＥＴ２２がオフの状態で、ＶＹ（ＶＤＳ）が増大して［ＶＹ＞ＶＸ］となると、コンパレータ３３の出力がＨとなる。コンパレータ３３の出力がＨとなる時のＶＤＳの値ＶＤＳＡは、以下のようにして求めることができる。なお、Ｖａ、Ｖｂ、Ｖｃは、それぞれ図１のａ点、ｂ点、ｃ点の電圧である。
Ｉ２は、（２）式で表される。
Ｉ２＝（Ｖ２−Ｖｂ）／Ｒ２５ （２）式
［Ｒ２３（Ｉ３＋Ｉ４）＝Ｖ１−ＶＣ］および［Ｖ１＝Ｖ２＋ＶＤＳ］であるから、Ｉ３は、（３）式で表される。
Ｉ３＝（Ｖ２＋ＶＤＳ−Ｒ２３・Ｉ４−Ｖｃ）／Ｒ２３ （３）式
ＶＸは、（４）式で表される。
ＶＸ＝（Ｒ３１＋Ｒ３２）・Ｉ２＝（Ｒ３１＋Ｒ３２）（Ｖ２−Ｖｂ）／Ｒ２５
（４）式
ＶＹは、（５）式で表される。
ＶＹ＝Ｒ２９・Ｉ３＝Ｒ２９（Ｖ２＋ＶＤＳ−Ｒ２３・Ｉ４−Ｖｃ）／Ｒ２３
（５）式
【0047】
［ＶＹ＝ＶＸ］となった時のＶＤＳが、コンパレータ３３の出力がＬからＨに変化する時のＶＤＳの値ＶＤＳＡであるから、ＶＤＳＡは、ＶＸを表す（４）式とＶＹを表す（５）式から得た（６）式により表される。
ＶＤＳＡ＝Ｒ２３・Ｉ４ （６）式
なお、（４）式から、ＶＸは、ＶＤＳによって変化しない電圧であることが分かる。
（５）式から、ＶＹは、ＶＤＳに応じて変化する電圧であることが分かる。すなわち、ＶＤＳが小さいときはＶＹも小さく、［ＶＹ＜ＶＸ］である。そして、ＶＤＳが増大するとともにＶＹも増大し、［ＶＹ＝ＶＸ］となった後、［ＶＹ＞ＶＸ］となる。［ＶＹ＞ＶＸ］となると、コンパレータ３３の出力がＨとなる。
（６）式から、ＦＥＴ２２がオフである状態において、コンパレータ３３の出力がＨになる時のＶＤＳの値ＶＤＳＡは、定電流源２０の電流Ｉ４を調整することによって任意に設定することができることがわかる。定電流源２０の電流Ｉ４は正確に一定に設定可能であるから、ＶＤＳＡは、正確に一定に設定可能である。
詳しくは後述するが、コンパレータ３３の出力がＨになると、ＦＥＴ２２はオンとなる。
【0048】
（ＦＥＴ２２がオンの時）
ＦＥＴ２２がオンとなると、電流Ｉ５が流れるため、点ｃから分流する電流は（Ｉ４＋Ｉ５）となる。ＦＥＴ２２がオンとなっている状態で、コンパレータ３３の出力がＨとなるときのＶＤＳの値をＶＤＳＢとすると、ＶＤＳＢは（６）式のＩ４を（Ｉ４＋Ｉ５）に置換した（７）式によって表される。
ＶＤＳＢ＝Ｒ２３×（Ｉ４＋Ｉ５） （７）式
（Ｉ４＋Ｉ５）は正確に一定に設定可能であるから、ＶＤＳＢは、正確に一定に設定可能である。
【0049】
また、ＦＥＴ２２がオンとなっている状態で、コンパレータ３４の出力がＬとなるＶＤＳの値をＶＤＳＣとすると、ＶＤＳＣは、以下のようにして求めることができる。
ＶＸ１は、（８）式で表される。
ＶＸ１＝Ｒ３２×Ｉ２＝Ｒ３２（Ｖ２−Ｖｂ）／Ｒ２５ （８）式
ＶＹは、（９）式で表される。
ＶＹ＝Ｒ２９・Ｉ３
＝Ｒ２９（Ｖ２＋ＶＤＳＣ−Ｒ２３（Ｉ４＋Ｉ５）−Ｖｃ）／Ｒ２３
（９）式
［ＶＸ１＝ＶＹ］となった時のＶＤＳが、コンパレータ３３の出力がＨからＬ変化する時のＶＤＳの値ＶＤＳＣであるから、ＶＤＳＣは、ＶＸ１を表す（８）式とＶＹを表す（９）式から得た（１０）式で表される。
ＶＤＳＣ＝｛（Ｒ３２−Ｒ２９）（Ｖ２−Ｖｂ）／Ｒ２９｝
＋Ｒ２３（Ｉ４＋Ｉ５）＋（Ｖｃ−Ｖｂ） （１０）式
【0050】
ＦＥＴ２６、２８のスレッショルド電圧をＶｔｈ、オン抵抗をＲＯＮ１とすると、（Ｖｃ−Ｖｂ）は、（１１）式で表される。
（Ｖｃ−Ｖｂ）＝
ＲＯＮ１｛ＶＤＳＣ−Ｒ２３（Ｉ４＋Ｉ５）｝／（ＲＯＮ１＋Ｒ２５）
（１１）式
（１１）式を（１０）式に代入すると、（１２）式が得られる。
ＶＤＳＣ＝｛（Ｒ３２−Ｒ２９）／Ｒ２９｝｛１＋（ＲＯＮ１／Ｒ２５）｝（Ｖ２−Ｖｂ）
＋Ｒ２３（Ｉ４＋Ｉ５） （１２）式
【0051】
前述したように、［Ｒ３１＋Ｒ３２＝Ｒ２９］を満足するように構成されているため、［Ｒ３２＜Ｒ２９］である。このため、（１２）式の第１項は負となる。（１２）式の第２項は、（７）式と同じであるからＶＤＳＢである。即ち、ＶＤＳＣは、（Ｒ３２−Ｒ２９）を調整することによって任意に設定することができる。
ＶＤＳＣは、第１項の分だけＶＤＳＢより小であるから、［ＶＤＳＣ＜ＶＤＳＢ］である。しかし、［ＶＤＳＣ＜ＶＤＳＢ］であることは、回路構成から直観的に知ることもできる。即ち、回路構成より、［ＶＸ１＜ＶＸ］であることが直ちに理解される。そして、ＶＹがＶＸ１を超える時のＶＤＳがＶＤＳＣであり、ＶＹがＶＸを超える時のＶＤＳがＶＤＳＢであるから、［ＶＤＳＣ＜ＶＤＳＢ］であることが直ちに理解される。
なお、（１２）式は、正確に一定になるとは言えないＲＯＮ１を含んでいるため、ＶＤＳＣを正確に一定に設定することができない。
【0052】
ＶＤＳＡ，ＶＤＳＢ，ＶＤＳＣをまとめると、次の通りである。
大きさは、［ＶＤＳＡ＜ＶＤＳＣ＜ＶＤＳＢ］の関係にある。
ＶＤＳＡ…ＦＥＴ２２がオフの状態で、コンパレータ３３の出力がＨとなるＶＤＳの値である。
ＶＤＳＢ…ＦＥＴ２２がオンの状態で、コンパレータ３３の出力がＨとなるＶＤＳの値である。
ＶＤＳＣ…ＦＥＴ２２がオンの状態で、コンパレータ３４の出力がＬとなるＶＤＳの値である。
なお、ＶＤＳＡ，ＶＤＳＢ，ＶＤＳＣは、本発明の「閾値」に対応する。
【0053】
（４）第１過電流保護信号生成回路７について
第１過電流保護信号生成回路７は、ＦＥＴ６０のドレイン・ソース間電圧ＶＤＳが閾値より大きくなった時（検出電圧が基準電圧より大きくなった時）に過電流保護信号（第１過電流保護信号）を生成するものである。
ＡＮＤ回路７４には、コンパレータ５３の出力とコンパレータ３３の出力が入力される。ＡＮＤ回路７４の出力は、タイマー７３とＡＮＤ回路７２に入力されると共に、第２過電流保護信号生成回路８のＤフリップフロップ８０に入力される。
タイマー７３の出力は、ＡＮＤ回路７２とカウンタ部７０に入力されると共に、ドレイン・ソース間電圧検出回路２のＦＥＴ２２のゲートおよび第２過電流保護信号生成回路８のＡＮＤ回路８６に入力される。
カウンタ部７０のＱ出力は、ＯＲ回路１７に入力される。ＡＮＤ回路７２の出力は、ディジタルフィルター７１を経てＯＲ回路１７に入力される。
【0054】
第１過電流保護信号生成回路７は、以下のように動作する。
（ＩＤが正常である時）
ＦＥＴ６０がオンし、［ＶＧ＞Ｖ１］となると、コンパレータ５３の出力がＨとなり、ＦＥＴ４４及び４０がオンとなる。ＦＥＴ４０がオンとなると、ｄ点にドレイン電圧Ｖ１が現われ、Ｉ３が流れてＶＹが発生する。
正常な電流が流れている時は、ＦＥＴ６０のＶＤＳは小さく、また、ＶＹはＶＸより小さい［ＶＸ＞ＶＹ］。これにより、コンパレータ３３の出力はＬである。したがって、ＡＮＤ回路７４の出力及びタイマー７３の出力はＬであり、ＦＥＴ２２はオフのままである。この状態を「Ｉモード」という。
【0055】
（過電流が流れる時）
ＩＤ（ＶＤＳ）が増大して［ＶＸ＜ＶＹ］となると、コンパレータ３３の出力がＨとなる。これにより、ＡＮＤ回路７４の両入力（コンパレータ３３、５３の出力）がＨとなり、ＡＮＤ回路７４の出力がＨとなる。
ＡＮＤ回路７４の出力がＨとなると、タイマー設定時間ＴＳの間タイマー７４の出力がＨとなる。なお、タイマー設定時間ＴＳ内にＡＮＤ回路７４の出力がＨとならない場合には、タイマー７３の出力はＬに戻る。
タイマー７３の出力がＨとなると、ＦＥＴ２２がオンし、Ｉ５が流れ始める。この状態を「Ｔモード」という。
Ｉ５が流れ始めると、接続点ｃからの引き出し電流が増大し、その分だけＩ３が減少し、検出電圧ＶＹが引き下げられる（低下する）。言い換えれば、基準電圧ＶＸが引き上げられる（増大する）。これにより、［ＶＸ＞ＶＹ］となり、コンパレータ３３の出力がＬに戻る。
【0056】
（小過電流の場合）
過電流が流れてＴモードになると、Ｉ３が減少してＶＹが引き下げられ、［ＶＹ＜ＶＸ］となる。その後、［ＶＹ＞ＶＸ］となるまでＶＹが増大することがない過電流、すなわち、小過電流が流れる場合には、Ｔモード（ＶＹが低下）となった後、［ＶＸ＞ＶＹ］の状態がタイマー設定時間ＴＳ維持される。その後、タイマー７３の出力が「Ｌ」に戻り、ＦＥＴ２２がオフする。ＦＥＴ２２がオフすると、Ｉ５がゼロとなり、検出電圧ＶＹの引き下げ（基準電圧ＶＸの引き上げ）が停止される。すなわち、「Ｉモード」となる。
「Ｉモード」の状態で［ＶＸ＜ＶＹ］となると、再び「Ｔモード」となる。小過電流が流れる続ける間、「Ｉモード」と「Ｔモード」の切り替えが繰り返される。
小過電流が流れる期間が短い（例えば、１回あるいは２回繰り返すのみ）場合には過電流保護動作を行う必要はないが、多い場合には過電流保護動作を行う必要がある。このために、カウンタ部７０が設けられている。
カウンタ部７０は、タイマー７３の出力がＨとなる毎（Ｔモードになる毎）にカウント値をカウントアップする。
カウンタ部７０のカウント値（カウント数）が設定値（設定回数）Ｎに達すると、カウンタ部７０の出力端子ＱがＨとなる。カウンタ部７０の出力端子Ｑの出力Ｈは、ＯＲ回路１７を介して制御回路１６に入力される。制御回路１６は、ＯＲ回路１７の出力がＨとなると、ＦＥＴ６０をオフして過電流保護動作を行う。なお、カウンタ部７０は、一定時間内のカウント値（カウント数）が設定値（設定回数）Ｎに達した時に出力端子ＱをＨとする。
カウンタ部７０の出力端子Ｑの出力Ｈが、本発明の「第１過電流保護信号」に対応する。
なお、小過電流の検出が、タイマー設定時間ＴＳの間隔で連続してＮ回発生する場合には、期間［ＴＳ×Ｎ］経過後にＦＥＴ６０がオフとなる。この期間［ＴＳ×Ｎ］は、１秒以下とするのが望ましい。
このように、小過電流が検出される回数が設定回数に達すると、ＦＥＴ６０をオフして過電流保護動作を行う。
【0057】
（大過電流の場合）
大過電流が流れる場合には、Ｔモードになった後もＶＤＳが増大し続けるため、引き下げられた検出電圧ＶＹは直ぐに増大する。そして、タイマー設定時間ＴＳが経過する前にＶＤＳ（引き下げられたＶＤＳ）がＶＤＳＢまで上昇し、［ＶＸ＜ＶＹ］となってコンパレータ３３の出力がＨとなる。これにより、ＡＮＤ回路７４の出力がＨとなる。ＡＮＤ回路７４の出力がＨとなった時、タイマー設定時間ＴＳ内であり、タイマー７３の出力がＨに維持されているため、ＡＮＤ回路７２の出力がＨとなる。
ＡＮＤ回路７２の出力Ｈは、ディジタルフィルター７１に入力される。ＡＮＤ回路７２の出力Ｈが所定時間維持されると、ディジタルフィルター７１の出力がＨとなる。ディジタルフィルター７１の出力Ｈは、ＯＲ回路１７を介して制御回路１６に入力される。制御回路１６は、ＯＲ回路１７の出力がＨとなると、ＦＥＴ６０をオフして過電流保護動作を行う。
なお、ディジタルフィルター７１は、ノイズ等によってＡＮＤ回路７２の出力が短時間だけＨになった時にＦＥＴ６０がオフされるのを防止する、すなわち、ノイズによるＦＥＴ６０の誤遮断を防止するためのものである。
【0058】
（５）第２過電流保護信号生成回路８について
第２過電流保護信号生成回路８は、ＦＥＴ６０のドレイン・ソース間電圧ＶＤＳの増加率が閾値より大きくなった時に過電流保護信号（第２過電流保護信号）を生成するものである。
【0059】
ＡＮＤ回路８６には、ドレイン・ソース間電圧検出開始回路４のコンパレータ５３の出力と第１過電流保護信号形成回路７のタイマー７３の出力が入力される。タイマー７３の出力がＬ（「Ｉモード」）である時には、ＡＮＤ回路８６の出力はＬであり、時計回路８５、カウンタ部８２、８３がリセットされる。すなわち、第２過電流保護信号生成回路８は、タイマー７３の出力がＨ（「Ｔモード」）の時に動作する。
ＡＮＤ回路８４の入力には、コンパレータ３４、ＡＮＤ回路８６及び時計回路８５の出力が入力される。ＡＮＤ回路８４の出力は、カウンタ部８３のカウント入力端子に入力される。時計回路８５の出力は、カウンタ部８２のカウント入力端子にも入力される。
カウンタ部８３の出力は、カウンタ部８２のセット入力端子に入力される。カウンタ部８２のＱバー出力端子は、Ｄフリップフロップ８０のリセット端子Ｒバーに接続されている。Ｄフリップフロップ８０のＱ出力端子からの出力は、ＯＲ回路１７に入力される。
【0060】
カウンタ部８３は、ＡＮＤ回路８４からのクロック入力をカウントし、クロック入力が停止すると、その時までのカウント値Ｎ８３（以下、「第１カウント値」という）をカウンタ部８２に出力する。
カウンタ部８２は、カウンタ部８２から入力された第１カウント値Ｎ８３を用いて、（１３）式により時間Ｔ８２を算出し、算出したＴ８２を増加率検出時間として設定する。
Ｔ８２＝Ｋ・Ｎ８３・ＴＣ＋α （１３）式
なお、Ｋは定数、ＴＣは時計回路８５のクロック周期、αは定数、（Ｎ８３・ＴＣ）はＮ８３をカウントする迄に要した時間（Ｔ８３）である。
増加率検出時間Ｔ８２が、本発明の「基準時間」に対応する。
カウンタ部８２のＱバー出力端子は、カウンタ部８２がカウントを開始してから増加率検出時間Ｔ８２経過するまでＨとなり、増加率検出時間Ｔ８２経過した後はＬとなる。
【0061】
Ｄフリップフロップ８０のリセット端子ＲバーにＨが入力されている間（増加率検出時間Ｔ８２内）に、クロック端子ＣＬＫへの入力がＬからＨに立ち上がると、Ｑ出力端子はＨとなる。フリップフロップ８０のＱ出力端子のＨは、ＯＲ回路１７を介して制御回路１６に入力される。
Ｄフリップフロップ８０のリセット端子Ｒバーへの入力がＬとなった後（増加率検出時間Ｔ８２経過後）は、クロック端子ＣＬＫがＬからＨに立ち上がってもＱ出力端子はＨとならない。
【0062】
先ず、ＶＤＳの増加率について説明する。
過電流Ｉは、（１４）式に示す指数関数波形で表される。
Ｉ＝（ＶＢ／Ｒ）｛１−ｅｘｐ（−Ｒ・ｔ／Ｌ）｝ （１４）式
なお、ＶＢは電源電圧、Ｒは経路抵抗（過電流が流れる経路全体の抵抗）、Ｌは経路インダクタンス（過電流が流れて経路全体のインダクタンス）、（Ｌ／Ｒ）は時定数、（ＶＢ／Ｒ）は過電流の到達電流値、ｔは時間である。
【0063】
過電流が図１の電力供給回路６に流れた時のＦＥＴ６０の周囲温度が上限温度１２５℃であり、その時のＦＥＴ６０のオン抵抗をＲＯＮ１２５とすると、ＶＤＳは、（１５）式で表される。
ＶＤＳ＝ＲＯＮ１２５（ＶＢ／Ｒ）｛１−ｅｘｐ（−Ｒ・ｔ／Ｌ）｝
（１５）式
【0064】
図６は、ＶＤＳ波形曲線を示す図である。なお、図６の横軸は時間ｔを示し、縦軸はＶＤＳを示している。図６中の１、２、３は、ＶＤＳの３つの波形を表わしている。波形１〜３は、経路は同じであるが接地抵抗の値が異なる場合の過電流ＩにＦＥＴ６０のオン抵抗ＲＯＮ１２５を乗じてＶＤＳに変換したものである。
波形１は、接地抵抗が最も小さい場合のものであり、波形３は、接地抵抗が最も大きい場合のものである。図６から、接地抵抗が小さいほど急激に増大していることが分かる。
【0065】
ｔＣ（ｔＣ１、ｔＣ２、ｔＣ３）、ｔＢ（ｔＢ１、ｔＢ２、ｔＢ３）は、波形１〜３が閾値ＶＤＳＣ、ＶＤＳＢに達するまでの時間である。
ここで、［ｔ＝ｔＣ］、［ＶＤＳ＝ＶＤＳＣ］の場合の（１５）式は（１６）式で表される。
ＶＤＳＣ＝ＲＯＮ１２５（ＶＢ／Ｒ）｛１−ｅｘｐ（−Ｒ・ｔＣ／Ｌ）｝
（１６）式
（１６）式から、ｔｃは（１７）式で表わされる。
ｔＣ＝−（Ｌ／Ｒ）ｌｎ｛１−Ｒ・ＶＤＳＣ／（ＲＯＮ１２５・ＶＢ）｝
（１７）式
同様に、［ＶＤＳ＝ＶＤＳＢ］となる時のｔＢは、（１８）式で表される。
ｔＢ＝−（Ｌ／Ｒ）ｌｎ｛１−Ｒ・ＶＤＳＢ／（ＲＯＮ１２５・ＶＢ）｝
（１８）式
そして、（１７）式と（１８）式から、（ｔＢ／ｔＣ）は（１９）式で表される。（ｔＢ／ｔＣ）は、ＶＤＳが閾値ＶＤＳＢ、ＶＤＳＣに到達するまでの時間ｔＢ、ｔＣの比であるから、「ＶＤＳ閾値到達時間比」という。
（ｔＢ／ｔＣ）＝ｌｎ｛１−Ｒ・ＶＤＳＢ／（ＲＯＮ１２５・ＶＢ）｝／
ｌｎ｛１−Ｒ・ＶＤＳＣ／（ＲＯＮ１２５・ＶＢ）｝
（１９）式
【0066】
電力供給回路６の直流電源６３の電圧ＶＢやＦＥＴ６０のＲＯＮ１２５は定まっており、ＶＤＳＣとＶＤＳＢは任意に定めた閾値である。したがって、（１９）式から、（ｔＢ／ｔＣ）は、経路抵抗Ｒのみの関数であり、経路インダクタンスＬに依存しないことが分かる。
経路抵抗Ｒは、図１の接地箇所Ｐまでの回路抵抗と接地抵抗Ｒ６７との合計である。接地個所が同じ場合には、接地個所までの回路抵抗は同じである。したがって、（ｔＢ／ｔＣ）は、接地抵抗Ｒ６７のみの関数である。
【0067】
図７は、ＶＤＳ閾値到達時間比曲線を示す図である。なお、図７の横軸は接地抵抗Ｒ６７を示し、縦軸はＶＤＳ閾値到達時間比（ｔＢ／ｔＣ）を示している。ＶＤＳ閾値到達時間比曲線Ｃ上の点Ｐ１、Ｐ２、Ｐ３は、図６の波形１、２、３それぞれにおけるＶＤＳ閾値到達時間比（ｔＢ／ｔＣ）を示している。例えば、点Ｐ１のＶＤＳ閾値到達時間比（ｔＢ／ｔＣ）は、（ｔＢ１／ｔＣ１）である。
図７から、（ｔＢ／ｔＣ）は、接地抵抗Ｒ６７が小さいほど小さくなることが分かる。一方、図６から、接地抵抗が小さいほど過電流の到達値（電流到達値）が大きくなり、過電流の増加率が大きくなることが分かる。すなわち、同一経路を過電流が流れる場合、接地抵抗Ｒ６７が小さいほどあるいはＶＤＳの増加率が大きいほど（ｔＢ／ｔＣ）が小さくなる。したがって、ＶＤＳ閾値到達時間比（ｔＢ／ｔＣ）によって、過電流の程度（電流到達値および増加率）を判別することができることが分かる。
【0068】
一方、ＦＥＴ６０がオンする時には、経路に突入電流が流れる。この突入電流も指数関数波形となる。しかしながら、このような突入電流が流れた時には、ＦＥＴ６０をオフ（遮断）しないように構成する必要がある。そこで、突入電流が流れた場合の電流到達値より大きい電流到達値を選定し、選定した電流到達値に到達する過電流が流れた時の（ｔＢ／ｔＣ）を、過電流保護の閾値（ｔＢ０／ｔＣ０）として設定する。これにより、突入電流が流れた時にＦＥＴ６０が誤遮断されるのを防止することができる。
【0069】
閾値（ｔＢ０／ｔＣ０）を設定する時の経路抵抗ＲをＲ０（接地抵抗Ｒ６７０）、ｔＢをｔＢ０、ｔＣをｔＣ０とすると、閾値（ｔＢ０／ｔＣ０）は、（２０）式で表される。
（ｔＢ０／ｔＣ０）＝ｌｎ｛１−Ｒ０・ＶＤＳＢ／（ＲＯＮ１２５・ＶＢ）｝／
ｌｎ｛１−Ｒ０・ＶＤＳＣ／（ＲＯＮ１２５・ＶＢ）｝
（２０）式
図７では、点Ｐ２、すなわち、図６の波形２の（ｔＢ２／ｔＣ２）を閾値（ｔＢ０／ｔＣ０）として設定している。
この場合、例えば、点Ｐ１のように、（ｔＢ／ｔＣ）が（ｔＢ０／ｔＣ０）より小さい場合［（ｔＢ／ｔＣ）＜（ｔＢ０／ｔＣ０）］には、過電流保護を行い、例えば、点Ｐ３のように、（ｔＢ／ｔＣ）が（ｔＢ０／ｔＣ０）より大きい場合には過電流保護を行わない。
【0070】
以上では、ＦＥＴ６０が、周囲温度の上限温度１２５℃で動作することを前提とした。しかしながら、上限温度１２５℃より低い周囲温度でＦＥＴ６０が動作する時には、その周囲温度におけるＦＥＴ６０のオン抵抗ＲＯＮは、ＲＯＮ１２５より小さくなる。この場合、Ｒ０が同じであれば、（２０）式のＲＯＮ１２５をＲＯＮに代えて用いることによって求めた閾値（ｔＢ０／ｔＣ０）が、ＲＯＮ１２５を用いて求めた閾値より大きくなる。このため、動作温度が変わると、（２０）式を用いて求めた閾値をそのまま使用することができない。
【0071】
ここで、任意の周囲温度における経路抵抗ＲとＦＥＴ６０のオン抵抗ＲＯＮとの比（Ｒ／ＲＯＮ）が、（ＲＯ／ＲＯＮ１２５）と同じ値であれば、（ｔＢ０／ｔＣ０）は、周囲温度に依存しない一定値になる。周囲温度が上限の１２５℃より低い任意の温度におけるオン抵抗ＲＯＮに対しては、Ｒ／ＲＯＮ＝ＲＯ／ＲＯＮ１２５を満足する、すなわち、［Ｒ＝ＲＯ・ＲＯＮ／ＲＯＮ１２５］を満足する経路抵抗Ｒの過電流を選定し、選定した過電流にＲＯＮに乗じたＶＤＳの波形から（２０）式を導出すればよいことになる。
【0072】
これは、閾値に対応する過電流の電流到達値を周囲温度により変えることであり、ＶＤＳの増加率に基づいて保護することできる過電流の下限値が、ＦＥＴ６０の周囲温度が上限値１２５℃である時に最小となり、１２５℃より低下するにしたがって大きくなることである。この条件を満足すれば、（ｔＢ０／ｔＣ０）は、周囲温度に依存しない固定値となり、ＶＤＳの増加率を検出する閾値として使用することができる。
通常、Ｎ型ＭＯＳＦＥＴのＲＯＮの温度係数は５０００ｐｐｍ程度であるから、例えば、周囲温度が２５℃の時のＲＯＮは、ＲＯＮ１２５の（１／１．５）となる。従って、周囲温度が２５℃の場合に、ＶＤＳの増加率を検出することによって保護することができる過電流の下限値は、１２５℃の場合の１．５倍の大きさ（電流到達値）となる
ＶＤＳの増加率の検出によって保護することができない過電流は、ＶＤＳ（大きさ）を検出することによって保護することになる。このため、周囲温度が低下するにしたがって、ＶＤＳ（大きさ）を検出することによって保護する過電流の最大値が大となり、ＦＥＴ６０をオフ（遮断）した時のＦＥＴ６０の温度上昇量（＝ＦＥＴ６０のチャンネル温度−周囲温度）が増大する。しかしながら、このＦＥＴ６０の温度上昇量の増大は、周囲温度の低下により相殺される。このため、周囲温度の上限値１２５℃において、ＶＤＳの大きさを検出することによってＦＥＴ６０を遮断した時のＦＥＴ６０のチャンネル温度の到達値を超えることがないように、閾値（ｔＢ０／ｔＣ０）を設定することができる。
【0073】
ＶＤＳ閾値到達時間比（ｔＢ／ｔＣ）のｔＢ、ｔＣは、電流が流れ始める（電流が上昇し始める）時点を原点（ｔ＝０）として計測した時間である。本実施形態では、（ｔ＝０）の時点として、［ＶＧ＞Ｖ１］となる時点を用いている。
従って、ＶＤＳの増加率によって過電流か否かを検出する際には、先ず、小さい方の閾値ＶＤＳＣに達するまでの時間ｔＣを計測し、計測したｔｃを基に、（２１）式により時間Ｔ８２を設定する。
Ｔ８２＝Ｋ・ｔＣ＋α （２１）式
なお、Ｋは、定数（＝ｔＢ０／ｔＣ０）である、αは、［ＶＧ＞Ｖ１］となった時点（ｔＢ、ｔＣの計測開始時点）で、過電流が、ゼロでない有限な値となった場合に、それを補正するための定数である。
前述した（１３）式の［Ｔ８２＝Ｋ・Ｎ８３・ＴＣ＋α］は、（２１）式と同じことを表している。すなわち、（Ｎ８３・ＴＣ）は時間ｔＣに対応する。
【0074】
時間Ｔ８２は、カウンタ部８２内に設定される。なお、時間ｔＣは、カウンタ部８３で計測されて、カウンタ部８２に出力される。時間Ｔ８２の間にＶＤＳがＶＤＳＢに達したか否かが、Ｄフリップフロップ８０及びカウンタ部８２で判定される。
なお、（２１）式によりＴ８２をその都度求める代わりに、ｔＣに対応するＴ８２を予め計算して対応表に書き込んでおき、対応表より読みだすようにしてもよい。
経路インダクタンスＬは、約１μＨ／ｍで、配線長に比例する。配線長が長くなると、配線抵抗が大きくなり、その分（１９）式のＲが大きくなる。即ち、Ｒが一定という条件は、Ｌが変化すると完全には成立せず、（２１）式のＫが厳密には定数とならない。そのズレが問題となるような場合には、ズレを修正する必要がある。例えば、ズレを考慮した対応表を作成しておき、この対応表を用いることによって、適切なＴ８２を設定することができる。
【0075】
第２過電流保護信号生成回路８の動作を説明する。
（［ＶＤＳ≦ＶＤＳＣ］の時）
スイッチ１１をオン操作した後（ＦＥＴ６０をオンさせる時）、［ＶＧ＞Ｖ１］となると、コンパレータ５３の出力がＨとなる。この時点をｔ０とし、検出動作に関する時間の計測の起点とする。
コンパレータ５３の出力及びタイマー７３の出力がＨ（「Ｔモード」）となると、ＡＮＤ回路８６の出力Ｈが時計回路８５、カウンタ部８３、８２にリセット解除信号として入力される。これにより、時計回路８５はクロックを出力し、カウンタ部８２はそのクロックをカウントする。
［ＶＧ＝Ｖ１］となる時点を時刻ｔ０としているが、ｔ０におけるドレイン・ソース間電圧ＶＤＳの値をＶＤＳｔ０とし、ＦＥＴ６０のスレッショルド電圧をＶｔｈとすると、［ＶＧ−Ｖ２≒Ｖｔｈ］となる。時刻ｔ０では［ＶＧ＝Ｖ１］であるから、［ＶＤＳｔ０＝Ｖ１−Ｖ２≒Ｖｔｈ］となる。Ｖｔｈの大きさは３〜４Ｖであるから、ＶＤＳｔ０は３〜４Ｖとなる。
【0076】
一方、「Ｉモード」においてコンパレータ３３の出力がＨになるＶＤＳＡは、たかだか１００ｍＶであるから、［ＶＤＳｔ０＞ＶＤＳＡ］となる。従って、時刻ｔ０直後にコンパレータ３３の出力がＨとなり、タイマー７３の出力がＨとなる。つまり、「Ｉモード」から「Ｔモード」に移行する。
時刻ｔ０を過ぎるとＶＤＳは急速に縮小し、且つ「Ｔモード」になって電流Ｉ５が流れ始めるため、ＶＹが引き下げられ（低下し）、コンパレータ３３の出力はＬに復帰する。
時刻ｔ０以降で、［ＶＤＳ≦ＶＤＳＣ］である間は、コンパレータ３４の出力がＨとなり、ＡＮＤ回路８４の出力は、時計回路８５からのクロックに応じたクロック出力となる。この出力はカウンタ部８３へ入力されてカウントされる。
なお、［ＶＸ１＞ＶＹ］であるから、［ＶＸ＞ＶＹ］である。このため、コンパレータ３３の出力はＬであり、ＡＮＤ回路７４の出力はＬである。
【0077】
（［ＶＤＳ＞ＶＤＳＣ］となった時：ｔＣ計測が終了する時）
この時点は、図６の波形１〜３がＶＤＳＣに達した時点である。この時点に到達するまでの時間ｔＣは、波形の増加率により異なる。図６から、ＶＤＣの増加率が大きいほど、ＶＤＳＣに達するまでの時間ｔＣが短いことが分かる（ｔＣ１＜ｔＣ２＜ｔＣ３）。
【0078】
［ＶＤＳ＞ＶＤＳＣ］となると、コンパレータ３４の出力がＬとなる。これにより、ＡＮＤ回路８４からクロックが出力されなくなり、カウンタ部８３のカウントが停止される。
カウントが停止した時のカウント値が第１カウント値Ｎ８３である。各波形１、２、３のＮ８３をＮ８３１、Ｎ８３２、Ｎ８３３、クロック周期をＴＣとすると、ｔＣ１、ｔＣ２、ｔＣ３は、次のように表される。
ｔＣ１＝Ｎ８３１・ＴＣ
ｔＣ２＝Ｎ８３２・ＴＣ
ｔＣ３＝Ｎ８３３・ＴＣ
カウンタ部８３は、カウントを停止するまでの時間ｔＣ（＝Ｎ８３・ＴＣ）を、カウンタ部８２に出力する。
【0079】
カウンタ部８２は、時間ｔＣを受け取ると、前記した（１３）式により増加率検出時間［Ｔ８２＝Ｋ・Ｎ８３・ＴＣ＋α］を求め、カウンタ部８２内に設定する。各波形１、２、３のＴ８２をＴ８２１、Ｔ８２２、Ｔ８２３とする。カウンタ部８２はカウントを続行し、カウント時間がＴ８２に達するまでＱバー出力端子をＨとし、カウント時間がＴ８２達するとＱバー出力端子をＬとする。
【0080】
（［ＶＤＳ＞ＶＤＳＢ］となった時：過電流の判定タイミング）
この時点は、図６の波形１〜３がＶＤＳＢに達した時点である。この時のカウンタ部８２のカウント値（以下、「第２カウント値」という）を、波形１、２、３毎にＮＢ１、ＮＢ２、ＮＢ３とすると、各波形１、２、３がＶＤＳＢに達した時刻ｔＢ１、ｔＢ２、ｔＢ３は、次のように表される、
ｔＢ１＝ＮＢ１・ＴＣ （２２）式
ｔＢ２＝ＮＢ２・ＴＣ （２３）式
ｔＢ３＝ＮＢ３・ＴＣ （２４）式
波形２は閾値（ｔＢ０／ｔＣ０）に対応する波形であるから、［Ｔ８２２＝ｔＢ２］である。従って、［Ｔ８２１＞ｔＢ１］、［Ｔ８２３＜ｔＢ３］となる。
ＶＤＳがＶＤＳＢに達すると、コンパレータ３３の出力がＨとなるので、ＡＮＤ回路７４の出力がＬからＨに立ち上がる。このＨの出力は、Ｄフリップフロップ８０のＣＬＫ端子へ入力される。
【0081】
Ｄフリップフロップ８０のＲバー端子にＨが入力されている時（時間Ｔ８２内）に、ＣＬＫ端子にＨが入力されると、Ｄフリップフロップ８０のＱ出力端子はＨとなる。これにより、制御回路１６は，ＦＥＴ６０をオフする。
図６の波形１は、カウンタ部８２で設定された増加率検出時間Ｔ８２１に達する前の時刻ｔＢ１（＝ＮＢ１・ＴＣ）に［ＶＤＳ＞ＶＤＳＢ］となっているため、この場合に該当する。
Ｄフリップフロップ８０のＲバー端子にＬが入力されている時（時間Ｔ８２経過後）に、ＣＬＫ端子にＨが入力されても、Ｄフリップフロップ８０のＱ出力端子はＬのままである。即ち、増加率が検出基準値より小さいため、過電流保護動作が行われない。
図６の波形３の場合は、増加率検出時間Ｔ８２３経過後の時刻ｔＢ３（＝ＮＢ３・ＴＣ）に［ＶＤＳ＞ＶＤＳＢ］となっている。このため、その増加率は、閾値（ｔＢ０／ｔＣ０＝Ｔ８２１／ｔＣ１＝Ｔ８２２／ｔＣ２＝Ｔ８２３／ｔＣ３）より小であり、この場合に該当する。
【0082】
［第２の実施形態］
図２は、本発明の過電流保護電源装置の第２の実施形態を示す図である。図１の構成要素と同じ構成要素には、同じ符号を付している。
図１に示されている第１の実施形態との第１の相違点は、ＦＥＴ６０としてＰ型ＭＯＳＦＥＴを用いている点である。
第２の相違点は、ＦＥＴ６０のゲート・ソース間に、ツェナーダイオード１５０が接続されている点である。これにより、ゲート・ソース間電圧が、ツェナーダイオード１５０のツェナー電圧（例えば、１５Ｖ）より大きくなるのが防止される。
第３の相違点は、コンパレータ５３の入力端子の接続を入れ換えた点である。即ち、反転入力端子を直流電源５４に接続し、非反転入力端子をツェナーダイオード５２と抵抗５０との接続点に接続している。
第４の相違点は、ＦＥＴ６０としてＰ型ＭＯＳＦＥＴを用いたことに伴い、図１のチャージポンプ回路１３を削除した点である。
第５の相違点は、ダイオード４６のアノードの接続先がＶ１ラインからＶ２ラインに変更されている点である。
その他は図１と同じである。本実施形態では、Ｖ１はＦＥＴ６０のソース電圧であり、Ｖ２はドレイン電圧である。
また、ＦＥＴ６０のソースが、本発明の「ＦＥＴの直流電源側の端子」に対応し、ＦＥＴ６０のドレインが、本発明の「ＦＥＴの負荷側の端子」に対応する、
【0083】
駆動回路１４のＦＥＴ１４１がオン（ＦＥＴ１４２がオフ）している時には、ＦＥＴ６０のゲート・ソース間が短絡され［ＶＧ＝Ｖ１］、ＦＥＴ６０はオフしている。
ＦＥＴ４８のゲート電圧は、ＶＧよりダイオード４５の順方向電圧（０．６Ｖ）だけ低い電圧となる。一方、［ＶＧ＞Ｖ２］であるから、ダイオード４６が逆バイアスされて抵抗４７に電位差が発生せず、ＦＥＴ４８はオフしている。これにより、コンパレータ５３の出力はＬとなる。
駆動回路１４のＦＥＴ１４２がオン（１４１がオフ）すると、ＦＥＴ６０のゲートが抵抗１５を介して接地され、ゲート電圧ＶＧは、ソース電圧Ｖ１より低い電圧（例えば、１５Ｖ低い電圧）に向かって低下して行く。（Ｖ１−ＶＧ）がＦＥＴ６０のスレッショルド電圧を超えたところでＦＥＴ６０がオンし、ドレイン電圧Ｖ２が上昇する。
Ｖ２が上昇してＶ１に近づくと、［ＶＧ＜Ｖ２］となり、ＦＥＴ４８のゲートに、ドレイン電圧Ｖ２を抵抗４７、４９で分圧した電圧が印加されるので、ＦＥＴ４８はオンする。これにより、コンパレータ５３の出力がＨとなる。以後の動作は、第１の実施形態と同様である。
【0084】
［第３の実施形態］
図３は、本発明の過電流保護電源装置の第３の実施形態を示す図である。図１の構成要素と同じ構成要素には、同じ符号を付している。
第１の実施形態では、ドレイン・ソース間電圧検出回路２やドレイン・ソース間電圧検出開始回路４の正極端子及び負極端子は、電力供給回路６の正極端子及び負極端子に接続されている。このため、ドレイン・ソース間電圧検出回路２やドレイン・ソース間電圧検出開始回路４を構成するＦＥＴとして、耐圧（ドレイン・ソース間絶対最大定格電圧）が電力供給回路６の電源電圧より大きいものを用いる必要がある。例えば、直流電源６３の電圧が５００Ｖである場合には、耐圧が５００Ｖ以上のＦＥＴを使用する必要がある。しかしながら、このようなＦＥＴは、大きい形状を有しているため、回路をＩＣ化する際にチップ面積（チップサイズ）が大きくなる。この場合、ＦＥＴの寄生容量が増大して応答性が低下すると共に、コストが高くなる。
第３の実施形態では、電力供給回路６の電源電圧より低い定電圧を供給する定電圧回路９を設けている。これにより、ドレイン・ソース間電圧検出回路２やドレイン・ソース間電圧検出開始回路４で使用するＦＥＴとして耐圧が小さいＦＥＴを使用することができる。
【0085】
図３では、定電圧回路９は、電力供給回路６とドレイン・ソース間電圧検出開始回路４との間に挿設されている。定電圧回路９は、カソードがＦＥＴ６０の電源側端子に接続されたツェナーダイオード９０と、一端がツェナーダイオード９０のアノードに接続され、他端が接地されている抵抗９２と、ツェナーダイオード９０の両端間に接続されているコンデンサ９１とで構成されている。
そして、ツェナーダイオード９０の両端間に生ずるツェナー電圧が、ドレイン・ソース間電圧検出回路２やドレイン・ソース間電圧検出開始回路４へ印加される。ドレイン・ソース間電圧検出回路２やドレイン・ソース間電圧検出開始回路４の負極端子ライン１５２は、ツェナーダイオード９０と抵抗９２との接続点に接続されている。
過電流保護動作は、第１および第２の実施形態と同様である。
【0086】
なお、ツェナーダイオード９０に並列接続されたコンデンサ９１は、Ｖ１と接地間の電圧変動を吸収して定電圧に保持する機能を有する。また、外部から印加される高周波電圧振動（ノイズ）の影響を抑制する効果がある。
また、フォトカプラ１５１は、スイッチ部１０と制御回路１６とを電気的に切離すためのものであり、必要に応じて設けられる。
また、図３では、ＦＥＴ６０としてＮ型ＭＯＳＦＥＴを用いたが、Ｐ型ＭＯＳＦＥＴを用いた場合も同様に構成することができる。
【0087】
［第４の実施形態］
図４は、本発明の過電流保護電源装置の第４の実施形態を示す図である。図３の構成要素と同じ構成要素には、同じ符号を付している。
本実施の形態のドレイン・ソース間電圧検出回路２は、図３に示した第３の実施の形態のものと以下の点で相違している。
（１）２つの抵抗３１、３２を廃し、１つの抵抗３５を用いた。
（２）コンパレータ３４を廃した。
（３）コンパレータ３３の出力を処理するＤフリップフロップ１２２、１２３を設けた。
（４）検出電圧引下回路１２０を構成する定電流回路の並列数を増やした。
【0088】
抵抗３５は、ＦＥＴ２８のドレインに接続されている。抵抗３５の抵抗値は、ＦＥＴ２６のドレインに接続される抵抗２９と同じ抵抗値に設定される。抵抗３５の両端に発生する電圧をＶＸとする。
コンパレータ３３は、ＶＸとＶＹを比較するためのものであり、反転入力端子にＶＸが入力され、非反転入力端子にＶＹが入力される。コンパレータ３３の出力端子は、Ｄフリップフロップ１２２、１２３のクロック端子ＣＬＫに接続されると共に、第１過電流保護信号生成回路７のＡＮＤ回路７５の入力端子と接続されている。
Ｄフリップフロップ１２２のＤ端子には、負極が負極端子ライン１５２に接続された直流電源１２１の正極が接続される。Ｄフリップフロップ１２２のＱ出力端子は、Ｄフリップフロップ１２３のＤ端子に接続されると共に、ＦＥＴ３８のゲートに接続されている。Ｄフリップフロップ１２３のＱ出力端子は、ＦＥＴ３９のゲートと接続されていると共に、ＡＮＤ回路７６の入力端子に接続されている。
【0089】
また、本実施の形態の第１過電流保護信号生成回路７は、図３に示した第３の実施形態のものと以下の点で相違している。
（１）ＡＮＤ回路７４を廃し、２つのＡＮＤ回路７５，７６を設けた。
（２）タイマー７３の出力端子を、Ｄフリップフロップ１２２、１２３のリセット端子Ｒバーにも接続した。
【0090】
第１過電流保護信号生成回路７のＡＮＤ回路７５には、コンパレータ３３の出力とコンパレータ５３の出力が入力される。ＡＮＤ回路７５の出力は、タイマー７３に入力されると共に、ＡＮＤ回路７２に入力される。
ＡＮＤ回路７６には、Ｄフリップフロップ１２３のＱ出力端子の出力とコンパレータ５３の出力が入力される。ＡＮＤ回路７６の出力は、Ｄフリップフロップ８０のクロック端子ＣＬＫに入力される。
【0091】
本実施の形態の過電流保護電源装置は、以下のように動作する。
（［ＶＧ＜Ｖ１］である時）
ＦＥＴ６０がオフのときや、オンしてもまだ［ＶＧ＜Ｖ１］であるときは、コンパレータ５３の出力はＬである。これにより、タイマー７３の出力がＬであり、ＦＥＴ２２がオフしている。また，Ｄフリップフロップ１２２、１２３がリセットされ、ＦＥＴ３８、３９がオフしている。また，Ｉ１、Ｉ２は流れているが、ＦＥＴ４０がオフしているのでＩ３〜Ｉ７は流れていない。
【0092】
（［ＶＧ＞Ｖ１］となった時）
［ＶＧ＞Ｖ１］となると、コンパレータ５３の出力がＨとなり、ＦＥＴ４０がオンする。これにより、電流Ｉ４が流れ、「Ｉモード」となる。
また、［ＶＧ＞Ｖ１］となった直後のＶＤＳは、飽和前の大きな値となり、ＶＤＳＡより大きい。このため、［ＶＹ＞ＶＸ］となり、コンパレータ３３の出力はＨとなる。
コンパレータ５３および３３の出力がＨとなることにより、ＡＮＤ回路７５の出力，タイマー７３の出力及びＡＮＤ回路８６の出力がＨとなり、カウンタ部８２、８３及び時計回路８５のリセットが解除される。これにより、時計回路８５は、クロックをＡＮＤ回路８４とカウンタ部８２に出力する。
また、タイマー７３の出力がＨとなることにより、「Ｔモード」となるとともに，Ｄフリップフロップ１２２及び１２３のリセットが解除される。「Ｔモード」になると、ＦＥＴ２２がオンして電流Ｉ５が流れ始める。これにより、電流Ｉ１，Ｉ４，Ｉ５が流れ、電流Ｉ６，Ｉ７が流れないという状態になる。この状態により、Ｔモードの閾値ＶＤＳＣが設定される。
なお、電流Ｉ５が流れ始めると、その分電流Ｉ３が減少するため、ＶＹが引き下げられる。これにより、［ＶＹ＜ＶＸ］となり、コンパレータ３３の出力がＬに戻る。
Ｄフリップフロップ１２２のＱバー出力はＨのままであるため、ＡＮＤ回路８４は、時計回路８５から入力されたクロックをカウンタ部８３に出力し、カウンタ部８３は、入力されるクロックをカウントする。
【0093】
（ＩＤが増大し、ＶＤＳがＶＤＳＣに達した時）
ＩＤ（ＶＤＳ）の増大によりＶＹが増大し、［ＶＹ＞ＶＸ］（［ＶＤＳ＞ＶＤＳＣ］）となると、コンパレータ３３の出力がＨとなる。これにより、Ｄフリップフロップ１２２のＱバー出力がＬとなり、Ｑ出力がＨとなる。
Ｄフリップフロップ１２２のＱバー出力がＬとなると、ＡＮＤ回路８４の出力がＬとなり、カウンタ部８３のカウントが停止する。この時、カウンタ部８３は、それまでのカウント値にクロックの周期ＴＣを乗じた値をｔＣとし、カウンタ部８２へ出力する。カウンタ部８２は、受け取ったｔＣに基づいて変化率検出時間Ｔ８２を設定し、変化率検出時間Ｔ８２が経過するまでＱバー出力をＨとする。
【0094】
Ｄフリップフロップ１２２のＱ出力がＨとなると、ＦＥＴ３８がオンし、電流Ｉ１、Ｉ４、Ｉ５、Ｉ６が流れ、電流Ｉ７が流れない状態となる。この状態により、「Ｔモード」の閾値ＶＤＳＢが設定される。
なお、電流Ｉ６が流れ始めると、その分電流Ｉ３が減少するため、ＶＹが引き下げられ、［ＶＹ＜ＶＸ］となってコンパレータ３３の出力がＬに戻る。
【0095】
（更にＩＤが増大し、ＶＤＳがＶＤＳＢに達した時）
ＩＤ（ＶＤＳ）の増大によりＶＹが増大し、［ＶＹ＞ＶＸ］（［ＶＤＳ＞ＶＤＳＢ］）となると、コンパレータ３３の出力がＨとなる。これにより、Ｄフリップフロップ１２３のＱバー出力がＬとなり、Ｑ出力がＨとなる。
Ｄフリップフロップ１２３のＱ出力がＨとなると、ＡＮＤ回路７６の出力がＨとなると共に、ＦＥＴ３９がオンする。
ＡＮＤ回路７６の出力Ｈは、Ｄフリップフロップ８０のクロック入力端子ＣＬＫに入力される。Ｄフリップフロップ８０のリセット端子Ｒバーには、増加率検出時間Ｔ８２が経過するまでカウンタ部８２からＨが入力されている。この増加率検出時間Ｔ８２内にクロック入力端子ＣＬＫにＨが入力された場合には、Ｄフリップフロップ８０のＱ出力端子がＨとなる。この出力Ｈは、ＯＲ回路１７を介して制御回路１６に入力される。増加率検出時間Ｔ８２経過後にクロック入力端子ＣＬＫにＨが入力された場合には、Ｄフリップフロップ８０のＱ出力端子はＬのままである。
【0096】
また、ＦＥＴ３９がオンすると、電流Ｉ１、Ｉ４、Ｉ５、Ｉ６、Ｉ７が流れる状態となる。この状態により、「Ｔモード」の閾値ＶＤＳＤが設定される。
なお、電流Ｉ７が流れ始めると、その分電流Ｉ３が減少するため、ＶＹが引き下げられ、［ＶＹ＜ＶＸ］となってコンパレータ３３の出力がＬに戻る。
【0097】
（更にＩＤが増大し、ＶＤＳがＶＤＳＤまで増加したとき
ＩＤ（ＶＤＳ）の増大によりＶＹが増大し、［ＶＹ＞ＶＸ］（［ＶＤＳ＞ＶＤＳＤ］）となると、コンパレータ３３の出力がＨとなる。これにより、ＡＮＤ回路７５の出力がＨとなる。ＡＮＤ回路７５の出力Ｈは、ＡＮＤ回路７２の一方の入力端子に入力されると共に、タイマー７３に入力される。この場合、ＶＹの引き下げ（低減）のため引出電流の追加が行われないから、コンパレータ３３の出力はＨを維持し、ＡＮＤ回路７５および７２の出力はＨの状態を維持する。
ＡＮＤ回路７２の出力Ｈは、ディジタルフィルター７１に入力される。そして、ＡＮＤ回路７２の出力Ｈが所定時間維持されると、ディジタルフィルター７１の出力がＨとなり、制御回路１６に過電流保護信号が入力される。
【0098】
本実施形態は、以下のように利点を有する。
本実施形態では、［ＶＹ＝ＶＸ］となってコンパレータ３３の出力がＨとなる時点の直前では、ＶＹ、ＶＸを発生させるＦＥＴ２６、２８の電流は等しくなっており、ＦＥＴ２６、２８のソース間に電位差はない。これにより、基準値を設定するに際し、（１２）式中のＲＯＮ１の影響を受けることがなくなるため、基準値の設定精度が良くなる。
図１〜３に示されている第１〜３の実施形態では、ＶＸ、ＶＸ１を、抵抗３１、３２を用いて設定したが、本実施形態では、接続点ｃから定電流を引き出す定電流回路を増やし、引き出し電流値を変えることによって設定している。このため、過電流保護電源装置をＩＣ化する場合に、電流値をトリミングすることによって閾値を変更することができる。
ドレイン・ソース間電圧検出回路２の対称性が向上するため、高周波電磁波や高周波ノイズに対する耐性が向上する。
コンパレータの数を減少させ、減少した分をディジタル回路で補うようにしたので、チップ面積を小さくすることができる。
【0099】
［第５の実施形態］
図８は、本発明の過電流保護電源装置の第５の実施形態を示す図である。図３、図４の構成要素と同じ構成要素には、同じ符号を付している。
なお、図８では、ＦＥＴ６０としてＮ型ＭＯＳＦＥＴを用いた場合を示しているが、Ｐ型ＭＯＳＦＥＴを用いることもできる。この場合、必要に応じて他のＦＥＴの型も変更することができる。
【0100】
本実施形態では、図４に示されている第４の実施形態の第２過電流保護信号生成回路８を排し、それに伴って、ドレイン・ソース間電圧検出回路２の構成を変更した。
ドレイン・ソース間電圧検出回路２の構成の変更内容は、以下のとおりである。
図４のドレイン・ソース間電圧検出回路２から、直流電源１２１、Ｄフリップフロップ１２２、１２３を除去した。
検出電圧引下回路１２０の代わりに、ドレイン・ソース間電圧閾値設定回路１２４を用いた。
【0101】
ドレイン・ソース間電圧閾値設定回路１２４の１例について説明する。
ｄ点と接地との間に、ＦＥＴ９３のソース、ドレインと抵抗９５が直列に接続されている。また、ｄ点と負極端子ライン１５２との間に、ＦＥＴ９３とカレントミラー接続されたＦＥＴ９４のソース、ドレインとＦＥＴ９６のドレイン、ソースが直列に接続されている。
ＦＥＴ９７と９８は、ＦＥＴ９６とカレントミラー接続されている。ＦＥＴ９７のドレインは、ＦＥＴ２６のソース（ｃ点）に接続され、ソースは、負極端子ライン１５２に接続されている。ＦＥＴ９８のドレインは、ＦＥＴ２６のソース（ｃ点）に接続され、ソースは、ＦＥＴ３９のドレインに接続されている。ＦＥＴ３９のソースは、負極端子ライン１５２に接続されている。ＦＥＴ３９のゲートは、タイマー７３の出力端子に接続されている。
【0102】
次に、本実施の形態の動作を説明する。
（［ＶＧ＜Ｖ１］である時］
ＦＥＴ６０がオフの時や、オンしてもまだ［ＶＧ＜Ｖ１］である時には、コンパレータ５３の出力はＬであり、ＦＥＴ４０はオフとなっている。
また、コンパレータ５３の出力がＬであるため、ＡＮＤ回路７５の出力及びタイマー７３の出力がＬであり、ＦＥＴ３９はオフである（「Ｉモード」）。
【0103】
（［ＶＧ＞Ｖ１］となった時）
［ＶＧ＞Ｖ１］となると、コンパレータ５３の出力がＨとなる。これにより、ＦＥＴ４０がオンとなって、電流Ｉ３、Ｉ４およびＩ８が流れ始める。この時、ＶＤＳは飽和前の大きな値となっており、閾値ＶＤＳＡより大きい。このため、抵抗２９を流れる電流Ｉ３は、抵抗３５を流れる電流Ｉ２より大きい（［Ｉ３＞Ｉ２］）。したがって、［ＶＹ＞ＶＸ］となり、コンパレータ３３の出力がＨとなる。これにより、コンパレータ３３、５３の出力が共にＨとなるため、ＡＮＤ回路７５の出力がＨとなり、タイマー７３の出力がＨとなる。タイマー７３の出力がＨとなると、ＦＥＴ３９がオンする（「Ｔモード」）。
ＦＥＴ３９がオンすることによって電流Ｉ７が流れ始めると、ｃ点から引き出される電流は（Ｉ４＋Ｉ７）となる。これにより、閾値［ＶＤＳＤ＝Ｒ２３（Ｉ４＋Ｉ７）］が設定される。電流Ｉ４、Ｉ７は電流Ｉ８に比例している。ＦＥＴ９３のスレッショルド電圧をＶｔｈ、抵抗９５の抵抗値をＲ９５とすると、［Ｉ８＝（Ｖ１−Ｖｔｈ）／Ｒ９５］となる。［Ｖ１≫Ｖｔｈ］であるから、Ｉ８は、Ｖ１にほぼ比例するといえる。すなわち、電流Ｉ４、Ｉ７は、電圧Ｖ１に連動（ほぼ比例）して変わる。したがって、閾値ＶＤＳＤも、電圧Ｖ１に連動（ほぼ比例）して変わる。
本明細書では、「連動する」という記載は、「比例する」あるいは「ほぼ比例する」ことを表している。
なお、電流Ｉ７が流れ始めると、その分だけ電流Ｉ３が減少するため、［Ｉ３＜Ｉ２］となる。このため、［ＶＹ＜ＶＸ］となってコンパレータ３３の出力がＬに戻る。
【0104】
（過電流が流れる時）
ＩＤが増大してＶＤＳが「Ｉモード」の閾値ＶＤＳＡより大きくなり、［ＶＸ＜ＶＹ］となると、コンパレータ３３の出力がＨとなって、ＡＮＤ回路７５の出力がＨとなる。これにより、タイマー設定時間ＴＳの間タイマー７３の出力がＨとなり、ＦＥＴ３９がオンする（「Ｔモード」）。
「Ｔモード」となって電流Ｉ７が流れ始めることにより電流Ｉ３（ＶＹ）が減少し、［ＶＸ＞ＶＹ］となってコンパレータ３３の出力がＬに戻る。タイマー７３の出力Ｈは、タイマー設定時間ＴＳの間維持される。
【0105】
（小過電流の場合）
小過電流が流れる場合には、ＶＹが引き下げられたＴモードとなった後、［ＶＸ＞ＶＹ］の状態がタイマー設定時間ＴＳ維持される。このため、タイマー設定時間ＴＳが経過した後、タイマー７３の出力が「Ｌ」に戻り、ＦＥＴ３９がオフしてＶＹの引き下げが停止される（「Ｉモード」）。カウンタ部７０は、タイマー７３の出力がＨになる毎（「Ｔモード」になる毎）にカウント値をカウントアップする。
小電流が流れた場合の動作は、第１〜４の実施形態と同様である。
【0106】
（大過電流の場合）
大過電流が流れる場合には、Ｔモードになった後もＶＤＳが増大し続けるため、引き下げられた検出電圧ＶＹは直ぐに増大する。そして、タイマー設定時間ＴＳが経過する前に、ＶＤＳがＶＤＳＢまで上昇し、［ＶＸ＜ＶＹ］となってコンパレータ３３の出力がＨとなる。これにより、ＡＮＤ回路７２の出力Ｈがディジタルフィルター７１に入力される。
大電流が流れた場合の動作は、第１〜４の実施形態と同様である。
【0107】
図９は、第５の実施形態において、突入電流や接地電流が流れた時のドレイン・ソース間電圧ＶＤＳと、その時の閾値ＶＤＳＤとの関係を示す図である。なお、図９の横軸は時間を表し、縦軸は電圧を表している。図９（１）は、突入電流が流れた時のＶＤＳとＶＤＳＤとの関係を示している。図９（２）は、接地事故により過電流が流れた時のＶＤＳとＶＤＳＤとの関係を示している。
【0108】
先ず、図９（１）について説明する。曲線１は、突入電流が流れた時の過電流検出用の閾値ＶＤＳＤを示し、曲線２は、突入電流をＶＤＳに変換した値を示している。曲線２は、当初は急激に増大し、次第に緩やかとなり、やがてほぼ一定の値となる（飽和する）。これは、電力供給回路６に流れる電流ＩＤは、流れ始めた当初は急激に増大するが、飽和値（到達値）に近づくとほぼ一定値になるということを表している。
通常、ＦＥＴ６０がオンした時には、電力供給回路６に突入電流が流れる。従って、突入電流が流れた場合には過電流保護動作を行わないように構成する必要がある。言い換えれば、曲線１は、突入電流がゼロから飽和する迄の範囲内で曲線２を上回っている必要がある。曲線２が、どこかで曲線１と交差し、曲線１（閾値）を上回ると、そこで過電流であることが検出され、過電流保護動作が開始されてしまう。
【0109】
ＶＤＳＤやＶＤＳを求め、突入電流発生時に［ＶＤＳＤ＞ＶＤＳ］の関係にすることについて説明する。
閾値ＶＤＳＡまたはＶＤＳＤは、ｃ点から引出された電流により抵抗２３（Ｒ２３）に発生する電圧降下として設定される。従って、引出し電流がＩ４だけのときは［ＶＤＳＡ＝Ｒ２３・Ｉ４］であり、引出し電流が（Ｉ４＋Ｉ７）のときは（２５）式で表される。
ＶＤＳＤ＝Ｒ２３（Ｉ４＋Ｉ７） （２５）式
【0110】
電流（Ｉ４＋Ｉ７）は、電圧Ｖ１に連動した値である。この場合、電流（Ｉ４＋Ｉ７）は、電圧Ｖ１にほぼ比例する値であるとみなすことができ、比例定数をＫ１とすると、（２６）式で表される。
（Ｉ４＋Ｉ７）＝Ｋ１・Ｖ１ （２６）式
（２５）式と（２６）式より、（２７）式を得ることができる。
ＶＤＳＤ＝Ｒ２３・Ｋ１・Ｖ１ （２７）式
飽和時のＶＤＳＤは、（２７）式のＶ１に飽和時のＶ１を代入することによって得ることができる。飽和時のＶ１は、ＦＥＴ６０のオン抵抗ＲＯＮを無視すると、電源電圧ＶＢを回路内の抵抗成分Ｒ６１、Ｒ６６により分圧した一定値として求められる。この飽和時のＶ１は、［Ｖ１＝ＶＢ・Ｒ６６／（Ｒ６１＋Ｒ６６）］である。
従って、飽和時のＶＤＳＤは、（２８）式により表される。
ＶＤＳＤ＝Ｒ２３・Ｋ１・ＶＢ・Ｒ６６／（Ｒ６１＋Ｒ６６） （２８）式
【0111】
なお、突入電流ＩＤが、まだ飽和せず増加状態にある時点では、電力供給回路６中のインダクタンスによる電圧降下（逆起電力）も発生するので、その時点のＶ１は、飽和時の値より小さい。インダクタンスによる電圧降下は、突入電流ＩＤの増加率が大きいほど大きいから、Ｖ１は、突入電流ＩＤの増加率が大きい時ほど小さくなる。
突入電流ＩＤの増加率は、当初は大きく、次第に小さくなるというように単調に変化する。このため、Ｖ１は、小さな値から次第に大きくなり、飽和時には一定値となるというように単調に増加する。従って、Ｖ１に連動して設定されるＶＤＳＤも、単調に増加する。
【0112】
一方、ＦＥＴ６０のオン抵抗はＲＯＮであり、ＦＥＴ６０に突入電流ＩＤが流れた時のＶＤＳは、（２９）式で表される。
ＶＤＳ＝ＲＯＮ・ＩＤ （２９）式
突入電流ＩＤの飽和値は、（３０）式で表される。
ＩＤ＝ＶＢ／（Ｒ６１＋Ｒ６６） （３０）式
従って、飽和時のＶＤＳは、（３１）式で表される。
ＶＤＳ＝ＲＯＮ・ＩＤ
＝ＲＯＮ・ＶＢ／（Ｒ６１＋Ｒ６６） （３１）式
【0113】
突入電流ＩＤは、単調に増加し、飽和時に最大値となる。
先ず、最大値となる飽和時において、［ＶＤＳＤ＞ＶＤＳ］となるように設定することを考える。
（２８）式と（３１）式を用いて［ＶＤＳＤ＞ＶＤＳ］の演算を行うと、（３２）式が得られる。
Ｒ２３・Ｋ１・Ｒ６６＞ＲＯＮ （３２）式。
（３２）式を変形すると（３３）式が得られる。
Ｋ１＞ＲＯＮ／（Ｒ２３・Ｒ６６） （３３）式
すなわち、突入電流ＩＤが飽和するとＶ１も飽和し、突入電流ＩＤに比例するＶＤＳも飽和し、Ｖ１に比例するＶＤＳＤも飽和する。この時に、ＶＤＳの飽和値よりＶＤＳＤの飽和値が大きくなるようにするには、Ｋ１を、（３３）式を満たす値に設定すればよいことが分かる。
【0114】
Ｋ１を、（３３）式を満たす値に設定すれば、ＲＯＮ、Ｒ２３、Ｒ６６は固定値であり、突入電流ＩＤがゼロから飽和に至るまでの間で変化することはないから、（３２）式または（３３）式は、ゼロから飽和に至るまでの間においても成立する。
【0115】
電力供給回路６に電流ＩＤが流れているときは、電圧Ｖ１は、負荷６６（抵抗Ｒ６６）に発生する電圧降下とインダクタンス６４および６５に発生する逆起電力との和である。電流ＩＤが単調に増加する場合には、インダクタンス６４および６５に発生する逆起電力の向きはＦＥＴ６０側がプラス、負荷６６側がマイナスとなる。これにより、電圧Ｖ１が、負荷６６（Ｒ６６）の両端に生ずる電圧降下より大きいことは、回路構成から明らかである。
従って、（３４）式が成り立つ。
Ｖ１≧Ｒ６６・ＩＤ （３４）式
（２７）式と（３４）式とにより、（３５）式が成り立つ。
ＶＤＳＤ＝Ｒ２３・Ｋ１・Ｖ１≧Ｒ２３・Ｋ１・Ｒ６６・ＩＤ （３５）式
（３２）式を考慮すると、（３６）式を得ることができる。
ＶＤＳＤ＞ＲＯＮ・ＩＤ （３６）式
この時の電流ＩＤは、突入電流のゼロから飽和値までを表し、右辺の値（ＲＯＮ・ＩＤ）は、ＶＤＳを表している。
従って、（３６）式は、突入電流のゼロから飽和値に至るまで、［ＶＤＳＤ＞ＶＤＳ］であることを示している。それゆえ、Ｋ１を、（３３）式を満たす値に設定すれば、突入電流が流れた場合には、過電流保護動作は行われない。
【0116】
突入電流ＩＤがＦＥＴ６０に流れる時のＦＥＴ６０のソースと接地（ＧＮＤ）との間の抵抗はＲ６６である。Ｒ６６に対して、（３３）式を満足するＫ１を設定し、そのＫ１を用いた閾値ＶＤＳＤをＶＤＳＤＫ１とする。ＶＤＳＤＫ１に対して、過電流ＩＤのＶＤＳ変換値が飽和時に一致するような過電流ＩＤが流れるときのＦＥＴ６０のソース〜接地間の抵抗をＲＸとすると、飽和時のＶＤＳ、飽和時のＶＤＳＤＫ１は、以下のように表わされる。
飽和時のＶＤＳ＝ＲＯＮ・ＩＤ＝ＲＯＮ・ＶＢ／（Ｒ６１＋ＲＸ）
飽和時のＶＤＳＤＫ１＝Ｒ２３・Ｋ１・Ｖ１
＝Ｒ２３・Ｋ１・ＶＢ・ＲＸ／（Ｒ６１＋ＲＸ）
飽和時のＶＤＳ＝飽和時のＶＤＳＤＫ１であるから、ＲＯＮ、ＲＸは、（３７）式で表される。
ＲＯＮ＝Ｒ２３・Ｋ１・ＲＸ
ＲＸ＝ＲＯＮ／（Ｒ２３・Ｋ１） （３７）
【0117】
（３３）式は、［Ｒ６６＞ＲＯＮ／（Ｒ２３・Ｋ１）］と表されるので、ＲＸは、Ｒ６６より小さい。ＶＤＳＤがＶ１に比例する時の比例定数（Ｒ２３・Ｋ１）が決まると、ＶＤＳＤＫ１とＶＤＳが飽和時に等しくなるような過電流が流れる時のＲＸが（３７）式により求まることがわかる。
ＦＥＴ６０のソースと接地との間の抵抗値がＲＸより小さいときは、過電流が飽和したときに［ＶＤＳ＞ＶＤＳＤ］となり、ＦＥＴ６０が遮断される。
一方、ＦＥＴ６０のソースと接地との間の抵抗値がＲＸより大きいときは、過電流ＩＤがゼロから飽和に至るまでの間で［ＶＤＳ＜ＶＤＳＤ］となり、小過電流保護のメカニズム（図８のカウンタ部７０の出力がＨになる）が働くまでＦＥＴ６０は遮断されない。
【0118】
ＲＸは、ＦＥＴ６０のソースと接地間の抵抗であり、図８の回路では負荷抵抗Ｒ６６と接地抵抗Ｒ６７との並列合成抵抗になるので、以下のように表される。
ＲＸ＝Ｒ６６・Ｒ６７／（Ｒ６６＋Ｒ６７）
負荷６６に突入電流ＩＤが流れるときは、Ｒ６６は、小さな値となるが、負荷６６に定常負荷電流が流れているときは、Ｒ６６は、Ｒ６７に比べて大きな値となり、ＲＸ≒Ｒ６７となる。
ここで注目すべきは、Ｋ１が決まるとそれに対応してＲＸが決まり、ＦＥＴ６０のソースと接地との間の抵抗がＲＸより小さくなると、そのとき流れる過電流は、ＦＥＴ６０のソースから接地抵抗６７までの経路長および負荷までの経路長の如何に関わらず、飽和する前に全て遮断されることである。
【0119】
ＲＸは、一個の抵抗で構成されても良いし、複数個の抵抗の並列合成で構成されても良い。また、ＦＥＴ６０のソースと接地との間の抵抗がＲＸより大きくなると、［ＶＤＳ＜ＶＤＳＤ］となり、ＦＥＴ６０を流れる電流は、閾値ＶＤＳＤによるレベル検出では遮断されない。即ち、Ｋ１を設定すると、Ｋ１に対して（３７）式によりＲＸが決まり、そのＲＸと比較してＦＥＴ６０のソース〜接地間の抵抗値が小さいか否かで過電流の判定が行われることになる。
ＦＥＴ６０のソースと接地間の抵抗値がＲＸとなる時のＦＥＴ６０のドレイン電流をＶＤＳ変換した曲線は、図９（１）において、曲線１と２との中間に位置することになり、飽和時にはＶＤＳＤＫ１の曲線（図示せず）と一致することになる。
【0120】
以上の説明ではＶＤＳＤを先に設定して、それに対応するＲＸを求めたが、実際の過電流検出ではＲＸを最初に設定し、それに対応する閾値ＶＤＳＤを求めることになる。以下にその方法を説明する。
（１）ＦＥＴ６０を流れる電流はＦＥＴ６０と接地（ＧＮＤ）間の抵抗に依存する。
（２）各電流に対して、過電流と判定する電流範囲内の下限値を設定し、そのときのＦＥＴ６０〜接地間の抵抗値ＲＸを求める。
（３）ＲＸに対して、［Ｋ１＝ＲＯＮ／（Ｒ２３・ＲＸ）］を満足するＫ１を求める。そして、求めたＫ１を用いて、ＶＤＳ（大きさ）を判定する閾値ＶＤＳＤ［ＶＤＳＤ＝Ｋ１・Ｒ２３・Ｖ１］を設定する。すなわち、閾値ＶＤＳＤは、Ｖ１に連動して変化する（この場合は、比例定数（Ｋ１・Ｒ２３）に比例する）。
（４）このようにＶＤＳＤを設定すると、ＦＥＴ６０〜接地間の抵抗値に依存して流れる電流のうち、過電流と判定する電流範囲内の下限値となる過電流（このときのＦＥＴ６０〜接地間の抵抗値はＲＸである）が流れて飽和したときには、ＶＤＳがＶＤＳＤと一致［ＶＤＳ＝ＶＤＳＤ］する。一方、ＦＥＴ６０〜接地間の抵抗値がＲＸより小さい場合の過電流（下限値を上回る値を有する過電流）が流れて飽和したときには、［ＶＤＳ＞ＶＤＳＤ］となる。従って、ＶＤＳを閾値ＶＤＳＤと比較することによって、ＦＥＴ６０〜接地間の抵抗値がＲＸまたはそれ以下となる過電流を検出することが出来る。
（５）過電流と判定する範囲が変わり、ＦＥＴ６０〜接地間の抵抗値ＲＸが変化する場合には、それに応じてＫ１を変化させ、閾値（例えば、ＶＤＳＡ、ＶＤＳＤ等）を設定する。
（６）ここで、Ｋ１は、ＲＸを用いて、式［Ｋ１＝ＲＯＮ／（Ｒ２３・ＲＸ）］（(３７)式参照）により決定される。この式は、ＲＯＮを含んでいる。ＲＯＮは、ＦＥＴ６０のチャンネル温度に応じて変化する。このため、ＦＥＴ６０のチャンネル温度が変化すると、ＲＯＮが変化し、Ｋ１は定数にならない。一方、Ｋ１は、図８の抵抗９５の値Ｒ９５を用いて設定するため、ＲＯＮの変化に追随できない。より確実に過電流保護を行うためには、ＦＥＴ６０のチャンネル温度の変化を考慮する必要がある。
一つの対応策として、（ＲＯＮ／ＲＸ）が一定になるようにＲＸを設定する方法が考えられる。例えば、ＦＥＴ６０の動作周囲温度の上限温度（例えば、１２５℃）の時のオン抵抗ＲＯＮ１２５を用いてＫ１を設定する。そして、ＦＥＴの動作周囲温度が上限温度より低くなってＲＯＮがＲＯＮ１２５より小さくなった場合は、ＲＸも比例して小さくし、過電流と判定する電流範囲内の下限値をＲＯＮに反比例して大きくするように構成する。即ち、過電流と判定する電流範囲内の下限値よりＲＯＮの減少分に対応する値だけ大きい電流値を有する電流が流れた場合の飽和時に、ＶＤＳがＶＤＳＤと一致［ＶＤＳ＝ＶＤＳＤ］するように構成する。なお、Ｋ１を設定する際のＦＥＴ６０の動作周囲温度としては、ＦＥＴ６０の動作が許容される温度範囲内の適宜の温度を選択することができる。
【0121】
なお、ＶＤＳＤとＶ１との連動関係を、「ＦＥＴ６０〜接地間の抵抗値に依存して流れる電流のうち、過電流と判定する電流範囲内の下限電流値を有する過電流（このときのＦＥＴ６０〜接地間の抵抗値はＲＸである）が流れて飽和したときには［ＶＤＳ＝ＶＤＳＤ］となり、ＦＥＴ６０〜接地間の抵抗値がＲＸより小さい場合の過電流（下限値を上回る値を有する過電流）が流れて飽和したときには［ＶＤＳ＞ＶＤＳＤ］となるように設定することは、ＦＥＴと接地間の抵抗値が、過電流として判別される電流値範囲に対応する抵抗値範囲のうちの上限の抵抗値である場合における電流の飽和時に、ドレイン・ソース間電圧が前記閾値に等しくなり、上限の抵抗値以下の抵抗値である場合における電流の飽和時に、ドレイン・ソース間電圧が前記閾値より大きくなるように設定することと等価である。
しかしながら、ＦＥＴ６０〜接地間の抵抗の抵抗値が同じであっても、これらの抵抗を流れる電流は、直流電源の電圧、直流電源の内部抵抗、電源線の抵抗等の電源側の状態に依存して変化する。これに対して、過電流の発生原因となるＦＥＴ６０〜接地間の抵抗値は、電流のように電源側の状態によって変化することはない。従って、後者は、得られる結果は前者と等価であるが、過電流を検出する方法として、電流値を検出する方法ではなく、ＦＥＴ６０〜接地間の抵抗値を検出する方法を用いているというのが適切である。
【0122】
次に図９（２）について説明する。図９（２）には、第１の接地事故（事故Ａ）に関係した曲線（３Ａ、４Ａ）と、第２の接地事故（事故Ｂ）に関係した曲線（３Ｂ、４Ｂ）が示されている。事故Ａおよび事故ＢにおけるＦＥＴ６０のソースと接地間の抵抗は、ＲＸより小さい。
曲線３Ａは、第１の接地事故により過電流が流れた時におけるＦＥＴ６０のドレイン・ソース間電圧ＶＤＳを示している（電流ＩＤが大きいと、ＦＥＴ６０での電圧降下であるＶＤＳも大きい）。曲線４Ａは、第１の接地事故により過電流が流れた時における閾値ＶＤＳＤを示している。
【0123】
曲線３Ｂは、第２の接地事故により過電流が流れた時におけるＦＥＴ６０のドレイン・ソース間電圧ＶＤＳを示している。曲線４Ｂは、第２の接地事故により過電流が流れた時における閾値ＶＤＳＤを示している。
図８では、電力供給回路６内のＰ点で接地事故が発生したものとしているが、接地事故により流れる過電流の大きさ（到達電流値あるいは飽和値：これが大きいほど増加率も大きい）は、接地箇所や接地抵抗６７の値等によって異なる。
【0124】
図９（２）では、第２の接地事故の過電流の到達電流値の方が、第１の接地事故の過電流の到達電流値より大きい（増加率が大きい）場合を示している。したがって、曲線３Ｂの方が曲線３Ａより急激に増加し、上側に位置している。
また、既に述べたように、過電流の到達電流値が大きいほど電圧Ｖ１の飽和値が小さくなり、Ｖ１に連動するＶＤＳＤも小さくなる。従って、過電流の到達電流値が大きい場合のＶＤＳＤ（曲線４Ｂ）の方が、過電流の到達電流値が小さい場合のＶＤＳＤ（曲線４Ａ）より小さい（曲線４Ｂが曲線４Ａの下側に位置している）。
【0125】
今、第１の接地事故の場合（曲線３Ａ、４Ａ）について考える。第１の接地事故、第２の接地事故とも、ＦＥＴ６０のソースと接地間の抵抗はＲＸより小さいから、過電流ＩＤのＶＤＳ値は、飽和時において閾値ＶＤＳＤより大きくなる。
過電流ＩＤはゼロからスタートするから、ＶＤＳ（＝ＲＯＮ・ＩＤ）の初期値はゼロである。Ｖ１の初期値は、ＦＥＴ６０から接地箇所Ｐ点までの経路長がゼロという特殊な場合を除くと、経路長に付随するインダクタンスに増加状態の電流が流れて逆起電力が発生するので、ゼロではない。従って、Ｖ１に連動して定められるＶＤＳＤの初期値もゼロではない。
【0126】
従って、ＶＤＳは、初期においてはＶＤＳＤより小さな値から出発し、途中は単調に増加し、最後の飽和時にはＶＤＳＤより大きくなる。すなわち、ＶＤＳが飽和値に達する前に、ＶＤＳがＶＤＳＤと等しくなる時点がある。
その時点は、曲線３Ａと曲線４Ａとが交差する交点Ｃ１の時点ｔ１である。この時、［ＶＤＳ＝ＶＤＳＤ］となるため、コンパレータ３３の出力がＨとなり、前記したような動作を経てディジタルフィルター７１の出力がＨとなる。これにより、ＦＥＴ６０がオフされ、過電流保護が行われる。
【0127】
次に、第２の接地事故の場合（曲線３Ｂ、４Ｂ）について考える。この場合には、ＶＤＳがＶＤＳＤと等しくなる時点は、曲線３Ｂと曲線４Ｂとが交差する交点Ｃ２の時点ｔ２である。従って、時点ｔ２で過電流保護が行われる。
時点ｔ１とｔ２とを比べると、時点ｔ２の方が早い。その理由は、曲線３Ｂと曲線４Ｂとの交点Ｃ２が、増加率が曲線３Ａより大きい（３Ａより上側に位置する）曲線３Ｂと、閾値ＶＤＳＤが曲線４Ａより小さい（４Ａより下側に位置する）曲線４Ｂとの交点であるため、曲線３Ａと曲線４Ａとの交点Ｃ１より早い時点で発生する（交点Ｃ１より左側に位置する）からである。
【0128】
このことは、到達電流値が大きいほど（増加率が大きいほど）、過電流保護が行われる時点が早められることを意味している。すなわち、第５の実施形態は、第１〜４の実施の形態のように、増加率を検出して過電流保護信号を生成する第２過電流保護信号生成回路８を備えていないが、到達電流値が大きい（増加率が大きい）ほど、早い時点で過電流保護動作を行っている。したがって、実質的に、第１〜４の実施形態と同様に、増加率を検出して過電流保護動作を行うという効果を奏している。
【0129】
本発明は、実施の形態で説明した構成に限定されず、種々の変更、追加、削除が可能である。
請求項には、電源投入時の誤動作を防止するためのドレイン・ソース間電圧検出開始回路を備える過電流保護電源装置を記載したが、本発明は、ドレイン・ソース間電圧検出開始回路を備えていない過電流保護電源装置として構成することもできる。
パワースイッチング素子としては、ＭＯＳＦＥＴに限定されず、種々の構成のＦＥＴを用いることができる。
［ＶＤＳが閾値（例えば、ＶＤＳＡ、ＶＤＳＢ、ＶＤＳＣ、ＶＤＳＤ）より大きくなった場合］（［ＶＤＳ＞閾値］）という条件としては、［ＶＤＳが閾値以上となった場合］（［ＶＤＳ≧閾値］）という条件を用いることもできる。
本発明の過電流保護電源装置は、高電圧の直流電源から負荷に電力を供給する際に好適に用いられるが、種々の電圧の直流電源から負荷に供給する際に用いることができる。
電力供給回路、ドレイン・ソース間電圧検出回路、ドレイン・ソース電圧検出開始回路、第１過電流保護信号生成回路、第２過電流保護信号生成回路としては、本発明の要旨を変更しない範囲内で種々の構成のものを用いることができる。
実施の形態では、ドレイン・ソース間電圧に対する異なる閾値を設定するために、検出電圧（検出信号）の大きさを引き下げる（低下させる）引下回路を投入／切り離し可能に設けたが、基準電圧（基準信号）の大きさ（基準値）を引き上げる（増加させる）引上回路を投入／切り離し可能に設けることもできる。
実施の形態で説明した各構成は、単独で用いることもできるし、適宜選択した複数の構成を組み合わせて用いることもできる。
【0130】
本発明は、
「直流電源からＦＥＴを介して負荷に電力を供給する電力供給回路と、前記ＦＥＴを制御する制御回路を備え、前記制御回路は、前記ＦＥＴをオフすることによって前記電力供給回路を過電流から保護する過電流保護電源装置であって、
前記ＦＥＴにドレイン電流が流れることによってドレイン・ソース間に発生するドレイン・ソース間電圧を検出するドレイン・ソース間電圧検出回路と、
前記ＦＥＴをオンさせるときに、前記ドレイン・ソース間電圧検出回路によるドレイン・ソース間電圧の検出動作を、前記ＦＥＴが、ドレイン電流の増大に応じてドレイン・ソース間電圧が増大する状態になってから開始させるドレイン・ソース間電圧検出開始回路と、
前記ドレイン・ソース間電圧に基づいて第１過電流保護信号を出力する第１過電流保護信号生成回路を備え、
前記制御回路は、前記第１過電流保護信号生成回路から前記第１過電流保護信号が出力されたことにより前記ＦＥＴをオフするように構成されており、
前記ドレイン・ソース間電圧検出回路は、閾値を用いた大きさ判定によって前記ドレイン・ソース間電圧を検出するように構成されており、前記閾値を前記ＦＥＴの直流電源側の電極の電位に連動させ、前記閾値と前記ＦＥＴの直流電源側の電極の電位との連動関係を、前記ＦＥＴと接地間の抵抗値が、過電流として判別される電流値範囲に対応する抵抗値範囲のうちの上限の抵抗値である場合における電流の飽和時に、ドレイン・ソース間電圧が前記ＦＥＴの動作周囲温度が所定温度である場合の前記ＦＥＴのオン抵抗のときに前記閾値に等しくなり、前記上限の抵抗値以下の抵抗値である場合における電流の飽和時に、ドレイン・ソース間電圧が前記閾値より大きくなるように設定し、前記ＦＥＴの動作周囲温度が前記所定温度より低下して前記オン抵抗が減少したときには、過電流として判別される電流値範囲に対応する抵抗値範囲のうちの上限の抵抗値を前記オン抵抗の減少分だけ下回る抵抗値に電流が流れた場合の飽和時におけるドレイン・ソース間電圧が前記閾値と等しくなり、前記ＦＥＴの動作周囲温度が前記所定温度より上昇して前記オン抵抗が増加したときには、過電流として判別される電流値範囲に対応する抵抗値範囲のうちの上限の抵抗値を前記オン抵抗の増加分だけ上回る抵抗値に電流が流れた場合の飽和時におけるドレイン・ソース間電圧が前記閾値と等しくなるように設定したことを特徴とする過電流保護装置。」として構成することができる。
「所定温度」としては、例えば、ＦＥＴの許容動作周囲温度の上限温度、上限温度と下限温度の範囲内の任意の温度等を設定することができる。
【符号の説明】
【0131】
１…過電流保護電源装置、２…ドレイン・ソース間電圧検出回路、４…ドレイン・ソース間電圧検出開始回路、６…電力供給回路、７…第１過電流保護信号生成回路、８…第２過電流保護信号生成回路、９…定電圧回路、１０…スイッチ部、１１…スイッチ、１２…抵抗、１３…チャージポンプ回路、１４…駆動回路、１５…抵抗、１６…制御回路、１７…ＯＲ回路、２０，２１…定電流源、２２…ＦＥＴ、２３〜２５…抵抗、２６〜２８…ＦＥＴ、２９…抵抗、３０…定電流源、３１，３２…抵抗、３３，３４…コンパレータ、３５…抵抗、３６，３７…定電流源、３８，３９…ＦＥＴ、４０…ＦＥＴ、４１…抵抗、４２…ツェナーダイオード、４３…抵抗、４４…ＦＥＴ、４５，４６…ダイオード、４７…抵抗、４８…ＦＥＴ、４９〜５１…抵抗、５２…ツェナーダイオード、５３…コンパレータ、５４…直流電源、６０…ＦＥＴ、６１…抵抗、６２…インダクタンス、６３…直流電源、６４，６５…インダクタンス、６６…負荷、６７…接地事故抵抗、７０…カウンタ部、７１…ディジタルフィルター、７２…ＡＮＤ回路、７３…タイマー、７４…ＡＮＤ回路、７５，７６…ＡＮＤ回路、８０…Ｄフリップフロップ、８１…直流電源、８２，８３…カウンタ部、８４…ＡＮＤ回路、８５…時計回路、８６…ＡＮＤ回路、９０…ツェナーダイオード、９１…コンデンサ、９２…抵抗、９３，９４…ＦＥＴ、９５…抵抗、９６，９７，９８…ＦＥＴ、１０１…過電流保護電源装置、１０２…スイッチ部、１０３…スイッチ、１０４…抵抗、１０５…制御回路、１０６…抵抗、１０７…コンパレータ、１０８…過電流検出回路、１０９…マルチソースＦＥＴ、１１０…副ＦＥＴ、１１１…主ＦＥＴ、１１２…温度センサ、１１３…比較基準電圧回路、１１４…抵抗、１１５…配線、１１６…負荷、１１７…直流電源、１２１…直流電源、１２０…検出電圧引下回路、１２２，１２３…Ｄフリップフロップ、１２４…ドレイン・ソース間電圧（ＶＤＳ）閾値設定回路、１４１，１４２…ＦＥＴ、１５０…ツェナーダイオード、１５１…フォトカプラ、１５２…マイナス端子ライン、１５３…ＦＥＴ
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
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