特許 6164554 表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6164554

(24)【登録日】2017年6月30日

(45)【発行日】2017年7月19日

(54)【発明の名称】表示装置

(51)【国際特許分類】

   G02F 1/1368 20060101AFI20170710BHJP

   G09F 9/00 20060101ALI20170710BHJP

   G09F 9/30 20060101ALI20170710BHJP

【ＦＩ】

   G02F1/1368

   G09F9/00 309Z

   G09F9/30 349Z

   G09F9/00 346A

【請求項の数】8

【全頁数】15

(21)【出願番号】特願2013-222296(P2013-222296)

(22)【出願日】2013年10月25日

(65)【公開番号】特開2015-84034(P2015-84034A)

(43)【公開日】2015年4月30日

【審査請求日】2016年8月1日

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(74)【代理人】

【識別番号】100075959

【弁理士】

【氏名又は名称】小林 保

(72)【発明者】

【氏名】阿部 裕行

(72)【発明者】

【氏名】槙 正博

【審査官】 三笠 雄司

(56)【参考文献】

【文献】 特開２００９−１０４１３３（ＪＰ，Ａ）

【文献】 特開２００２−１７４８２０（ＪＰ，Ａ）

【文献】 特許第５３５１２６８（ＪＰ，Ｂ２）

【文献】 米国特許第０５９７３６５８（ＵＳ，Ａ）

【文献】 特開２００８−０１５３６７（ＪＰ，Ａ）

【文献】 特開２００６−０７１８６１（ＪＰ，Ａ）

【文献】 特開２００２−２９７０５７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０２Ｆ １／１３４５

Ｇ０２Ｆ １／１３６８

Ｇ０９Ｆ ９／００

Ｇ０９Ｆ ９／３０

(57)【特許請求の範囲】

【請求項1】

Ｘ方向に延在するゲート線と、
前記Ｘ方向と交差するＹ方向に延在するドレイン線と、
前記ゲート線と前記ドレイン線との交点の近傍に配置される画素用の薄膜トランジスタと、
前記ゲート線に供給される走査信号のローレベル時と同じ電位に保持され、前記Ｘ方向に延在する第１信号線とが形成される第１基板を備え、
前記第１基板の少なくとも１つの辺部に駆動回路が配置される表示装置であって、
前記ドレイン線は、少なくとも第１の配線層に形成される第１のドレイン線群と第２の配線層に形成される第２のドレイン線群とからなり、
前記第１のドレイン線群のドレイン線と前記第２のドレイン線群のドレイン線とが交互に並設されており、
前記ドレイン線の各々に接続されるドレイン電極と、前記第１信号線と接続するソース電極及びゲート電極と、を備える保護用の薄膜トランジスタを備え、
前記第１のドレイン線群のドレイン線に接続される前記保護用の薄膜トランジスタと、前記第２のドレイン線群のドレイン線に接続される前記保護用の薄膜トランジスタとが、前記Ｙ方向に並設して第１の保護素子を形成していることを特徴とする表示装置。

【請求項2】

前記第１の保護素子は、前記駆動回路が配置される側の辺部に形成されていることを特徴とする請求項１に記載の表示装置。

【請求項3】

前記第１のドレイン線群のドレイン線と前記第２のドレイン線群のドレイン線とが異なる金属薄膜材料で形成されていることを特徴とする請求項１又は２に記載の表示装置。

【請求項4】

前記駆動回路は、当該表示装置の１つの辺に配置されることを特徴とする請求項１乃至３の内の何れかに記載の表示装置。

【請求項5】

前記第１基板と液晶層を介して対向配置される第２基板を備えることを特徴とする請求項１乃至４の内の何れかに記載の表示装置。

【請求項6】

第２の保護素子は、前記ドレイン線の各々に接続されるドレイン電極と、前記第１信号線に接続されるゲート電極と、映像信号の基準となる電位の第２信号線に接続されるソース電極と、を備える第２の保護用の薄膜トランジスタを有し、
前記第２の保護用の薄膜トランジスタは、前記ドレイン線間にそれぞれ形成されていることを特徴とする請求項５に記載の表示装置。

【請求項7】

前記第２の保護素子は、前記駆動回路が配置される辺部と対向する辺部に形成されていることを特徴とする請求項６に記載の表示装置。

【請求項8】

前記薄膜トランジスタは、低温ポリシリコン薄膜トランジスタであることを特徴とする請求項１乃至７の内の何れかに記載の表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置に係わり、特に、ドレイン線が２つ以上の多層配線で形成される表示装置の製造工程における静電気保護回路に関する。

【背景技術】

【0002】

第１基板と第２基板で液晶を挟持する構成となる液晶表示パネルでは、第１基板及び第２基板の対向面に液晶と接する配向膜を形成し、該配向膜にラビング処理を行うことにより、液晶分子の配向（初期配向）を制御する構成となっている。

【0003】

この配向膜の形成やラビング処理は、第１基板及び第２基板の形成工程の内でも、最終の工程において行うことが一般的であり、特に、薄膜トランジスタ等が形成される第１基板においては、ラビング処理で生じる静電気から薄膜トランジスタを保護するための保護回路が形成されている。このような保護回路が形成される液晶表示装置には、特許文献１に記載の静電保護回路や特許文献２に記載の液晶表示装置がある。

【0004】

特許文献１に記載の静電保護回路では、フローティングゲートの薄膜トランジスタを保護回路として設け、該フローティングゲートの薄膜トランジスタにより隣接するドレイン線を電気的に接続する構成となっている。すなわち、フローティングゲートの薄膜トランジスタにおけるゲートソース間容量及びドレインソース間容量により、隣接するドレイン線間を容量接続する構成となっている。

【0005】

また、特許文献２に記載の液晶表示装置及びその駆動方法では、薄膜トランジスタのソース電極とゲート電極とを接続して形成したダイオードが２つ直列に接続されてなる双方向ダイオードで保護回路を形成する構成となっている。特に、特許文献２に記載の構成では、ドレイン線とゲート線のそれぞれの端部に保護回路を配置する構成となっている。この構成からなる保護回路では、各画素が形成される領域を囲むようにして形成される枠状（環状の）の信号線（Ｏリング）に双方向ダイオードの一方の電極が接続され、他方の電極はドレイン線又はゲート線にそれぞれ接続される構成となっている。このとき、特許文献２の液晶表示装置では、Ｏリングは各画素に形成される補助容量の一方の端子が接続される補助容量ラインに接続される構成となっている。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００１−３５２０６９号公報

【特許文献2】特開平１１−１８３８７６号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

低温ポリシリコン薄膜トランジスタを用いる液晶表示装置には、ドレイン線が多層構造で形成される構成のものがある。この多層構造のドレイン線を用いる液晶表示装置では、例えば、第１の配線層に形成される第１のドレイン線群と第２の配線層に形成される第２のドレイン線群とによりドレイン線を形成し、この第１のドレイン線群のドレイン線と第２のドレイン線群のドレイン線とを第１基板の面内方向に交互に並設する構成としている。このような異なる配線層に形成される信号線は、第１の配線層と第２の配線層とに形成される信号線では、異なる製造工程で形成されることとなるので、信号線を形成するための導電膜材料が異なると共に、製造工程間の誤差等によって信号線の幅や厚さ等が異なることとなる。このために、第１の配線層に形成されるドレイン線と第２の配線層に形成されるドレイン線では、配線抵抗（単位長さ当たりのシート抵抗）が異なることとなり、その時定数も異なることとなる。

【0008】

一方、多層構造で形成されるドレイン線を用いる液晶表示装置では、第１の配線層に形成されるドレイン線と第２の配線層に形成されるドレイン線とが第１基板の面内方向で隣接配置される構成とすることが一般的である。この隣接配置されるドレイン線にラビング工程を含む第１基板の製造工程で生じた静電気が帯電し、その帯電した電荷が放電される際には、極短時間に大電流が生じることとなる。このとき、前述するように、隣接するドレイン線が異なる薄膜層に形成される場合には時定数が異なる構成となるので、この隣接するドレイン線間に大きな電位差が生じ、この電位差によって表示用の画素の外側に配置されるダミー画素の薄膜トランジスタが破壊されてしまうという問題が生じ、その解決方法が切望されている。

【0009】

さらには、携帯情報端末に搭載される液晶表示装置では、マトリクス状に配置される画素の領域である表示領域から第１基板及び第２基板の端部に至る表示に寄与しない領域であるいわゆる額縁領域を小さく形成する挟額縁化が切望されている。

【0010】

しかしながら、特許文献１，２に記載の技術は、ドレイン線が同一の薄膜層に形成される場合の技術であり、異なる薄膜層に形成されるドレイン線に生じる静電気に起因する静電破壊については考慮されてなく、異なる時定数のドレイン線が隣接される構成では静電破壊を防止できないことが懸念される。さらには、保護素子となる薄膜トランジスタを形成する領域が大きくなり、額縁領域が大きくなってしまうことが懸念される。

【0011】

本発明はこれらの問題点に鑑みてなされたものであり、本発明の目的は、ドレイン線を保護する保護素子の形成領域の拡大を抑えつつ、隣接するドレイン線が異なる薄膜層に形成される場合であっても、製造工程中に画素用の薄膜トランジスタが静電破壊されてしまうことを防止することが可能な液晶表示装置を提供することにある。

【課題を解決するための手段】

【0012】

前記課題を解決すべく、本願発明の表示装置は、
Ｘ方向に延在するゲート線と、
前記Ｘ方向と交差するＹ方向に延在するドレイン線と、
前記ゲート線と前記ドレイン線との交点の近傍に配置される画素用の薄膜トランジスタと、
前記ゲート線に供給される走査信号のローレベル時と同じ電位に保持され、前記Ｘ方向に延在する第１信号線とが形成される第１基板を備え、
前記第１基板の少なくとも１つの辺部に駆動回路が配置される表示装置であって、
前記ドレイン線は、少なくとも第１の配線層に形成される第１のドレイン線群と第２の配線層に形成される第２のドレイン線群とからなり、
前記第１のドレイン線群のドレイン線と前記第２のドレイン線群のドレイン線とが交互に並設されており、
前記ドレイン線の各々に接続されるドレイン電極と、前記第１信号線と接続するソース電極及びゲート電極と、を備える保護用の薄膜トランジスタを備え、
前記第１のドレイン線群のドレイン線に接続される前記保護用の薄膜トランジスタと、前記第２のドレイン線群のドレイン線に接続される前記保護用の薄膜トランジスタとが、前記Ｙ方向に並設して第１の保護素子を形成している表示装置である。

【発明の効果】

【0013】

本発明によれば、ドレイン線を保護する保護素子の形成領域の拡大を抑えつつ、隣接するドレイン線が異なる薄膜層に形成される場合であっても、製造工程中に画素用の薄膜トランジスタが静電破壊されてしまうことを防止することができる。

【0014】

本発明のその他の効果については、明細書全体の記載から明らかにされる。

【図面の簡単な説明】

【0015】

【図1】本発明の実施形態１の表示装置である液晶表示装置の全体構成を説明するための平面図である。

【図2】図１に示す領域Ｂの拡大図である。

【図3】図２に示すＣ−Ｃ’線での断面図である。

【図4】本発明の実施形態１の表示装置である液晶表示装置における保護素子の概略構成を説明するための図である。

【図5】本発明の実施形態１の表示装置である液晶表示装置における保護素子の回路構成を説明するための回路パターンである。

【図6】本発明の実施形態２の表示装置である液晶表示装置における保護素子の形成位置を説明するための図である。

【図7】図６に示す第２の保護素子の概略構成を説明するための回路図である。

【図8】本発明の実施形態３の表示装置である液晶表示装置における保護素子の形成位置を説明するための図である。

【図9】本発明の実施形態３の他の表示装置である液晶表示装置における保護素子の形成位置を説明するための図である。

【図10】本発明の実施形態３のその他の表示装置である液晶表示装置における保護素子の形成位置を説明するための図である。

【発明を実施するための形態】

【0016】

以下、本発明が適用された実施形態について、図面を用いて説明する。ただし、以下の説明において、同一構成要素には同一符号を付し繰り返しの説明は省略する。また、Ｘ，Ｙ，ＺはそれぞれＸ軸、Ｙ軸、Ｚ軸を示す。

【0017】

〈実施形態１〉
図１は本発明の実施形態１の表示装置である液晶表示装置の全体構成を説明するための平面図であり、以下、図１に基づいて、実施形態１の液晶表示装置の全体構成を説明する。

【0018】

図１に示すように、実施形態１の液晶表示装置は、画素電極ＰＸや共通電極ＣＴ等が形成される第１基板１と、第１基板１に対向して配置されカラーフィルタ等が形成される第２基板２と、第１基板ＳＵＢ１と第２基板ＳＵＢ２とで挟持される液晶層とで構成される液晶表示パネル（ＬＣＤセル）１０を有する。また、液晶表示パネル１０と光源となる図示しないバックライトユニット（バックライト装置）とを組み合わせることにより、液晶表示装置が構成される。第１基板１と第２基板２との固定及び液晶の封止は、第２基板の周辺部に環状に塗布された図示しないシール材で固定され、液晶も封止される構成となっている。ただし、実施形態１の液晶表示装置では、液晶が封入された領域の内で表示画素（以下、画素と略記する）の形成される領域が表示領域１１となる。従って、液晶が封入されている領域内であっても、画素が形成されておらず表示に係わらない領域は表示領域１１とはならない。

【0019】

また、第２基板２は第１基板１よりも小さな面積となっており、第１基板１の図中下側の辺部を露出させるようになっている。この第１基板１の辺部には、半導体チップで構成される駆動回路（ドライバＩＣ）３１が搭載されている。この駆動回路３１は、表示領域１１に配置される各画素を駆動する。なお、以下の説明では、液晶表示パネル１０の説明においても、液晶表示装置と記すことがある。また、第１基板１及び第２基板２としては、例えば周知のガラス基板が基材として用いられるのが一般的であるが、樹脂性の透明絶縁基板であってもよい。

【0020】

実施形態１の液晶表示装置では、第１基板１の液晶側の面であって表示領域１１内には、図１中Ｘ方向に延在しＹ方向に並設され、駆動回路３１からの走査信号が供給される走査信号線（ゲート線）２８が形成されている。また、図１中Ｙ方向に延在しＸ方向に並設され、駆動回路３１からの映像信号（階調信号）が供給される映像信号線（ドレイン線）２０，２２が形成されている。このとき、実施形態１の液晶表示パネル１０では、後に詳述するように、隣接配置されるドレイン線２０とドレイン線２２とは異なる層の薄膜層で形成される金属薄膜により形成されている。この隣接するドレイン線２０及びドレイン線２２と隣接する２本のゲート線２８とで囲まれる領域が画素の領域（以下、画素と記す）を構成し、複数の画素がドレイン線２０，２２及びゲート線２８に沿って、表示領域１１内においてマトリックス状に配置されている。

【0021】

各画素は、例えば、図１中丸印Ａの等価回路図Ａ’に示すように、ゲート線２８からの走査信号によってオン／オフ駆動される画素薄膜トランジスタ（画素ＴＦＴ）１２と、このオンされた画素ＴＦＴ１２を介してドレイン線２０からの映像信号が供給される画素電極ＰＸと、コモン線２７を介して映像信号の電位に対して基準となる電位を有する共通信号が供給される共通電極ＣＴとを備えている。図１中丸印Ａの等価回路図Ａ’においては、画素電極ＰＸ及び共通電極ＣＴを模式的に線状に記しているが、例えば、表示領域１１を覆う面状の共通電極ＣＴを形成し、辺部に形成したコモン線２７から共通信号を供給する構成であってもよい。なお、実施形態１の画素ＴＦＴ１２は、そのバイアスの印加によってドレイン電極とソース電極が入れ替わるように駆動するが、本明細書中においては、便宜上、ドレイン線２０，２２と接続される側をドレイン電極、画素電極ＰＸと接続される側をソース電極と記す。

【0022】

画素電極ＰＸと共通電極ＣＴとの間には、第１基板１の主面に平行な成分を有する電界が生じ、この電界によって液晶の分子を駆動させるようになっている。このような液晶表示装置は、いわゆる広視野角表示ができるものとして知られ、液晶への電界の印加の特異性から横電界方式やＩＰＳ（In-Plane Switching）方式と称される。ただし、本願発明は、多層のドレイン線を有するＴＮ（Twisted Nematic）方式やＶＡ（Vertical Alignment）方式等の他の方式の液晶表示装置にも適用可能である。さらには、有機ＥＬ表示装置等の自発光型の表示装置にも適用可能である。

【0023】

各ドレイン線２０，２２及び各ゲート線２８はその端部において図示しないシール材を越えてそれぞれ延在され、外部システムからフレキシブルプリント基板（ＦＰＣ）３２を介して入力される入力信号に基づいて、映像信号や走査信号等の駆動信号を生成する駆動回路３１に接続される。

【0024】

ただし、実施形態１の液晶表示装置では、駆動回路３１を半導体チップで形成し第１基板１に搭載する構成としているが、映像信号を出力する映像信号駆動回路と走査信号を出力する走査信号駆動回路との何れか一方又はその両方の駆動回路をＦＰＣ３２にテープキャリア方式やＣＯＦ（Chip On Film）方式で搭載し、第１基板１に接続させる構成であってもよい。

【0025】

図２は図１に示す領域Ｂの拡大図であり、図３は図２に示すＣ−Ｃ’線での断面図である。特に、図２は本発明の実施形態１の液晶表示装置における表示領域１１と駆動回路３１との間の領域に形成される多層のドレイン線を形成するメタル配線の配置を説明するための平面図であり、図３は本発明の実施形態１のドレイン線となるメタル配線の構造を説明するための断面図である。

【0026】

図１に示すように、１つの辺部に駆動回路３１を搭載した実施形態１の構成では、駆動回路３１からは映像信号と共に走査信号も出力されることとなる。このため、表示領域１１と駆動回路３１との間の領域（以下、配線領域と記す）には、表示領域１１内のドレイン線２０，２２から延在する信号線すなわち表示領域１１から引き出されたドレイン線（メタル配線）２０，２２が形成される。さらには、ゲート線２８から延在する信号線すなわち表示領域１１から引き出されたゲート線２８が配線領域内に形成される。

【0027】

一方、画素数の増加と共に配線領域の面積が増加することとなるので、表示領域１１の大きさを小さくすることなく液晶表示装置を小さくするためには、この配線領域を縮小化する必要がある。従って、実施形態１の液晶表示装置では、第１の配線層に形成される金属薄膜でメタル配線２０を形成すると共に、第２の配線層に形成される金属薄膜でメタル配線２２を形成し、該メタル配線２０とメタル配線２２とを交互に配置（並設）した多層構造としている。この構成により、図２から明らかなように、隣接するメタル配線２０とメタル配線２２との間隔を小さく形成することを可能とし、配線密度を向上させる構成となっている。

【0028】

このとき、実施形態１の液晶表示装置では、図３から明らかなように、第１基板１１の上面には下地膜１８とゲート絶縁膜１９とが順に形成され、該ゲート絶縁膜１９の上面に形成される金属薄膜により、メタル配線２０を形成する構成となっている。また、メタル配線２０の上面には、第１基板１１の上面すなわちメタル配線２０から露出されるゲート絶縁膜１９の表面も覆うようにして層間絶縁膜２１が形成されている。該層間絶縁膜２１の上面に形成される金属薄膜により、メタル配線２２が形成される。このメタル配線２２の上面には、層間絶縁膜２１の表面も覆うようにして第１の絶縁膜２３が形成され、該第１の絶縁膜２３の上層には有機絶縁膜２４及び第２の絶縁膜２６が順に形成される。

【0029】

このとき、実施形態１の液晶表示装置では、第１の薄膜層（第１の配線層）に形成される信号線であるメタル配線２０と、第２の薄膜層（第２の配線層）に形成される信号線であるメタル配線２２とでは、図３から明らかなように、信号線幅及び信号線厚さが異なる構成となっている。また、信号線を構成する金属薄膜の材料すなわち導電性金属材料も異なり、シート抵抗も異なる構成となっている。さらには、表示領域１１から駆動回路３１に至るまでの長さすなわち配線長も異なる構成となっている。その結果、実施形態１のメタル配線２０とメタル配線２２とでは、隣接する信号線であっても配線抵抗が大きく異なることとなる。

【0030】

しかしながら、本実施形態１の液晶表示装置では、図示しない配向膜にラビングを行う際のラビングの終了側の辺部すなわち駆動回路３１が搭載される側の辺部に、実施形態１の保護素子が配置される構成となっている。その結果、実施形態１の液晶表示装置では、ラビング工程を含む第１基板１１の製造工程において静電気が発生した場合であっても、画素ＴＦＴ１２の静電破壊を防止することが可能である。このとき、実施形態１の保護素子では、当該保護素子を形成するための面積を小さくすることができるので、保護素子を配線領域に保護素子を形成することに伴う辺部の大きさの増加を小さくすることが可能となる。その結果、配線領域が形成される側の辺部すなわち駆動回路３１が搭載される辺部の額縁領域の増大を抑えることが可能となる。

【0031】

図４は本発明の実施形態１の液晶表示装置における保護素子の概略構成を説明するための図であり、以下、図４に基づいて、実施形態１の保護素子１５の回路構成を詳細に説明する。ただし、説明を簡単にするために、図４においてはＤｍ〜Ｄｍ＋３（ただし、ｍは１以上の自然数）の４本のメタル配線２０，２２でドレイン線を形成する場合について説明するが、メタル配線２０，２２は赤（Ｒ），緑（Ｇ），青（Ｂ）の画素数に対応した本数が形成される。

【0032】

図４に示す保護素子１５の構成では、Ｄｍ，Ｄｍ＋２番目のメタル配線２０すなわち奇数番目のメタル配線（第１のドレイン線群）２０が第１の配線層に形成される金属薄膜配線で形成され、Ｄｍ＋１，Ｄｍ＋３番目のメタル配線２２すなわち偶数番目のメタル配線（第２のドレイン線群）２２が第２の配線層に形成される金属薄膜配線で形成される。

【0033】

図中上部に示す表示領域１１内の画素構成は従来と同様に、Ｙ方向に延在する第１の配線層に形成される奇数番目のメタル配線２０と、Ｙ方向に延在する第２の配線層に形成される偶数番目のメタル配線２２とが交互にＸ方向に並設されている。また、ゲート線２８はＸ方向に延在しＹ方向に並設されており、該ゲート線２８とメタル配線２０，２２とが交差する部分の近傍に画素ＴＦＴ１２が配置されている。このゲート線２８の延在方向に沿ってＸ方向に並設される４つの画素ＴＦＴ１２は、ゲート電極がＧｎ番目のゲート線２８すなわち同一のゲート線２８に接続される構成となっており、このゲート線２８を介して走査信号が入力される。また、画素ＴＦＴ１２のドレイン電極は第１の配線層のメタル配線２０又は第２の配線層のメタル配線２２に接続され、メタル配線２０，２２からの映像信号が入力される。画素ＴＦＴ１２のソース電極は等価回路で示す液晶３に接続され、該液晶３の他方はコモン線２７に接続されている。

【0034】

一方、実施形態１の液晶表示装置に特徴的な保護素子１５は、表示領域１１と駆動回路３１の搭載領域との間の領域すなわち画素ＴＦＴの近傍に形成される構成となっている。これにより、静電気の発生を防止する効果を向上させると共に、保護ＴＦＴ１３，１４を形成するためのメタル配線の間隔を大きくすることを可能としている。また、実施形態１の保護素子１５の構成は、メタル配線２０，２２に接続される保護用の薄膜トランジスタ（保護ＴＦＴ）１３，１４と、ゲート線２８に供給する走査信号のローレベル側の電圧ＶＧＬを供給する信号線（ＶＧＬ信号線）２９とからなる。特に、実施形態１の保護ＴＦＴ１３，１４は、第１の配線層に形成される奇数番目のメタル配線２０に接続される第１の保護用の薄膜トランジスタ（第１の保護ＴＦＴ）１３と、第２の配線層に形成される偶数番目のメタル配線２２に接続される第２の保護用の薄膜トランジスタ（第２の保護ＴＦＴ）１４とからなる。第１の保護ＴＦＴ１３のドレイン電極は第１の配線層に形成されるメタル配線２０に接続され、第２の保護ＴＦＴ１４のドレイン電極は第２の配線層に形成されるメタル配線２２に接続されている。また、第１の保護ＴＦＴ１３及び第２の保護ＴＦＴ１４のソース電極とゲート電極とはそれぞれＶＧＬ信号線２９に接続され、メタル配線２０，２２とＶＧＬ信号線２９との間に、第１の保護ＴＦＴ１３又は第２の保護ＴＦＴ１４で形成されるダイオードが配置される構成となる。

【0035】

すなわち、実施形態１の液晶表示パネル１０では、奇数番目のメタル配線２０と次の偶数番目のメタル配線２２とを１つ組とし、その間の領域部分に、メタル配線２０に接続される第１の保護ＴＦＴ１３と次のメタル配線２２に接続される第２の保護ＴＦＴ１４との２つの薄膜トランジスタ（保護ＴＦＴ）を配置する構成としている。例えば、図４中に第Ｄｍ，Ｄｍ＋２番目（奇数番目）のメタル配線２０と第Ｄｍ＋１，Ｄｍ＋３番目（偶数番目）のメタル配線２２との間に、第１及び第２の保護ＴＦＴ１３，１４を配置する構成となっている。さらには、液晶表示パネル１０に外部より供給される電圧の内で最も低い電圧である走査信号のローレベル側の電圧ＶＧＬを、第１及び第２の保護用ＴＦＴ１３，１４に供給する構成としている。このＶＧＬ信号線２９は第１の配線層に形成され、コモン線２７やゲート線２８と同様に、Ｘ方向に伸延する導電性薄膜で形成されている。この構成により、新たな工程を追加することなく、ＶＧＬ信号線２９を形成する構成としている。また、この配置により、保護素子１５を形成することに伴うＹ方向及びＸ方向への液晶表示パネル１０の画像表示に寄与しない額縁領域の増大を抑える構成としている。

【0036】

図５は本発明の実施形態１の液晶表示装置における保護素子の回路構成を説明するための回路パターンであり、特に、図４中の点線で示す範囲の保護素子１５に対応するパターン図である。なお、以下の説明では、第Ｄｍ＋２番目のメタル配線２０と第Ｄｍ＋３番目のメタル配線２２との間に形成される第１及び第２の保護ＴＦＴ１３，１４について説明するが、他の第１及び第２の保護ＴＦＴ１３，１４も同様の構成である。また、以下の説明では、第１及び第２の保護ＴＦＴ１３，１４を形成する薄膜トランジスタが低温ポリシリコン（ＬＴＰＳ）で形成される場合について説明するが、アモルファスシリコンや有機薄膜トランジスタで形成される構成であってもよい。また、各薄膜層の形成は周知のフォトリソグラフィ技術を用いる構成となるので、各薄膜層の形成工程の詳細な説明は省略する。

【0037】

図５から明らかなように、実施形態１の保護素子１５の形成領域では、図示しない駆動回路３１が搭載される側すなわち表示領域１１から遠い側に、Ｘ方向に伸延するＶＧＬ信号線２９が配置されている。また、一対のドレイン線２０，２２との間の領域には、ＶＧＬ信号線２９からＹ方向に延在する延在部５０が形成され、ＶＧＬ信号線２９から遠い側の第２の保護ＴＦＴ１４の形成領域まで伸延される構成となっている。なお、実施形態１では、当該延在部５０は第１の配線層に形成されるＶＧＬ信号線２９と一体に形成されているが、他の薄膜層に形成される導電膜を介する構成であってもよい。

【0038】

ここで、奇数番目すなわち第Ｄｍ＋２番目のメタル配線２０と延在部５０とにそれぞれ重畳するようにして半導体層４１が形成されている。また、半導体層４１が形成される領域には絶縁膜（ゲート絶縁膜）１９を介してゲート電極となる導電膜（以下、ゲート電極線と記す）４２が形成されている。このとき、ゲート電極線４２は画素ＴＦＴ１２のゲート電極やゲート線２８と同層の導電膜で形成される。また、ゲート電極線４２はゲート絶縁膜１９に形成される貫通孔（コンタクトホール）４３を介して、第１の配線層に形成される延在部５０に電気的に接続され、電圧ＶＧＬがゲート電極線４２に供給される第１の保護ＴＦＴ１３を形成している。このとき、半導体層４１と重畳する部分のメタル配線２０は配線幅が他の部分よりも大きく形成されると共に、この重畳領域に形成される貫通孔（コンタクトホール）４４を介して半導体層４１とメタル配線２０とが電気的に接続され、メタル配線２０が第１の保護ＴＦＴ１３のドレイン電極に電気的に接続される構成となっている。同様にして、半導体層４１と重畳する部分の延在部５０も配線幅が大きく形成され、この重畳領域に形成される貫通孔（コンタクトホール）４５を介して半導体層４１と延在部５０とが電気的に接続され、延在部５０が第１の保護ＴＦＴ１３のソース電極に電気的に接続される構成となっている。すなわち、メタル配線２０とＶＧＬ信号線２９とがダイオードとして動作する第１の保護ＴＦＴ１３を介して電気的に接続される構成となる。

【0039】

また、ＶＧＬ信号線２９から遠い側（表示領域１１に近い側）にも偶数番目すなわち第Ｄｍ＋３番目のメタル配線２２と延在部５０とが重畳するようにして半導体層４１が形成されると共に、絶縁膜（ゲート絶縁膜）１９を介して半導体層４１と重畳するゲート電極線４２が形成されている。このとき、ゲート電極線４２は画素ＴＦＴ１２のゲート電極やゲート線２８と同層の導電膜で形成される。また、ゲート電極線４２もゲート絶縁膜１９に形成される貫通孔（コンタクトホール）４３を介して延在部５０に電気的に接続され、ゲート電極線４２に電圧ＶＧＬが供給される第２の保護ＴＦＴ１４を形成している。また、半導体層４１と重畳する部分のドレイン線２２も配線幅が他の部分よりも大きく形成されている。さらには、重畳領域に形成される貫通孔（コンタクトホール）４４を介して半導体層４１とメタル配線２２とが電気的に接続され、メタル配線２２が第２の保護ＴＦＴ１４のドレイン電極に電気的に接続されている。また、半導体層４１と重畳する部分の延在部５０も配線幅が大きく形成され、貫通孔（コンタクトホール）４５を介して半導体層４１と延在部５０とが電気的に接続され、延在部５０が第２の保護ＴＦＴ１４のソース電極に電気的に接続される構成となっている。この構成により、ダイオードとして動作する第２の保護ＴＦＴ１４を介して、メタル配線２２とＶＧＬ信号線２９とが電気的に接続される。

【0040】

このように、実施形態１の保護素子１５の構成では、奇数番目のメタル配線２０である第Ｄｍ＋２番目のメタル配線２０と、該奇数番目のメタル配線２０に隣接する偶数番目のメタル配線２２である第Ｄｍ＋１番目のメタル配線２２と第Ｄｍ＋３番目のメタル配線２２との２本のメタル配線２２の内で、その並設順番が大きい第Ｄｍ＋３番目のメタル配線２２とが対をなす構成となっている。ここで、対をなすこととなる奇数番目のメタル配線２０と偶数番目のメタル配線２２との間の領域に、奇数番目のメタル配線２０に接続される画素ＴＦＴ１２を保護する第１の保護ＴＦＴ１３と、偶数番目のメタル配線２２に接続される画素ＴＦＴ１２を保護する第２の保護ＴＦＴ１４とを、当該メタル配線２０，２２の延在方向（Ｙ方向）に並設する構成となっている。

【0041】

この構成からなる実施形態１の保護素子１５では、対をなしていない偶数番目のメタル配線２２と奇数番目のメタル配線２０との間の領域、すなわち第Ｄｍ＋１番目のメタル配線２２と第Ｄｍ＋２番目のメタル配線２０との間の領域には、保護ＴＦＴ１３，１４が形成されない構成となる。従って、第Ｄｍ＋１番目のメタル配線２２と第Ｄｍ＋２番目のメタル配線２０との間隔は、保護素子１５が形成されない場合と略同一の間隔でメタル配線２０，２２を並設することが可能となる。特に、駆動回路３１が配置される側の辺部では、メタル配線２０，２２と共にゲート線２８からの信号線もＸ方向に並設して形成されることとなる。このために、隣接するメタル配線２０，２２及びゲート線２８からの信号線の間隔が非常に小さくなるので、保護素子１５の形成が非常に困難であった。しかしながら、実施形態１の保護素子１５の構成では、メタル配線２０，２２の並設方向に対して、１本おきに第１及び第２の保護ＴＦＴ１３，１４が配置される構成となる。その結果、第１及び第２の保護ＴＦＴ１３，１４の形成に伴うメタル配線２０，２２の並設方向への増大を小さくすることができる。

【0042】

さらには、実施形態１の構成では、ドレイン線２０，２２の本数がゲート線２８の本数よりも少ない縦長の液晶表示パネル１０に本願発明を適用した構成となっているので、保護素子１５を形成することに伴うＸ方向への当該保護素子１５の形成領域の増大を小さくすることが可能となる。また、第１の保護ＴＦＴ１３及び第２の保護ＴＦＴ１４のソース電極及びゲート電極線４２は電位ＶＧＬが供給される１本のＶＧＬ信号線２９に接続されるのみとなる。

【0043】

従って、Ｘ方向に並設するメタル配線２０，２２毎に保護ＴＦＴ１３，１４を形成する構成であっても、該保護素子１５の形成領域を小さくすることが可能となる。すなわち、駆動回路３１と表示領域１１との間の領域に保護素子１５を配置する場合であっても、保護素子１５を形成することに伴う額縁領域の大幅な増大を抑えることが可能となる。

【0044】

また、当該領域に保護素子１５を形成することが可能となるので、メタル配線２０，２２を多層に形成した場合であっても、ラビング工程を含む製造工程での静電気の発生に伴う画素ＴＦＴの破壊（静電破壊）を防止することが可能となる。さらには、製造工程での静電気の発生に伴う画素ＴＦＴの破壊（静電破壊）を防止することができるので、生産効率を向上させることが可能となる。

【0045】

なお、図５に示す保護素子１５のパターン図では、Ｘ方向に伸延するＶＧＬ信号線２９とＹ方向に伸延するメタル配線２０，２２とが交差する部分が第１の配線層に形成される導電膜４６を介して電気的に接続される構成となっているが、ＶＧＬ信号線２９とメタル配線２０，２２とがそれぞれ異なる薄膜層に形成される場合には、導電膜４６を介することなく、メタル配線２０，２２がそれぞれ図示しない駆動回路３１に接続される接続端子部分まで伸延される構成であってもよい。また、実施形態１の第１及び第２の保護ＴＦＴ１３，１４では、第１の保護ＴＦＴ１３がＶＧＬ信号線２９に近い側に形成される場合について説明したが、第２の保護ＴＦＴ１４がＶＧＬ信号線２９に近い側に形成される構成であってもよい。

【0046】

特に、実施形態１の構成では、ラビング処理の終了側の端部である駆動回路３１の搭載側に保護素子１５を形成する構成となっているので、ラビング処理の進行に応じて発生する静電気に起因する静電破壊に対して、より大きな防止効果を得ることができる。

【0047】

〈実施形態２〉
図６は本発明の実施形態２の表示装置である液晶表示装置における保護素子の形成位置を説明するための図であり、図７は図６に示す第２の保護素子の概略構成を説明するための回路図である。ただし、実施形態２の液晶表示装置は、第２の保護素子１６の構成が異なるのみで、他の構成は実施形態１と同様となる。従って、以下の説明では、第２の保護素子１６について詳細に説明する。また、実施形態２の液晶表示パネル１０を構成する第１基板１のラビング処理工程においても、図６中の上部側すなわち駆動回路３１が搭載される側からラビング処理が行われる。

【0048】

図６に示すように、実施形態２の液晶表示装置では、液晶表示パネル１０の上端部分すなわち駆動回路３１が搭載される側の辺部と、この辺部に対向する側の辺部にも保護素子である第２の保護素子１６が配置される構成となっている。また、実施形態１の液晶表示パネル１０と同様に、駆動回路３１が搭載される側の辺部は、駆動回路３１と表示領域１１との間の領域に保護素子１５が形成される。

【0049】

図７に示すように、第２の保護素子１６は各メタル配線２０，２２に接続される薄膜トランジスタからなる第３の保護ＴＦＴ１７で形成されており、該第３の保護ＴＦＴ１７は隣接するメタル配線２０，２２との間の領域に配置される。このとき、各第３の保護ＴＦＴ１７を形成する薄膜トランジスタのドレイン電極はメタル配線２０，２２に電気的に接続されている。また、ソース電極は表示領域１１の周辺部に形成される第３の保護ＴＦＴ１７用のコモン線２７と電気的に接続されている。また、ゲート電極は表示領域１１の周辺部に形成され、電圧ＶＧＬを供給するＶＧＬ信号線２９に電気的に接続されている。この構成により、第３の保護ＴＦＴのソース・ドレイン間のチャネル抵抗によってメタル配線２０，２２の静電気をコモン線２７に逃がす構成としている。

【0050】

このとき、駆動回路３１の搭載される辺部から遠い側の辺部では、メタル配線２０，２２の間隔は表示領域１１内の間隔と同じ配線間隔で並設されることとなるので、隣接するメタル配線２０，２２との間に１つの第３の保護ＴＦＴ１７を形成する構成としている。この構成により、Ｙ方向すなわちメタル配線２０，２２の伸延方向への第２の保護素子１６の形成領域を小さくする構成となっている。

【0051】

以上説明したように、実施形態２の液晶表示装置では、表示領域１１内に伸延するメタル配線２０，２２の一方の端部である駆動回路３１の搭載側と、他方の端部である駆動回路３１の搭載されない側とに保護素子１５，１６を形成する構成となっている。従って、実施形態の液晶表示装置よりもラビング工程を含む製造工程での静電気の発生に伴う薄膜トランジスタの破壊（静電破壊）を防止することが可能となる。その結果、製造工程での静電気の発生に伴う薄膜トランジスタの破壊（静電破壊）をさらに防止することができるので、生産効率をさらに向上させることが可能となる。

【0052】

特に、実施形態２の構成では、ラビング処理の開始側のメタル配線２０，２２の端部と、ラビング処理の終了側のメタル配線２０，２２の端部とに保護素子１５，１６を配置する構成となっているので、ラビング処理で発生する静電気による静電破壊に対して、その効果を得ることができる。

【0053】

さらには、実施形態２の構成では、駆動回路３１の搭載側の辺部と、駆動回路３１の搭載側に対向する側に辺部と、それぞれのメタル配線２０，２２の配線間隔に適した保護素子１５，１６を形成する構成となっている。従って、メタル配線２０，２２の両側の端部に保護素子１５，１６を形成した場合であっても、表示領域１１の周辺部分に形成される環状の額縁領域の面積を小さくできるという格別の効果も得ることができる。

【0054】

さらには、実施形態２の液晶表示装置では、ラビング処理の開始側のメタル配線２０，２２の端部の保護素子１５が配置され、ラビング処理の終了側のメタル配線２０，２２の端部に保護素子１６が配置される構成となっている。従って、メタル配線２０，２２の端部のいずれか一方の端部に保護素子を形成した場合に比較して、静電気の発生場所から保護素子に至るまでの配線長の最大長さを、略半分の長さとすることができる。その結果、実施形態１の効果に加えて、保護素子から最も離れた位置すなわち表示領域１１のＹ方向の中心部分で静電気が発生した場合であっても、異なる薄膜層（配線層）に形成されるメタル配線２０とメタル配線２２との時定数の差に起因する電位差を小さくすることができ、画素ＴＦＴ１２の静電破壊を防止することができるという格別の効果を得ることができる。

【0055】

〈実施形態３〉
図８は本発明の実施形態３の表示装置である液晶表示装置における保護素子の形成位置を説明するための図である。ただし、実施形態３の液晶表示装置においては、保護素子１５の形成位置を除く他の構成は実施形態１，２と同様の構成である。従って、以下の説明では、保護素子１５の形成位置及びその効果について詳細に説明する。

【0056】

図８に示すように、実施形態３の液晶表示装置では、ラビング処理の開始側の辺部すなわち駆動回路３１の搭載される側の辺部に対向する側の辺部、及びラビング処理の終了側の辺部すなわち駆動回路３１の搭載される側の辺部に、それぞれ第１及び第２の保護ＴＦＴ１３，１４からなる保護素子１５が形成される構成となっている。この構成からなる実施形態３の液晶表示装置においても、駆動回路３１と表示領域１１との間の領域に保護素子１５を形成した場合であっても、Ｘ方向への形成領域幅を小さくでき、実施形態１，２と同様の効果を得ることができる。また、実施形態１の構成に比較して、静電気の発生場所から保護素子に至るまでの配線長の最大長さを、略半分の長さとすることができるので、実施形態２と同様の効果を得ることができる。

【0057】

さらには、実施形態３の構成では、同一の回路構成からなる保護素子１５が表示領域１１を介して形成される構成となっている。従って、駆動回路３１の搭載側の辺部に形成される保護素子１５と、該辺部と対向する側の辺部に形成される保護素子１５とを同一の工程で形成することが可能となる。すなわち、駆動回路３１の搭載側の辺部に形成される保護素子１５と、該辺部と対向する側の辺部に形成される保護素子１５との電気特性を略同一に形成することができる。その結果、駆動回路３１の搭載側の辺部に形成される保護素子１５と、該辺部と対向する側の辺部に形成される保護素子１５との電気特性の差に起因する保護特性の差も略同一とすることが可能となり、２つの保護素子１５による画素ＴＦＴの静電破壊の防止効果を向上させることができるという格別の効果が得られる。

【0058】

なお、実施形態３の構成では、駆動回路３１の搭載側の辺部と該辺部に対向する辺部とに保護素子１５を配置する構成としたが、これに限定されることはない。例えば、図９に示すように、駆動回路３１の搭載側の辺部と該辺部に対向する辺部とに、実施形態２に記載する保護素子１６を形成する構成であっても、前述する効果を得ることができる。

【0059】

さらには、図１０に示すように、駆動回路３１の搭載側の辺部に保護素子１６を形成し、該駆動回路３１の搭載される辺部に対向する辺部に保護素子１５を形成する構成であっても、実施形態２と同様の効果を得ることができる。

【0060】

以上、本発明者によってなされた発明を、前記発明の実施形態に基づき具体的に説明したが、本発明は、前記発明の実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。

【符号の説明】

【0061】

１……第１基板、２……第２基板、３……液晶、１０……液晶表示パネル
１１……表示領域、１２……画素ＴＦＴ、１３，１４……保護ＴＦＴ
１５，１６……保護素子、１７……第３の保護ＴＦＴ、１８……下地膜
１９……絶縁膜（ゲート絶縁膜）、２０，２２……ドレイン線（メタル配線）
２１……層間絶縁膜、２３……第１の絶縁膜、２４……有機絶縁膜
２６……第２の絶縁膜、２７……コモン線、２８……ゲート線、２９……ＶＧＬ信号線
３１……駆動回路、３２……フレキシブル配線基板、４１……半導体層
４２……導電膜（ゲート電極線）、４６……導電膜、ＰＸ……画素電極
４３，４４，４５，４７，４８……貫通孔（コンタクトホール）、ＣＴ……共通電極

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】