特許 6164767 密度の異なるナノ結晶を有する異なる複数の不揮発性メモリを有する半導体デバイスおよびそのための方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6164767

(24)【登録日】2017年6月30日

(45)【発行日】2017年7月19日

(54)【発明の名称】密度の異なるナノ結晶を有する異なる複数の不揮発性メモリを有する半導体デバイスおよびそのための方法

(51)【国際特許分類】

   H01L 29/788 20060101AFI20170710BHJP

   H01L 21/336 20060101ALI20170710BHJP

   H01L 29/792 20060101ALI20170710BHJP

   H01L 27/11521 20170101ALI20170710BHJP

   H01L 27/11526 20170101ALI20170710BHJP

   H01L 27/11531 20170101ALI20170710BHJP

   H01L 27/11568 20170101ALI20170710BHJP

   H01L 27/11573 20170101ALI20170710BHJP

   H01L 27/10 20060101ALI20170710BHJP

   H01L 21/8234 20060101ALI20170710BHJP

   H01L 27/088 20060101ALI20170710BHJP

   H01L 29/49 20060101ALI20170710BHJP

   H01L 29/423 20060101ALI20170710BHJP

【ＦＩ】

   H01L29/78 371

   H01L27/11521

   H01L27/11526

   H01L27/11531

   H01L27/11568

   H01L27/11573

   H01L27/10 481

   H01L27/088 C

   H01L29/58 G

【請求項の数】20

【全頁数】16

(21)【出願番号】特願2013-13856(P2013-13856)

(22)【出願日】2013年1月29日

(65)【公開番号】特開2013-157604(P2013-157604A)

(43)【公開日】2013年8月15日

【審査請求日】2016年1月20日

(31)【優先権主張番号】13/362,697

(32)【優先日】2012年1月31日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】504199127

【氏名又は名称】エヌエックスピー ユーエスエイ インコーポレイテッド

【氏名又は名称原語表記】ＮＸＰ ＵＳＡ，Ｉｎｃ．

(74)【代理人】

【識別番号】100142907

【弁理士】

【氏名又は名称】本田 淳

(72)【発明者】

【氏名】カン スン−テグ

(72)【発明者】

【氏名】ゴウリシャンカー エル．チンダロール

(72)【発明者】

【氏名】ブライアン エイ．ウィンステッド

(72)【発明者】

【氏名】ジェーン エイ．イエーター

【審査官】 安田 雅彦

(56)【参考文献】

【文献】 特開２００１−０１５６１３（ＪＰ，Ａ）

【文献】 特表２００５−５２０３１８（ＪＰ，Ａ）

【文献】 特表２０１０−５４１２９６（ＪＰ，Ａ）

【文献】 特開２００５−０７９１８６（ＪＰ，Ａ）

【文献】 特表２００８−５０４６７９（ＪＰ，Ａ）

【文献】 特開２０１１−０７１２４０（ＪＰ，Ａ）

【文献】 特表２００７−５０６２６５（ＪＰ，Ａ）

【文献】 特開２００５−２５１９９０（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１２／０２６４２８２（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００９／０１５５９６７（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００９／００１１５８５（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００８／０２４６０７７（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１１５−１１５９７

Ｈ０１Ｌ ２９／７８８−７９２

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２７／０８８−０９２

Ｈ０１Ｌ ２１／８２３４−８２３８

Ｈ０１Ｌ ２１／２８−２８８

Ｈ０１Ｌ ２９／４０−５１

(57)【特許請求の範囲】

【請求項1】

半導体デバイスを形成するための方法において、
第１の領域および第２の領域を有する基板の表面の上方に第１の複数のナノ結晶を形成するステップであって、前記第１の複数のナノ結晶は前記第１の領域および前記第２の領域内に形成され、第１の密度を有する、第１の複数のナノ結晶を形成するステップと、
前記第１の複数のナノ結晶を形成するステップの後に、前記第１の領域とは異なる前記第２の領域において前記基板の前記表面の上方に第２の複数のナノ結晶を形成するステップであって、前記第１の複数のナノ結晶は前記第２の領域内の前記第２の複数のナノ結晶とともに第２の密度をもたらし、前記第２の密度は前記第１の密度よりも高い、第２の複数のナノ結晶を形成するステップとを備える、方法。

【請求項2】

前記第１の領域内に第１のメモリトランジスタを形成するステップであって、前記第１のメモリトランジスタは第１の電荷蓄積層を備え、該第１の電荷蓄積層は前記第１の複数のナノ結晶の第１の部分を含む、第１のメモリトランジスタを形成するステップと、
前記第２の領域内に第２のメモリトランジスタを形成するステップであって、前記第２のメモリトランジスタは第２の電荷蓄積層を備え、該第２の電荷蓄積層は前記第１の複数のナノ結晶の第２の部分および前記第２の複数のナノ結晶の部分を含み、前記第２の電荷蓄積層のナノ結晶密度は前記第１の電荷蓄積層のナノ結晶密度よりも高い、第２のメモリトランジスタを形成するステップとをさらに備える、請求項１に記載の方法。

【請求項3】

前記第１の電荷蓄積層の前記ナノ結晶密度は前記第１の領域内のメモリトランジスタのナノ結晶密度の最大値に対応し、前記第２の電荷蓄積層の前記ナノ結晶密度は前記第２の領域内のメモリトランジスタのナノ結晶密度の最小値に対応する、請求項２に記載の方法。

【請求項4】

前記第２の複数のナノ結晶を形成する前記ステップは、
前記第１の領域および前記第２の領域において前記基板の上に絶縁層を形成するステップと、
前記絶縁層内に材料を注入するステップであって、該注入は前記第１の領域ではなく前記第２の領域において実行される、注入するステップと、
前記絶縁層内に前記第２の複数のナノ結晶を形成するために前記材料をアニールするステップとを備える、請求項１に記載の方法。

【請求項5】

前記絶縁層を形成する前記ステップは、該絶縁層が前記第１の複数のナノ結晶の上に形成されるように実行される、請求項４に記載の方法。

【請求項6】

前記第１の複数のナノ結晶を形成するステップは、前記材料を注入する前記ステップの前に前記絶縁層上に前記第１の複数のナノ結晶を形成するステップを備える、請求項４に記載の方法。

【請求項7】

前記第１の複数のナノ結晶の平均直径は前記第２の複数のナノ結晶の平均直径よりも大きい、請求項１に記載の方法。

【請求項8】

前記第２の複数のナノ結晶を形成する前記ステップの前に、前記方法は、
前記基板の第３の領域から前記第１の複数のナノ結晶の一部を除去するステップと、
前記第３の領域内に論理トランジスタを形成するステップとをさらに含み、前記第２の複数のナノ結晶を形成する前記ステップは、前記第２の複数のナノ結晶が前記第３の領域内に形成されないように実行される、請求項１に記載の方法。

【請求項9】

前記第２の複数のナノ結晶を形成する前記ステップの後に、前記基板の第３の領域から前記第１の複数のナノ結晶および前記第２の複数のナノ結晶の各々の一部を除去するステップと、
前記第３の領域内に論理トランジスタを形成するステップとをさらに含む、請求項１に記載の方法。

【請求項10】

半導体デバイスを形成するための方法において、
第１の領域および第２の領域を有する基板の表面の上方に第１の複数のナノ結晶を形成するステップであって、該第１の複数のナノ結晶は前記第１の領域および前記第２の領域内に形成される、第１の複数のナノ結晶を形成するステップと、
前記第１の複数のナノ結晶を形成するステップの後に、前記第１の領域とは異なる前記第２の領域において前記基板の前記表面の上方に第２の複数のナノ結晶を形成するステップと、
前記第１の領域内に第１のメモリトランジスタを形成するステップであって、前記第１のメモリトランジスタは第１の電荷蓄積層を備え、該第１の電荷蓄積層は前記第１の複数のナノ結晶の第１の部分を含み、第１のナノ結晶密度を有する、第１のメモリトランジスタを形成するステップと、
前記第２の領域内に第２のメモリトランジスタを形成するステップであって、前記第２のメモリトランジスタは第２の電荷蓄積層を備え、該第２の電荷蓄積層は前記第１の複数のナノ結晶の第２の部分および前記第２の複数のナノ結晶の部分を含み、前記第２の電荷蓄積層は前記第１のナノ結晶密度よりも高い第２のナノ結晶密度を有する、第２のメモリトランジスタを形成するステップとを備える、方法。

【請求項11】

前記第２の複数のナノ結晶を形成する前記ステップは、
前記第１の領域および前記第２の領域において前記基板の上に絶縁層を形成するステップと、
前記絶縁層内に材料を注入するステップであって、該注入は前記第１の領域ではなく前記第２の領域において実行される、注入するステップと、
前記絶縁層内に前記第２の複数のナノ結晶を形成するために前記材料をアニールするステップとを備える、請求項１０に記載の方法。

【請求項12】

前記絶縁層を形成する前記ステップは、前記絶縁層が前記第１の複数のナノ結晶の上に形成されるように実行される、請求項１１に記載の方法。

【請求項13】

前記第１の複数のナノ結晶を形成するステップは、前記材料を注入する前記ステップの前に前記絶縁層上に前記第１の複数のナノ結晶を形成するステップを備える、請求項１１に記載の方法。

【請求項14】

前記第２の複数のナノ結晶を形成する前記ステップの前に、前記方法は、
前記基板の第３の領域から前記第１の複数のナノ結晶の部分を除去するステップと、
前記第３の領域内に論理トランジスタを形成するステップとをさらに備え、前記第２の複数のナノ結晶を形成する前記ステップは、該第２の複数のナノ結晶が前記第３の領域内に形成されないように実行される、請求項１０に記載の方法。

【請求項15】

前記第２の複数のナノ結晶を形成する前記ステップの後に、前記基板の第３の領域から前記第１の複数のナノ結晶および前記第２の複数のナノ結晶の各々の一部を除去するステップと、
前記第３の領域内に論理トランジスタを形成するステップとをさらに備える、請求項１０に記載の方法。

【請求項16】

前記第２の領域内のすべてのデバイスの平均ナノ結晶密度は、前記第１の領域内のすべてのデバイスの平均ナノ結晶密度よりも約２０％高い、請求項１０に記載の方法。

【請求項17】

半導体デバイスであって、
半導体基板の第１の連続する領域内に位置する第１の複数のメモリトランジスタであって、該第１の複数のメモリトランジスタは少なくとも１０００個のメモリトランジスタを含み、該第１の複数のメモリトランジスタの各メモリトランジスタはナノ結晶を有する電荷蓄積層を備え、該第１の複数のメモリトランジスタは第１の平均密度のナノ結晶を有する、第１の複数のメモリトランジスタと、
前記第１の連続する領域とは別個の、前記半導体基板の第２の連続する領域内に位置する第２の複数のメモリトランジスタであって、該第２の複数のメモリトランジスタは少なくとも１０００個のメモリトランジスタを含み、該第２の複数のメモリトランジスタの各メモリトランジスタはナノ結晶を有する電荷蓄積層を備え、該第２の複数のメモリデバイスは前記第１の平均密度よりも少なくとも２０％高い第２の平均密度のナノ結晶を有する、第２の複数のメモリトランジスタとを備える、半導体デバイス。

【請求項18】

前記第１の複数のメモリトランジスタの任意のメモリトランジスタは、前記第２の複数のメモリトランジスタの各メモリトランジスタの平均ナノ結晶密度よりも低い平均ナノ結晶密度を有する、請求項１７に記載の半導体デバイス。

【請求項19】

前記第２の複数のメモリトランジスタの各メモリトランジスタ内で、前記電荷蓄積層は、
前記半導体基板の上の、ナノ結晶の第１の部分が位置する誘電体層と、
前記誘電体層上に位置するナノ結晶の第２の部分とを備える、請求項１７に記載の半導体デバイス。

【請求項20】

前記半導体基板の第３の領域内の複数の論理トランジスタをさらに含み、前記第３の領域にはナノ結晶は存在しない、請求項１７に記載の半導体デバイス。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体処理一般に関し、より詳細には、ナノ結晶を有する半導体デバイスを形成するための方法に関する。
（関連出願の相互参照）
本出願は、Ｓｕｎｇ−Ｔａｅｇ ＫａｎｇおよびＪａｎｅ Ｙａｔｅｒを発明者とし、本出願の譲受人に譲受される、２０１１年４月１２日に出願された、「ナノ結晶を有する半導体デバイスを形成するための方法（ＭＥＴＨＯＤ ＦＯＲ ＦＯＲＭＩＮＧ Ａ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥ ＨＡＶＩＮＧ ＮＡＮＯＣＲＹＳＴＡＬＳ）」と題する米国特許出願第１３／０８５，２３０号（代理人整理番号ＡＣ５０４６６ＴＰ）、および、Ｓｕｎｇ−Ｔａｅｇ ＫａｎｇおよびＪａｎｅ Ｙａｔｅｒを発明者とし、本出願の譲受人に譲受される、２０１１年４月１２日に出願された、「ナノ結晶を有する半導体デバイスを形成するための方法（ＭＥＴＨＯＤ ＦＯＲ ＦＯＲＭＩＮＧ Ａ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＤＥＶＩＣＥ ＨＡＶＩＮＧ ＮＡＮＯＣＲＹＳＴＡＬＳ）」と題する米国特許出願第１３／０８５，２３８号（代理人整理番号ＡＣ５０５０６ＴＰ）と関連する発明に係る出願である。

【背景技術】

【0002】

不揮発性データストレージは集積回路で一般的に使用されている。不揮発性データストレージに使用される或るタイプの半導体デバイス構造において、電荷を蓄積するためにナノ結晶が使用される。ナノ結晶の電荷捕獲能力は、ナノ結晶の密度、サイズ、および分布の影響を受ける。密度を増大させるためにより小さいナノ結晶を互いにより密接に形成することができる。しかしながら、間隔が近くなることによって、ナノ結晶が漏れおよび隣接するナノ結晶との物理的な接触の影響をより受けやすくなり、これによって、性能が低減され得る。また、より小さいナノ結晶はより大きいナノ結晶と比較して電荷容量が低減されている。より大きいナノ結晶は一般的により小さいナノ結晶と比較して互いにより離れて離間されており、それによって、それらが漏れの影響をより受けにくくなることが可能になっている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第５９３７２９５号明細書

【特許文献2】米国特許第６０６０７４３号明細書

【特許文献3】米国特許第６８０８９８６号明細書

【特許文献4】米国特許第７５５０８０２号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、間隔がより広くなる結果として、動作中に過剰な電子を補足し得るナノ結晶間の酸化物の領域がより大きくなる。この結果として、記憶デバイスの循環耐性が低減され得る。

【課題を解決するための手段】

【0005】

１つの態様では、半導体デバイスは、結果として、電荷蓄積層が第１の密度のナノ結晶を有するメモリ、および、電荷蓄積層が第１の密度と異なる第２の密度のナノ結晶を有する別のメモリをもたらすように作成される。

【図面の簡単な説明】

【0006】

【図1】本発明の一実施形態による、処理の一段階における半導体デバイスを示す断面図。

【図2】本発明の一実施形態による、図１の後続の処理の工程における半導体デバイスを示す断面図。

【図3】本発明の一実施形態による、図２の後続の処理の工程における半導体デバイスを示す断面図。

【図4】本発明の一実施形態による、図３の後続の処理の工程における半導体デバイスを示す断面図。

【図5】本発明の一実施形態による、図４の後続の処理の工程における半導体デバイスを示す断面図。

【図6】本発明の一実施形態による、図５の後続の処理の工程における半導体デバイスを示す断面図。

【図7】本発明の一実施形態による、図６の後続の処理の工程における半導体デバイスを示す断面図。

【図8】本発明の一実施形態による、図７の後続の処理の工程における半導体デバイスを示す断面図。

【図9】本発明の一実施形態による、図８の後続の処理の工程における半導体デバイスを示す断面図。

【図10】本発明の一実施形態による、処理の一工程における半導体デバイスを示す断面図。

【図11】本発明の一実施形態による、図１０の後続の処理の工程における半導体デバイスを示す断面図。

【図12】本発明の一実施形態による、図１１の後続の処理の工程における半導体デバイスを示す断面図。

【図13】本発明の一実施形態による、図１２の後続の処理の工程における半導体デバイスを示す断面図。

【図14】本発明の一実施形態による、図１３の後続の処理の工程における半導体デバイスを示す断面図。

【図15】本発明の一実施形態による、図１４の後続の処理の工程における半導体デバイスを示す断面図。

【図16】別の実施形態による処理の一工程における半導体デバイスの上面図。

【図17】図１６の後続の処理の工程における半導体デバイスを示す上面図。

【図18】図１７の後続の処理の工程における半導体デバイスを示す上面図。

【図19】図１８の後続の処理の工程における半導体デバイスを示す上面図。

【発明を実施するための形態】

【0007】

本発明は例として示されており、添付の図面によって限定されない。図面において、同様の参照符号は類似の要素を示す。図面内の要素は簡潔かつ明瞭にするために示されており、必ずしも原寸に比例して描かれてはいない。

【0008】

１つの態様では、半導体デバイスは、結果として、電荷蓄積層が第１の密度のナノ結晶を有するメモリ、および、電荷蓄積層が第１の密度と異なる第２の密度のナノ結晶を有する別のメモリをもたらすように作成される。

【0009】

図１は、半導体基板１２の表面の上の第１の絶縁層１４、および第１の絶縁層１４の上の半導体層１６が形成された後の半導体デバイス１０を示す。半導体基板１２は、ガリウムヒ素、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコンなど、および上記の組み合わせのような、任意の半導体材料または材料の組み合わせであることが可能である。第１の絶縁層１４は、成長または堆積などによって基板１２の上に形成され、半導体層１６は、化学気相成長（ＣＶＤ）などを使用することによって絶縁層１４の上に堆積される。半導体層１６は連続したまたは分離した膜とすることができる。１つの実施形態では、第１の絶縁層１４は酸化物を含み、第１の誘電体層または下部誘電体層と称される場合もある。１つの実施形態では、半導体層１６は、シリコン（たとえば、アモルファスシリコン）、ゲルマニウムなどのような半導体材料を含む。代替的に、半導体層１６は金属を含んでもよい。

【0010】

図２は、アニール１８が実行される、後続の処理工程における半導体デバイス１０を示す。半導体層１６がアニールされて、第１の複数のナノ結晶２６（図３に示す）が形成される。１つの実施形態では、アニールは摂氏約６００〜９５０度の範囲内の温度において実行される。１つの実施形態では、アニールは摂氏約７５０度の温度にて実行される。図３に示されているように、アニール１８の結果として、ナノ結晶２０〜２４を含む第１の複数のナノ結晶２６が第１の絶縁層１４の上に形成される。１つの実施形態では、第１の複数のナノ結晶２６は、約５０〜１５０オングストロームの範囲内の平均直径を有する。

【0011】

なお、代替の実施形態では、半導体材料の堆積（半導体層１６のＣＶＤなど）の工程、その後のアニール（アニール１８など）の工程は、第１の複数のナノ結晶２６を形成するために所定数の反復にわたって繰り返すことができる。たとえば、１つの実施形態では、図２のアニール１８の後、第１の複数のナノ結晶２６の密度および／またはサイズを増大するために、別の半導体材料の層を（ＣＶＤなどによって）複数のナノ結晶の上に堆積し、別のアニールを実行してもよい。さらに別の代替の実施形態では、他の方法が第１の複数のナノ結晶２６を形成するために使用されてもよい。たとえば、１つの実施形態では、予め形成されたナノ結晶を第１の絶縁層１４の上に堆積してもよい。別の実施形態では、半導体材料を第１の絶縁層１４内に注入し、その後、第１の複数のナノ結晶２６を形成するためにアニールすることができる。この実施形態では、ナノ結晶２０〜２４を絶縁材料によって取り囲むことができる。また、後続のアニールは、デバイスのソース領域およびドレイン領域がアニールされるときなどの、処理の後の方で実行されてもよい。

【0012】

図４は、第１の複数のナノ結晶２６の上（ナノ結晶２０〜２４の上）に第２の絶縁層２８が形成された後の半導体デバイス１０を示す。図４に示されているように、第１の複数のナノ結晶２６の形成が完了した後、第２の絶縁層２８を、堆積などによって、第１の複数のナノ結晶２６の上に形成することができる。１つの実施形態では、第２の絶縁層２８は酸化物を含み、上部誘電体層と称される場合がある。

【0013】

図５は、第２の絶縁層２８内に注入３０が実行される、後続の処理工程における半導体デバイス１０を示す。１つの実施形態では、注入３０に使用される注入材料は、シリコン、ゲルマニウムなどのような半導体材料を含んでもよく、または金属を含んでもよい。１つの実施形態では、注入３０は、注入エネルギーの制御を通じて第２の絶縁層２８内に集中させ、基板１２内までは拡張しないシャローインプラント、即ち深さの浅い注入である。

【0014】

図６は、アニール３２が実行される、後続の処理工程における半導体デバイス１０を示す。それゆえ、注入３０を実行した後、注入材料をアニールして、図７に示されているような第２の複数のナノ結晶が形成される。たとえば、アニールの結果として、注入材料が結晶化して注入材料から成るナノ結晶が形成される。それゆえ、図７に示されているように、ナノ結晶３５〜３８を含む第２の複数のナノ結晶３４を形成する。ナノ結晶３５〜３８はナノ結晶２０〜２３の間に位置する絶縁材料の領域内に形成される。なお、ナノ結晶３５〜３８は、第２の絶縁層２８内の様々に異なる深さにおいて形成することができ、これはエネルギーのような注入条件によって制御することができる。１つの実施形態では、第２の複数のナノ結晶３４は、約３０〜７０オングストロームの範囲内の平均直径を有する。１つの実施形態では、第２の複数のナノ結晶３４の平均直径は、第１の複数のナノ結晶２６の平均直径よりも小さい。また、１つの実施形態では、第１の複数のナノ結晶および第２の複数のナノ結晶はともに、１平方センチメートル（ｃｍ^２）当たり約１×１０^１２個のナノ結晶よりも高いナノ結晶密度を提供する。

【0015】

図８は、第２の絶縁層２８の上に半導体ゲート層４０が形成された後の半導体デバイス１０を示している。１つの実施形態では、半導体ゲート層４０はポリシリコン層である。
図９は、ゲートスタックを形成するために半導体ゲート層４０がパターニングされた後であり、かつ側壁スペーサ４２ならびにソース／ドレイン領域４４および４６が形成された後の半導体デバイス１０を示す。半導体ゲート層４０がパターニングされてゲートスタックが形成され、ゲートスタックは第１の絶縁層１４の一部分、第１の絶縁層１４の一部分の上の第１の複数のナノ結晶２６の一部分（たとえば、ナノ結晶２１および２２を含む）、第１の絶縁層１４の一部分の上の第２の複数のナノ結晶３４の一部分（たとえば、ナノ結晶３６および３７を含む）、第１の複数のナノ結晶および第２の複数のナノ結晶の上の第２の絶縁層２８の一部、ならびに、第２の絶縁層２８の一部分の上の半導体ゲート層４０の一部分を含む。ゲートスタックが形成された後、ゲートスタックを取り囲む側壁スペーサ４２を形成することができ、ゲートスタックの側壁に横方向に隣接するソース／ドレイン領域４４，４６が基板１２内に形成されることができる。それゆえ、１つの実施形態では、図９内の半導体デバイス１０は、たとえば、不揮発性メモリセル内の不揮発性記憶デバイスとして使用されることができる、実質的に完成された半導体デバイスである。

【0016】

なお、第１の複数のナノ結晶を形成した後に、続いて第２の複数のナノ結晶（たとえば、ナノ結晶３６および３７）を形成することによって、第１の複数のナノ結晶のナノ結晶（たとえば、ナノ結晶２１および２２）の間に存在する絶縁材料の空隙の空間が低減される。このようにして、ナノ結晶間の絶縁材料内に捕捉され得る電子の量を低減しながら、より多くの量の電荷がナノ結晶（第１の複数のナノ結晶および第２の複数のナノ結晶の両方）内に蓄積されることができる。この結果として、たとえば、メモリセルの性能および書き込み寿命が改善されることができる。なお、さらに、第１の複数のナノ結晶２６および第２の複数のナノ結晶３４は異なる材料から作成されることができる。

【0017】

図１０は、半導体基板５２の表面の上の第１の絶縁層５４、および第１の絶縁層５４の上の第１の複数のナノ結晶５３が形成された後の半導体デバイス５０を示す。半導体基板５２は、ガリウムヒ素、シリコンゲルマニウム、シリコン・オン・インシュレータ（ＳＯＩ）、シリコン、単結晶シリコンなど、および上記の組み合わせのような、任意の半導体材料または材料の組み合わせとすることができる。１つの実施形態では、第１の絶縁層５４は酸化物を含み、第１の誘電体層または下部誘電体層と称される場合もある。第１の複数のナノ結晶５３はシリコンまたはゲルマニウムなどのような半導体材料を含むことができるか、または金属を含むことができる。１つの実施形態では、第１の複数のナノ結晶５３（ナノ結晶５５〜５９を含む）は、第１の複数のナノ結晶２６に関連して図１〜図３を参照して上述されたように、第１の絶縁層５４の上に形成される。すなわち、たとえば、（アモルファスシリコンのような）半導体材料の層が（ＣＶＤなどによって）第１の絶縁層５４の上に堆積されることができ、その後（上述のアニール１８と同様の）アニールが実行されることができる。この半導体材料の堆積および後続のアニールは、第１の複数のナノ結晶５３を形成するために、必要に応じて所定数の反復にわたって繰り返されることもできる。代替的に、他の方法が第１の複数のナノ結晶５３を形成するために使用されてもよい。たとえば、予め形成されたナノ結晶が第１の絶縁層５４の上に堆積されてもよい。

【0018】

図１１は、注入エネルギーによって制御される深さにおいて第１の絶縁層５４内に注入６０が実行される、処理の後続の段階における半導体デバイス５０を示す。１つの実施形態では、注入６０に使用される注入材料は、シリコン、ゲルマニウムなどのような半導体材料を含んでもよく、または金属を含んでもよい。１つの実施形態では、注入６０は基板５２までは拡張しないシャローインプラントである。また、なお、注入６０のための注入材料は、第１の複数のナノ結晶５３を形成するために使用される材料とは異なる材料であることができる。また、なお、注入６０の間、ナノ結晶５５〜５９のような第１の複数のナノ結晶５３は、注入の間マスクとしての役割を果たし、それによって、注入材料はナノ結晶間に位置するとともにナノ結晶の直下ではない第１の絶縁層５４の領域内に落ち着く。

【0019】

図１２は、アニール６２が実行される、処理の後続の段階における半導体デバイス５０を示す。それゆえ、注入６０が実行された後、注入材料がアニールされて、図１３に示されているような第２の複数のナノ結晶が形成される。たとえば、アニールの結果として、注入材料が結晶化して注入材料から成るナノ結晶が形成される。それゆえ、図１３に示されているように、ナノ結晶６４〜６７を含む第２の複数のナノ結晶６３が第１の絶縁層５４内に形成される。ナノ結晶５５〜５９が注入６０の間にマスクとしての役割を果たし、注入材料がナノ結晶自体の下に落ち着くことを実質的に防止するため、ナノ結晶６４〜６７はナノ結晶５５〜５９間に位置する絶縁材料の領域内に形成される。なお、ナノ結晶６４〜６７は第１の絶縁層５４内の様々な異なる深さにおいて形成されることができる。なお、また、第２の複数のナノ結晶６３は第１の複数のナノ結晶５３の下にある層（第１の絶縁層５４）内に位置するため、第１の複数のナノ結晶５３よりも下に位置する。１つの実施形態では、第２の複数のナノ結晶６３は、約３０〜７０オングストロームの範囲内の平均直径を有する。１つの実施形態では、第２の複数のナノ結晶６３の平均直径は、第１の複数のナノ結晶５３の平均直径よりも小さい。また、１つの実施形態では、第１の複数のナノ結晶および第２の複数のナノ結晶はともに、１平方センチメートル（ｃｍ２）当たり約１ｅ１２個のナノ結晶よりも高いナノ結晶密度を提供する。

【0020】

なお、第１の複数のナノ結晶５３は注入６０の間はマスクの役割を果たすため、堆積による第１の複数のナノ結晶５３の形成によって、第１の複数のナノ結晶５３の形成および結果としての密度に対する制御の向上が可能となる。このようにして、第２の複数のナノ結晶６３のナノ結晶は、第１の複数のナノ結晶５３のナノ結晶間に位置する絶縁材料の領域内に形成される可能性がより高くなり、第１の複数のナノ結晶５３のナノ結晶に過度に近接して位置しない。また、注入６０の間、第１の複数のナノ結晶５３のナノ結晶のサイズは注入６０に使用される注入材料に応じて増大し得る。

【0021】

図１４は、第１の複数のナノ結晶５３の上（ナノ結晶５５〜５９の上）に第２の絶縁層６８が形成された後で、かつ第２の絶縁層６８の上に半導体ゲート層７０が形成された後の半導体デバイス５０を示す。図１４に示されているように、第１の絶縁層５４の上への第１の複数のナノ結晶５３の形成、および、第１の絶縁層５４内への第２の複数のナノ結晶６３の形成が完了した後、第２の絶縁層６８を、堆積などによって、第１の複数のナノ結晶５３の上に形成することができる。１つの実施形態では、第２の絶縁層６８は酸化物を含み、上部誘電体と称される場合がある。また、１つの実施形態では、半導体ゲート層７０はポリシリコン層である。

【0022】

図１５は、ゲートスタックを形成するために半導体ゲート層７０をパターニングした後であり、かつ側壁スペーサ７２ならびにソース／ドレイン領域７４，７６を形成した後の半導体デバイス５０を示す。半導体ゲート層７０がパターニングされてゲートスタックが形成され、ゲートスタックは第１の絶縁層５４の一部分、第１の絶縁層５４内の第２の複数のナノ結晶６３の一部分（たとえば、ナノ結晶６５および６６を含む）、第１の絶縁層５４の一部分の上の第１の複数のナノ結晶５３の一部分（たとえば、ナノ結晶５６および５７を含む）、第１の複数のナノ結晶５３の一部分の上の第２の絶縁層６８の一部、および、第２の絶縁層６８の一部分の上の半導体ゲート層７０の一部分を含む。ゲートスタックを形成した後、ゲートスタックを取り囲む側壁スペーサ７２を形成することができ、ゲートスタックの側壁に横方向に隣接するソース／ドレイン領域７４，７６を基板２２内に形成することができる。それゆえ、１つの実施形態では、図１５内の半導体デバイス５０は、たとえば、不揮発性メモリセル内の不揮発性記憶デバイスとして使用することができる、実質的に完成された半導体デバイスである。

【0023】

なお、第１の複数のナノ結晶が形成された後に、続いて第２の複数のナノ結晶（たとえば、ナノ結晶６５，６６）を形成することによって、第１の複数のナノ結晶のナノ結晶（たとえば、ナノ結晶５６，５７）の間に存在する絶縁材料の空隙の空間が低減される。このようにして、ナノ結晶間の絶縁材料内に捕捉され得る電子の量を低減しながら、より多くの量の電荷をナノ結晶（第１の複数のナノ結晶および第２の複数のナノ結晶の両方）内に蓄積することができる。この結果として、たとえば、メモリセルの性能および書き込み寿命が改善されることができる。なお、さらに、第１の複数のナノ結晶５３および第２の複数のナノ結晶６３は異なる材料から形成することができる。

【0024】

図１６には、領域１０２、領域１０４、および領域１０６を有する半導体デバイス１００の上面図が示されている。領域１０２，１０４は、ナノ結晶を電荷蓄積に使用する不揮発性メモリデバイスを形成するためのものである。領域１０６は、ナノ結晶を使用しない論理トランジスタまたは他のトランジスタであり得るトランジスタを形成するためのものである。領域１０２，１０４，１０６は各々半導体基板の連続的な部分であり、互いに接していてもよいし、接していなくてもよい。領域１０２は、その中にナノ結晶１０８を例とする複数のナノ結晶を含む電荷蓄積層を有する。領域１０４は、その中にナノ結晶１１０を例とする複数のナノ結晶を含む電荷蓄積層を有する。同様に、領域１０６は、その中にナノ結晶１１２を例とする複数のナノ結晶を含む電荷蓄積層を有する。複数のナノ結晶が図１〜図４に示されているように形成されることができる。それらは別の工程によって形成されることもあり得る。密度がより低く、より小さいナノ結晶が結果としてもたらされる可能性がある、図５〜図７または図１１〜図１３に示されているような注入工程が使用され得る。ナノ結晶１０８、１１０、および１１２によって表される複数のナノ結晶は、直径が約１０ナノメートルであることができ、ナノ結晶が平均約５ナノメートル離間している密度を有する。

【0025】

図１７には、領域１０６からその複数のナノ結晶を除去した後の半導体デバイス１００が示されている。これは、ナノ結晶を含まないトランジスタの形成のための領域１０６を準備する。不揮発性メモリ領域内のナノ結晶をパターニングする前に論理領域内の複数のナノ結晶を除去することは、不揮発性メモリの形成における一般的な手法である。

【0026】

図１８には、領域１０２内に第２の複数ナノ結晶が形成された後の半導体デバイス１００が示されており、ナノ結晶１１４が第２の複数を代表するナノ結晶である。第２の複数は、図５〜図７または図１１〜図１３に示されている注入工程を使用して形成されることができる。ナノ結晶１１４によって表される第２の複数のナノ結晶は、ナノ結晶１０８によって表される複数のナノ結晶よりも密度が低い可能性が高く、また、ナノ結晶１０８によって表される複数の半分であり得る平均サイズを有する。ナノ結晶１０８によって表される複数のナノ結晶およびナノ結晶１１４によって表される第２の複数のナノ結晶の両方を有するとき、領域１０２内のナノ結晶の密度は領域１０４のものよりも著しく高い。したがって、ナノ結晶の密度がより高い領域１０２の方が、耐性が相対的により重要である状況にとってはより良好である。データ保持が相対的により重要である場合、領域１０４の方がより良好である。領域１０２のナノ結晶密度は領域１０４のものよりも少なくとも２０パーセント高いことが予想できる。

【0027】

図１９には、不揮発性メモリセル１１６、不揮発性メモリセル１１８、および論理トランジスタであり得るトランジスタ１２０が示されている。それらのすべてが、図１８に示されている処理の段階に達した後に従来の処理によって形成されることができる。不揮発性メモリセル１１６は領域１０２内に形成され、ゲート１２２、ゲート１２２の周囲の側壁スペーサ１２４、基板１１３内に形成されるソース／ドレイン領域１２６、および基板１１３内に形成されるソース／ドレイン領域１２８を有する。ソース／ドレイン領域１２６，１２８の間の領域の上で、かつゲート１２２と基板１１３との間には、ナノ結晶１０８によって表される複数のナノ結晶に由来する、ナノ結晶１３０によって表される複数のナノ結晶と、ナノ結晶１１４によって表される第２の複数のナノ結晶に由来する、ナノ結晶１３２によって表される複数のナノ結晶とを含む電荷蓄積層１１７がある。不揮発性メモリセル１１８は領域１０４内に形成され、ゲート１３４、ゲート１３４の周囲の側壁スペーサ１３６、基板１１３内に形成されるソース／ドレイン領域１３８、および基板１１３内に形成されるソース／ドレイン領域１４０を有する。ソース／ドレイン領域１３８と１４０との間の領域の上で、かつゲート１３４と基板１１３との間には、ナノ結晶１１０によって表される複数のナノ結晶に由来する、ナノ結晶１４２によって表される複数のナノ結晶を含む電荷蓄積層１１９がある。トランジスタ１２０は、ゲート１４４、ゲート１４４の周囲の側壁スペーサ１４６、ソース／ドレイン領域１４８、ソース／ドレイン領域１５０、およびソース／ドレイン領域１４８と１５０との間で、かつ基板１１３とゲート１４４との間にあるゲート誘電体１２１を有する。ゲート誘電体１２１は、電荷蓄積層１１７および１１９と比較して相対的に薄いものであり得る。相対的に大きいナノ結晶および相対的に小さいナノ結晶の両方を有する電荷蓄積層１１７は、ナノ結晶の密度が相対的に低い電荷蓄積層１１９よりもナノ結晶の密度が高く、したがって、不揮発性メモリセル１１６は耐久性がより高く、不揮発性メモリセル１１８はデータ保持力がより高い。この理由は、ナノ結晶間、および上部誘電体を通過する高エネルギー電子によって耐久性が劣化し、上部誘電体に損傷を与えることであると考えられる。ナノ結晶の密度がより高くなると、ナノ結晶間を通過する電子の発生が低減される。そのような発生がこのように低減することによって、上部誘電体に対する損傷が低くなり、耐久性が改善される。他方、ナノ結晶を互いにより接近させ、それによってナノ結晶間の電荷漏れが生じることによって、外因性データ保持が劣化する。したがって、ナノ結晶密度の向上による耐久性の改善はデータ保持を低減する効果を有する。

【0028】

したがって、同じ半導体デバイス上で、不揮発性メモリは異なる耐久性およびデータ保持特性を有する。耐久性の方が相対的により優先度が高い機能、および、データ保持の方が相対的により優先度が高い他の機能を実行するために１つの半導体デバイスが求められることは珍しくない。そのような場合、不揮発性メモリは、一方の領域がデータ保持がより高く、もう一方の領域が耐久性がより高い、異なる複数の領域に分割されることができる。代替形態として、図１０〜図１５に示されている工程は、異なる電荷蓄積層内に異なる種類のナノ結晶があるように使用することができる。

【0029】

以上に、半導体デバイスを形成するための方法を記載した。本方法は、第１の領域および第２の領域を有する基板の表面の上に第１の複数のナノ結晶を形成するステップを含み、第１の複数のナノ結晶は第１の領域および第２の領域内に形成され、第１の密度を有する。本方法は、第１の複数のナノ結晶を形成するステップの後に、第１の領域ではなく第２の領域において基板の表面の上に第２の複数のナノ結晶を形成するステップを含み、第１の複数のナノ結晶は第２の領域内の第２の複数のナノ結晶とともに第２の密度をもたらし、第２の密度は第１の密度よりも高い。本方法は、第１の領域内に第１のメモリトランジスタを形成するステップであって、第１のメモリトランジスタは第１の電荷蓄積層を備え、第１の電荷蓄積層は第１の複数のナノ結晶の第１の部分を含む、第１のメモリトランジスタを形成するステップと、第２の領域内に第２のメモリトランジスタを形成するステップであって、第２のメモリトランジスタは第２の電荷蓄積層を備え、第２の電荷蓄積層は第１の複数のナノ結晶の第２の部分および第２の複数のナノ結晶の部分を含み、第２の電荷蓄積層のナノ結晶密度は第１の電荷蓄積層のナノ結晶密度よりも高い、第２のメモリトランジスタを形成するステップとをさらに含むことができる。本方法は、第１の電荷蓄積層のナノ結晶密度が第１の領域内のメモリトランジスタの最大ナノ結晶密度に対応し、第２の電荷蓄積層のナノ結晶密度が第２の領域内のメモリトランジスタの最小ナノ結晶密度に対応することをさらに特徴とすることができる。本方法は、第２の複数のナノ結晶を形成するステップが、第１の領域および第２の領域において基板の上に絶縁層を形成するステップと、絶縁層内に材料を注入するステップであって、注入は第１の領域ではなく第２の領域において実行される、注入するステップと、絶縁層内に第２の複数のナノ結晶を形成するために材料をアニールするステップとを含むことをさらに特徴とすることができる。本方法は、絶縁層を形成するステップが、当該絶縁層が第１の複数のナノ結晶の上に形成されるように実行されることをさらに特徴とすることができる。本方法は、第１の複数のナノ結晶を形成するステップが、材料を注入するステップの前に絶縁層上に第１の複数のナノ結晶を形成するステップを含むことをさらに特徴とすることができる。本方法は、第１の複数のナノ結晶の平均直径が第２の複数のナノ結晶の平均直径よりも大きいことをさらに特徴とすることができる。本方法は、第２の複数のナノ結晶を形成するステップの前に、基板の第３の領域から第１の複数のナノ結晶の部分を除去するステップであって、第２の複数のナノ結晶を形成するステップは、第２の複数のナノ結晶が第３の領域内に形成されないように実行される、除去するステップと、第３の領域内に論理トランジスタを形成するステップとをさらに含むことができる。本方法は、第２の複数のナノ結晶を形成するステップの後に、基板の第３の領域から第１の複数のナノ結晶および第２の複数のナノ結晶の各々の部分を除去するステップと、第３の領域内に論理トランジスタを形成するステップとをさらに含むことができる。

【0030】

同じく、半導体デバイスを形成するための方法であって、第１の領域および第２の領域を有する基板の表面の上に第１の複数のナノ結晶を形成するステップを含み、第１の複数のナノ結晶は第１の領域および第２の領域内に形成される、方法である。本方法は、第１の複数のナノ結晶を形成するステップの後に、第１の領域ではなく第２の領域において基板の表面の上に第２の複数のナノ結晶を形成するステップをさらに含むことができる。本方法は、第１の領域内に第１のメモリトランジスタを形成するステップをさらに含むことができ、第１のメモリトランジスタは第１の電荷蓄積層を備え、第１の電荷蓄積層は第１の複数のナノ結晶の第１の部分を含み、第１のナノ結晶密度を有する。本方法は、第２の領域内に第２のメモリトランジスタを形成するステップをさらに含むことができ、第２のメモリトランジスタは第２の電荷蓄積層を備え、第２の電荷蓄積層は第１の複数のナノ結晶の第２の部分および第２の複数のナノ結晶の部分を含み、第２の電荷蓄積層は第１のナノ結晶密度よりも高い第２のナノ結晶密度を有する。本方法は、第２の複数のナノ結晶を形成するステップが、第１の領域および第２の領域において基板の上に絶縁層を形成するステップと、絶縁層内に材料を注入するステップであって、注入は第１の領域ではなく第２の領域において実行される、注入するステップと、絶縁層内に第２の複数のナノ結晶を形成するために材料をアニールするステップとを含むことをさらに特徴とすることができる。本方法は、絶縁層を形成するステップが、当該絶縁層が第１の複数のナノ結晶の上に形成されるように実行されることをさらに特徴とすることができる。本方法は、第１の複数のナノ結晶を形成するステップが、材料を注入するステップの前に絶縁層上に第１の複数のナノ結晶を形成するステップを含むことをさらに特徴とすることができる。本方法は、第２の複数のナノ結晶を形成するステップの前に、基板の第３の領域から第１の複数のナノ結晶の部分を除去するステップであって、第２の複数のナノ結晶を形成するステップは、第２の複数のナノ結晶が第３の領域内に形成されないように実行される、除去するステップと、第３の領域内に論理トランジスタを形成するステップとをさらに含むことができる。本方法は、第２の複数のナノ結晶を形成するステップの後に、基板の第３の領域から第１の複数のナノ結晶および第２の複数のナノ結晶の各々の部分を除去するステップと、第３の領域内に論理トランジスタを形成するステップとをさらに含むことができる。本方法は、第２の領域内のすべてのデバイスの平均ナノ結晶密度が、第１の領域内のすべてのデバイスの平均ナノ結晶密度よりも約２０％高いことをさらに特徴とすることができる。

【0031】

半導体基板の第１の連続する領域内に位置する第１の複数のメモリトランジスタを含む半導体デバイスも開示され、第１の複数のメモリトランジスタは少なくとも１０００個のメモリトランジスタを含み、第１の複数のメモリトランジスタの各メモリトランジスタはナノ結晶を有する電荷蓄積層を備え、第１の複数のメモリトランジスタは第１の平均密度のナノ結晶を有する。半導体デバイスは、第１の連続する領域とは別個の、半導体基板の第２の連続する領域内に位置する第２の複数のメモリトランジスタをさらに含み、第２の複数のメモリトランジスタは少なくとも１０００個のメモリトランジスタを含み、第２の複数のメモリトランジスタの各メモリトランジスタはナノ結晶を有する電荷蓄積層を備え、第２の複数のメモリデバイスは第１の平均密度よりも少なくとも２０％高い第２の平均密度のナノ結晶を有する。半導体デバイスは、第１の複数のメモリトランジスタの任意のメモリトランジスタが、第２の複数のメモリトランジスタの各メモリトランジスタの平均ナノ結晶密度よりも低い平均ナノ結晶密度を有することをさらに特徴とすることができる。半導体デバイスは、第２の複数のメモリトランジスタの各メモリトランジスタ内で、電荷蓄積層が、半導体基板の上の、ナノ結晶の第１の部分が位置する誘電体層と、誘電体層上に位置するナノ結晶の第２の部分とを備えることをさらに特徴とすることができる。半導体デバイスは、半導体基板の第３の領域内の複数の論理トランジスタをさらに含むことができ、第３の領域にはナノ結晶は存在しない。

【0032】

本明細書において、具体的な実施形態を参照して本発明を説明したが、添付の特許請求の範囲に明記されているような本発明の範囲から逸脱することなく様々な改変および変更を為すことができる。たとえば、第２の複数のナノ結晶からのナノ結晶のみが不揮発性メモリセルを形成するために使用される第４の領域が形成され得、したがって、第３のカテゴリの不揮発性メモリセルが形成される。これは、注入によって、第１の形成されたナノ結晶が除去された領域内にナノ結晶を形成することによって達成され得る。したがって、本明細書および図面は限定的な意味ではなく例示とみなされるべきであり、すべてのこのような改変が本発明の範囲内に含まれることが意図されている。本明細書において具体的な実施形態に関して記載されているいかなる利益、利点、または問題に対する解決策も、任意のまたはすべての請求項の重要な、必要とされる、または基本的な特徴または要素として解釈されるようには意図されていない。

【0033】

本明細書および特許請求の範囲における「正面（ｆｒｏｎｔ）」、「裏（ｂａｃｋ）」、「上部（ｔｏｐ）」、「底（ｂｏｔｔｏｍ）」、「上（ｏｖｅｒ）」、「下（ｕｎｄｅｒ）」などは、存在する場合、説明を目的として使用されており、必ずしも永久的な相対位置を記述するために使用されてはいない。このように使用される用語は、本明細書に記載されている本発明の実施形態がたとえば、本明細書において例示または他の様態で記載されている以外の方向で動作することが可能であるように、適切な状況下で置き換え可能であることが理解される。さらに、本明細書において使用される場合、「１つ（“ａ”ｏｒ“ａｎ”）」という用語は、１つまたは２つ以上として定義される。

【0034】

さらに、特許請求の範囲における「少なくとも１つの」および「１つまたは複数の」のような前置きの語句の使用は、不定冠詞「１つの（狽＃ｏｒ狽≠飼）」による別の請求項要素の導入が、このように導入された請求項要素を含む任意の特定の請求項を、たとえ同じ請求項が前置きの語句「１つまたは複数の」または「少なくとも１つの」および「１つの（狽＃ｏｒ狽≠飼）」のような不定冠詞を含む場合であっても、１つだけのこのような要素を含む発明に限定することを暗示するように解釈されるべきではない。同じことが、定冠詞の使用についても当てはまる。

【0035】

別途記載されない限り、「第１の」および「第２の」のような用語は、そのような用語が説明する要素間で適宜区別するように使用される。したがって、これらの用語は必ずしも、このような要素の時間的なまたは他の優先順位付けを示すようには意図されていない。

【符号の説明】

【0036】

１０…半導体デバイス、１２…半導体基板、１４…絶縁層、２０〜２４…第１のナノ結晶、２８…絶縁層、３５〜３８…第２のナノ結晶、４０…ゲート層、４２…側壁スペーサ、４４，４６…ソース／ドレイン領域。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】