特許 6166954 半導体発光素子アレイおよび半導体発光素子アレイの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6166954

(24)【登録日】2017年6月30日

(45)【発行日】2017年7月19日

(54)【発明の名称】半導体発光素子アレイおよび半導体発光素子アレイの製造方法

(51)【国際特許分類】

   H01L 33/38 20100101AFI20170710BHJP

   H01L 33/62 20100101ALI20170710BHJP

   H01L 33/60 20100101ALI20170710BHJP

【ＦＩ】

   H01L33/38

   H01L33/62

   H01L33/60

【請求項の数】2

【全頁数】16

(21)【出願番号】特願2013-109915(P2013-109915)

(22)【出願日】2013年5月24日

(65)【公開番号】特開2014-229822(P2014-229822A)

(43)【公開日】2014年12月8日

【審査請求日】2016年3月17日

(73)【特許権者】

【識別番号】000002303

【氏名又は名称】スタンレー電気株式会社

(74)【代理人】

【識別番号】100091340

【弁理士】

【氏名又は名称】高橋 敬四郎

(74)【代理人】

【識別番号】100141302

【弁理士】

【氏名又は名称】鵜飼 伸一

(72)【発明者】

【氏名】斎藤 竜舞

(72)【発明者】

【氏名】宮地 護

(72)【発明者】

【氏名】河合 良介

【審査官】 百瀬 正之

(56)【参考文献】

【文献】 特開２０１１−１９９２２１（ＪＰ，Ａ）

【文献】 特開平０７−２５４７４８（ＪＰ，Ａ）

【文献】 特開２００９−２０００６４（ＪＰ，Ａ）

【文献】 特開平１０−２２３８７１（ＪＰ，Ａ）

【文献】 特開２００１−０２４２３１（ＪＰ，Ａ）

【文献】 特開２０１２−０７４６６５（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１２／００４９２２４（ＵＳ，Ａ１）

【文献】 特開２００８−２６２９９３（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ３３／００−３３／６４

(57)【特許請求の範囲】

【請求項1】

支持基板と、
前記支持基板上に配置され、光反射性および電気伝導性を有し、相互に間隙を空けて一方向に順に配列する第１〜第３光反射導電層と、
前記第１および第２光反射導電層上方に配置され、第１導電型を有する第１下側半導体層、発光性を有する第１活性層、および、該第１導電型とは異なる導電型を有する第１上側半導体層が順に積層し、該第１上側半導体層が該第１光反射導電層と電気的に接続し、該第１下側半導体層が該第２光反射導電層と電気的に接続する第１半導体発光素子と、
前記第２および第３光反射導電層上方に、前記第１半導体発光素子と間隙を空けて配置され、第２導電型を有する第２下側半導体層、発光性を有する第２活性層、および、該第３導電型とは異なる導電型を有する第２上側半導体層が順に積層し、該第２上側半導体層が該第２光反射導電層と電気的に接続し、該第２下側半導体層が該第３光反射導電層と電気的に接続する第２半導体発光素子と、
前記支持基板上に配置され、前記第１または第３光反射導電層に電気的に接続し、電気伝導性を有する導電層、および、該導電層上に配置される、光吸収性を有する光吸収層を含む給電層と、
を備え、
前記第２光反射導電層には、前記支持基板、前記第１および第２光反射導電層、および前記第１半導体発光素子に囲まれる管状の第１空洞領域と連続し、外部と通じる通気溝が、少なくとも１つ以上設けられており、
前記第３光反射導電層には、前記支持基板、前記第２および第３光反射導電層、および前記第２半導体発光素子に囲まれる管状の第２空洞領域と連続し、外部と通じる通気溝が、少なくとも１つ以上設けられている、半導体発光素子アレイ。

【請求項2】

ａ）デバイス構造体を形成する工程であって、
ａ１）成長基板表面に、第１導電型を有する第１半導体層、発光性を有する活性層、および、該第１導電型とは異なる第２導電型を有する第２半導体層を順に成長して光半導体積層を形成するサブ工程と、
ａ２）前記光半導体積層に、第１素子領域と、該第１素子領域と離隔する第２素子領域と、を区画し、該第１素子領域内の該第２素子領域から離れた領域に第１導電部材を形成し、該第１素子領域内の第２素子領域に近い領域に、該第１導電部材と間隙を空けて第２導電部材を形成し、該第２素子領域内の該第１素子領域に近い領域に第３導電部材を形成し、該第２素子領域内の該第１素子領域から離れた領域に、該第３導電部材と間隙を空けて第４導電部材を形成するサブ工程と、
ａ３）前記光半導体積層において、エッチングにより、前記第１および第２素子領域を物理的に分離するサブ工程と、
を含む工程と、
ｂ）支持基板表面に、光反射性および電気伝導性を有し、相互に間隙を空けて一方向に順に配列する第１〜第３光反射導電層、および、前記第１光反射導電層または前記第３光反射導電層に電気的に接続する給電層を形成して、支持体を形成する工程と、
ｃ）前記第１および第２導電部材と前記第１および第２光反射導電層とがそれぞれ接触し、前記第３および第４導電部材と前記第２および第３光反射導電層とがそれぞれ接触するように、前記デバイス構造体と前記支持体とを貼り合わせて、貼り合せ構造体を形成する工程であって、
前記第１および第２導電部材の間隙と、前記第１および第２光反射導電層の間隙と、が重なって、前記光半導体積層の第１素子領域、前記第１および第２導電部材、前記第１および第２光反射導電層、ならびに前記支持基板により囲まれる管状の第１空洞領域が画定され、かつ、前記第２素子領域における第３および第４導電部材の間隙と、前記第２および第３光反射導電層の間隙と、が重なって、前記光半導体積層の第２素子領域、前記第３および第４導電部材、前記第２および第３光反射導電層、ならびに前記支持基板により囲まれる管状の第２空洞領域が画定されるように、前記デバイス構造体と前記支持体とを貼り合せる工程と、
ｄ）前記貼り合わせ構造体から前記成長基板を除去して、前記光半導体積層の第１半導体層を露出する工程と、
ｅ）前記成長基板が除去された前記貼り合わせ構造体において、前記給電層が形成された領域以外の領域にレジスト膜を形成し、該レジスト膜から露出する該給電層に光吸収性を有する光吸収層を形成する工程と、
を有し、
前記サブ工程ａ２）または前記工程ｂ）において、
前記第１若しくは第２導電部材、または、前記第１若しくは第２光反射導電層に、前記工程ｃ）で画定される第１空洞領域と連続し、外部と通じる通気溝を、少なくとも１つ以上設け、
前記第３若しくは第４導電部材、または、前記第２若しくは第３光反射導電層に、前記工程ｃ）で画定される第２空洞領域と連続し、外部と通じる通気溝を、少なくとも１つ以上設ける、半導体発光素子アレイの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複数の半導体発光素子を含む半導体発光素子アレイ、および、その製造方法に関する。

【背景技術】

【0002】

ＧａＮ等の窒化物半導体を用いた半導体発光素子は、紫外光ないし青色光を発光することができ、さらに蛍光体を利用することにより白色光を発光することができる。このような半導体発光素子は、たとえば照明などに用いられる。

【0003】

半導体発光素子は、たとえば、ｎ型ＧａＮ層、発光性を有するＧａＮ系活性層およびｐ型ＧａＮ層が積層する光半導体積層と、ｎ型およびｐ型ＧａＮ層に接触して、光半導体積層に電圧を印加することができる電極と、から構成される。半導体発光素子は、電極の構造や配置位置に応じて、対向電極タイプやフリップチップタイプ、ジャンクションダウンタイプ、ビアタイプ等に分類される。

【0004】

ＧａＮ系光半導体積層を成長させるための基板として、一般的にサファイア基板が用いられる。しかし、サファイア基板は、熱伝導率が比較的低く放熱性が劣るため、大電流が投入されるデバイスの支持基板には相応しくない。そこで、近年は、サファイア基板にＧａＮ系光半導体積層を成長させた後、当該光半導体積層を放熱性に有利なシリコン基板などに接着して、サファイア基板をレーザリフトオフや研磨などにより除去する方法が開発されている（たとえば、特許文献１）。

【0005】

高い光出力が求められる照明、たとえば車両用灯具に半導体発光素子を用いる場合、一般的に、複数の半導体発光素子を電気的に直列ないし並列に接続して用いる（半導体発光素子アレイ）。この場合、半導体発光素子が配置される領域が発光領域となり、半導体発光素子の間隙に画定される領域が非発光領域となる。発光領域と非発光領域との間には、著しい光強度分布（輝度ムラ）が生じる可能性がある。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２０１０−０５６４５８号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

本発明の目的は、複数の半導体発光素子を含む半導体発光素子アレイに生じうる輝度ムラを抑制することにある。

【課題を解決するための手段】

【0008】

本発明の１つの観点によれば、支持基板と、前記支持基板上に配置され、光反射性および電気伝導性を有し、相互に間隙を空けて一方向に順に配列する第１〜第３光反射導電層と、前記第１および第２光反射導電層上方に配置され、第１導電型を有する第１下側半導体層、発光性を有する第１活性層、および、該第１導電型とは異なる導電型を有する第１上側半導体層が順に積層し、該第１上側半導体層が該第１光反射導電層と電気的に接続し、該第１下側半導体層が該第２光反射導電層と電気的に接続する第１半導体発光素子と、前記第２および第３光反射導電層上方に、前記第１半導体発光素子と間隙を空けて配置され、第２導電型を有する第２下側半導体層、発光性を有する第２活性層、および、該第３導電型とは異なる導電型を有する第２上側半導体層が順に積層し、該第２上側半導体層が該第２光反射導電層と電気的に接続し、該第２下側半導体層が該第３光反射導電層と電気的に接続する第２半導体発光素子と、前記支持基板上に配置され、前記第１または第３光反射導電層に電気的に接続し、電気伝導性を有する導電層、および、該導電層上に配置される、光吸収性を有する光吸収層を含む給電層と、を備え、前記第２光反射導電層には、前記支持基板、前記第１および第２光反射導電層、および前記第１半導体発光素子に囲まれる管状の第１空洞領域と連続し、外部と通じる通気溝が、少なくとも１つ以上設けられており、前記第３光反射導電層には、前記支持基板、前記第２および第３光反射導電層、および前記第２半導体発光素子に囲まれる管状の第２空洞領域と連続し、外部と通じる通気溝が、少なくとも１つ以上設けられている、半導体発光素子アレイ、が提供される。

【0009】

本発明の他の観点によれば、ａ）デバイス構造体を形成する工程であって、ａ１）成長基板表面に、第１導電型を有する第１半導体層、発光性を有する活性層、および、該第１導電型とは異なる第２導電型を有する第２半導体層を順に成長して光半導体積層を形成するサブ工程と、ａ２）前記光半導体積層に、第１素子領域と、該第１素子領域と離隔する第２素子領域と、を区画し、該第１素子領域内の該第２素子領域から離れた領域に第１導電部材を形成し、該第１素子領域内の第２素子領域に近い領域に、該第１導電部材と間隙を空けて第２導電部材を形成し、該第２素子領域内の該第１素子領域に近い領域に第３導電部材を形成し、該第２素子領域内の該第１素子領域から離れた領域に、該第３導電部材と間隙を空けて第４導電部材を形成するサブ工程と、ａ３）前記光半導体積層において、エッチングにより、前記第１および第２素子領域を物理的に分離するサブ工程と、を含む工程と、ｂ）支持基板表面に、光反射性および電気伝導性を有し、相互に間隙を空けて一方向に順に配列する第１〜第３光反射導電層、および、前記第１光反射導電層または前記第３光反射導電層に電気的に接続する給電層を形成して、支持体を形成する工程と、ｃ）前記第１および第２導電部材と前記第１および第２光反射導電層とがそれぞれ接触し、前記第３および第４導電部材と前記第２および第３光反射導電層とがそれぞれ接触するように、前記デバイス構造体と前記支持体とを貼り合わせて、貼り合せ構造体を形成する工程であって、前記第１および第２導電部材の間隙と、前記第１および第２光反射導電層の間隙と、が重なって、前記光半導体積層の第１素子領域、前記第１および第２導電部材、前記第１および第２光反射導電層、ならびに前記支持基板により囲まれる管状の第１空洞領域が画定され、かつ、前記第２素子領域における第３および第４導電部材の間隙と、前記第２および第３光反射導電層の間隙と、が重なって、前記光半導体積層の第２素子領域、前記第３および第４導電部材、前記第２および第３光反射導電層、ならびに前記支持基板により囲まれる管状の第２空洞領域が画定されるように、前記デバイス構造体と前記支持体とを貼り合せる工程と、ｄ）前記貼り合わせ構造体から前記成長基板を除去して、前記光半導体積層の第１半導体層を露出する工程と、ｅ）前記成長基板が除去された前記貼り合わせ構造体において、前記給電層が形成された領域以外の領域にレジスト膜を形成し、該レジスト膜から露出する該給電層に光吸収性を有する光吸収層を形成する工程と、を有し、前記サブ工程ａ２）または前記工程ｂ）において、前記第１若しくは第２導電部材、または、前記第１若しくは第２光反射導電層に、前記工程ｃ）で画定される第１空洞領域と連続し、外部と通じる通気溝を、少なくとも１つ以上設け、前記第３若しくは第４導電部材、または、前記第２若しくは第３光反射導電層に、前記工程ｃ）で画定される第２空洞領域と連続し、外部と通じる通気溝を、少なくとも１つ以上設ける、半導体発光素子アレイの製造方法、が提供される。

【発明の効果】

【0010】

半導体発光素子アレイに生じうる輝度ムラを抑制することができる。

【図面の簡単な説明】

【0011】

【図1-1】および、

【図1-2】図１Ａは、第１の実施例によるデバイス構造体を示す平面図であり、図１Ｂ〜図１Ｇは、デバイス構造体を製造する様子を示す断面図であり、図１Ｈは、光半導体積層、ｐ側電極およびｎ側電極を示す平面図である。

【図2】図２Ａは、第１の実施例による支持体を示す平面図であり、図２Ｂおよび図２Ｃは、支持体を製造する様子を示す断面図である。

【図3-1】、

【図3-2】および、

【図3-3】図３Ａは、第１の実施例によるＬＥＤアレイを示す平面図であり、図３Ｂ〜図３Ｈは、ＬＥＤアレイを製造する様子を示す断面図であり、図３Ｉは、光半導体積層、電極層、および融着層などを示す平面図である。

【図4】図４Ａは、第２の実施例によるデバイス構造体を示す平面図であり、図４Ｂは、第２の実施例によるＬＥＤアレイを示す断面図である。

【図5】図５Ａは、第３の実施例による支持体を示す平面図であり、図５Ｂは、第３の実施例によるＬＥＤアレイを示す断面図である。

【発明を実施するための形態】

【0012】

以下、第１の実施例による半導体発光素子アレイ（ＬＥＤアレイ）の構造、および、その製造方法について説明する。ＬＥＤアレイは、たとえばビア構造を有する複数の半導体発光素子（ＬＥＤ素子）を含んで構成される。実施例では、電気的に直列に接続する２つのＬＥＤ素子を含むＬＥＤアレイについて説明する。ただし、ＬＥＤ素子は、２つ以上あってもかまわないし、電気的に並列に接続されていてもかまわない。

【0013】

第１の実施例によるＬＥＤアレイは、主に、成長基板上に複数のＬＥＤ素子が形成されたデバイス構造体を製造する工程（図１Ｂ〜図１Ｇ）、支持体を製造する工程（図２Ｂおよび図２Ｃ）、デバイス構造体と支持体とを貼り合わせて貼り合わせ構造体を製造し、当該貼り合わせ構造体から成長基板を除去する工程（図３Ｂ〜図３Ｄ）、および、複数のＬＥＤ素子に電力を供給するための配線を形成する工程（図３Ｅ〜図３Ｇ）、を経て製造される。なお、複数のＬＥＤ素子は、それぞれ同様の構成を有するものとする。また、図中に示す各構成要素の相対的なサイズは、実際のものと異なっている。

【0014】

図１Ａは、デバイス構造体１０２を示す平面図である。デバイス構造体１０２は、成長基板１１上に、たとえば２つのＬＥＤ素子１０１（第１，第２ＬＥＤ素子１０１ａ，１０１ｂ）が、間隙Ｇｅを空けて配列する構成を有する。ＬＥＤ素子１０１の平面形状は、たとえば一辺０．５ｍｍ〜１ｍｍ程度の矩形状である。また、間隙Ｇｅの幅（ＬＥＤ素子１０１の間隔）は、たとえば８０μｍ程度である。

【0015】

ＬＥＤ素子１０１は、ｎ型半導体層、活性層（発光層）およびｐ型半導体層を含む光半導体積層２０（第１、第２素子領域２０ａ，２０ｂ）と、光半導体積層２０のｎ型半導体層と電気的に接続するｎ側電極層６１（第１素子領域２０ａ上に配置される第１ｎ側電極層６１ａ、および、第２素子領域２０ｂ上に配置される第２ｎ側電極層６１ｂ）と、光半導体積層２０のｐ型半導体層と電気的に接続するｐ側電極層６２（第１素子領域２０ａ上に配置される第１ｐ側電極層６２ａ、および、第２素子領域２０ｂ上に配置される第２ｐ側電極層６２ｂ）と、を含んで構成される。ｎ側電極層６１およびｐ側電極層６２は、電極層６０を構成する。なお、ｎ側電極層６１およびｐ側電極層６２は、相互に電気的に短絡しないように、間隙Ｇｃを空けて配置されている。

【0016】

図１Ｂ〜図１Ｇは、デバイス構造体１０２を製造する様子を示す断面図である。以下、図１Ｂ〜図１Ｇを参照して、デバイス構造体１０１の製造方法について説明する。

【0017】

最初に、図１Ｂに示すように、Ｃ面サファイア基板からなる成長基板１１を準備し、有機金属化学気相成長（ＭＯＣＶＤ）法を用いて、ＧａＮ系半導体（Ａｌ_ｘＩｎ_ｙＧａ_ｚＮ，ｘ＋ｙ＋ｚ＝１）からなる光半導体積層２０を形成する。具体的には、まず、成長基板１１をサーマルクリーニングして、ＧａＮからなるバッファ層２１を成長する。続いて、Ｓｉ等をドープしたｎ型ＧａＮからなるｎ型半導体層２２、井戸層（ＩｎＧａＮ）および障壁層（ＧａＮ）を含む多重量子井戸構造からなる活性層（発光層）２３、および、Ｍｇ等をドープしたｐ型ＧａＮからなるｐ型半導体層２４を順次成長して光半導体積層２０を形成する。

【0018】

なお、成長基板１１は、ＧａＮ結晶と整合する格子定数を有する単結晶基板であり、後工程であるレーザリフトオフ工程（図３Ｃ参照）において成長基板を剥離できるように、ＧａＮ結晶の吸収端波長である３６２ｎｍの光に対して透明なものから選択される。サファイア以外に、スピネル、ＺｎＯ等を用いることができる。

【0019】

また、光半導体積層２０において、ｎ型半導体層２２と活性層２３との間に、ＩｎＧａＮ層およびＧａＮ層を含む超格子構造からなる歪緩和層を成長してもかまわない。さらに，活性層２３とｐ型半導体層２４との間に、ｐ型ＡｌＧａＮからなるクラッド層を成長してもかまわない。

【0020】

その後、光半導体積層２０に、第１，第２素子領域２０ａ，２０ｂを区画する。そして、第１，第２素子領域２０ａ，２０ｂ内に、電子ビーム蒸着法やスパッタ法などにより、たとえば、インジウム錫酸化物（１０ｎｍ）／Ａｇ（１００ｎｍ）／ＴｉＷ（２５０ｎｍ）／Ｔｉ（５０ｎｍ）／Ｐｔ（１００ｎｍ）／Ａｕ（１０００ｎｍ）／Ｔｉ（３０ｎｍ）からなる多層膜を成膜し、フォトリソグラフィ法やリフトオフ法などによりパターニングして、所望形状のｐ側電極３０を形成する。ｐ側電極３０は、光反射性を有する部材、たとえばＡｇやＡｌなどを含むことが好ましい。

【0021】

このとき、ｐ側電極３０は、後工程（図１Ｃ）において、光半導体積層２０にビア２０ｄを形成するための開口部３０ｈを含んでパターニングされる。開口部３０ｈは、第１素子領域２０ａにおいては、第２素子領域２０ｂから離れた領域に形成され、第２素子領域２０ｂにおいては第１素子領域に近い領域に形成される。

【0022】

次に、図１Ｃに示すように、レジストマスク及び塩素ガスを用いたドライエッチング法により、光半導体積層２０の、ｐ側電極３０の開口部３０ｈに対応する領域をエッチングし、ビア２０ｄを形成する。ビア２０ｄはｐ型半導体層２４および活性層２３を貫通して形成されており、ビア２０ｄの底面にはｎ型半導体層２２が露出する。これにより、光半導体積層２０の第１，第２素子領域２０ａ，２０ｂ内に、ビア２０ｄに対応するビア領域２０ｎと、ビア領域２０ｎ以外の領域である平坦領域２０ｐと、が画定される。なお、ここでは、光半導体積層２０の各素子領域に、それぞれ１つのビア２０ｄが形成される様子を示すが、実際には、ビア２０ｄは複数設けられていることとする（図１Ｈ参照）。

【0023】

次に、図１Ｄに示すように、ｐ側電極３０および光半導体積層２０のビア２０ｄ内側面を覆う絶縁層４０を形成する。まず、ｐ側電極３０上およびビア２０ｄ内に、スパッタ法などにより、膜厚３００ｎｍのＳｉＯ_２膜を成膜する。続いて、レジストマスクおよびＣＦ４／Ａｒ混合ガスを用いたドライエッチング法により、ｐ側電極３０の上面一部およびビア２０ｄの底面部に位置するＳｉＯ_２膜をエッチングし、絶縁層４０を形成する。なお、このとき、ビア２０ｄの底面には、ｎ型半導体層２３が露出している。また、ｐ側電極３０の一部も露出している。絶縁層４０としては、ＳｉＯ_２のほかに、ＳｉＮを用いることができる。

【0024】

次に、図１Ｅに示すように、光半導体積層２０のビア２０ｄ内に、ｎ型半導体層２２に接触するｎ側電極５０を形成する。まず、絶縁層４０上およびビア２０ｄ内のｎ型半導体層２２が露出する領域に、電子ビーム蒸着法やスパッタ法などにより、Ｔｉ（１ｎｍ）／Ａｇ（２００ｎｍ）／Ｔｉ（１００ｎｍ）／Ｐｔ（２００ｎｍ）／Ａｕ（２００ｎｍ）からなる金属多層膜を成膜する。続いて、当該金属多層膜を、リフトオフ法などによりパターニングして、柱状のｎ側電極５０を形成する。ｎ側電極５０に用いられる部材は、接触抵抗が低い、たとえば１×１０^−４Ωｃｍ^２以下であることが望ましく、また、光反射性を有する、たとえばＡｇやＡｌなどを含むことが好ましい。なお、ｎ側電極５０は、図１Ｆに示す工程において、電極層６０と一体的に形成してもよい。

【0025】

次に、図１Ｆに示すように、絶縁層４０上およびｎ側電極５０上に、電極層６０を形成する。まず、絶縁層４０上およびｎ側電極５０上に、電子ビーム蒸着法やスパッタ法などにより、Ｔｉ（１ｎｍ）／Ａｇ（２００ｎｍ）／Ｔｉ（１００ｎｍ）／Ｐｔ（２００ｎｍ）／Ａｕ（２００ｎｍ）／Ｔｉ（５０ｎｍ）／Ｐｔ（１００ｎｍ）／Ａｕ（１００ｎｍ）からなる金属多層膜を成膜する。続いて、金属多層膜を、リフトオフ法などによりパターニングして、電極層６０を形成する。なお、電極層６０の最上層に形成されるＡｕ層（接合層）７１は、後工程（図３Ｂ）において、支持体１０３を構成する融着層７０（図２Ｃ）と接合する層である。また、電極層６０は、光反射性を有する部材、たとえばＡｇやＡｌなどを含むことが好ましい。

【0026】

なお、電極層６０は、ｎ側電極５０と電気的に接続するｎ側導電領域６１（第１素子領域に配置される第１ｎ側導電領域６１ａ、および、第２素子領域に配置される第２ｎ側導電領域６１ｂ）と、ｐ型電極３０と電気的に接続するｐ側導電領域６２（第１素子領域に配置される第１ｐ側導電領域６２ａ、および、第２素子領域に配置される第２ｐ側導電領域６２ｂ）と、に区分される。ｎ側導電領域６１およびｐ側導電領域６２は、電気的に短絡しないように、間隙Ｇｃを空けてパターニングされる（図１Ａ参照）。間隙Ｇｃの幅（ｎ側導電領域６１とｐ側導電領域６２の間隔）は、たとえば１０μｍ程度である。

【0027】

次に、図１Ｇに示すように、レジストマスク及び塩素ガスを用いたドライエッチング法により、光半導体積層２０の一部（第１，第２素子領域２０ａ，２０ｂの間隙Ｇｅ）をエッチングし、第１，第２素子領域２０ａ，２０ｂを物理的に分離する。なお、分離された第１，第２素子領域２０ａ，２０ｂは、それらの平断面積が成長基板１１に向かって徐々に増加する順テーパ形状を有する。

【0028】

以上により、ＬＥＤ素子１０１（第１および第２ＬＥＤ素子１０１ａ，１０１ｂ）が完成し、また、デバイス構造体１０２が完成する。

【0029】

図１Ｈに、光半導体積層２０、ｐ側電極３０およびｎ側電極５０の全体的平面形状を示す。光半導体積層２０（第１，第２素子領域２０ａ，２０ｂ）に形成されるビア領域２０ｎ（ないしビア２０ｄ，図１Ｃ）は、たとえば、円形状であり、平坦領域２０ｐに囲まれるように形成されている。また、たとえば５つのビア領域２０ｎが光半導体積層２０面内に分布するように設けられている。なお、ビア領域２０ｎの平面形状は、円形状に限らず、楕円状や矩形状であってもかまわない。また、ビア領域２０ｎの配設数も５つに限らず、より多く設けてもよい。

【0030】

ビア領域２０ｎ（ないし平坦領域２０ｐ）のサイズや形状、分布密度などは、ＬＥＤアレイ（ないしＬＥＤ素子）の発光強度ないし輝度ムラ・色ムラなどに影響する。ビア領域２０ｎ（ないし平坦領域２０ｐ）のサイズや形状、分布密度などは、ＬＥＤアレイ（ないしＬＥＤ素子）の用途に応じて適宜調整することが望ましい。

【0031】

また、ｎ側電極５０（図中、ピッチが相対的に狭い斜線模様で示す領域）は、たとえば円形状であり、それぞれ光半導体積層２０のビア領域２０ｎに対応する位置に形成される。

【0032】

さらに、ｐ側電極３０（図中、ピッチが相対的に広い斜線模様で示す領域）は、光半導体積層２０の平坦領域２０ｐに対応する位置に、ｎ側電極５０（ないしビア領域２０ｎ）を覗くことができる円形状の開口部３０ｈを含んでパターニングされている。なお、開口部３０ｈの平面形状は、円形状に限らず楕円状や矩形状であってもかまわない。

【0033】

図２Ａは、支持体１０３を示す平面図である。支持体１０３は、支持基板１２上に、光反射性および電気伝導性を有する部材、たとえばＡｕを含む融着層７０が形成された構成を有する。融着層７０は、相互に電気的に短絡しないように、間隙Ｇｊを空けて一方向に配列する複数の融着領域（第１〜第３融着領域７０ａ〜７０ｃ）と、第１，第３融着領域７０ａ，７０ｃと連続して形成される給電領域７０ｐと、を含む構成である。

【0034】

図２Ｂおよび図２Ｃは、支持体１０３を製造する様子を示す断面図である。以下、図２Ｂおよび図２Ｃを参照して、支持体１０３の製造方法について説明する。

【0035】

まず、図２Ｂに示すように、表面に絶縁膜１２ａが形成された支持基板１２を準備する。支持基板１２には、熱膨張係数がサファイア（７．５×１０^−６／Ｋ）やＧａＮ（５．６×１０^−６／Ｋ）に近く、熱伝導率が高い部材を用いることが好ましい。例えば、Ｓｉ、Ｇｅ、Ｍｏ、ＣｕＷ、ＡｌＮ等を用いることができる。支持基板１２にＳｉ基板を用いた場合、たとえば、当該Ｓｉ基板の表面を熱酸化させることにより、ＳｉＯ_２からなる絶縁膜１２ａを形成する。

【0036】

次に、図２Ｃに示すように、支持基板１２（絶縁膜１２ａ）上に、スパッタ法などによりＴｉ／Ｎｉ／Ａｕ／Ｐｔ／ＡｕＳｎ（Ｓｎ：２０ｗｔ％）からなる金属多層膜を成膜し、フォトリソグラフィ法やリフトオフ法などによりパターニングして、融着層７０を形成する。融着層７０は、第１〜第３融着領域７０ａ〜７０ｃが間隙Ｇｊを空けてパターニングされており、また、給電領域７０ｐが第１，第３融着領域７０ａ，７０ｃと連続して形成されるようにパターニングされている。

【0037】

なお、間隙Ｇｊの幅（第１，第２融着領域の間隔、ないし、第２，第３融着領域の間隔）は、デバイス構造体１０２におけるｎ側導電領域６１およびｐ側導電領域６２の間隙Ｇｃの幅と同程度である（図１Ｆ参照）。また、融着層７０（金属多層膜の最上膜）と、後工程（図３Ｂ）で当該融着層７０と接合する電極層６０接合層７１（図１Ｆ参照）と、に用いられる部材は、融着接合が可能な、Ａｕ−Ｓｎ、Ａｕ−Ｉｎ、Ｐｄ−Ｉｎ、Ｃｕ−Ｉｎ、Ｃｕ−Ｓｎ、Ａｇ−Ｓｎ、Ａｇ−Ｉｎ、Ｎｉ−Ｓｎ等を含む金属や、拡散接合が可能なＡｕを含む金属を用いることができる。

【0038】

以上により、支持体１０３が完成する。

【0039】

図３Ａは、ＬＥＤアレイ１００を示す平面図である。ＬＥＤアレイ１００は、既に作製したデバイス構造体と支持体とを貼り合わせて、その後、成長基板を除去することにより作製される。

【0040】

ＬＥＤアレイ１００は、支持基板１２上に、ＬＥＤ素子１０１（第１，第２ＬＥＤ素子１０１ａ，１０１ｂ）が間隙Ｇｅを空けて配置される構成を有する。支持基板１２および第１，第２ＬＥＤ素子１０１ａ，１０１ｂは、融着層７０（および接合層７１，図１Ｇ参照）を介して、物理的に結合している。第１，第２ＬＥＤ素子１０１ａ，１０１ｂは、たとえば電気的に直列に接続されている。第１，第２ＬＥＤ素子１０１ａ，１０１ｂの間隙Ｇｅからは、支持基板１２上に形成された、光反射性を有する融着層７０の第２融着領域７０ｂを覗くことができる。

【0041】

支持基板１２の両端には、第１，第２ＬＥＤ素子１０１ａ，１０１ｂに電力を供給するための融着層７０の給電領域７０ｐが露出している。給電領域７０ｐの幅Ｗは、たとえば１６０μｍ程度である。給電領域７０ｐ上の一部の領域には、光吸収性を有する部材、たとえばＴｉなどを含む光吸収層７３が形成されている。また、給電領域７０ｐ上の、光吸収層７３が形成されていない領域には、外部電源に接続するための配線７４が設けられている。

【0042】

図３Ｂおよび図３Ｇは、ＬＥＤアレイ１００を製造する様子を示す断面図である。以下、図３Ｂおよび図３Ｇを参照して、ＬＥＤアレイ１００の製造方法について説明する。なお、図３Ｂおよび図３Ｇは、図３ＡにおけるＩＩＩＢ−ＩＩＩＢ断面に対応する。

【0043】

まず、図３Ｂに示すように、既に作製したデバイス構造体１０２および支持体１０３を、電極層６０（第１，第２ｎ側導電領域６１ａ，６１ｂ、および、第１，第２ｐ側導電領域６２ａ，６２ｂ）と融着層７０（第１〜第３融着領域７０ａ〜７０ｃ）とが対向接触するように配置し、３ＭＰａで加圧しながら３００℃に加熱した状態で、１０分間保持する。続いて、室温まで冷却して、電極層６０（その最上層である接合層７１）と融着層７０とを融着接合する。これにより、貼り合せ構造体１０４が形成される。

【0044】

なお、デバイス構造体１０２および支持体１０３は、デバイス構造体１０２における電極層６０の間隙Ｇｃと、支持体１０３における融着層７０の間隙Ｇｊと、が重なるように貼り合せる。これにより、ＬＥＤ素子１０１（光半導体積層２０および電極層６０）、融着層７０、および、支持基板１２に囲まれる筒状（ないし管状）の空洞領域Ｓｖが画定される。

【0045】

また、第１ＬＥＤ素子１０１ａのｎ側導電領域６１ａは、融着層７０の第１融着領域７０ａと接触して電気的に接続しており、第１ＬＥＤ素子１０１ａのｐ側導電領域６２ａは、融着層７０の第２融着領域７０ｂと接触して電気的に接続している。また、第２ＬＥＤ素子１０１ｂのｎ側導電領域６１ｂは、融着層７０の第２融着領域７０ｂと接触して電気的に接続しており、第２ＬＥＤ素子１０１ｂのｐ側導電領域６２ｂは、融着層７０の第３融着領域７０ｃと接触して電気的に接続している。これにより、第１，第２ＬＥＤ素子１０１ａ，１０１ｂは、電気的に直列に接続されることになる。

【0046】

次に、図３Ｃに示すように、貼り合せ構造体１０４に、成長基板１１側からＫｒＦエキシマレーザ光（波長：２４８ｎｍ，照射エネルギ密度：８００〜９００ｍＪ／ｃｍ^２）を照射し、バッファ層２１の一部を熱分解する。これにより、成長基板１１と光半導体積層２０とが分離する。

【0047】

その後、バッファ層２１（ＧａＮ結晶）の熱分解で発生したＧａを熱水などで除去し、塩酸や水酸化ナトリウムなどで光半導体積層２０表面（バッファ層２１およびｎ型半導体層２２の一部）をエッチングする。これにより、光半導体積層２０のｎ型半導体層２２が露出する。なお、第１，第２素子領域２０ａ，２０ｂは、それらの平断面積が支持基板１２に向かって徐々に減少する逆テーパ形状となる。

【0048】

次に、図３Ｄに示すように、露出したｎ型半導体層２２表面に、いわゆるマイクロコーン構造層（ＭＣ層）２２ａを形成する。光半導体積層２０の光出射面（ｎ型半導体層２２表面）に微細な凹凸構造を有するＭＣ層２２ａを形成することにより、ＬＥＤ素子（ないしＬＥＤアレイ）の光取り出し効率を向上させることができる。ＭＣ層２２ａは、たとえば、ｎ型半導体層２２表面を、ＴＭＡＨ（水酸化フェニルトリメチルアンモニウム）水溶液（温度約７０℃，濃度約２５％）などによりウエットエッチングすることにより形成することができる。

【0049】

次に、図３Ｅおよび図３Ｆに示すように、スパッタ法およびリフトオフ法などを用いて、融着層７０の給電領域７０ｐの一部に、光吸収層７３を形成する。

【0050】

まず、図３Ｅに示すように、支持基板１２全面に、第１，第２ＬＥＤ素子１０１ａ，１０１ｂおよび融着層７０を覆ってフォトレジスト（たとえばクラリアント社製ＡＺ５２１４）を塗布し、９０℃以下に設定したホットプレートを用い、大気中で９０秒間程度のプリベークを行う。続いて、紫外光（ＵＶ光）を用い、ファースト露光量１７ｍＪとして、フォトレジストにパターンを露光する。露光後のフォトレジストを１２０℃の大気中で９０秒間程度のリバーサルベーク処理を行い、露光部を熱架橋させる。その後、反転露光量６００ｍＪとして、ＵＶ光をフォトレジスト全面に照射する。さらに、現像液中に１３０秒間浸漬し、現像処理を行うことにより所望のフォトレジストパターンＲＰを形成する。なお、このようなフォトリソグラフィ処理の条件は、適宜変更可能である。

【0051】

続いて、スパッタ法を用いて、膜厚約２０ｎｍのＴｉ膜７３ａを成膜し、その後、フォトレジストパターンＲＰ（同時にその上方に形成されたＴｉ膜７３ａ）を除去（リフトオフ）することにより、図３Ｆに示すように、融着層７０の給電領域７０ｐの一部に、光吸収層７３を形成する。なお、給電領域７０ｐにおいて、後工程（図３Ｇ）で形成される配線７４との密着性の観点から、当該配線７４が形成される領域には、吸収層７３を形成しないことが好ましい。また、光吸収層７３は、Ｔｉのほか、Ｃｒ，Ｎｉ，ＴｉＮ等で形成してもよい。

【0052】

次に、図３Ｇに示すように、第１，第２ＬＥＤ素子１０１ａ，１０１ｂ上に、化学気相堆積（ＣＶＤ）法などにより、ＳｉＯ_２などからなる表面保護膜８０を形成する。その後、ワイヤーボンディングにより、Ａｕなどからなる配線７４で、給電領域７０ｐの光吸収層７３が形成されていない領域と外部電源ＰＳの端子との間を接続する。以上により、ＬＥＤアレイ１００が完成する。

【0053】

なお、その後、図３Ｈに示すように、ＬＥＤアレイ１００を覆う蛍光層９０を形成してもかまわない。蛍光層９０は、たとえば、黄色光を放出する蛍光体微粒子９１を含む樹脂を、支持基板１２全面に、第１，第２ＬＥＤ素子１０１ａ，１０１ｂを覆うように滴下し、その後、当該樹脂を硬化させることにより形成することができる。

【0054】

融着層の給電領域に接続された配線を介して、複数のＬＥＤ素子に電力を供給することにより、電気的に直列に接続された複数のＬＥＤ素子各々の光半導体積層（特にその活性層）に電流が注入される。これにより、光半導体積層（特にその活性層）が発光し、光半導体積層（特にそのｎ型半導体層）から光が放出される。実施例の場合、光半導体積層はＧａＮ系半導体により構成されているため、青色光ないし紫外光が放出される。複数のＬＥＤ素子を覆うように、黄色光を放出する蛍光層を形成することにより、ＬＥＤアレイから白色光を出射させることができる。このようなＬＥＤアレイ１００は、たとえば車両用灯具に用いることができる。

【0055】

図３Ｉに、完成したＬＥＤアレイの全体的平面形状を示す。なお、図中において、光半導体積層２０（第１，第２素子領域２０ａ，２０ｂ）は破線によって示されている。また、電極層６０（第１，第２ｎ側導電領域６１ａ，６１ｂ、および、ｐ側導電領域、第１，第２ｐ側導電領域６２ａ，６２ｂ）は、ピッチが相対的に広い斜線模様によって示され、融着層７０の給電領域７０ｐにおける光吸収層７３は、ピッチが相対的に狭い斜線模様によって示されている。

【0056】

配線７４から電力を供給することにより、光半導体積層２０（第１，第２素子領域２０ａ，２０ｂ）から光が放出される。このとき、ＬＥＤアレイ１００面内において、第１，第２ＬＥＤ素子１０１ａ，１０１ｂが配置されている領域が発光領域となり、それらＬＥＤ素子が配置されていない領域、つまり、第１，第２ＬＥＤ素子１０１ａ，１０１ｂの間隙領域、および、ＬＥＤアレイ１００の両端領域が非発光領域となる。

【0057】

第１および第２ＬＥＤ素子１０１ａ，１０１ｂの間には、光反射性を有する、たとえばＡｕなどを含む融着層７０の第２融着領域７０ｂが露出している。第１，第２ＬＥＤ素子１０１ａ，１０１ｂの間から露出する融着層７０（第２融着領域７０ｂ）は、第１および第２ＬＥＤ素子１０１ａ，１０１ｂの間に画定される間隙領域Ｒｇの大部分を占有することが好ましい。たとえば、第１および第２ＬＥＤ素子１０１ａ，１０１ｂの間から露出する融着層７０（第２融着領域７０ｂ）の面積は、間隙領域Ｒｇの面積の８０％以上であることが好ましい。

【0058】

融着層７０（第２融着領域７０ｂ）が、間隙領域Ｒｇの大部分を占有していない場合、光半導体積層２０（第１，第２素子領域２０ａ，２０ｂ）から間隙領域Ｒｇの支持基板１２方向に放出される光の大部分は、Ｓｉなどから構成される支持基板１２に吸収されてしまい、ＬＥＤアレイ１００の光出射面側には反射されない。このため、発光領域（第１，第２ＬＥＤ素子１０１ａ，１０１ｂ）と間隙領域Ｒｇとの間には、著しい輝度ムラが生じうる。また、ＬＥＤアレイ１００に発光層９０（図３Ｈ参照）を設ける場合には、光半導体積層２０からの発光（たとえば青色光）と蛍光層９０による蛍光（たとえば黄色光）とのバランスが、発光領域と間隙領域とで異なってしまい、著しい色ムラが生じる可能性がある。

【0059】

一方、融着層７０（第２融着領域７０ｂ）が、間隙領域Ｒｇの大部分を占有している場合、光半導体積層２０から間隙領域Ｒｇの支持基板１２方向に放出される光の大部分は、光反射性を有する融着層７０によりＬＥＤアレイ１００の光出射面側に反射される。つまり、第１および第２素子領域２０ａ，２０ｂの間から露出する融着層７０の第２融着領域は、第１および第２素子領域２０ａ，２０ｂによる２方向からの入射光を反射する。このため、発光領域と間隙領域との間に生じうる輝度ムラが緩和される。また、ＬＥＤアレイ１００に発光層９０を設ける場合には、発光領域と間隙領域との間に生じうる色ムラも緩和することができる。

【0060】

なお、光反射性を有する融着層が間隙領域の大部分を占有している場合であっても、相互に隣接するＬＥＤ素子の間隔が著しく広い場合には、発光領域と間隙領域との間に著しい輝度ムラが生じうる。したがって、相互に隣接するＬＥＤ素子の間隔は、８０μｍ以下であることが好ましいであろう。

【0061】

また、支持基板１２の両端には、第１，第２ＬＥＤ素子１０１ａ，１０１ｂから露出して、融着層７０の給電領域７０ｐが形成されている。給電領域７０ｐの配線７４が形成される領域以外の領域には、光吸収性を有する、たとえばＴｉなどを含む光吸収層７３を形成することが好ましい。

【0062】

光吸収層７３が給電領域７０ｐに形成されていない場合、光半導体積層２０から給電領域７０ｐ方向に放出される光の大部分は、ＬＥＤアレイの光出射面側に反射される。しかしながら、給電領域７０ｐは、支持基板１２の端部に形成されており、第１または第２素子領域２０ａ，２０ｂによる一方向からの入射光しか反射することができない。このため、発光領域（第１，第２ＬＥＤ素子１０１ａ，１０１ｂ）および間隙領域Ｒｇと、給電領域７０ｐと、の間には、輝度ムラ（発光層９０を設ける場合には色ムラ）が生じうる。

【0063】

一方、光吸収層７３が給電領域７０ｐに形成される場合、光半導体積層２０から給電領域７０ｐ方向に放出される光の大部分は、光吸収層７３により吸収されるため、ＬＥＤアレイの光出射面側に反射されない。このため、ＬＥＤアレイ１００の光出射面内において、光出射面積は低減するものの、出射光強度を均一化することができる。

【0064】

以上のように、相互に隣接するＬＥＤ素子の間隙から露出する、光反射性を有する融着層（第２融着領域）が、ＬＥＤ素子の間隙に画定される間隙領域の大部分を占有することにより、ＬＥＤアレイの光出射面内に生じうる輝度ムラ（ないし色ムラ）を抑制することが可能となる。また、支持基板の両端にＬＥＤ素子から露出して形成される融着層（給電領域）に、光吸収層を形成することにより、ＬＥＤアレイの出射光強度を均一化することが可能となる。

【0065】

本発明者らの更なる検討によれば、ＬＥＤ素子１０１（光半導体積層２０および電極層６０）、融着層７０、および、支持基板１２に囲まれる空洞領域Ｓｖの形状が、筒状（ないし管状）である場合、図３Ｅおよび図３Ｆに示す工程（光吸収層パターニング工程）において、光吸収層７３が良好にパターニングされない可能性があることがわかった。たとえば、空洞領域Ｓｖの開口部Ｏｐ付近にＴｉ膜７３ａが形成されてしまい、融着層７０の第１および第２融着領域７０ａ，７０ｂ、ないし、第２および第３融着領域７０ｂ、７０ｃが電気的に短絡しうることがわかった。

【0066】

これは、ＬＥＤ素子１０１を覆うフォトレジストバターンＰＲが、空洞領域Ｓｖの開口部Ｏｐを塞いでしまい、空洞領域Ｓｖ内に閉じ込められた空気がプリベーク処理などで膨張して、フォトレジストパターンＰＲを破裂させるためだと考えられる。本発明者らは、光吸収層を良好にパターニングすることができる空洞領域の形状について検討を行った。

【0067】

図４Ａは、第２の実施例によるデバイス構造体１０２ａを示す平面図である。第２の実施例によるデバイス構造体１０２ａは、電極層６０の平面形状を除いて、第１の実施例によるデバイス構造体１０２と同様の構成を有する。

【0068】

第２の実施例によるデバイス構造体１０２ａでは、光半導体積層２０（第１，第２素子領域２０ａ，２０ｂ）上に形成される電極層６０（ｐ側導電領域６２）が、間隙Ｇｃと連続して電極層６０の外部と通じる溝部（通気溝）６３ａを含むようにパターニングされる。また、溝部６３ａは、間隙Ｇｅと交差する方向に形成される。溝部６３ａを含む電極層６０は、図１Ｆに示す工程で使用するマスクパターンを変更することにより、容易に形成することが可能である。なお、溝部６３ａの幅は、１μｍ以上あることが好ましい。

【0069】

図４Ｂは、デバイス構造体１０２ａを用いて作製したＬＥＤアレイ１００ａを示す断面図である。電極層６０に分離溝部６３ａを含むデバイス構造体１０２ａを用いて、ＬＥＤアレイ１００ａを形成することにより、空洞領域Ｓｖに、ＬＥＤ素子１０１の外部に通じる通気溝６３を、開口部Ｏｐ（図３Ｉ参照）に加えて設けることができる。

【0070】

空洞領域ＳｖにＬＥＤ素子１０１の外部に通じる通気溝６３を設けることにより、光吸収層パターニング工程（図３Ｅおよび図３Ｆ）において、空洞領域Ｓｖ内に閉じ込められる空気の膨張圧力が分散し、フォトレジストパターンＰＲの破裂を抑制することが可能となる。これにより、光吸収層７３を良好にパターンングすることが可能となる。

【0071】

図５Ａは、第３の実施例による支持体１０３ｂを示す平面図である。第３の実施例による支持体１０３ｂは、融着層７０の平面形状を除いて、第１の実施例による支持体１０３と同様の構成を有する。

【0072】

第３の実施例による支持体１０３ｂでは、支持基板１２上に形成される融着層７０（第２，第３融着領域７０ｂ、７０ｃ）が、間隙Ｇｊと連続する凹み部（通気溝）７５ａを含むようにパターニングされる。凹み部７５ａを含む融着層７０は、図２Ｃに示す工程で使用するマスクパターンを変更することにより、容易に形成することが可能である。なお、凹み部７５ａの幅は、１μｍ以上あることが好ましい。

【0073】

図５Ｂは、支持体１０３ｂを用いて作製したＬＥＤアレイ１００ｂを示す断面図である。融着層７０に凹み部７５ａを含む支持体１０３ｂを用いて、ＬＥＤアレイ１００ｂを形成することにより、空洞領域Ｓｖに、ＬＥＤ素子１０１の外部に通じる通気溝７５を、開口部Ｏｐ（図３Ｉ参照）に加えて設けることができる。なお、融着層７０に設けられる通気溝７５は、ＬＥＤ素子１０１の間隙Ｇｅにおける輝度ムラ（ないし色ムラ）緩和の観点から、平面視において、ＬＥＤ素子１０１からはみ出さないように形成することが好ましいであろう。

【0074】

空洞領域ＳｖにＬＥＤ素子１０１の外部に通じる通気溝７５を設けることにより、光吸収層パターニング工程（図３Ｅおよび図３Ｆ）において、空洞領域Ｓｖ内に閉じ込められる空気の膨張圧力が分散し、フォトレジストパターンＰＲの破裂を抑制することが可能となる。これにより、光吸収層７３を良好にパターンングすることが可能となる。

【0075】

なお、空洞領域と連続してＬＥＤ素子の外部に通じる通気溝（溝部および凹み部）は、電極層および融着層の両方に形成してもかまわない。また、通気溝は、空洞領域に１つのみ形成してもかまわない。ただし、空洞領域内に閉じ込められる空気による膨張圧力の分散の観点から、空洞領域にはより多くの通気溝が形成されることが望ましいであろう。

【0076】

以上、実施例に沿って本発明を説明したが、本発明はこれらに限定されるものではない。たとえば、ＬＥＤアレイを構成するＬＥＤ素子は、ビア構造でなくてもかまわない。つまり、光半導体積層にビアを形成して、当該ビア内に露出するｎ型半導体層と融着層とを電気的に接続する構造ではなく、ｎ型半導体層表面（上面）にｎ側電極が形成され、ｎ側電極と融着層とを、光半導体積層の側面を通って、電気的に接続する部材が設けられた構造（対向電極構造）であってもよい。その他、種々の変更、改良、組み合わせ等が可能なことは当業者には自明であろう。

【符号の説明】

【0077】

１１…成長基板、１２…支持基板、１２ａ…絶縁膜、２０…光半導体積層、第１，第２素子領域…２０ａ，２０ｂ、２０ｐ…平坦領域（凸領域，ｐ型半導体層表出領域）、２０ｎ…ビア領域（凹領域，ｎ型半導体層表出領域）、２１…バッファ層、２２…ｎ型半導体層、２２ａ…マイクロコーン構造層、２３…活性層（発光層）、２４…ｐ型半導体層、３０…ｐ側電極、４０…絶縁層、５０…ｎ側電極、６０…電極層、６１…ｎ側導電領域、６２…ｐ側導電領域、６３…通気溝（溝部）、７０…融着層、７０ａ…第１融着領域、７０ｂ…第２融着領域、７０ｃ…第３融着領域、７０ｐ…給電領域、７１…接合層、７３…光吸収層、７４…配線、７５…通気溝（凹み部）、８０…表面保護膜、９０…蛍光層、９１…蛍光体微粒子、１００…ＬＥＤアレイ、１０１…ＬＥＤ素子、１０２…デバイス構造体、１０３…支持体、１０４…貼り合せ構造体、Ｇｃ，Ｇｅ，Ｇｊ…間隙、Ｒｇ…間隙領域、Ｓｖ…空洞領域、ＰＲ…フォトレジスト。

【図1-1】

【図1-2】

【図2】

【図3-1】

【図3-2】

【図3-3】

【図4】

【図5】