特許 6167258 同期ラッチング機能を持つ多値論理回路と多値ハザード除去回路

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】6167258

(24)【登録日】2017年6月30日

(45)【発行日】2017年7月19日

(54)【発明の名称】同期ラッチング機能を持つ多値論理回路と多値ハザード除去回路

(51)【国際特許分類】

   H03K 19/20 20060101AFI20170710BHJP

【ＦＩ】

   H03K19/20 210

【請求項の数】2

【全頁数】91

(21)【出願番号】特願2013-19033(P2013-19033)

(22)【出願日】2013年2月4日

(65)【公開番号】特開2014-135709(P2014-135709A)

(43)【公開日】2014年7月24日

【審査請求日】2016年1月29日

(31)【優先権主張番号】特願2012-20394(P2012-20394)

(32)【優先日】2012年2月2日

(33)【優先権主張国】JP

(31)【優先権主張番号】特願2012-23559(P2012-23559)

(32)【優先日】2012年2月7日

(33)【優先権主張国】JP

(31)【優先権主張番号】特願2012-28990(P2012-28990)

(32)【優先日】2012年2月14日

(33)【優先権主張国】JP

(31)【優先権主張番号】特願2012-33471(P2012-33471)

(32)【優先日】2012年2月20日

(33)【優先権主張国】JP

(31)【優先権主張番号】特願2012-38060(P2012-38060)

(32)【優先日】2012年2月24日

(33)【優先権主張国】JP

(31)【優先権主張番号】特願2012-227585(P2012-227585)

(32)【優先日】2012年10月15日

(33)【優先権主張国】JP

(31)【優先権主張番号】特願2012-269877(P2012-269877)

(32)【優先日】2012年12月11日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000251934

【氏名又は名称】鈴木 利康

(72)【発明者】

【氏名】鈴木 利康

【審査官】 白井 亮

(56)【参考文献】

【文献】 特開２０１１−２２９０６９（ＪＰ，Ａ）

【文献】 特開２００５−１４２８７２（ＪＰ，Ａ）

【文献】 国際公開第２００８／１０２５５８（ＷＯ，Ａ１）

【文献】 特開２００２−１４１９５６（ＪＰ，Ａ）

【文献】 特開２００１−３２０２７２（ＪＰ，Ａ）

【文献】 特開２００９−０９４８８８（ＪＰ，Ａ）

【文献】 特開昭６１−１３３７１８（ＪＰ，Ａ）

【文献】 特開２００７−０３５２３３（ＪＰ，Ａ）

【文献】 国際公開第２００９／０７５９３６（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０３Ｋ １９／２０

(57)【特許請求の範囲】

【請求項1】

３又は３以上の所定の複数をＮで表わし、所定の自然数をＳで表わしたときに、
「『第１定電位から第Ｎ定電位まで番号順にこれらの定電位が高くなって行くか、又は、低くなって行くＮ個の定電位』を供給し、その各定電位と０〜（Ｎ−１）の各整数がその第１定電位とその整数０から順々に１対１ずつ対応すると定義された第１定電位供給手段〜第Ｎ定電位供給手段」と、
「Ｓ個の入力電位信号の入口となる第１の入口手段〜第Ｓの入口手段」と、
「出力電位信号の出口となる出口手段」と、
「『前記第１定電位供給手段〜前記第Ｎ定電位供給手段の中であらかじめ決められた１つの出力用特定定電位供給手段』と前記出口手段の間に接続され、オフ駆動されたときに１方向または双方向にオフとなるプル・スイッチング手段」と、
「その第１〜第Ｓの入口手段からそのＳ個の入力電位信号が供給され、『Ｓ＝１の場合は１つの前記入力電位信号に対応する入力整数、Ｓ≧２の場合は［Ｓ個の前記入力電位信号のそれぞれと１対１ずつ対応するＳ個の入力整数のすべて］か［Ｓ個の前記入力電位信号のそれぞれと１対１ずつ対応するＳ個の入力整数のうち、少なくとも１つ］』が『［整数０〜（Ｎ−１）の中であらかじめ決められた１つの入力用特定整数と等しいかそうでないか］、［整数０〜（Ｎ−２）の中であらかじめ決められた１つの入力用特定整数より大きいかそうでないか］、［整数１〜（Ｎ−１）の中であらかじめ決められた１つの入力用特定整数より小さいかそうでないか］、［整数０〜（Ｎ−１）の中であらかじめ決められた、その差が少なくとも２である２つの入力用特定整数の間に有るかそうでないか］のいずれか１つ』について、それに適用する『下記２つ又は４つのしきい値電位』に基づいて肯定か否定かを判別し、その判別結果を判別結果信号として出力する数値判別手段」と、
「外部から供給される同期信号に基づいて前記判別結果信号を保持信号として『そのまま又はマッチングさせてから』入力し、その保持信号に対応する『正出力信号または補出力信号』を出力する２値同期型フリップ・フロップ手段」と、

「『その正出力信号か補出力信号』に基づいて前記プル・スイッチング手段をオン・オフ駆動するのであるが、『その基づく方の出力信号が示す、その入力時の前記判別結果が肯定であればそれをオン駆動し、否定であればそれをオフ駆動する』か『正反対に肯定であればそれをオフ駆動し、否定であればそれをオン駆動する』オン・オフ駆動手段」、
を有することを特徴とする同期ラッチング機能を持つ多値論理回路。
ただし、前述した「１つの入力用特定整数より小さい」という意味にはその１つの入力用特定整数は含まれないし、前述した「１つの入力用特定整数より大きい」という意味にはその１つの入力用特定整数は含まれないし、前述した「２つの入力用特定整数の間に有る」という意味にはその２つの入力用特定整数は含まれない。
■■ その２つ又は４つのしきい値電位 ■■
■（１）その第１定電位から第Ｎ定電位まで番号順にこれらの定電位が高くなって行く場合で、さらに、
●ａ）「等しいかそうでないか」の場合：
＊「等しいか」では「『前記入力用特定整数に対応する入力用特定定電位』を基準にしてあらかじめ決められたプラス側しきい値電位とマイナス側しきい値電位」。ただし、前記入力用特定整数が０のときは前記プラス側しきい値電位だけで、前記入力用特定整数が（Ｎ−１）のときは前記マイナス側しきい値電位だけである。
＊「そうでないか」では「その第１定電位〜第Ｎ定電位のうち、前記入力用特定定電位より１つ上の定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」と「その第１定電位〜第Ｎ定電位のうち、前記入力用特定定電位より１つ下の定電位を基準にしてあらかじめ決められたプラス側しきい値電位」。ただし、前記入力用特定整数が０のときは前記マイナス側しきい値電位だけで、前記入力用特定整数が（Ｎ−１）のときは前記プラス側しきい値電位だけである。
●ｂ）「大きいかそうでないか」の場合：
＊「大きいか」では「その第１定電位〜第Ｎ定電位のうち、『前記入力用特定整数に対応する入力用特定定電位』より１つ上の定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。
＊「そうでないか」では「前記入力用特定定電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
●ｃ）「小さいかそうでないか」の場合：
＊「小さいか」では「その第１定電位〜第Ｎ定電位のうち、『前記入力用特定整数に対応する入力用特定定電位』より１つ下の定電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
＊「そうでないか」では「前記入力用特定定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。
●ｄ）「２つの前記入力用特定整数の間に有るかそうでないか」の場合：
＊「その２つの間に有るか」では「その第１定電位〜第Ｎ定電位のうち、『その２つの入力用特定整数に対応する２つの入力用特定定電位のうち、低い方の定電位』より１つ上の定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」と「その第１定電位〜第Ｎ定電位のうち、『その２つの入力用特定定電位のうち、高い方の定電位』より１つ下の定電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
＊「そうでないか」では「その２つの入力用特定定電位のうち、低い方の定電位を基準にしてあらかじめ決められたプラス側しきい値電位」と「その２つの入力用特定定電位のうち、高い方の定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。
■（２）その第１定電位から第Ｎ定電位まで番号順にこれらの定電位が低くなって行く場合で、さらに、
●ａ）「等しいかそうでないか」の場合：
＊「等しいか」では「『前記入力用特定整数に対応する入力用特定定電位』を基準にしてあらかじめ決められたプラス側しきい値電位とマイナス側しきい値電位」。ただし、前記入力用特定整数が０のときは前記マイナス側しきい値電位だけで、前記入力用特定整数が（Ｎ−１）のときは前記プラス側しきい値電位だけである。
＊「そうでないか」では「その第１定電位〜第Ｎ定電位のうち、前記入力用特定定電位より１つ上の定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」と「その第１定電位〜第Ｎ定電位のうち、前記入力用特定定電位より１つ下の定電位を基準にしてあらかじめ決められたプラス側しきい値電位」。ただし、前記入力用特定整数が０のときは前記プラス側しきい値電位だけで、前記入力用特定整数が（Ｎ−１）のときは前記マイナス側しきい値電位だけである。
●ｂ）「大きいかそうでないか」の場合：
＊「大きいか」では「その第１定電位〜第Ｎ定電位のうち、『前記入力用特定整数に対応する入力用特定定電位』より１つした下の定電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
＊「そうでないか」では「前記入力用特定定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。
●ｃ）「小さいかそうでないか」の場合：
＊「小さいか」では「その第１定電位〜第Ｎ定電位のうち、『前記入力用特定整数に対応する入力用特定定電位』より１つ上の定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。
＊「そうでないか」では「前記入力用特定定電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
●ｄ）「２つの前記入力用特定整数の間に有るかそうでないか」の場合：
＊「その２つの間に有るか」では「その第１定電位〜第Ｎ定電位のうち、『その２つの入力用特定整数に対応する２つの入力用特定定電位のうち、低い方の定電位』より１つ上の定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」と「その第１定電位〜第Ｎ定電位のうち、『その２つの入力用特定定電位のうち、高い方の定電位』より１つ下の定電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
＊「そうでないか」では「その２つの入力用特定定電位のうち、低い方の定電位を基準にしてあらかじめ決められたプラス側しきい値電位」と「その２つの入力用特定定電位のうち、高い方の定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。

【請求項2】

請求項１記載の同期ラッチング機能を持つ多値論理回路と、
「前記同期信号を前記２値同期型フリップ・フロップ手段に供給する同期信号供給手段」を有し、
外部から前記Ｓ個の入力電位信号が前記第１〜第Ｓの入口手段に入力され、前記同期信号に基づいて「前記判別結果信号にハザードが現われず、前記判別結果信号が安定する期間」中に前記２値同期型フリップ・フロップ手段が前記判別結果信号を前記保持信号として「そのまま又はマッチングさせてから」入力することを特徴とする多値ハザード除去回路。

【発明の詳細な説明】

【技術分野】

【0001】

第１発明は、下記『フージ代数（＝多値論理）』に基づく電位モード（又は電圧モード）の多値論理回路に同期ラッチング機能を持たせた「同期ラッチング機能を持つ多値論理回路」に関する。
「多値論理で使用するいずれの数値もラッチできる全数値ラッチング機能」を持つ多値同期型ラッチング手段を用いてラッチするよりも、その様な全数値ラッチング機能は無くても上記「同期ラッチング機能を持つ多値論理回路」単位でラッチした方が以下の効果・特徴が有る。
●１）２値同期型フリップ・フロップ手段を内蔵しているので、その各トリガー方式（例：エッジ・トリガー、レベル・トリガー、パルス・トリガー）をそのまま利用できる。
★「各トリガー方式」に関する参考資料：下記・非特許文献１の７９〜８８頁。
●２）「出力開放または開放出力に対応する信号状態」をラッチすることができる。
★注：下記『フージ代数』には「出力を開放する」という独特な出力の仕方が有る。
●３）「多値の全数値の中で、出力用特定整数以外の各整数に対応する信号状態」に対してはラッチング機能が無い。すなわち、余計・無駄なラッチング機能が無い。
→→ 無駄な部品、無駄な構成が無いため部品・回路を効率的に利用できる上に、消費電力の節約になる。
●４）「複数の多値回路を接続した全体回路の中のどこでラッチングするか」というラッチング箇所の選択肢を増やすことができる。
従来はその全体回路内の多値回路と多値回路の間に多値同期型ラッチング手段を設けることが考えられた。なぜなら、上記の通り従来の「フージ代数に基づく多値論理回路」が同期ラッチング機能を持っていない、からである。
なお、多値回路には例えば多値論理回路、多値演算回路（又は多進法演算回路）、多値記憶手段、多値メモリー手段、多値ディジタル回路などが有る。

【非特許文献1】『図解ディジタル回路入門』のｐ．７９〜８８（２値パルス・トリガー方式）。（株）日本理工出版会が２００８年４月２５日第４版発行。著者：中村次男。

【0002】

●なお、フリップ・フロップには元々２つの状態しか無い為「多値フリップ・フロップ」という言い方はそぐわないので、「多値ラッチング手段」という様な言い方で統一した。
●また、各発明の構成手段である多値論理回路は『本発明者が創（つく）り出した多値論理』を具体化・実現化したものであるが、その新・多値論理に名前が無いと何かと不便なので、『★フージ代数（Ｈｏｏｊｉ Ａｌｇｅｂｒａ）』（詳細は後述する段落番号［０１２５〜０１２７］。）と名付けることにした。
そう名付けた理由は「本発明者は日本人なので、日本の象徴である富士山に因（ちな）んでいること」、「ブール代数（Ｂｏｏｌｅａｎ Ａｌｇｅｂｒａ）の『ブール』に少し語路（ごろ）合わせしていること」及び「その能力、可能性、実用性、展開拡張性、将来性など、いずれを取ってもｈｕｇｅ｛＝度外（どはず）れて大きい、途方も無く大きい、巨大な。｝であると本発明者は強く判断しているので、英語のｈｕｇｅ（ヒュージ）に語路合わせしていること」である。（参考：下記・特許文献１〜３。）

【特許文献1】特開２００４−０３２７０２号（フージ代数に基づく多値論理回路）

【特許文献2】特開２００５−１９８２２６号（同上）

【特許文献3】特開２００５−２３６９８５号（同上）

【0003】

●さらに、論理数学分野ではそもそも「電子回路では基本技術としてよく知られている『出力を開放する』とか『開放出力（例：オープン・コレクタ、オープン・ドレイン。）』という概念」そのものが上記『フージ代数』以前には無かった。しかし、この『フージ代数』の出現によりその概念を取り入れざるを得なくなった。なぜなら、『フージ代数』には従来の多値論理には無い「有利な独特な効果」がいくつも有る、からである。 →→ 後述する段落番号［０１２６］。
一方、電子回路分野でも「『１種類または数種類の基本・多値論理回路だけで』又は『その組合せ又はそれらの組合せ』によって多値数Ｎ（Ｎ値のＮのこと。）に関係無く『全ての多値論理関数を実現・具体化できる機能』すなわち『完全性』、それも『完全』」という特徴を持ち、しかも、論理数学分野において公表された多値論理体系に頼らず、独自に構築した多値論理体系・回路は、上記・特許文献１〜３以前には無かった。上記『★フージ代数』の『完全』については後述する段落番号［０１３８〜０１４８］において証明される。
★『完全系、完全性、完全』に関する参考資料：下記・非特許文献２〜４。
●それから、本発明ではＮ値の各整数と各定電位供給手段（例：電源線、電源板など。）が互いに順々に１対１ずつ対応するが、その整数が大きくなるに連れて第１定電位から第Ｎ定電位まで番号順にこれらの定電位が「高くなって行く場合」が正論理に対応し、「低くなって行く場合」が負論理に対応する。

【非特許文献2】『論理回路入門』、著者：浜辺隆二、森北出版（株）が２００１年９月２８日発行。「第２章 論理関数」→「２．１ 基本論理演算」→「２．１．４ 基本論理演算と論理記号」→「（８）完全系」（ｐ．３１〜ｐ．３２）。

【非特許文献3】『多値情報処理 ―ポストバイナリエレクトロニクス―』、著者：樋口龍雄・亀山充隆（みちたか）、昭晃堂（しょうこうどう）が１９８９年６月に発行。ｐ．１６〜ｐ．１７。

【非特許文献4】『よくわかるディジタル電子回路』、ｐ．９の１４行目〜ｐ．１０の１行目の『完全系』。著者：関根慶太郎、（株）オーム社が平成９年７月２５日発行。

【0004】

第２発明は、第１発明の「同期ラッチング機能を持つ多値論理回路」を活用した多値ハザード除去回路に関し、その多値数Ｎ（＝Ｎ値のＮのこと。）に関係無く、その多値ハザード除去回路の入力前あるいは入力時などの時に発生した多値ハザードを除去することができる。
なお、多値回路（例：多値論理回路、多値演算回路（又は多進法演算回路）、多値記憶手段、多値メモリー手段、多値ディジタル回路など。）では「２値ハザードと同様な仕組みで発生する多値ハザード」に加えて、「互いに１対１ずつ対応する論理数値、論理レベル及び電位（又は電圧）」が共に３つ以上有る為「多値固有の多値ハザード」が発生する。

【背景技術】

【0005】

■■■ 第１発明の背景技術 ■■■
従来の多値同期型ラッチング手段として、特開２００６−３４５４６８号公報の実施例１０（段落番号００３５）にレベル・トリガー方式の多値同期型ラッチ（ング）回路が開示され、特開２００７−３５２３３号公報の図１８・図１９両図にパルス・トリガー方式（＝マスター・スレーブ方式）の多値同期型ラッチング回路が開示されている。
しかしながら、「ポジティブ・エッジ・トリガー方式やネガティブ・エッジ・トリガー方式の各２値フリップ・フロップ手段に対応する方式の各・多値同期型ラッチング回路」はまだまだ具体化・実用化されていないので、当然の事ながら、ポジティブ、ネガティブの各エッジ・トリガー方式を使用できない。
もし、同期信号の立上り又は立下りで同期型多値回路をトリガーすることができれば、トリガー・タイミングやトリガー方法の各選択肢が増えてとても便利になる。例えば、その各エッジ・トリガー方式を使用できれば、本発明者が考えた階段状の多値同期信号（参考：下記・特許文献７。）をさらに有効的に活用することができるので、その同期信号１周期中においてトリガー・タイミングの選択肢が増えて大変便利になる。
従って、従来技術では『ポジティブ、ネガティブの各エッジ・トリガー方式を使用できない』という課題が有る。 （ 第 １ 課 題 ）

【特許文献7】特開２００６−３４５４６８号（多値同期信号発生手段など）。その図４の階段状の多値同期信号波形ではその１周期中にその立上り箇所又は立下り箇所が複数個有る。例えば、その多値全体回路のどの２電源線間に１つの同期型２値フリップ・フロップ手段を設けるかによってその「複数個の立上り箇所又は立下り箇所」のうち、１箇所を選択することができる。その複数の箇所それぞれに同期型２値フリップ・フロップ手段を１つずつ設けることも可能である。

【0006】

また、前述した『フージ代数』に基づく電位モード（又は電圧モード）の多値論理回路の場合、「出力開放または開放出力」という重要な出力の仕方が有るが、『どちらの従来・多値同期型ラッチング手段も［出力開放または開放出力］に対応する信号状態をラッチすることができない』という課題が有る。 （ 第 ２ 課 題 ）

【0007】

さらに、『［出力される数値］に対応したラッチング機能を備えておらず、無駄が生じてしまう』という課題が有る。（第３課題）
例えば、どちらの前記多値同期型ラッチング回路も「多値論理で用いる、いずれの数値もラッチできる全数値ラッチング機能」を持つ。その（入）出力される数値が全数値に渡る場合そのラッチング機能の使用効率は良いが、「全数値のうち一部の数値しか（入）出力されない場合（＝ラッチする数値がその一部に限定される場合）」、そのラッチング機能の使用効率は部品・回路の有効利用の面でも電力使用効率の面でも悪くなる。
つまり、「出力されない数値に対応するラッチング機能部分」が使われない為に、その機能部分の回路が無駄になる上に、「そのラッチング内容の書換えに伴う、全トランジスタ等のオン・オフ切換え時の総スイッチング損失」は「その使われない無駄なラッチング機能部分のスイッチング損失」の分だけ余計に多くなってしまう。
換言すれば「出力されない数値に対するラッチング機能部分」だけ余計にその部品点数が多くなり、その回路構成が複雑になる為、その部品・回路の有効利用率が悪くなる上に、その余計なラッチング機能部分のオン・オフ切換えスイッチング損失分だけ余分に電力を消費する。
しかも、その全トランジスタ等がＭＯＳ・ＦＥＴや絶縁ゲート型トランジスタ等の電圧駆動型の場合、そのゲート・ソース間静電容量などによる充放電エネルギー損失も有る為、その余計なラッチング機能部分の充放電エネルギー損失分だけ更に余分に電力を消費する。
その結果、そのラッチング機能・使用効率はその部品・回路の有効利用の面でも、その電力使用効率の面でも悪くなる。その部品・回路の有効利用率が悪いと、当然、２次元ＩＣ中や２次元ＬＳＩ中のその多値同期型ラッチング回路の占有面積が、３次元化ＩＣ、ＬＳＩならばその占有体積が、多くなり、コスト・アップ要因になる。
この様に、そのラッチング機能・使用効率が悪い原因は「出力される数値以外の各数値に対しても余分なラッチング機能が有ること」に有る。
従って、『［出力される数値］に対応したラッチング機能を備えておらず、無駄が生じてしまう』という課題が有る。 （ 第 ３ 課 題 ）

【0008】

それから、従来だと全体回路内の多値回路と多値回路の間に多値同期型ラッチング回路を設けなければならず、そのラッチング箇所が固定されている。もし、そのラッチング箇所の選択肢が多ければ、その全体回路の構成に柔軟性が生じる。
従って、「その全体回路内のどこでラッチングするか」というラッチング箇所の選択肢が多いことが望まれる。 （ 第 ４ 課 題 ）

【0009】

なお、使用する多値回路には例えば多値論理回路、多値演算回路（又は多進法演算回路）、多値記憶手段、多値メモリー手段、多値ディジタル回路などが有る。

【0010】

■■■ 第２発明の背景技術 ■■■
先ず予備知識として「多値の各論理レベル」、「その各論理レベルの各しきい値電位（又は各しきい値電圧）」及び「電位（または電圧）変化の連続性」について説明する。
■■ 多値の各論理レベル ■■
２値回路（例：２値論理回路、２値演算回路、２値メモリー、２値記憶手段、２値ディジタル・システム等。）の場合、その２つの論理数値に例えば「０」と「１」しかないので、正論理、負論理に関係無く各論理レベルの表現に「ＬレベルとＨレベル」という用語を使うことができる。正論理では実質的にＬレベルは「論理数値０の論理レベル」を意味し、Ｈレベルは「論理数値１の論理レベル」を意味する一方、負論理では実質的にＬレベルは「論理数値１の論理レベル」を意味し、Ｈレベルは「論理数値０の論理レベル」を意味する。
また、３値回路の場合、その３つの論理数値に例えば「０」、「１」、「２」が有るので、正論理、負論理に関係無く各論理レベルの表現に例えば「Ｌレベル、Ｍレベル、Ｈレベル」という用語を使うことができる。
さらに、４値回路の場合、その４つの論理数値に例えば「０」、「１」、「２」、「３」が有るので、正論理、負論理に関係無く各論理レベルの表現に例えば「Ｌレベル、Ｍ０レベル、Ｍ１レベル、Ｈレベル」という用語を使うことができる。
同様に、５値回路の場合、その５つの論理数値に例えば「０」、「１」、「２」、「３」、「４」が有るので、正論理、負論理に関係無く各論理レベルの表現に例えば「Ｌレベル、Ｍ０レベル、Ｍ１レベル、Ｍ２レベル、Ｈレベル」という用語を使うことができる。
しかし、「多値数（＝Ｎ値のＮのこと。）が互いに異なる多値回路が複数個入り混じる複合多値ディジタル回路」の場合、あるいは、「多値数が互いに異なる『多値論理関数とその１つ又は複数個の論理変数』が複数個入り混じる変則的な多値ディジタル回路」の場合（例：後述する段落番号［０１５４］で説明。）など、それらの用語が混乱してしまう。
例えば、３値回路のＨレベルは４値回路のＭ１レベルに相当し、４値回路のＨレベルは５値回路のＭ２レベルに相当する。
それなら、いっその事、「使用する一番大きい多値数Ｎ（＝Ｎ値のＮのこと。）」をその全体回路の基準にして、各電源線に対応する「論理レベル名と論理数値」を「その使用する一番大きい多値数Ｎの論理レベル名と論理数値」に固定・統一して、例えば、電源線Ｖ２と対応する「論理数値２の論理レベル」のことを略して「論理２レベル」と呼び、さらに略して「Ｌ２レベル」と呼んだ方がある程度すっきりする。
従って、１０値回路の場合、例えば「電源線Ｖ０〜電源線Ｖ９」と１対１ずつ対応する「論理数値０〜９の論理レベル」は「Ｌ０レベル〜Ｌ９レベル」と呼び、「各論理レベルと1対１ずつ対応する各『定電位または定電圧』」はＬ０レベルからＬ９レベルに向かって、正論理なら高くなって行き、負論理なら低くなって行くことになる。
このため、この１０値回路の中に例えば２値回路を構成するとき「電源線Ｖ０〜電源線Ｖ９」の中から「必要とする２電源線」を選択して使用することになるため、その選択はその１０値の全体回路の中では論理数学的には数値「０と１」だけでなく数値「４と５」、数値「８と９」、数値「３と７」、数値「５と９」、数値「０と９」など、いろいろな数値の組合せとその２値回路用電源電圧の大きさの選択を意味することになる。
しかし、その２値回路の中では結局ＬレベルとＨレベルしか無いので、その２値回路の中だけなら２値的に新しくＬレベルを数値０として、Ｈレベルを数値１として考えることもできるが、その１０値回路を含む全体回路としては「Ｌ０レベル〜Ｌ９レベル」として考えることになる。
要するに、これらの事を純然たる電子回路だけで考えるなら何の混乱も無いのであるが、例えばその電源電圧の大きさの違い・その電源電位の高さの違いが有るだけであるが、論理数学との対応関係を考慮すると、「その各多値数の違い」や「どの電源線を基準数値０に対応させるか」という要素が入って来るので混乱し易くなる。
以後、取り敢えず多値の各数値の論理レベルを「Ｌ０レベル、Ｌ１レベル、Ｌ２レベル……」という具合に呼ぶことにする。
★★★各論理数値と１対１ずつ対応する各論理レベルの呼び名（仮）★★★

【0011】

【非特許文献5】『トランジスタ回路入門講座５ ディジタル回路の考え方』、ｐ．４６〜ｐ．４７の『４・６ 論理回路使用上の注意 〔１〕論理電圧レベルと雑音余裕』。監修：雨宮好文・小柴典居（つねおり）。著者：清水賢資（けんすけ）・曽和将容（まさひろ）。（株）オーム社が昭和５６年５月２０日発行。

【非特許文献4】『よくわかるディジタル電子回路』、ｐ．７６〜ｐ．８０の『［１］論理レベル〜［２］雑音余裕度』。著者：関根慶太郎、（株）オーム社が平成９年７月２５日発行。

【非特許文献2】『論理回路入門』、ｐ．１２６〜ｐ．１２８の『６．４ ＩＣの特性 （１）信号の電圧値と雑音余裕度』。著者：浜辺隆二、森北出版（株）が２００１年９月２８日発行。

【非特許文献6】『パルス・ディジタル回路』、ｐ．１２５〜ｐ．１３０の『５．回路の基本特性 ５・１ パルス・ディジタル回路の振幅特性』。著者：川又晃。日刊工業新聞社が１９９５年２月１５日発行。

【非特許文献7】『パルスとデジタル回路』、ｐ．１２８の『スレッショルドレベル』とｐ．１２９の『論理レベル』。編集：米山正雄。執筆：大原茂之・吉川（きっかわ）澄男・篠崎寿夫・高橋史郎。東海大学出版会が２００１年４月５日発行。

【非特許文献8】『実践入門シリーズ ＣＭＯＳ回路の使い方〔１〕』、４４頁の『素子しきい値電圧』と５０頁の『回路しきい値電圧』。著者：鈴木八十二（やそじ）。（株）工業調査会が１９９７年１０月１５日発行。

【0012】

■■ 数値判別と各しきい値電位（または各しきい値電圧） ■■
正論理の数値判別方法について述べる。２値回路において「Ｌレベルの入力電圧（又は入力電位）」とは実質的に「国際標準規格・国際標準仕様等によってあらかじめ決められた、電源電圧ゼロ（又は電源電位ゼロ）を基準にしたプラス側しきい値電圧（又はプラス側しきい値電位）」のことであり、「Ｈレベルの入力電圧（又は入力電位）」とは実質的に「その国際標準・国際仕様等によってあらかじめ決められた、プラス電源電圧＋Ｖ（又はプラス電源電位＋Ｖ）を基準にしたマイナス側しきい値電圧（又はマイナス側しきい値電位）」のことである。
なお、２値回路で普通「しきい値電圧（又はしきい値電位）」と呼ばれるものは、例えばＣＭＯＳの場合「ＰＭＯＳとＮＭＯＳの動作状態が反転する境」すなわち「回路しきい値電圧（又はしきい値電位）」のことである。そして、半導体素子のオン・オフしきい値電圧が有る。これらのしきい値はその電源電圧の大きさや各半導体素子の特性によって一義的に決まる。（参考：上記・非特許文献８）
従って、多値の入力数値が「最低の論理レベルに対応すると定義された数値」であるかを判別する方法は、その入力数値に対応する信号電位が「その最低の論理レベルに対応する定電位を基準にしてあらかじめ決められたプラス側しきい値電位」より低ければ、その入力数値は「その最低の論理レベルの数値」であると判別される。
ただし、現在の所その多値の「プラス側しきい値電位」はまだ具体的に国際標準規格・国際標準仕様等によってあらかじめ決められていない（？）ので、当然であるが、その多値回路の各研究者・各設計者などが独自の「プラス側しきい値電位」をあらかじめ決めることになる。もし、将来、「電位モード（又は電圧モード）の多値回路」が汎用的に利用される様になれば、国際標準規格・国際標準仕様等によって「そのプラス側しきい値電位」はあらかじめ決められることになる。この事は下記「各しきい値電位」についても言える。
また、多値の入力数値が「最高の論理レベルに対応すると定義された数値」であるかを判別する方法は、その入力数値に対応する信号電位が「その最高の論理レベルに対応する定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」より高ければ、その入力数値は「その最高の論理レベルの数値」であると判別される。
さらに、多値の入力数値が「最低、最高の両論理レベル以外の各中間の論理レベルと１対１ずつ対応すると定義された各数値」であるかを判別する方法は、その入力数値の信号電位が「その１つ又は複数個の中間の論理レベルに対応する定電位それぞれを基準にしてあらかじめ決められた『プラス側しきい値電位とマイナス側しきい値電位』」の間のうち１つに有れば、その入力数値は「その対応する１つの中間の論理レベルの数値」であると判別される。
具体的には、数値０〜９の１０値回路の場合、正論理なら、以下の通りになる。
★Ｌ０レベルの領域は「最低電位の第１定電位（例：電源電位ゼロ等。）を基準にしたプラス側しきい値電位」より低い領域。
★Ｌ１〜Ｌ８の各レベルの領域は順々に「第２定電位〜第９定電位の各定電位を基準にしたプラス側しきい値電位とマイナス側しきい値電位」の間の領域。
★Ｌ９レベルの領域は「最高電位の第１０定電位を基準にしたマイナス側しきい値電位」より高い領域。
一般的に『国際標準規格・国際標準仕様』等で次の通り設定されるのが普通であるが、そうではない例外（例：ＴＴＬの様にバイポーラ・トランジスタ等を使う場合、上下非対称になる。）も有る。Ｌ１レベル〜Ｌ９レベルの各マイナス側しきい値電位は「その論理レベルの定電位」と「その論理レベルの定電位と『その論理レベルの定電位より１つ下の論理レベルの定電位』の真ん中電位」の間に１つずつ設定される一方、Ｌ０レベル〜Ｌ８レベルの各プラス側しきい値電位は「『その論理レベルの定電位より１つ上の論理レベルの定電位』とその論理レベルの定電位の真ん中電位」と「その論理レベルの定電位」の間に１つずつ設定される。

【0013】

ところで、「『……の数値である』と判別する際のしきい値電位（又はしきい値電圧）」と「『その数値ではない』と『明確に』に判別する際のしきい値電位（又はしきい値電圧）」は同じではない、一致しない。この理由は、数値化の際に数値０、１どっち付かずでは困るので、どっち付かずの電位領域（又はどっち付かずの電圧領域）を除く為である。
２値回路では当たり前のことであるが、正論理なら、「『数値０である』と判別する際のしきい値電位（又はしきい値電圧）」はＬレベルの入力電位（又は入力電圧）になる一方、「『数値０ではない』と『明確に』判別する際のしきい値電位（又はしきい値電圧）」は「『数値１である』と判別する際のしきい値電位（又はしきい値電圧）」すなわちＨレベルの入力電位（又は入力電圧）と同じになるので、両しきい値電位は一致しない。
●このため、例えば１０値回路の入力数値が数値「０」ではないと『明確に』判別される為には、その入力数値は数値「１〜９」のいずれか１つであると判別される必要が有るので、その入力数値の信号電位は必ずＬ１レベルのマイナス側しきい値電位より高いと判別されなければならない。
なお、この場合、「数値１、２どっち付かずの電位領域」、「数値２、３どっち付かずの電位領域」、……、「数値７、８どっち付かずの電位領域」及び「数値８、９どっち付かずの電位領域」が「数値『１〜９』のいずれか１つであると判別する為の電位領域」に含まれるが、全く問題無い。なぜなら、いずれの「どっち付かずの電位領域」も「数値０ではない電位領域」だからである。
つまり、「その入力数値が数値「０」であると『明確に』判別される為のしきい値電位」はＬ０レベルのプラス側しきい値電位であるが、「その入力数値が数値「０」ではないと『明確に』判別される為のしきい値電位」はＬ１レベルのマイナス側しきい値電位となり、両しきい値電位は一致しない。
●同様に、１０値回路の入力数値が数値「９」ではないと『明確に』判別される為には、その入力数値は数値「０〜８」のいずれか１つであると判別される必要が有るので、その入力数値の信号電位は必ずＬ８レベルのプラス側しきい値電位より低いと判別されなければならない。
つまり、「その入力数値が数値「９」であると『明確に』判別される為のしきい値電位」はＬ９レベルのマイナス側しきい値電位であるが、「その入力数値が数値「９」ではないと『明確に』判別される為のしきい値電位」はＬ８レベルのプラス側しきい値電位となり、両しきい値電位は一致しない。
●また同様に、１０値回路の入力数値が数値「１」ではないと『明確に』判別される為には、その入力数値は数値「０、２〜９」のいずれか１つであると判別される必要が有るので、その入力数値の信号電位は必ず「Ｌ０レベルのプラス側しきい値電位より低いと判別されるか、又は、Ｌ２レベルのマイナス側しきい値電位より高いと判別されるか」しなければならない。
つまり、「その入力数値が数値『１』であると『明確に』判別される為のしきい値電位２つ」はＬ１レベルのプラス、マイナス両側のしきい値電位であるが、「その入力数値が数値『１』ではないと『明確に』判別される為のしきい値電位２つ」は「Ｌ０レベルのプラス側しきい値電位」と「Ｌ２レベルのマイナス側しきい値電位」となり、両「しきい値電位２つ」は一致しない。
●全く同じ様に、数値「２〜８」それぞれにおいても『明確に』判別される為の同様な両「しきい値電位２つ」は一致しない。
→→→ 「請求項１中に記載の２組の●ａ）項〜●ｄ）項の各しきい値電位」

【0014】

■■ 電位（または電圧）変化の連続性 ■■
「論理数学」には「連続」という概念が無いというか「連続性」に拘束されず、それをわざわざ考慮する必要は全く無いが、その論理動作（＝論理的思考活動）を物理的動作（例：電子回路動作など。）に置き換えて代理的に実際に動作させる為、その置き換えた論理動作は必ずその物理的性質によって制約される。例えばコンデンサ電圧Ｖ_Ｃの連続性（その静電容量Ｃが一定の時。）やコイル電流Ｉ_Ｌの連続性（そのインダクタンスＬが一定の時。）である。
どちらの連続性も『エネルギー保存法則』と『エネルギー変換・移動には時間が掛かること』に起因している。エネルギー保存法則によりエネルギーは不連続に発生・消滅したり、不連続に増減したりすることは無い為、コンデンサの蓄電エネルギーＥ_Ｃ＝Ｃ・Ｖ_Ｃ^２／２によりＣが一定ならコンデンサ電圧Ｖ_Ｃも不連続に発生・消滅したり、不連続に増減したりすることは無いし、コイルの磁気エネルギー（＝励磁エネルギー）Ｅ_Ｌ＝Ｌ・Ｉ_Ｌ^２／２によりＬが一定ならコイル電流Ｉ_Ｌも不連続に発生・消滅したり、不連続に増減したりすることは無い。
仮に、Ｃが連続的に（多少）変化しても、その蓄電エネルギー式の左辺は一定なので、コンデンサ電圧Ｖ_ｃも連続的に（多少）変化するだけで、その変化は不連続にはならない。この事はその磁気エネルギー式においても同様なので、Ｌが連続的に（多少）変化しても、コイル電流Ｉ_Ｌも連続的に（多少）変化するだけで、その変化は不連続にはならない。と言うことは、蓄電エネルギーＥ_Ｃと磁気エネルギーＥ_Ｌの和が一定の場合も同様にその事は当てはまる。
また、回路内には浮遊の「静電容量、インダクタンス、抵抗」や各回路部品中の「内部静電容量、内部インダクタンス、内部抵抗」が必ず有るので、「コンデンサの蓄電エネルギーＥ_Ｃ」や「コイルの磁気エネルギーＥ_Ｌ」をその回路内の導線や他の各回路部品を介して別のエネルギーに変換したり、別の場所に移動させたりするには時間が掛かる。例えば、その回路内の共振動作による電磁変換、その回路内の抵抗によるジュール発熱、各・時定数による時間遅れ、などである。このため、コンデンサ電圧Ｖ_Ｃもコイル電流Ｉ_Ｌも変化するのに時間が掛かる。どちらも「時間ゼロで」すなわち「不連続に」変化することは無い。
そんな訳で、下記の場合を除き、コンデンサ電圧Ｖ_Ｃもコイル電流Ｉ_Ｌも変化するときは必ず連続的になり、不連続に飛び飛びの値を取ることは無い。

【0015】

ただし、フライバック型電力変換回路や電流遮断式点火回路などでその変圧器の１次側電流が遮断され、その２次側で電流が流れ始める場合、一般的に（インダクタンス）∝（巻数の２乗）である為その巻数比が１でない限り、その１次側インダクタンス値から２次側インダクタンス値への変化は不連続になるので、エネルギー保存法則によって当然その１次側電流値から２次側電流値への変化も不連続になる。
ほかにもコイルＬの透磁率やコンデンサＣの誘電率を積極的に不連続に変化させる場合が有れば、コンデンサ電圧Ｖ_Ｃやコイル電流Ｉ_Ｌも不連続に変化する。しかし、これらの様な回路動作は論理回路などでは行われない。

【0016】

当然の事ながら、上記（段落番号［００１４］。）コンデンサ電圧Ｖ_Ｃの連続性はＭＯＳ・ＦＥＴ等の電圧駆動型トランジスタのゲート・ソース間静電容量などの電圧連続性に直結するので、その「ゲート電位またはゲート電圧」等も必ず連続的に変化し、不連続に飛び飛びの値を取ることは無い。
→→ 電位モード（又は電圧モード）のディジタル回路（＝２値〜多値回路）
一方、上記コイル電流Ｉ_Ｌの連続性も電子回路中の導線、配線等の浮遊インダクタンス電流の連続性に直結するので、その電流の連続性から逃（のが）れられない限りバイポーラ・トランジスタ等の電流駆動型トランジスタのベース電流なども必ず連続的に変化し、不連続に飛び飛びの値を取ることは無い。
→→ 電流モードのディジタル回路（＝２値〜多値回路）
その結果、「ある多値信号が示す論理レベル」が例えば「Ｌ０レベルからＬ３レベル」に変化する際に、その論理レベルは必ず途中で「Ｌ１レベル」と「Ｌ２レベル」を通過する。
これを論理数値的に表現すれば、「その多値信号が示す論理数値」が例えば「０」から「３」に変化する際に、前述した物理的制約すなわち『前述した各連続性』によってその論理数値は必ず途中で「１」と「２」の各数値を取る（これらの数値を通過する）。

【0017】

■■■さて、ここから本題（第２発明の背景技術）に入る。一般的に従来の２値回路でも多値回路でも「ハザード」は「信号ノイズ」として偽りの「ゴースト信号、ゴースト・データ又はゴースト情報」に相当し、本当の「信号、データ又は情報」を伝達するのを妨げ、「どこ」と「どこ」が、あるいは、「どこ」から「どこ」までがその本当の「信号、データ又は情報」であるか分かり難くする。そして、「ハザード」は他の回路動作に悪影響（誤動作や無駄な回路動作など）を与える。
それらの課題に加えて、従来の多値論理回路の課題５つをまとめると以下の通りである。これらの詳細な説明は後述する。
ただし、下記第１ａ課題〜第１ｄ課題は多値ハザードそのものを除去すれば解決できるので、『多値ハザードを除去できることが望まれる』という１つの課題にまとめることができる。
◇１ａ）従来の２値ハザードと同様な仕組みで発生するハザードの課題に加えて、その論理数値と論理レベルが共に３つ以上有る為に『ある多値信号の論理レベルが変化するとき、途中の論理レベルを通過することによって過渡的ハザードが発生してしまう』という多値固有の回路障害、多値ハザードが大きな課題として特に有る。 （第１ａ課題）
★参考：下記・非特許文献９の最下段の後ろから１３〜１０行目。多値固有ハザード。
◇１ｂ）『同じく、ある多値信号の論理レベルが変化するとき、オーバーシューティングやアンダーシューティングで振れ過ぎて本来の向かうべき論理レベルを通り越して隣りの論理レベルに達してからその向かうべき論理レベルに戻ることによって過渡的ハザードが発生してしまう』という多値固有の回路障害、多値ハザードが大きな課題として特に有る。
（第１ｂ課題）
◇１ｃ）多値回路ではさらに悪い事に『多値ハザードが電力損失の増幅・増大に繋（つな）がってしまう』という課題が有る。 （第１ｃ課題）
◇１ｄ）その多値数が大きければ大きい程それだけ、上記第１〜第３の各課題の悪影響度も大きくなるので、『大きな多値数の論理回路ほど多値ハザードの悪影響度も大きい』。
（第１ｄ課題）
◆１）従って、『多値ハザードを除去できることが望まれる』という課題が有る。
（ 第 １ 課 題 ）
◆２）考えられる従来の多値ハザード除去回路を使っても、その多値ハザードを除去する前の前段の回路部分ではその多値ハザードの影響は避けられないが、その影響が及ぶ回路部分範囲をできるだけ小さくしたい。
従って、『できることなら、その発生した多値ハザードの影響を受ける回路内の範囲を少しでも狭くしたい』という課題が有る。 （ 第 ２ 課 題 ）

【非特許文献9】『ハイテク教室 多値論理回路 ＩＣ集積度増して二値も三値も行かず』、日経産業新聞（東京版）が昭和６０年１１月２２日発行。執筆：石塚興彦。

【0018】

■■ 第１ａ、第１ｃ課題の詳細な説明 ■■
ここから、分かり易い例で「第１要因による多値固有のハザードの発生」を説明する。例えば多値数Ｎ＝４で、第１の多値回路の入力数値が最小値「０」から最大値「３」に変化するとき、必ず途中の数値「１と２」を通過するが、その回路の出力側は「入力数値０に対応する出力数値」から「入力数値１に対応する出力数値」、「入力数値２に対応する出力数値」を経て「入力数値３に対応する出力数値」になる。このとき各出力数値の値によっては以下の様に多値ハザードが発生してしまう。
仮に、その「入力数値１と３に対応する出力数値」が「３」で、その「入力数値０と２に対応する出力数値」が「０」ならば、その入力数値が「０」から「３」へ１回変化する間にその出力数値は「０」→「３」→「０」→「３」と無駄に３回変化する為、その入力側の変化回数が３倍増幅され、しかも、第１の余計なパルスが１つその出力側に現われてしまう。 （ 第１の多値ハザードの発生 →→ ●第１ａ課題 ）
そして、その出力数値を入力する後段の第２の多値回路・以降でも同様な事が起これば、『その入力数値が「０」から「３」へ１回変化する間』だけでなく『その入力数値が「３」から「０」へ１回変化する間』にも同様な事が起きてしまう。
すなわち、第２の多値回路においてその入力数値が「３」から「０」へ１回変化する間でもその出力数値は「３」→「０」→「３」→「０」と無駄に３回変化する為、その入力側の変化回数が３倍増幅され、しかも、第２の余計なパルスが１つその出力側に現われてしまう。 （ 第２の多値ハザードの発生 →→ ●第１ａ課題 ）
その結果、その第２の多値回路の入力数値の変化すなわち「０→３」、「３→０」及び「０→３」の３回変化に対して、その１回の入力数値変化・毎（ごと）にその出力側には３回数値変化と１つの余計なパルス出現が有ることになるので、結局、第１の多値回路の入力数値の１回変化がその第２の多値回路の出力側では９回の数値変化と余計なパルス３つの出現となってしまう。いや、余計なパルスの出現は計４つである。実際に、紙にその９回の数値変化を描いてみれば分かる。
この様に、その後段の第２の多値回路・以降でも同じ様な事が起これば、「その無駄に変化する回数」と「その余計なパルス発生数」はその多値回路の接続段数を重ねるに連れてさらにどんどん増えて行く。その結果、その回路動作は、その後段回路になればなる程極めて複雑・異常になる上に、他の回路動作にさらにどんどん悪影響を与えて行く。仕舞（しまい）には使い物にならなくなってしまう。
その悪影響の例としては「信号ノイズの出現」つまり「どことどこが、又は、どこからどこまでがその真の『信号、データ又は情報』であるか分かり難くすること」、「ハザード・ノイズによる誤動作」、「無駄な回路動作」等である。
（ 多値ハザード発生回数の増幅・増加作用と、
それによる悪影響の拡大 →→ ●第１ａ課題 ）
しかも、その発生ハザード・パルス１つでも「塵（ちり）も積もれば山となる」で多値回路中のハザード・パルスを合計すれば当然無視できないが、加えて「その無駄に変化する回数の増幅・増加」すなわち「ほぼ一定期間内の多値ハザード発生回数の増幅・増加（＝多値ハザード・パルス発生周波数の高周波化）」は『オン・オフ切換え時のスイッチング（電力）損失や、ＭＯＳ・ＦＥＴならゲート・ソース間静電容量などの充放電に伴う電力損失が、さらに無駄に増幅・増加すること』を意味する。
（ 電力損失のさらに無駄な増加 →→ ●第１ｃ課題 ）

【0019】

■■ 第１ｂ、第１ｃ課題の詳細な説明 ■■
次に、分かり易い例で「第２要因による多値固有のハザードの発生」を説明する。仮に多値数Ｎ＝４で、第１の多値回路の出力数値が最小値「０」から数値「２」に変化すると、その後段の第２の多値回路の入力部では「正論理ならオーバーシューティング、負論理ならアンダーシューティング」が発生してしまう。一方、その出力数値が最大値「３」から数値「１」に変化するときは、正反対に「正論理ならアンダーシューティング、負論理ならオーバーシューティング」が発生してしまう。
これらの減衰振動は多値ハザードの第２発生要因になるが、ふつう、第１の多値回路の出力抵抗は小さく、第２の多値回路の入力インピーダンスは容量性（例：ＭＯＳ・ＦＥＴのゲート・ソース間静電容量。）であり、両回路間の信号線のインピーダンスは内部抵抗の小さい誘導性（例：浮遊インダクタンス。）である場合が比較的に多いので、オーバーシューティングやアンダーシューティングが発生し易い。つまり、前段から後段へ信号をエネルギー効率良く、早く伝達しようとすると、それらの減衰振動が発生し易い。
もし、その入力信号のオーバーシューティング又はアンダーシューティングが振れ過ぎて、その入力信号が「本来の向かうべき論理レベル」を通り越して隣りの論理レベルに達してからその「本来の向かうべき論理レベル」に戻ると、過渡的にハザード・パルスが発生してしまう。この様なハザード・パルスは３値回路でも発生する場合が多い。
（オーバーシューティング等による多値ハザードの発生 →→ ●第１ｂ課題 ）

【0020】

ここで、オーバーシューティングやアンダーシューティングが発生してしまう仕組みについて簡単に説明する。いま、直流電源の両端に双方向性スイッチを介して直列共振回路を接続した回路の動作を考える。初期条件としてその直列共振回路の蓄積エネルギーはゼロで、その共振動作でのエネルギー損失もゼロとしてその双方向性スイッチをオンにすると、その共振コンデンサの電圧はその電源電圧Ｖ_Ｅを中心に電圧ゼロと２Ｖ_Ｅの間を延々と振動する。その電源電圧方向が正反対なら、その共振コンデンサの電圧はその電源電圧マイナスＶ_Ｅを中心に電圧ゼロとマイナス２Ｖ_Ｅの間を延々と振動する。
要するに、その共振動作にエネルギー損失が全く無ければ、その共振コンデンサの電圧は軽々とその電源電圧の２倍（＝電源電位差の２倍）に達してしまうのである。
一般的なディジタル回路では、例えばその共振コンデンサがＭＯＳ・ＦＥＴのゲート・ソース間静電容量であり、その共振コイルが前段回路・後段回路間の信号線・配線の浮遊インダクタンスであり、その前段回路の出力抵抗は比較的に小さい。
同様に、３値回路でその入力信号電位が最低電源電位から中間電源電位へ変化するときも、その共振動作に電力損失が無ければ、その入力信号電位は軽々とその最高電源電位に達してしまう（オーバーシューティング）。そして、その入力信号電位が最高電源電位から中間電源電位へ変化するときも、その共振動作に電力損失が無ければ、その入力信号電位は軽々とその最低電源電位に達してしまう（アンダーシューティング）。
しかし、実際にはその共振動作に電力損失が有るから、その共振動作は減衰振動になる為、その入力信号電位は「その最高電源電位の手前」や「その最低電源電位の手前」までしか達することができない場合が多い。とは言っても、例えば数値０、１、２の３値回路において正論理ならば数値２の論理レベルのしきい値電位は「その最高電源電位を基準にしたマイナス側しきい値電位」である一方、数値０の論理レベルのしきい値電位は「その最低電源電位を基準にしたプラス側しきい値電位」である為に、その入力信号電位がそのオーバーシューティングによって数値２の論理レベルに達したり、そのアンダーシューティングによって数値０の論理レベルに達したりしてしまうことは３値回路でも多い。
（オーバーシューティング等による多値ハザードの発生 →→ ●第１ｂ課題 ）
これが例えば数値０〜３の４値回路なら「数値０・数値２間に対応する電位差」は普通「数値２・数値３間に対応する電位差」の２倍になり、５値回路なら「数値０・数値３間に対応する電位差」は普通「数値３・数値４間に対応する電位差」の３倍になる為、その数値変化の際にその入力信号電位は極めて容易にそのオーバーシューティングによって「本来の向かうべき数値の論理レベル」を通り越して隣りの論理レベルに達することができる。そして、そのオーバーシューティング又はアンダーシューティングの振動回数が多ければ多い程、その隣りの論理レベルに達する回数も多くなり、その発生ハザード・パルス数は増加する。
（オーバーシューティング等による多値ハザードの発生 →→ ●第１ｂ課題 ）
しかも、その発生ハザード・パルス１つでも「塵（ちり）も積もれば山となる」で多値回路中のハザード・パルスを合計すれば当然無視できないが、加えてその発生ハザード・パルス数の増加は「オン・オフ切換え時のスイッチング（電力）損失の増加」や「ＭＯＳ・ＦＥＴならゲート・ソース間静電容量などの充放電に伴う電力損失の増加」を意味する。 （ 電力損失のさらに無駄な増加 →→ ●第１ｃ課題 ）

【0021】

なお、２値回路の場合、数値は０と１しか無い為、つまり最高電源電位と最低電源電位の２種類しかない為、その入力信号電位を「その最高電源電位側とその最低電源電位側」それぞれに１方向に１つずつダイオード・クランプすることによってその入力部のオーバーシューティングやアンダーシューティングを吸収することができるので、上述の様なオーバーシューティングやアンダーシューティングの問題は無い。
しかし、多値回路の場合、少なくとも１つの中間電源電位が有るので、「その入力信号電位をその中間電源電位にダイオード・クランプする」という手法を使うことはできない。なぜなら、その後段回路の入力信号電位をその中間電源電位の１つにでも１方向にダイオード・クランプすると、そのダイオードの順方向電圧となる様にその前段回路の出力部がその中間電源電位以外の電源電位を出力したとき、その出力部とそのクランプ・ダイオードが電源短絡を引き起こす、からである。

【0022】

■■ 第１ｄ課題の詳細な説明 ■■
第１に、その多値数が大きければ大きい程それだけ「その多値信号の論理レベルが変化するときに通過する途中の論理レベルの数」が多くなり、多値ハザードが多く発生し易くなる為、その多値回路の段数を重ねるに連れてその発生回数の増幅・増加作用が強くなるので、第１ａ、第１ｃ課題の悪影響度も大きくなる。
＊＊＊
第２に、その多値数が大きければ大きい程それだけ「小さい数値から大きい数値へ変化したり、または、大きい数値から小さい数値へ変化したりして、その数値変化に対応する電位差の変化も大きくなり、そのオーバーシューティングやアンダーシューティングの振幅が大きくなる場合」が多くなるので、その振れ過ぎによって隣りの論理レベルどころか、さらにその隣りの隣りの論理レベルに達してから本来の向かうべき論理レベルに戻ることによって「より多くの過渡的ハザード」が発生してしまう。
加えて、その隣りの論理レベル等はその向かうべき論理レベルの高電位側と低電位側の両方に有る場合が多いから、さらに「より多くの過渡的ハザード」が発生してしまう場合が多くなるので、第１ｂ、第１ｃ課題の悪影響度も大きくなる。
もちろん、「そのオーバーシューティングまたはアンダーシューティングの、収束までの振動回数」が多ければ多い程、その隣りの論理レベル等に達する回数も多くなり、その発生ハザード・パルス数は増加する。そして、その多値回路の接続段数によってその悪影響は広がる。
＊＊＊
従って、その「振幅の大きさと振動回数」両方の面から『大きな多値数ほど多値ハザードの課題・悪影響も大きい』。 （ ●第１ｄ課題 ）

【0023】

■■ 第２課題の詳細な説明 ■■
それから、別の多値ハザード除去方法として、前述した「特開２００６−３４５４６８号公報の実施例１０（段落番号００３５）又は特開２００７−３５２３３号公報の図１８・図１９両図」に開示された従来の多値同期型ラッチング回路を１つずつ、「前後に複数段・接続した『新・多値論理［フージ代数］に基づく多値論理回路』」の各間に設けて同様に除去することが考えられるが、後述（段落番号［００２６］。）する「第１発明が解決しようとする課題」に加えて『その発生した多値ハザードの影響を受ける回路内の範囲を少しでも狭くしたい』という課題が有る。
先ず、多値固有の多値ハザード（段落番号［００１８〜００２１］中で説明。）を発生する発生源はその多値論理回路の数値判別手段である為に、その数値判別手段で発生した多値ハザードはその回路内・後段のオン・オフ駆動手段を経て出力スイッチ部まで伝わり、その回路外・後段の多値同期型ラッチング回路によってその伝播は遮断（しゃだん）される。
また、その数値判別手段がその多値ハザードを発生し始めるとしたら、その回路外・前段の多値同期型ラッチング回路の出力が変化する時である。
従って、その多値論理回路の前段と後段の多値同期型ラッチング回路２つの間、すなわち、その多値論理回路・中（じゅう）がその多値ハザードの影響を「小刻（こきざ）みではあるが」、前述（１つ前の段落。）の通り受けることになる。この事は「その前段と後段に接続された多値同期型ラッチング回路２つによって挟まれた多値論理回路」すべてについて同様に当てはまる。
このため、『できることなら、その発生した多値ハザードの影響を受ける回路内の範囲を少しでも狭くしたい』という課題が有る。 （ ●第２課題 ）

【先行技術文献】

【特許文献】

【0024】

【特許文献1】特開２００４−０３２７０２号（新・多値論理『フージ代数』に基づく多値論理回路、◆見なし取下げ） →→ 参考：後述する段落番号［０１２５］。

【特許文献2】特開２００５−１９８２２６号（新・多値論理『フージ代数』に基づく多値論理回路） →→ ●特許第４９００７５８号、及び、◎下記・特許文献９へ分割。

【特許文献3】特開２００５−２３６９８５号（新・多値論理『フージ代数』に基づく多値論理回路） →→ ●特許第４６４３２９７号。

【特許文献4】特開２００６−１９０２３９号（多値論理を応用した「不正侵入操作阻止機能を持つ情報処理手段」、◆自発取下げ） →→ ◎下記・特許文献１０へ分割。

【特許文献5】特開２００６−２２８３８８号 →→ ●特許第４８００６４２号（多値記憶手段と多安定回路）。なお先願同一発明の特開２００５−１１６１６８号は◆自発取下げ。

【特許文献6】特開２００６−２５２７４２号 →→ ●特許第４８００６５７号（多値記憶手段と多安定回路）、及び、◎下記・特許文献１１へ分割。

【特許文献7】特開２００６−３４５４６８号 →→ ●特許第４６４３３７６号（多値記憶手段、多値トランスファー・ゲート手段、多値同期式ラッチ手段および多値同期信号発生手段）。

【特許文献8】特開２００７−０３５２３３号 →→ ●特許第４８００７０６号（多値デコーディング手段、多値記憶回路、及び、多値情報処理手段）、及び、◎下記・特許文献１２へ分割。

【特許文献9】特開２０１１−０９７６３７号（多値論理回路、◆審査中）、上記・特許文献２の分割出願。

【特許文献10】特開２０１１−１０３１２４号（多値論理を応用した「不正侵入操作阻止機能を持つ情報処理手段」、◆自発取下げ）、上記・特許文献４の分割出願。

【特許文献11】特開２０１１−１７２２５４号（多値用双方向性スイッチング手段、◆審査中）、上記・特許文献６の分割出願。さらに◎下記・特許文献１５へ分割。

【特許文献12】特開２０１１−２０４３４９号（マルチ・ステート・バッファー手段、多値マルチプレクサ手段および多値デマルチプレクサ手段、◆自発取下げ）、上記・特許文献８の分割出願。

【特許文献13】特開２０１１−２２９０６９（多値ハザード消去回路、◆見なし取下げへ）

【特許文献14】特開２０１２−０３４３４５号（多値ハザード除去回路。２０１２年２月１６日公開。）

【特許文献15】特開２０１２−０６９２３６号 →→ ●特許第５１３９５６８号（多値バッファー手段）、上記・特許文献１１の分割出願。

【特許文献16】特開２０１２−０７５０８４号（同期ラッチング機能を持つ多値論理手段など。２０１２年４月１２日公開の同一発明。）

【非特許文献】

【0025】

【非特許文献1】『図解ディジタル回路入門』のｐ．７９〜８８（２値パルス・トリガー方式）。（株）日本理工出版会が２００８年４月２５日第４版発行。著者：中村次男。

【非特許文献2】『論理回路入門』、ｐ．１２６〜ｐ．１２８の『６．４ ＩＣの特性 （１）信号の電圧値と雑音余裕度』。著者：浜辺隆二、森北出版（株）が２００１年９月２８日発行。

【非特許文献3】『多値情報処理 ―ポストバイナリエレクトロニクス―』、著者：樋口龍雄・亀山充隆（みちたか）、昭晃堂（しょうこうどう）が１９８９年６月に発行。

【非特許文献4】『よくわかるディジタル電子回路』、ｐ．７６〜ｐ．８０の『［１］論理レベル〜［２］雑音余裕度』。著者：関根慶太郎、（株）オーム社が平成９年７月２５日発行。

【非特許文献5】『トランジスタ回路入門講座５ ディジタル回路の考え方』、ｐ．４６〜ｐ．４７の『４・６ 論理回路使用上の注意 〔１〕論理電圧レベルと雑音余裕』。監修：雨宮好文・小柴典居（つねおり）。著者：清水賢資（けんすけ）・曽和将容（まさひろ）。（株）オーム社が昭和５６年５月２０日発行。

【非特許文献6】『パルス・ディジタル回路』、ｐ．１２５〜ｐ．１３０の『５．回路の基本特性 ５・１ パルス・ディジタル回路の振幅特性』。著者：川又晃。日刊工業新聞社が１９９５年２月１５日発行。

【非特許文献7】『パルスとデジタル回路』、ｐ．１２８の『スレッショルドレベル』とｐ．１２９の『論理レベル』。編集：米山正雄。執筆：大原茂之・吉川（きっかわ）澄男・篠崎寿夫・高橋史郎。東海大学出版会が２００１年４月５日発行。

【非特許文献8】『実践入門シリーズ ＣＭＯＳ回路の使い方〔１〕』、４４頁の『素子しきい値電圧』と５０頁の『回路しきい値電圧』。著者：鈴木八十二（やそじ）。（株）工業調査会が１９９７年１０月１５日発行。

【非特許文献9】『ハイテク教室 多値論理回路 ＩＣ集積度増して二値も三値も行かず』、日経産業新聞（東京版）が昭和６０年１１月２２日発行。執筆：石塚興彦。

【非特許文献10】『数理科学２月号（１９８０年、Ｎｏ．２００） 特集 多値論理』、（株）サイエンス社が昭和５５年２月１日発行。

【非特許文献11】『トランジスタ技術１９９７年９月号』の３７４〜３７５頁の『屋根裏の資料室 多値論理』。ＣＱ出版（株）が１９９７年９月１日発行。執筆：井上秀和。

【発明の概要】

【発明が解決しようとする課題】

【0026】

■■■ 第１発明が解決しようとする課題 ■■■
そういう訳（段落番号０００５〜０００９）で、従来の多値同期型ラッチング回路には以下４つの課題が有る。
◆１）ポジティブ、ネガティブの各エッジ・トリガー方式を使用できない。
→→ 例えば各エッジ・トリガー方式を使用できれば、特に、本発明者が考えた階段状の多値同期信号（特許文献７の図４の波形。その立上り箇所または立下り箇所または水平部分が複数個有る。）をさらに有効的に活用することができる様になるので、その同期１周期中においてトリガー・タイミングの選択肢が増えて大変便利になる。
◆２）「出力開放または開放出力に対応する信号状態」をラッチすることができない。
★注：前述の『フージ代数』には「出力を開放する」という独特な出力の仕方が有る。
◆３）「出力される数値」に応じたラッチング機能を備えておらず、無駄が生じる。
→→ その全数値ラッチング機能の一部しか使われない場合に、その部品・回路の有効利用の面でも、その電力損失の面でも無駄が生じる。

◆４）「複数の多値回路を接続した全体回路の中のどこでラッチングするか」というラッチング箇所の選択肢が多いことが望まれる。
→→ 従来だと、その全体回路内の多値回路と多値回路の間に多値同期型ラッチング回路を設けなければならず、そのラッチング箇所が固定されている。もし、そのラッチング箇所の選択肢が多いと、その全体回路の構成に柔軟性が生じる。
なお、使用する多値回路には例えば多値論理回路、多値演算回路（又は多進法演算回路）、多値メモリー回路、多値ディジタル回路などが有る。

【特許文献7】特開２００６−３４５４６８号（多値同期信号発生手段など）。その図４の階段状の多値同期信号波形ではその１周期中にその立上り箇所又は立下り箇所が複数個有る。例えば、その多値全体回路のどの２電源線間に１つの同期型２値フリップ・フロップ手段を設けるかによってその「複数個の立上り箇所又は立下り箇所」のうち、１箇所を選択することができる。その複数の箇所それぞれに同期型２値フリップ・フロップ手段を１つずつ設けることも可能である。

【0027】

■■ 第１発明の目的 ■■
そこで、第１発明は、以下４つの効果を有する「同期ラッチング機能を持つ多値論理回路」を提供することを目的としている。
◆１）２値同期型フリップ・フロップ手段の各トリガー方式（例：エッジ・トリガー、レベル・トリガー、パルス・トリガー）を利用することができる。
（ 第 １ 効 果 ）
◆２）「出力開放または開放出力に対応する信号状態」をラッチすることができる。
（ 第 ２ 効 果 ）
◆３）「出力される数値（＝出力用特定整数）以外の各数値」に対してラッチング機能が無い為、「出力される数値」に応じたラッチング機能を備えており、無駄が生じない。
（ 第 ３ 効 果 ）
→→無駄な部品、無駄な構成が無いため部品・回路を効率的に利用できる上に、消費電力の節約になる。

◆４）「全体回路内のどこでラッチングするか」というラッチング箇所の選択肢が増えて便利になる。その全体回路の構成に柔軟性が生じる。 （ 第 ４ 効 果 ）
→→第１発明の多値論理回路・自体が同期ラッチング機能を持っているので、「その全体回路内の多値回路と多値回路の間に多値同期型ラッチング回路を設けなくても良い」という選択肢が追加される。
なお、使用する多値回路には例えば多値論理回路、多値演算回路（又は多進法演算回路）、多値メモリー回路、多値ディジタル回路などが有る。
また、『フージ代数』に基づく各多値論理回路の場合、この回路が接続する定電位供給手段（例：電源線、電源板など。）によってラッチする『数値』を容易に変更できる上に、その各種の多値論理回路の中から使用回路を選択できる。第１発明は●「その各多値論理回路に同期ラッチング機能を持たせたもの」なので、結局、その多値同期型ラッチング回路の選択肢が増える。
さらに、その各種の多値論理回路には例えば本発明者が「（多値）ＡＮＤ回路、（多値）ＯＲ回路、ＯＶＥＲ回路、ＥＶＥＮ回路、ＵＮＤＥＲ回路、ＩＮ回路、ＯＵＴ回路など」と呼ぶ各回路が有る。

【0028】

■■■ 第２発明が解決しようとする課題 ■■■
前述（段落番号［００１７〜００２３］。）した通り、一般的に従来の２値回路でも多値回路でも「ハザード」は「信号ノイズ」として偽りの「ゴースト信号、ゴースト・データ又はゴースト情報」に相当し、本当の「信号、データ又は情報」を伝達するのを妨げ、「どこ」と「どこ」が、あるいは、「どこ」から「どこ」までがその本当の「信号、データ又は情報」であるか分かり難くする。そして、「ハザード」は他の回路動作に悪影響（誤動作や無駄な回路動作など）を与える。
それらの課題に加えて、従来の多値論理回路の課題５つをまとめると以下の通りである。ただし、下記第１ａ課題〜第１ｄ課題は多値ハザードそのものを除去すれば解決できるので、『多値ハザードを除去できることが望まれる』という１つの課題にまとめることができる。
◇１ａ）従来の２値ハザードと同様な仕組みで発生するハザードの課題に加えて、その論理数値と論理レベルが共に３つ以上有る為に『ある多値信号の論理レベルが変化するとき、途中の論理レベルを通過することによって過渡的ハザードが発生してしまう』という多値固有の回路障害、多値ハザードが大きな課題として特に有る。 （第１ａ課題）
★参考：下記・非特許文献９の最下段の後ろから１３〜１０行目。多値固有ハザード。
◇１ｂ）『同じく、ある多値信号の論理レベルが変化するとき、オーバーシューティングやアンダーシューティングで振れ過ぎて本来の向かうべき論理レベルを通り越して隣りの論理レベルに達してからその向かうべき論理レベルに戻ることによって過渡的ハザードが発生してしまう』という多値固有の回路障害、多値ハザードが大きな課題として特に有る。
（第１ｂ課題）
◇１ｃ）多値回路ではさらに悪い事に『多値ハザードが電力損失の増幅・増大に繋（つな）がってしまう』という課題が有る。 （第１ｃ課題）
◇１ｄ）その多値数が大きければ大きい程それだけ、上記第１〜第３の各課題の悪影響度も大きくなるので、『大きな多値数の論理回路ほど多値ハザードの悪影響度も大きい』。
（第１ｄ課題）
◆１）従って、上記第１ａ課題〜第１ｄ課題を１つにまとめて『多値ハザードを除去できることが望まれる』という課題が有る。 （ 第 １ 課 題 ）
◆２）考えられる従来の多値ハザード除去回路を使っても、その多値ハザードを除去する前の前段の回路部分ではその多値ハザードの影響は避けられないが、その影響が及ぶ回路部分範囲をできるだけ小さくしたい。
従って、『できることなら、その発生した多値ハザードの影響を受ける回路内の範囲を少しでも狭くしたい』という課題が有る。 （ 第 ２ 課 題 ）

【非特許文献9】『ハイテク教室 多値論理回路 ＩＣ集積度増して二値も三値も行かず』、日経産業新聞（東京版）が昭和６０年１１月２２日発行。執筆：石塚興彦。

【0029】

■■ 第２発明の目的 ■■
そこで、第２発明は、『２値ハザードと同様な仕組みで発生する多値ハザードに加えて、多値固有の多値ハザードも除去することができて』、『その発生した多値ハザードの影響を受ける回路内の範囲を少しでも狭くすることができる』多値ハザード除去回路を提供することを目的としている。

【課題を解決するための手段】

【0030】

■■■ 第１発明の「課題を解決するための手段」 ■■■
即ち、第１発明は、
３又は３以上の所定の複数をＮで表わし、所定の自然数をＳで表わしたときに、
「『第１定電位から第Ｎ定電位まで番号順にこれらの定電位が高くなって行くか、又は、低くなって行くＮ個の定電位』を供給し、その各定電位と０〜（Ｎ−１）の各整数がその第１定電位とその整数０から順々に１対１ずつ対応すると定義された第１定電位供給手段〜第Ｎ定電位供給手段」と、
「Ｓ個の入力電位信号の入口となる第１の入口手段〜第Ｓの入口手段」と、
「出力電位信号の出口となる出口手段」と、
「『前記第１定電位供給手段〜前記第Ｎ定電位供給手段の中であらかじめ決められた１つの出力用特定定電位供給手段』と前記出口手段の間に接続され、オフ駆動されたときに１方向または双方向にオフとなるプル・スイッチング手段」と、
「その第１〜第Ｓの入口手段からそのＳ個の入力電位信号が供給され、『Ｓ＝１の場合は１つの前記入力電位信号に対応する入力整数、Ｓ≧２の場合は［Ｓ個の前記入力電位信号のそれぞれと１対１ずつ対応するＳ個の入力整数のすべて］か［Ｓ個の前記入力電位信号のそれぞれと１対１ずつ対応するＳ個の入力整数のうち、少なくとも１つ］』が『［整数０〜（Ｎ−１）の中であらかじめ決められた１つの入力用特定整数と等しいかそうでないか］、［整数０〜（Ｎ−２）の中であらかじめ決められた１つの入力用特定整数より大きいかそうでないか］、［整数１〜（Ｎ−１）の中であらかじめ決められた１つの入力用特定整数より小さいかそうでないか］、［整数０〜（Ｎ−１）の中であらかじめ決められた、その差が少なくとも２である２つの入力用特定整数の間に有るかそうでないか］のいずれか１つ』について、それに適用する『下記（＝段落番号［００３１〜００３２］中の）２つ又は４つのしきい値電位』に基づいて肯定か否定かを判別し、その判別結果を判別結果信号として出力する数値判別手段」と、
「外部から供給される同期信号に基づいて前記判別結果信号を保持信号として『そのまま又はマッチングさせてから』入力し、その保持信号に対応する『正出力信号または補出力信号』を出力する２値同期型フリップ・フロップ手段」と、

「『その正出力信号か補出力信号』に基づいて前記プル・スイッチング手段をオン・オフ駆動するのであるが、『その基づく方の出力信号が示す、その入力時の前記判別結果が肯定であればそれをオン駆動し、否定であればそれをオフ駆動する』か『正反対に肯定であればそれをオフ駆動し、否定であればそれをオン駆動する』オン・オフ駆動手段」、
を有する同期ラッチング機能を持つ多値論理回路である。
ただし、前述した「１つの入力用特定整数より小さい」という意味にはその１つの入力用特定整数は含まれないし、前述した「１つの入力用特定整数より大きい」という意味にはその１つの入力用特定整数は含まれないし、前述した「２つの入力用特定整数の間に有る」という意味にはその２つの入力用特定整数は含まれない。

【0031】

■■ その２つ又は４つのしきい値電位 ■■
■（１）その第１定電位から第Ｎ定電位まで番号順にこれらの定電位が高くなって行く場合、さらに、
●ａ）「等しいかそうでないか」の場合：
＊「等しいか」では「『前記入力用特定整数に対応する入力用特定定電位』を基準にしてあらかじめ決められたプラス側しきい値電位とマイナス側しきい値電位」。ただし、前記入力用特定整数が０のときは前記プラス側しきい値電位だけで、前記入力用特定整数が（Ｎ−１）のときは前記マイナス側しきい値電位だけである。
＊「そうでないか」では「その第１定電位〜第Ｎ定電位のうち、前記入力用特定定電位より１つ上の定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」と「その第１定電位〜第Ｎ定電位のうち、前記入力用特定定電位より１つ下の定電位を基準にしてあらかじめ決められたプラス側しきい値電位」。ただし、前記入力用特定整数が０のときは前記マイナス側しきい値電位だけで、前記入力用特定整数が（Ｎ−１）のときは前記プラス側しきい値電位だけである。
●ｂ）「大きいかそうでないか」の場合：
＊「大きいか」では「その第１定電位〜第Ｎ定電位のうち、『前記入力用特定整数に対応する入力用特定定電位』より１つ上の定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。
＊「そうでないか」では「前記入力用特定定電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
●ｃ）「小さいかそうでないか」の場合：
＊「小さいか」では「その第１定電位〜第Ｎ定電位のうち、『前記入力用特定整数に対応する入力用特定定電位』より１つ下の定電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
＊「そうでないか」では「前記入力用特定定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。
●ｄ）「２つの前記入力用特定整数の間に有るかそうでないか」の場合：
＊「その２つの間に有るか」では「その第１定電位〜第Ｎ定電位のうち、『その２つの入力用特定整数に対応する２つの入力用特定定電位のうち、低い方の定電位』より１つ上の定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」と「その第１定電位〜第Ｎ定電位のうち、『その２つの入力用特定定電位のうち、高い方の定電位』より１つ下の定電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
＊「そうでないか」では「その２つの入力用特定定電位のうち、低い方の定電位を基準にしてあらかじめ決められたプラス側しきい値電位」と「その２つの入力用特定定電位のうち、高い方の定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。

【0032】

■（２）その第１定電位から第Ｎ定電位まで番号順にこれらの定電位が低くなって行く場合、さらに、
●ａ）「等しいかそうでないか」の場合：
＊「等しいか」では「『前記入力用特定整数に対応する入力用特定定電位』を基準にしてあらかじめ決められたプラス側しきい値電位とマイナス側しきい値電位」。ただし、前記入力用特定整数が０のときは前記マイナス側しきい値電位だけで、前記入力用特定整数が（Ｎ−１）のときは前記プラス側しきい値電位だけである。
＊「そうでないか」では「その第１定電位〜第Ｎ定電位のうち、前記入力用特定定電位より１つ上の定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」と「その第１定電位〜第Ｎ定電位のうち、前記入力用特定定電位より１つ下の定電位を基準にしてあらかじめ決められたプラス側しきい値電位」。ただし、前記入力用特定整数が０のときは前記プラス側しきい値電位だけで、前記入力用特定整数が（Ｎ−１）のときは前記マイナス側しきい値電位だけである。
●ｂ）「大きいかそうでないか」の場合：
＊「大きいか」では「その第１定電位〜第Ｎ定電位のうち、『前記入力用特定整数に対応する入力用特定定電位』より１つした下の定電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
＊「そうでないか」では「前記入力用特定定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。
●ｃ）「小さいかそうでないか」の場合：
＊「小さいか」では「その第１定電位〜第Ｎ定電位のうち、『前記入力用特定整数に対応する入力用特定定電位』より１つ上の定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。
＊「そうでないか」では「前記入力用特定定電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
●ｄ）「２つの前記入力用特定整数の間に有るかそうでないか」の場合：
＊「その２つの間に有るか」では「その第１定電位〜第Ｎ定電位のうち、『その２つの入力用特定整数に対応する２つの入力用特定定電位のうち、低い方の定電位』より１つ上の定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」と「その第１定電位〜第Ｎ定電位のうち、『その２つの入力用特定定電位のうち、高い方の定電位』より１つ下の定電位を基準にしてあらかじめ決められたプラス側しきい値電位」。
＊「そうでないか」では「その２つの入力用特定定電位のうち、低い方の定電位を基準にしてあらかじめ決められたプラス側しきい値電位」と「その２つの入力用特定定電位のうち、高い方の定電位を基準にしてあらかじめ決められたマイナス側しきい値電位」。

【0033】

このことによって、第１発明の「課題を解決する為の手段」は従来の「『フージ代数』に基づく多値論理回路」中に前記２値同期型フリップ・フロップ手段を組み込む等した「同期ラッチング機能を持つ多値論理回路」となる。
その従来の多値論理回路は前記「第１定電位供給手段〜第Ｎ定電位供給手段」、前記「第１の入口手段〜第Ｓの入口手段」、前記「出口手段」、前記「プル・スイッチング手段」、前記「数値判別手段」及び前記「オン・オフ駆動手段」を有するが、この従来の多値論理回路ではその判別結果信号に基づいてそのオン・オフ駆動手段がそのプル・スイッチング手段をオン・オフ駆動する。
この様に多値回路中に２値回路を組み込むことができるのは、後述（●段落番号［００３９〜００４０］。）の通り『その多値信号伝達途中（例：前記数値判別手段と前記オン・オフ駆動手段の間。）において２値回路を挿入・接続しても、この２値回路とその前段・後段との接続性が極めて良く、［その前段と２値回路の間］にも［その２値回路と後段の間］にも特別なインターフェイス（例：２値・多値コード変換手段、多値・２値コード変換手段。）が必要無い』という独特な効果が「フージ代数に基づく多値論理回路」に有るからである。
ただし、どちらの両者の間もそのまま接続できる場合も有るが、マッチングさせて接続する場合も有る。（⇒２値信号同士のマッチング。）
また、後述（段落番号［００４５］の◇１）の終わりの方。）する様に前記２値同期型フリップ・フロップ手段が前記オン・オフ駆動手段を兼ねる場合も有る。
さらに、「そのＳ個の入力整数（＝Ｓ個の前記入力電位信号のそれぞれと１対１ずつ対応するＳ個の整数。）がその１つの入力用特定整数と等しいかそうでないかを判別すること」は「そのＳ個の入力整数が『その１つの入力用特定整数の両隣りの整数２つ』の間に有るかそうでないかを判別すること］と同じであるし、「そのＳ個の入力整数が０と等しいか等しくないかを判別すること」は「そのＳ個の入力整数が１より小さいかそうでないかを判別すること］と同じであるし、さらに、「そのＳ個の入力整数が（Ｎ−１）と等しいか等しくないかを判別すること」は「そのＳ個の入力整数が（Ｎ−２）より大きいかそうでないかを判別すること］と同じである。これらの数値判別はだぶっており、これらの判別には冗長（じょうちょう）性が有る。

【0034】

◆その結果、前記数値判別手段と前記オン・オフ駆動手段の間にその２値同期型フリップ・フロップ手段を内蔵することができるので、その２値の各トリガー方式（例：プラス、マイナスのエッジ・トリガー、レベル・トリガー、パルス・トリガー）をそのまま利用することができる。 （ 第 １ 効 果 ）
特に、本発明者が考えた階段状の多値同期信号（特許文献７の図４の波形。その立上り箇所または立下り箇所または水平部分が複数個有る。）をさらに有効的に活用することができるので、その同期信号１周期中においてトリガー・タイミングの選択肢が増えて大変便利になる。
なぜなら、その２値同期型フリップ・フロップ手段をどの前記定電位供給手段２つ（例：２電源線）間に接続するかによってその複数個有る「立上り箇所または立下り箇所または水平部分」から１つを選択することができる、からである。
なお、その２値同期型フリップ・フロップ手段の出力電流容量が大きいなど、その２値同期型フリップ・フロップ手段が前記オン・オフ駆動手段の要件を満たしているならば、その２値同期型フリップ・フロップ手段がそのオン・オフ駆動手段を兼ねてももちろん構わない。
◆また、その２値同期型フリップ・フロップ手段は「その多値論理手段の出力用特定整数に対応する信号状態」か「出力開放または開放出力に対応する信号状態」どちらかをラッチするだけなので、当然「出力開放または開放出力に対応する信号状態」をラッチすることができる。 （ 第 ２ 効 果 ）
◆さらに、「出力される数値（＝出力用特定整数）以外の各数値」に対してラッチング機能が無い為、「出力される数値」に対応したラッチング機能を備えており、無駄が生じない。 （ 第 ３ 効 果 ）
→→無駄な部品、無駄な構成が無いため部品・回路を効率的に利用できる上に、消費電力の節約になる。

そして、「複数の多値回路を接続した全体回路の中のどこでラッチングするか」というラッチング箇所の選択肢が増えて便利になる。その全体の回路構成に柔軟性が生じる。
（ 第 ４ 効 果 ）
→→第１発明の多値論理回路・自体が同期ラッチング機能を持っているので、「その全体回路内の多値回路と多値回路の間に多値同期型ラッチング回路を設けなくても良い」という選択肢が追加される。
なお、使用する多値回路には例えば多値論理回路、多値演算回路（又は多進法演算回路）、多値メモリー回路、多値ディジタル回路などが有る。
また、『フージ代数』に基づく多値論理回路の場合、その数値判別手段、プル・スイッチング手段それぞれが接続する定電位供給手段（例：電源線、電源板など。）によってその入力用特定整数、出力用特定整数どちらも容易に変更できる上に、その各種の多値論理回路の中から使用回路を選択できる。第１発明は●「その各多値論理回路に同期ラッチング機能を持たせたもの」なので、結局、その多値同期型ラッチング回路の選択肢が増える。
さらに、その各種の多値論理回路には例えば本発明者が「（多値）ＡＮＤ回路、（多値）ＯＲ回路、ＯＶＥＲ回路、ＥＶＥＮ回路、ＵＮＤＥＲ回路、ＩＮ回路、ＯＵＴ回路など」と呼ぶ各回路が有る。

【0035】

なお、そのＮ（≧３）はＮ値の多値数Ｎを指しており、その使用する整数は０〜（Ｎ−１）である。その第１定電位が整数０に、その第２定電位が整数１に、その第３定電位が整数２に、 ……… ≪同様に両者１つずつ増えて行き、≫ ……… 、そして、その第Ｎ定電位が整数（Ｎ−１）にそれぞれ対応すると定義される。［電位モード（又は電圧モード）］
従って、その入力側の論理レベルとの関係で言えば以下の通り定義される。但し、２値回路の「Ｈレベル、Ｌレベル」という表現は多値回路では使えない為、例えば「整数…の論理レベル」とか「特定整数…の論理レベル」いう具合に具体的に数値を出して表現せざるを得ない。また、当然の事ながら、各論理レベル領域は重ならず、各「互いに隣同士となる２つの論理レベル領域」間には２領域間余裕領域が１つずつ設定される。
◆前記第１定電位から前記第Ｎ定電位まで番号順にこれらの定電位が『高くなって行く』場合：
「その第１定電位を基準にしたプラス側しきい値電位より低い第１定電位領域」が整数０の論理レベル領域であり、「その第２定電位を基準にしたマイナス側しきい値電位とプラス側しきい値電位の間に有る第２定電位領域」が整数１の論理レベル領域である。以下同様に「その第３定電位から第（Ｎ−１）定電位までの各定電位を順々に基準にしたマイナス側しきい値電位とプラス側しきい値電位の間に有る第３定電位領域から第（Ｎ−１）定電位領域」が順々に「整数２の論理レベル領域から整数（Ｎ−２）の論理レベル領域」である。そして、「その第Ｎ定電位を基準にしたマイナス側しきい値電位より高い第Ｎ定電位領域」が整数（Ｎ−１）の論理レベル領域である。
◆前記第１定電位から前記第Ｎ定電位まで番号順にこれらの定電位が『低くなって行く』場合：
「その第１定電位を基準にしたマイナス側しきい値電位より高い第１定電位領域」が整数０の論理レベル領域であり、「その第２定電位を基準にしたプラス側しきい値電位とマイナス側しきい値電位の間に有る第２定電位領域」が整数１の論理レベル領域である。以下同様に「その第３定電位から第（Ｎ−１）定電位までの各定電位を順々に基準にしたプラス側しきい値電位とマイナス側しきい値電位の間に有る第３定電位領域から第（Ｎ−１）定電位領域」が順々に「整数２の論理レベル領域から整数（Ｎ−２）の論理レベル領域」である。そして、「その第Ｎ定電位を基準にしたプラス側しきい値電位より低い第Ｎ定電位領域」が整数（Ｎ−１）の論理レベル領域である。
その結果、「高くなって行く場合」、「低くなって行く場合」どちらの場合でもその入力電位信号がその第１定電位領域内に有れば「それに対応する入力整数」は０であると判別され、その入力電位信号がその第２定電位領域内に有れば「それに対応する入力整数」は１であると判別される。以下同様に、その入力電位信号がその第３定電位領域内からその第Ｎ定電位領域内まで順々に有れば、「それに対応する入力整数」は順々に２から（Ｎ−１）であると判別される。

【0036】

ただし、前述した「あらかじめ決められた１つ又は２つの入力用特定値に対してどうなのか」という判別内容（例：等しいかそうでないか、大きいかそうでないか、小さいかそうでないか、間に有るかそうでないか。）ごとに適用するしきい値電位は、これらのしきい値電位のうち、２つ又は４つだけである。しかし、「その１つの入力用特定整数は『整数０〜整数（Ｎ−１）』のいずれか１つの整数値を取り得るから」つまり「整数０を取る場合、整数１を取る場合、整数２を取る場合、………、整数（Ｎ−１）を取る場合、それぞれの場合を想定することになるから」、結局、上述した「各整数、各論理レベルおよび各しきい値電位の関係」が導き出される。
その２つの入力用特定整数も、小さい方の入力用特定整数は整数０〜整数（Ｎ−３）のいずれか１つの値を取り得る一方、大きい方の入力用特定整数は「その小さい方の入力用特定整数」に応じて整数２〜整数（Ｎ−１）のいずれか１つの値を取り得るから、結局同様に、上述した「各整数、各論理レベルおよび各しきい値電位の関係」が導き出される。
ところで、そのＳ個の入力整数（＝Ｓ個の前記入力電位信号のそれぞれと１対１ずつ対応するＳ個の整数。）が「２と５の間に有るかそうでないか」を判別するとき、仮にそのＳ個の入力整数が例えば３と４の間に有って「どっちつかず」でも、明確に「２と５の間に有る」と判別することができる。同様に、そのＳ個の入力整数が５より大きいかそうでないかを判別するとき、仮にそのＳ個の入力整数が例えば７と８の間に有って「どっちつかず」でも、もちろん「５より大きい」と判別することができる。同様に、そのＳ個の入力整数が６より小さいかそうでないかを判別するとき、仮にそのＳ個の入力整数が例えば２と３の間に有って「どっちつかず」でも、やはり「６より小さい」と判別することができる。

【0037】

いま、その出力用特定整数をｍで表わして、その出力側の論理レベルについて説明する。第１発明の多値論理手段の場合、その出力はその出力用特定整数ｍか出力開放のいずれか一方になるのであるが、「その１構成手段であるプル・スイッチング手段の一端が接続される出力用特定定電位供給手段」は前記第１定電位供給手段〜前記第Ｎ定電位供給手段の中から１つ選択されるので、その出力用特定整数ｍは整数０〜（Ｎ−１）のいずれか１つの整数値を取り得ることになる。その出力用特定整数ｍがそのいずれの整数値を取るにしても、その出力用特定整数ｍの論理レベル領域は必ず余裕を持ってその後段回路の「整数ｍの入力側論理レベル領域」に含まれる様に設定される。その１つ又は２つの余裕領域分が「ノイズに対する雑音余裕（又は雑音余裕度）」である。この事は２値回路の延長で考えれば分かり易い。
ここで、各しきい値電位の規格・仕様の（国際的な）統一化・標準化を考えれば、「その後段回路の各・入力側論理レベル領域について言える事」はその多値論理回路の各・入力側論理レベル領域についても言えるので、結局、その出力側・論理レベルの説明はその多値論理回路・自体の「出力用特定整数ｍの論理レベル領域」と「各・入力側論理レベル領域」の関係を説明することになる。そうなると、その出力用特定整数ｍが「整数０〜整数（Ｎ−１）」のいずれの整数値を取っても構わない様に、その出力側においても０〜（Ｎ−１）の各整数に対応する論理レベル領域を決めておく必要が有る。
そこで、前記第１定電位から前記第Ｎ定電位まで番号順にこれらの定電位が『高くなって行く』とき、整数１〜整数（Ｎ−１）それぞれの入力側論理レベルのマイナス側しきい値電位より「その出力側論理レベルのマイナス側しきい値電位」の方がそのマイナス側の雑音余裕の分だけ高く、整数０〜整数（Ｎ−２）それぞれの入力側論理レベルのプラス側しきい値電位より「その出力側論理レベルのプラス側しきい値電位」の方がそのプラス側の雑音余裕の分だけ低い。なお、各しきい値電位については前述（段落番号［００３１〜００３２］。）の通りである。
一方、前記第１定電位から前記第Ｎ定電位まで番号順にこれらの定電位が『低くなって行く』とき、整数１〜整数（Ｎ−１）それぞれの入力側論理レベルのプラス側しきい値電位より「その出力側論理レベルのプラス側しきい値電位」の方がそのプラス側の雑音余裕の分だけ低く、整数０〜整数（Ｎ−２）それぞれの入力側論理レベルのマイナス側しきい値電位より「その出力側論理レベルのマイナス側しきい値電位」の方がそのマイナス側の雑音余裕の分だけ高い。なお、各しきい値電位については前述（段落番号［００３１〜００３２］。）の通りである。
これらの事は２値回路の「Ｈレベルの入力電位（または入力電圧）、Ｈレベルの出力電位（または出力電圧）、及び、Ｈレベルの雑音余裕の関係」と「Ｌレベルの入力電位（または入力電圧）、Ｌレベルの出力電位（または出力電圧）、及び、Ｌレベルの雑音余裕の関係」を考えれば理解し易い。２値回路の正論理では実質的に「Ｈレベルの入力電位、出力電位の各下限値は数値１の入力側論理レベル、出力側論理レベルの各マイナス側しきい値電位のことであり」、「Ｌレベルの入力電位、出力電位の各上限値は数値０の入力側論理レベル、出力側論理レベルの各プラス側しきい値電位のことである」。
蛇足ながら、２値回路で普通「しきい値電位（又は電圧）」と呼ばれるものは、例えばＣＭＯＳインバーター回路の場合「ＰＭＯＳとＮＭＯＳの動作状態が反転する境」すなわち「回路しきい値電位（又は電圧）」のことである。そして、半導体素子のオン・オフしきい値電圧が有る。

【0038】

【非特許文献5】『トランジスタ回路入門講座５ ディジタル回路の考え方』、４６〜４７頁の『４・６ 論理回路使用上の注意〔１〕論理電圧レベルと雑音余裕』。監修：雨宮好文・小柴典居（つねおり）。著者：清水賢資（けんすけ）・曽和将容（まさひろ）。（株）オーム社が昭和５６年５月２０日発行。

【非特許文献4】『よくわかるディジタル電子回路』、７６〜８０頁の『［１］論理レベル〜［２］雑音余裕度』。著者：関根慶太郎、（株）オーム社が平成９年７月２５日発行。

【非特許文献2】『論理回路入門』、１２６〜１２８頁の『（１）信号の電圧値と雑音余裕度』。著者：浜辺隆二、森北出版（株）が２００１年９月２８日発行。

【非特許文献6】『パルス・ディジタル回路』、１２５〜１３０頁の『５・１ パルス・ディジタル回路の振幅特性』。著者：川又晃。日刊工業新聞社が１９９５年２月１５日発行。

【非特許文献7】『パルスとデジタル回路』、１２８頁の『スレッショルドレベル』と１２９頁の『論理レベル』。編集：米山正雄。執筆：大原茂之・吉川（きっかわ）澄男・篠崎寿夫・高橋史郎。東海大学出版会が２００１年４月５日発行。

【非特許文献8】『実践入門シリーズ ＣＭＯＳ回路の使い方〔１〕』、４４頁の『素子しきい値電圧』と５０頁の『回路しきい値電圧』。著者：鈴木八十二（やそじ）。（株）工業調査会が１９９７年１０月１５日発行。

【0039】

それから、「第１発明の基になった多値論理回路」は新・多値論理『フージ代数』を実現化・具体化したものであるが、この多値論理回路の場合『その回路内部の信号伝達途中の回路部３段（例：前記数値判別手段、前記オン・オフ駆動手段および前記プル・スイッチング手段。）において［その前段側となる手段（例：前記数値判別手段または前記オン・オフ駆動手段。）の出力側と２値回路の間の接続性］及び［その後段側となる手段（例：前記オン・オフ駆動手段または前記プル・スイッチング手段。）の入力側と２値回路の間の接続性］が極めて良い。その結果「前記数値判別手段と前記オン・オフ駆動手段の間」、「前記オン・オフ駆動手段と前記プル・スイッチング手段の間」どちらの間にも特別なインターフェイス（例：２値・多値コード変換手段、多値・２値コード変換手段。）が必要無い』という独特な効果・特徴が有る。
（ 第１発明の基になった前記多値論理回路の独特な効果・特徴 ）
その理由は次の通りである。その回路内の伝達途中の信号は「前記数値判別手段と前記オン・オフ駆動手段の各出力側では『肯定か否定かの［前記判別結果信号とそのオン・オフ駆動信号］』つまり２値信号みたいなもの、Ｈｉｇｈ・Ｌｏｗ信号」であり、かつ、「前記オン・オフ駆動手段と前記プル・スイッチング手段の各入力側では『その出力用特定整数の出力（オン駆動時）と出力開放（オフ駆動時）に対応する［前記オン・オフ信号と前記オン・オフ駆動信号］』つまり２値信号みたいなもの、Ｈｉｇｈ・Ｌｏｗ信号」である為、前記多値論理回路内の信号伝達途中部分は２値回路との相性（あいしょう）・接続性が極めて良い。

【0040】

ただし、「前記判別結果信号と前記オン・オフ駆動信号（どちらも２値信号みたいなもの、Ｈｉｇｈ・Ｌｏｗ信号）」は「通常の２値信号の『ＨレベルとＬレベル』と同じ場合」と「暫定（ざんてい）的な２値信号の『ＨレベルとＬレベルの様なもの』であって、通常の２値信号の『ＨレベルとＬレベル』とは違う場合」が有るが、「通常と暫定」両２値信号は互いにただ「電位レベルの高さ」又は「レベル変化時の振幅の大きさ」が異なるだけである。
例えば、２値回路でもＴＴＬとＣＭＯＳの様に各電源電圧の大きさが違えば、「そのＨレベル電位（又は電圧）の高さ」も「そのレベル変化時の振幅の大きさ」も違うが、正論理ではその電位の高低が違ってもＨレベルはやはりＨレベルのままであり、数値１もやはり数値１のままである。
一方、多値回路中で「通常または暫定」の２値信号のＨレベルとＬレベルを扱う場合、「その各整数と１対１ずつ対応する、３つ又は３つ以上有る定電位」又は「これらには含まれない、追加した定電位｛例：図１３中の電源線Ｖ_−１の電源電位ｖ_−１。｝」の中からどの定電位２つを用いるか選択することになるが、その多値回路全体からすると「どの定電位２つを選択してその２値回路用電源とするか」によって「そのＨレベル、Ｌレベルに対応する各定電位の高さ」と「そのレベル変化時の振幅の大きさ」が違ってしまう。
そのＨレベル、Ｌレベルに対応する各定電位の高さが違うと、その多値回路においてそれぞれに対応する各数値も違ってしまう。その「Ｈレベル、Ｌレベルに対応する２数値」が例えば「９と０」とか「８と５」とか「３と１」とかになってしまい、通常２値回路の「１と０」ではない場合が多い。なぜなら、その多値回路を中心・基準に考えられており、請求項１の最初の方で各定電位と各整数の関係を定義している、からである。あるいは、その「全く別の追加した定電位」の場合、対応する整数そのものが定義されていない。
しかし、一般的に正論理の２値回路は元々自分を中心・基準に考えられており、「自分のＨレベルの下限値より高い入力電位信号をＨレベルと判別する一方、自分のＬレベルの上限値より低い入力電位信号をＬレベルと判別する」という機能を持っている。第１発明はこの判別機能を多値回路中において有効的に活用している。このため、前記２値同期型フリップ・フロップ手段は、その判別機能に加えて必要なら（電圧）マッチング機能（例：その入力部に接続された分圧抵抗による分圧機能。）を持つことによって、上記の暫定的な２値信号を通常の２値信号に変換することができる。そのマッチングの必要性は前記２値同期型フリップ・フロップ手段の入力部の耐電圧などによる。
あるいは、前記２値同期型フリップ・フロップ手段の入力部に有る電位（又は電圧）クランプ手段（例：２つのクランプ・ダイオード等。）が、その暫定（ざんてい）的な２値信号の上限をその２値回路用電源のプラス側定電位にクランプする一方、その暫定的な２値信号の下限をその２値回路用電源のマイナス側定電位にクランプして、その暫定的な２値信号を通常の２値信号に変換することができる。第１発明はこの変換機能も多値回路中において有効的に活用している。この場合、必要なら一種の（インピーダンス・）マッチング機能を持つことによって（例：電源短絡防止用抵抗の挿入接続。図１中の抵抗２８。）その前段の出力部がそのクランプ手段を介して電源短絡するのを防止する。
以上の事は一般的な負論理の２値回路の場合も同様である。

【0041】

以上の通り、その論理数値との対応関係を常に考慮して、２値回路と多値回路を捉（とら）えるからややこしくなるが、純粋な電子回路だけで捉えれば以上の話は当たり前の事で、把握し易い。
なお、前記２値同期型フリップ・フロップ手段の同期信号については前記同期信号供給手段が「前記２値同期型フリップ・フロップ手段が使用できる同期信号」を供給するのであるが、必要なら、前記同期信号供給手段が前述した各マッチング機能を持ったり、前述した２値回路の判別機能または「クランプによる変換機能」を活用したり、する。
また、前記２値同期型フリップ・フロップ手段の出力電流容量が充分に大きい等、前記２値同期型フリップ・フロップ手段が前記オン・オフ駆動手段の要件を満たしていれば、前記２値同期型フリップ・フロップ手段が前記オン・オフ駆動手段を兼ねてももちろん構わない。

【0042】

■■ 第２発明の「課題を解決するための手段」 ■■
前述（段落番号００３０〜００３２）した第１発明の「課題を解決するための手段」すなわち「同期ラッチング機能を持つ多値論理回路」と、
「前記同期信号を前記２値同期型フリップ・フロップ手段に供給する同期信号供給手段」を有し、
外部から前記Ｓ個の入力電位信号が前記第１〜第Ｓの入口手段に入力され、前記同期信号に基づいて「前記判別結果信号にハザードが現われず、前記判別結果信号が安定する期間」中に前記２値同期型フリップ・フロップ手段が前記判別結果信号を前記保持信号として「そのまま又はマッチングさせてから」入力する多値ハザード除去回路である。

【0043】

このことによって、「前記判別結果信号に現われる２値的な多値ハザード」に従来の２値ハザード除去手法を活用できるので、多値ハザードを除去することができる。
（ 効 果 ）
その理由は次の通りである。ある多値信号が前記多値ハザード除去回路に入力されても、その回路内の信号伝達途中で前述（段落番号００３９〜００４０）の通り２値信号の様に取り扱うことができる。もし、その入力前または入力時などの時に多値ハザードが発生しても、その多値信号をその信号伝達途中で２値的ハザードを含む２値信号の様に取り扱うことができるので、従来の２値ハザード除去回路と方法をその信号伝達途中で活用することができる。
また、その多値ハザードが現われる期間は回路設計段階または動作チェック段階などで前もって把握できるので、その多値ハザード出現タイミングと前記同期信号（又はクロック・パルス信号など）のタイミングを擦（す）り合わせることができる。この為、「その２値的ハザードが前記判別結果信号に現われる期間」中その同期信号に基づいて前記２値同期型フリップ・フロップ手段はその判別結果信号を無視してそれまでの保持信号（又は保持データ）を保持し続ける。
一方、「その２値的ハザードが前記判別結果信号に現われず、その判別結果信号が安定する期間」中にその同期信号に基づいて前記２値同期型フリップ・フロップ手段はその判別結果信号を取り入れ、新・保持信号（又は新・保持データ）として保持し、その新・保持信号（又は保持データ）に基づいた「正出力信号か補出力信号」を前記オン・オフ信号として前記オン・オフ駆動手段に出力する。
あとは同様に、前記２値同期型フリップ・フロップ手段は前記同期信号に基づいてその保持信号（又は保持データ）を書き換え、「その保持信号（又は保持データ）に基づいた正出力信号あるいは補出力信号」を出力して行くので、前記２値同期型フリップ・フロップ手段は「その伝達途中の２値的信号から２値的ハザードを除去した２値的信号」を後段の前記オン・オフ駆動手段に供給することができる。以上の様にして、第２発明の多値ハザード除去回路（＝多値ハザード除去機能を持つ多値論理回路）は、その多値ハザードをその信号伝達途中で２値的ハザードに変え、従来の２値ハザード除去方法を応用して除去することができる。その結果、その「多値ハザードを含む多値信号」から本当の「信号、データ又は情報」部分だけを取りだすことができる。
ところで、従来のほとんどの多値論理回路の場合、この様に信号伝達の途中に２値回路（例：フリップ・フロップなど。）を設ける多値ハザード除去方法は応用することができない。なぜなら、ほとんどの場合、その信号伝達途中の信号も完全な多値信号だからである。

【0044】

それから、「多値固有の多値ハザードの１発生源となる前記数値判別手段」の直ぐ後ろに前記２値同期型フリップ・フロップ手段が有る為、前記２値同期型フリップ・フロップ手段が「前記数値判別手段が発生した多値ハザード」を直ぐ遮断するので、その多値ハザードはその多値論理回路内・後段の前記オン・オフ駆動手段や前記プル・スイッチング手段には伝播（でんぱん）しない。
その結果、「その発生した多値ハザードの影響を受ける多値論理回路内の範囲」は前記数値判別手段だけに限定されるので、『その発生した多値ハザードの影響を受ける多値論理回路内の範囲を少しでも狭くすることができる』。

【発明の効果】

【0045】

■■ 第１発明の効果 ■■
以上、第１発明の効果をまとめると以下の通りである。
◆１）前記数値判別手段と前記オン・オフ駆動手段の間に前記２値同期型フリップ・フロップ手段を内蔵することができるので、その２値の各トリガー方式（例：プラス、マイナスの各エッジ・トリガー、レベル・トリガー、パルス・トリガー）をそのまま利用することができる。 （ 第 １ 効 果 ）
特に、本発明者が考えた階段状の多値同期信号（特許文献７の図４の波形。その立上り箇所または立下り箇所または水平部分が複数個有る。）をさらに有効的に活用することができるので、その同期信号１周期中においてトリガー・タイミングの選択肢が増えて大変便利になる。なぜなら、その２値同期型フリップ・フロップ手段をどの前記定電位供給手段２つ（例：２電源線）間に接続するかによってその複数個有る「立上り箇所または立下り箇所または水平部分」から１つを選択することができる、からである。
なお、その２値同期型フリップ・フロップ手段の出力電流容量が大きいなど、その２値同期型フリップ・フロップ手段が前記オン・オフ駆動手段の要件を満たしているならば、その２値同期型フリップ・フロップ手段がそのオン・オフ駆動手段を兼ねてももちろん構わない。
◆２）前記２値同期型フリップ・フロップ手段は「その多値論理回路の出力用特定整数に対応する信号状態」か「出力開放または開放出力に対応する信号状態」どちらかをラッチするだけなので、当然「出力開放または開放出力に対応する信号状態」をラッチすることができる。 （ 第 ２ 効 果 ）
◆３）「出力される数値（＝出力用特定整数）以外の各数値（＝各整数）」に対してラッチング機能が無い為、「出力される数値」に対応したラッチング機能を備えており、無駄が生じない。 （ 第 ３ 効 果 ）
→→無駄な部品、無駄な構成が無いため部品・回路を効率的に利用できる上に、消費電力の節約になる。

◆４）「複数の多値回路を接続した全体回路の中のどこでラッチングするか」というラッチング箇所の選択肢が増えて便利になる。その全体の回路構成に柔軟性が生じる。
（ 第 ４ 効 果 ）
→→第１発明の多値論理回路・自体が同期ラッチング機能を持っているので、「その全体回路内の多値回路と多値回路の間に多値同期型ラッチング回路を設けなくても良い」という選択肢が追加される。
なお、使用する多値回路には例えば多値論理回路、多値演算回路（又は多進法演算回路）、多値メモリー回路、多値ディジタル回路などが有る。
また、『フージ代数』に基づく多値論理回路の場合、その数値判別手段、プル・スイッチング手段それぞれが接続する定電位供給手段（例：電源線、電源板など。）によってその入力用特定整数、出力用特定整数どちらも容易に変更できる上に、その各種の多値論理回路の中から使用回路を選択できる。第１発明は●「その各多値論理回路に同期ラッチング機能を持たせたもの」なので、結局、その多値同期型ラッチング回路の選択肢が増える。
さらに、その各種の多値論理回路には例えば本発明者が「（多値）ＡＮＤ回路、（多値）ＯＲ回路、ＯＶＥＲ回路、ＥＶＥＮ回路、ＵＮＤＥＲ回路、ＩＮ回路、ＯＵＴ回路など」と呼ぶ各回路が有る。

【0046】

■■ 第２発明の効果 ■■
以上、第２発明の効果をまとめると以下の通りである。
２値ハザードと同様な仕組みで発生する多値ハザードに加えて、多値固有の多値ハザードも除去することができる。 （ 第 １ 効 果 ）
→→ その「多値ハザードを含む多値信号」から本当の「信号、データ又は情報」部分だけを取りだすことができる。
また、その発生した多値ハザードの影響を受ける回路内の範囲を少しでも狭くすることができる。 （ 第 ２ 効 果 ）
これらの効果は多値ハザード・ノイズの低減や電力損失の低減に繋（つな）がる。

【図面の簡単な説明】

【0047】

【図1】第１、第２発明共通の実施例１を示す回路図である。

【図2】第１、第２発明共通の実施例２を示す回路図である。

【図3】第１、第２発明共通の実施例３を示す回路図である。

【図4】第１、第２発明共通の実施例４を示す回路図である。

【図5】第１、第２発明共通の実施例５を示す回路図である。

【図6】第１、第２発明共通の実施例６を示す回路図である。

【図7】第１、第２発明共通の実施例７を示す回路図である。

【図8】第１、第２発明共通の実施例８を示す回路図である。

【図9】第１、第２発明共通の実施例９を示す回路図である。

【図10】第１、第２発明共通の実施例１０を示す回路図である。

【図11】第１、第２発明共通の実施例１１を示す回路図である。

【図12】第１、第２発明共通の実施例１２を示す回路図である。

【図13】第１、第２発明共通の実施例１３を示す回路図である。

【図14】第１、第２発明共通の実施例１４を示す回路図である。

【図15】第１、第２発明共通の実施例１５を示す回路図である。

【図16】第１、第２発明共通の実施例１６を示す回路図である。

【図17】第１、第２発明共通の実施例１７を示す回路図である。

【図18】「新・多値論理『フージ代数』に基づいた（基本・）多値論理回路」の等価回路と双対性について説明する回路図である。

【図19】各発明の基になる新・多値論理『フージ（Ｈｏｏｊｉ）代数』の『極めて柔軟な完全（性）』を裏付ける合成・多値論理回路（＝第１の１０値完全回路）を示す回路図である。 →→ 多値論理関数の完全回路手段。

【図20】図１９の合成・多値論理回路の、説明の為に簡略化された真理値表を示す真理値表・図である。

【図21】図１９の合成・多値論理回路（＝第１の１０値完全回路）に多値ワイヤードＯＲ回路を導入して、構成を簡単化した合成・多値論理回路（＝第２の１０値完全回路）を示す回路図である。

【図22】同じく新・多値論理『フージ代数』の『極めて柔軟な完全（性）』を裏付ける「多値ワイヤードＯＲ回路を導入した３値完全回路」を示す回路図である。

【図23】図２２の合成・多値論理回路の真理値表を示す真理値表・図である。

【図24】図１９、図２１、図２２の各回路で使う、新・多値論理『フージ代数』に基づいた非同期型・多値（特定値）ＡＮＤ回路の１例を示す回路図である。

【図25】図１９、図２１、図２２の各回路で使う、新・多値論理『フージ代数』に基づいた非同期型・多値（特定値）ＮＯＴ回路の１例を示す回路図である。

【図26】図１９、図２１、図２２の各回路で使う、新・多値論理『フージ代数』に基づいた非同期型・多値（特定値）ＮＯＴ回路の１例を示す回路図である。

【発明を実施するための形態】

【0048】

第１、第２発明をより詳細に説明するために以下添付図面に従ってこれらを説明する。なお、下記７つの注意事項を先に述べておく。
◆１）これからの説明には「電子回路的な観点からの説明」と「論理数学的な観点からの説明」が有り、さらに、両方が混ざった説明も有る。
◆２）主に前記第１定電位から前記第Ｎ定電位まで番号順にこれらの定電位が『高くなって行く』場合の各実施例について説明する。
一方、これらの定電位が『低くなって行く』場合の各実施例については「『これから説明する各実施例またはその各派生実施例』において各電源電位（これらの定電位のそれぞれに相当。）の高低を正反対にして、各可制御スイッチング手段を『それと相補関係に有る可制御スイッチング手段（例：Ｎチャネル型ＭＯＳ・ＦＥＴに対するＰチャネル型ＭＯＳ・ＦＥＴ）』で１つずつ置き換え、電圧方向または電圧極性の有る各構成要素（例：ダイオード）の向きを逆にした『元の実施例に対して電圧方向または電圧極性に関して対称的な関係に有る実施例』」がそれに該当する。但し、その場合その多値論理機能が元の回路と同じ場合も有るし、違う場合も有る。
◆３）各実施例中ｎが前述のＮ（所定の複数）に相当する。
◆４）整数ｍは出力用特定整数に相当し、「前述した出力用特定定電位供給手段（例：電源線Ｖ_ｍ）の出力用特定定電位（例：特定電源電位ｖ_ｍ）」に対応する整数である。「ｎ−１≧ｍ≧０」の関係に有る。
◆５）大文字Ｖで表現された「Ｖ_Ｇ、Ｖ_Ｈ、Ｖ_ｍ、Ｖ_−１、Ｖ_０、Ｖ_１〜Ｖ_ｎ−１、Ｖ_ｎ」等のそれぞれは電源線で、小文字ｖ等で表現された「ｖ_Ｇ、ｖ_Ｈ、ｖ_ｍ、ｖ_−１、ｖ_０、ｖ_１〜ｖ_ｎ−１、ｖ_ｎ」等はそれら電源線の電位（＝定電位）を順々に表わし、電源電位ｖ_−１〜ｖ_ｎはこの順序でそれらの電源電位は高くなって行く。また、もちろん、電源線Ｖ_０か他の電源線が「その回路の本体ケース」又は「その回路装置の本体」又は「自動車、オートバイ、自転車などの車体」又は「船などの船体」又は「水陸両用のホーバー・クラフト等の本体」又は「飛行機、ヘリコプター等の飛行手段の本体」又は「宇宙船、宇宙ステーション等の宇宙航行手段・宇宙漂遊手段の本体」又は「地球、月、火星などの天体」等に接続されて、その本体・車体・船体・天体の電位がアース電位などの基準電位となる。
ただし、「その電源電位の高さで隣り同士となる２つの電源線」それぞれの間に直流電圧供給用の直流電源が１つずつ接続されているが、図示されていない。
◆６）例えばダイオード１０、１２、３５、３６、「ツェナー・ダイオード２つを逆向きに直列接続したツェナー・ダイオード対」等、点線で「回路構成手段そのもの、または、回路構成手段の接続」を示す場合は「その接続または挿入・接続が有る場合と無い場合」が有ることを意味する。
◆７）「トランジスタ４１、４７、４８のゲート端子または共通ゲート端子を２つずつ画（えが）いて、各ゲート端子がＤ型フリップ・フロップ２７のＱ端子（正出力端子）に接続されたり、Ｑバー端子（補出力端子）に接続されたりすること」を点線で示している。
当然の事ながら、「そのＱ端子からＱバー端子への接続変更」や「そのＱバー端子からＱ端子への接続変更」は「その接続変更前の回路に対してその接続変更後の回路がその否定回路になる」ことを意味する。
なお、念の為、「Ｑバー」とはＱの文字の上に線を引いた文字を意味する。

【実施例1】

【0049】

図１の実施例１（同期ラッチング機能を持つ多値論理回路と、多値ハザード除去回路）では以下の通り各構成要素が前述（段落番号［００３０〜００３２］。）した各構成手段に相当し、Ｓ＝１で、「ｎ≧３」、「ｎ−１≧ｍ≧０」の関係に有る。その１つの出力用特定整数ｍはその１つの入力用特定整数ｍを兼ねる為、出力用特定電源電位ｖ_ｍは前記入力用特定定電位（→段落番号［００３１］。）を兼ねる。
ただし、前述（段落番号［００３３］の最終９行。）の通り「その１つの入力整数がその１つの入力用特定整数ｍと等しいかそうでないかを判別すること」は「その１つの入力整数がその２つの入力用特定整数（ｍ−１）、（ｍ＋１）の間に有るかそうでないかを判別すること」と同じである。また、ｎ＞ｍ＋１のとき電源線Ｖ_ｎ等は図示されていないことになる。
◆ａ）電源電位ｖ_０〜電源電位ｖ_ｎ−１が前述（段落番号［００３０〜００３２］。）した第１定電位〜第Ｎ定電位に。
◆ｂ）電源線Ｖ_０〜電源線Ｖ_ｎ−１が前述した第１定電位供給手段〜第Ｎ定電位供給手段に。
但し、電源電位ｖ_０の下にさらに電源電位ｖ_−１の電源線Ｖ_−１が有ったり、あるいは、電源電位ｖ_ｎ−１の上にさらに電源電位ｖ_ｎの電源線Ｖ_ｎが有ったり、する場合も有る。また、図１では一部の電源線しか図示していない。
◆ｃ）入力端子Ｔ_ｉｎが前述した第１（Ｓ＝１）の入口手段に。
◆ｄ）出力端子Ｔ_ｏｕｔが前述した出口手段に。
◆ｅ）電源線Ｖ_ｍが前述した出力用特定定電位供給手段（＝入力用特定定電位供給手段）に。
◆ｆ）特定電源電位ｖ_ｍが「前述した入力用特定定電位」と「その出力用特定定電位供給手段が供給する出力用特定定電位」に。
◆ｇ）トランジスタ３、４の直列回路が前述した（双方向性の）プル・スイッチング手段に。 ☆参 考：特開２００５−２３６９８５号（特許文献３）
◆ｈ）「トランジスタ１、２、１７、ダイオード３５及び抵抗２０、２１が構成する回路部」が前述した数値判別手段に。
◆ｉ）「トランジスタ４１、３７、ダイオード３９及び抵抗１５が構成する回路部」が前述したオン・オフ駆動手段に。
◆ｊ）Ｄ型フリップ・フロップ２７が前述した２値同期型フリップ・フロップ手段に。
◆ｋ）「同期信号発生手段６０、トランジスタ６１及び抵抗２６、２８が構成する回路部」が前述した同期信号供給手段に。

【0050】

なお、もし「Ｄ型フリップ・フロップ２７、同期信号発生手段６０、トランジスタ６１及び抵抗２６、２８」を取り外し、トランジスタ４１のゲートをダイオード３５のアノードに直接接続すれば、「｛電源線Ｖ_−１、｝電源線Ｖ_０〜電源線Ｖ_ｎ−１｛、電源線Ｖ_ｎ｝、トランジスタ１、２、３、４、１７、３７、４１、ダイオード３５、３９及び抵抗１５、２０、２１等（直流電源は図示せず。）が構成する多値論理回路」は前述した『フージ代数』に基づく非同期型・多値論理回路になる。
また、トランジスタ４１のゲートはＤ型フリップ・フロップ２７のＱ端子（正出力端子）に接続されているが、もちろんＱバー端子（補出力端子）に接続される場合も有る。
さらに、「トランジスタ１、２、１７、４１及びＤ型フリップ・フロップ２７等が接続されている電源線Ｖ_ｍ−１〜Ｖ_ｍ＋１の各部分だけ同時に同じだけ高電位へ接続変更すること」によってトランジスタ４１のソースを電源線Ｖ_ｍ＋２又は「これより電位の高い任意の電源線」に接続変更すれば、ダイオード３９の代わりに電圧降下用として抵抗または「ツェナー・ダイオード２つを逆向きに直列接続したもの」を使うことができる。この場合、トランジスタ３７はノーマリィ・オン型（ディプレッション・モード）でも構わない。
それから、Ｄ型フリップ・フロップ２７の同期信号入力部に「ＣＰ端子の電位の下限を特定電源電位ｖ_ｍにクランプするクランプ・ダイオード（図示せず。）」が接続されていて、特定電源電位ｖ_ｍが電源電位ｖ_０より高い場合、そのクランプ・ダイオードとトランジスタ６１が両電源線Ｖ_ｍ・Ｖ_０間を短絡するのを抵抗２８が防止する。特定電源電位ｖ_ｍ＝電源電位ｖ_０のとき抵抗２８の抵抗値はゼロで良い。
そして、各「その電源電位の高さで隣り同士となる電源線２つ」の間にはもちろん直流電源手段（図示せず。）が１つずつ接続されている。

【0051】

上述の通り出力用特定整数（＝出力用特定定電位に対応する整数）ｍは入力用特定整数（値）を兼ね、電源線Ｖ_ｍは入力用特定定電位供給手段と出力用特定定電位供給手段を兼ね、特定電源電位ｖ_ｍは入力用特定定電位と出力用特定定電位を兼ねる。
「入力電位ｖ_ｉｎ（＝入力端子Ｔ_ｉｎの電位）」、「入力用特定整数ｍの論理レベルのしきい値電位」及び「入力電位ｖ_ｉｎに対応する入力数値Ｎ_ｉｎ」の関係は以下の通りである。
◆１）特定整数ｍ＝０のとき：
入力電位ｖ_ｉｎが電源電位ｖ_０を基準にしたプラス側しきい値電位より低ければ、入力数値Ｎ_ｉｎは整数０と判別され、その入力電位ｖ_ｉｎが「電源電位ｖ_０より１つ上の電源電位ｖ_１」を基準にしたマイナス側しきい値電位より高ければ、入力数値Ｎ_ｉｎは整数０ではないと判別される。
◆２）特定整数ｍが「ｎ−２≧ｍ≧１」のとき：
入力電位ｖ_ｉｎが「特定電源電位ｖ_ｍを基準にしたプラス側しきい値電位とマイナス側しきい値電位の間」に有れば、入力数値Ｎ_ｉｎは整数ｍと判別され、入力電位ｖ_ｉｎが「『特定電源電位ｖ_ｍより１つ上の電源電位ｖ_ｍ＋１』を基準にしたマイナス側しきい値電位より高い」あるいは「『特定電源電位ｖ_ｍより１つ下の電源電位ｖ_ｍ−１』を基準にしたプラス側しきい値電位より低い」場合は、入力数値Ｎ_ｉｎは整数ｍではないと判別される。
◆３）特定整数ｍ＝（ｎ−１）のとき：
入力電位ｖ_ｉｎが電源電位ｖ_ｎ−１を基準にしたマイナス側しきい値電位より高ければ、入力数値Ｎ_ｉｎは整数（ｎ−１）と判別され、入力電位ｖ_ｉｎが「電源電位ｖ_ｎ−１より１つ下の電源電位ｖ_ｎ−２」を基準にしたプラス側しきい値電位より低ければ、その入力数値は整数（ｎ−１）ではないと判別される。
なお、普通は各・雑音余裕（度）を考慮しながら、特定整数ｍの入力側論理レベルのマイナス側しきい値電位は特定電源電位ｖ_ｍと「特定電源電位ｖ_ｍと『特定電源電位ｖ_ｍより１つ下の電源電位ｖ_ｍ−１』の真ん中電位」の間に設定される一方、特定整数ｍの入力側論理レベルのプラス側しきい値電位は「『特定電源電位ｖ_ｍより１つ上の電源電位ｖ_ｍ＋１』と特定電源電位ｖ_ｍの真ん中電位」と特定電源電位ｖ_ｍの間に設定される。
もちろん、各・雑音余裕（度）を考慮するが、「上下対称性が無い２値ＴＴＬの各しきい値電位」の様にそういう設定ではなく、片寄った設定でも構わない。

【0052】

■ 先ず、元の非同期型・多値論理回路の動作説明 ■
「図１の実施例においてＤ型フリップ・フロップ２７の挿入・接続などが無く、トランジスタ４１のゲートがダイオード３５のアノードに直結されている、『フージ代数』に基づく非同期型・多値論理回路（参考：段落番号００５０中の最初。）」の論理動作は次の通りである。
入力端子Ｔ_ｉｎの入力数値Ｎ_ｉｎが特定整数ｍの時トランジスタ１、２、１７、３７がオンとなり、トランジスタ４１、３、４がオフとなる為、出力端子Ｔ_ｏｕｔからの出力は開放される。一方、入力数値Ｎ_ｉｎが特定整数ｍ以外の時トランジスタ「１、２のどちらか一方」、１７、３７がオフとなり、トランジスタ４１、３、４がオンとなる為に、出力端子Ｔ_ｏｕｔの電位は特定電源電位ｖ_ｍになり、特定整数ｍが出力される。このため、本発明者は、この非同期型・多値論理回路を「（非同期型・）多値（特定値）ＮＯＴ（＝ノット）回路」と呼ぶ。
従って、実施例１においてトランジスタ４１のゲートがＤ型フリップ・フロップ２７のＱ端子に接続されているとき、本発明者は実施例１を「同期型・多値（特定値）ＮＯＴ回路」と呼ぶ。
しかし、その非同期型・多値論理回路において「両電源線Ｖ_ｍ＋１・Ｖ_ｍからその電源を取った２値ＮＯＴ回路（図示せず。）」を使ってトランジスタ１７のドレイン信号を反転させてトランジスタ４１のゲートに入力すれば、トランジスタ４１、３、４の各オン・オフ動作も正反対になるので、この場合、本発明者はこの非同期型・多値論理回路を「（非同期型・）多値（特定値）ＥＱＵＡＬ（＝イコール）回路」と呼ぶ。
あるいは、「本発明者が既に非同期型（多値特定値）ＯＶＥＲ（＝オウバー）回路とか非同期型（多値特定値）ＵＮＤＥＲ（＝アンダー）回路と呼ぶ各回路」が有るので、それらの名前をゴルフ用語で統一して「非同期型（多値特定値）ＥＶＥＮ（＝イーブン）回路」と本発明者は呼ぶ。この場合、この否定回路を「（非同期型・）多値（特定値）ＮＯＴ（＝ノット）回路」ではなく「非同期型（多値特定値）ＮＥＶＥＮ（＝ニーブン）回路」と呼んでも良い。
従って、実施例１においてトランジスタ４１のゲートがＤ型フリップ・フロップ２７のＱバー端子に接続されているとき実施例１を「同期型ＥＱＵＡＬ回路、又は、同期型ＥＶＥＮ回路」と呼ぶ。
なお、「ｎ−１≧ｍ≧０」を満足する特定電源電位ｖ_ｍは出力用特定整数ｍに対応し、出力端子Ｔ_ｏｕｔの開放出力は例えば「出力端子Ｔ_ｏｕｔをどの電源電位にプル・アップ又はプル・ダウンするか」または「その出力端子Ｔ_ｏｕｔを別の同様な多値論理回路の出力端子Ｔ_ｏｕｔと接続するか」等するが、いずれにしても出力端子Ｔｏｕｔは「多値に対応する定電位」を出力することができる。

【0053】

■ 同期型・多値論理回路へ ■
図１の実施例１の各機能は以下の通りである。「トランジスタ１７のドレイン出力信号」も「トランジスタ４１のゲート入力信号」も実質的に両電源線Ｖ_ｍ＋１・Ｖ_ｍ間電圧を電源とする２値回路の様な信号である。
このため、前述（段落番号００３９〜００４０）の通りその『フージ代数』に基づく多値論理回路には『その回路内の信号伝達途中での２値回路との接続性が極めて良く、その間に特別なインターフェイス（例：２値・多値コード変換手段、多値・２値コード変換手段）が必要無い』という独特な効果が有る。
（ その『フージ代数』に基づく多値論理回路の独特な効果 ）
また、抵抗２６、２８と「Ｄ型フリップ・フロップ２７のＣＰ入力部に有る２値・数値判別手段の様な手段またはクランプ・ダイオード２つ」の組合せは「見なし又は変換」機能を本来持っている。その「見なし又は変換」機能とは「電源電位ｖ_０・電源電位ｖ_ｍ＋１間でスウィングする２値信号の様なＨｉｇｈ・Ｌｏｗ信号」を「特定電源電位ｖ_ｍ・電源電位ｖ_ｍ＋１間でスウィングする通常の２値信号」の様に容易に見なすことができる、又は、その通常の２値信号に容易に変換することができる、という機能である。
ただし、その２値信号の様なＨｉｇｈ・Ｌｏｗ信号は数値的な解釈によっては多値信号と見なすこともできる。→→段落番号［００４０］前半。
その「見なし又は変換」機能は「一般的な２値回路の数値判別部が、そのＨレベルの下限値より高いすべての『（多値）電位信号または（多値）電圧信号』を常に『Ｈレベル』と判別し、そのＬレベルの上限値より低いすべての『（多値）電位信号または（多値）電圧信号』を常に『Ｌレベル』と判別する」という２値回路・固有の動作特性に起因している。あるいは、「ＬレベルからＨレベルへの立上りか、ＨレベルからＬレベルへの立下りを判別する」という２値回路・固有の動作特性に起因している。
あるいは、その「見なし又は変換」機能は「一般的な２値回路の入力部に有るクランプ・ダイオード２つが、『（多値）電位信号または（多値）電圧信号』の上限をその２値のプラス側定電位（又はプラス側電源電圧）ｖ_ｍ＋１にクランプする一方、その下限をその２値のマイナス側定電位（又はマイナス側電源電圧）ｖ_ｍにクランプする」という２値回路の動作特性に起因している。
この図１に示す実施例１の場合、「その２値回路の数値判別部または入力部」としてＤ型フリップ・フロップ２７のＣＰ端子・入力部を用いているが、Ｄ型フリップ・フロップ２７のＤ端子・入力部についても同様である。
→→ 後述する段落番号［０１１６］中の●１０）項の記載。
この実施例１の場合、この２値回路（＝Ｄ型フリップ・フロップ２７）の電源が電源線Ｖ_ｍ＋１と電源線Ｖ_ｍから供給される様に両電源線が選択されている。

【0054】

さらに、新・多値論理『フージ（Ｈｏｏｊｉ）代数』に基づく多値論理回路には極めて独特な効果・特徴が有る。それは、「前段２値回路との接続性」も「その多値論理回路内の信号伝達途中での２値回路との接続性」も「後段２値回路との接続性」も極めて良いにもかかわらず、その多値数Ｎに関係無く、すべての多値論理関数を１種類の基本多値論理回路の単独あるいはその複数個の組合せ（完全系）で表現できること（＝完全性それも『完全』。参考：非特許文献３）である。
◆『フージ（Ｈｏｏｊｉ）代数』の『完全』に関する証明は後述する段落番号［０１３８〜０１４８］において説明される。
この為、ある多値信号がその１種類の多値論理回路に入力されてその回路内の信号伝達途中で、前述（段落番号［００３９〜００４０］。）の通り２値（的）信号として取り扱うことができる。もし、その入力前または入力時などの時に多値ハザードが発生しても、その信号伝達途中で２値（的）ハザードを含む２値（的）信号として取り扱うことができるので、従来の２値ハザード除去回路と方法をその信号伝達途中で活用することができる。
それから、多値ハザードが現われる期間は回路設計段階あるいは動作チェック段階などで前もって予測または把握できるので、その多値ハザードの出現タイミングと「トランジスタ６１に入力される同期信号（又はクロック・パルス信号など）」のタイミングを擦（す）り合わせることができる。
例えば、「その２値的ハザードがトランジスタ１７のドレイン出力信号に現われる期間」中、トランジスタ６１の入力同期信号はロー・レベルまたはハイ・レベルに設定される為、Ｄ型フリップ・フロップ２７はそのドレイン出力信号を無視して前の保持信号（又は保持データ）を保持し続ける。
一方、「その２値ハザードがトランジスタ１７のドレイン出力信号に現われず、そのドレイン出力信号が安定する期間」中にトランジスタ６１の入力同期信号が立ち下がる様に設定される為、Ｄ型フリップ・フロップ２７はそのドレイン出力信号を取り入れて新しい保持信号（又は保持データ）として保持し、トランジスタ４１にそのまま出力する。
あとは同様に、Ｄ型フリップ・フロップ２７はトランジスタ６１の出力同期信号に基づいて「その保持信号（又は保持データ）の書換え」と「その新・保持信号（又は新・保持データ）の保持・出力」を行（おこな）って行くので、Ｄ型フリップ・フロップ２７は「その伝達途中の２値的信号から２値的ハザードを除去した２値的信号」を後段のオン・オフ駆動手段（トランジスタ４１、３７等）に供給することができる。
以上の様にして、図１の実施例１は、多値ハザードをその信号伝達途中で２値的ハザードとして扱うことができるので、従来の２値ハザード除去回路と方法を応用して除去することができる。

【0055】

■ 同期型・多値論理回路の動作説明 ■
図１の実施例１においてトランジスタ４１のゲートがＤ型フリップ・フロップ２７のＱ端子に接続されている場合、実施例１を本発明者は『同期型ＮＥＶＥＮ（ニーブン）回路』又は『同期型ＮＯＴ回路』」と呼ぶ。その回路動作は以下の通りである。
「同期信号発生手段６０、トランジスタ６１及び抵抗２６、２８が構成する同期信号供給手段」がＤ型フリップ・フロップ２７のＣＰ端子にその同期信号を供給するが、この同期信号に基づいてＤ型フリップ・フロップ２７がトランジスタ１７からその判別結果信号を取り入れる。
その取り入れた判別結果信号つまりＱ端子の正出力信号が「入力端子Ｔ_ｉｎの入力整数Ｎ_ｉｎが整数ｍと等しい整数である」ことを示していれば、「トランジスタ４１、３７等が形成するオン・オフ駆動手段」がトランジスタ３、４をオフ駆動するので、出力端子Ｔ_ｏｕｔからの出力は開放される。
しかし、その正出力信号がそうでないことを示していれば、そのオン・オフ駆動手段がトランジスタ３、４をオン駆動するので、回路的には出力端子Ｔ_ｏｕｔから特定電源電位ｖ_ｍが出力され、論理数値的には出力用特定整数ｍが出力される。
その後、その同期信号に基づいてＤ型フリップ・フロップ２７がトランジスタ１７からその次の判別結果信号を取り入れるまで、その出力状態は続く。以後同様に、その次の判別結果信号の取入れが行われ、同じ様な事が繰り返される。

【0056】

一方、図１の実施例１においてトランジスタ４１のゲートがＤ型フリップ・フロップ２７のＱバー端子に接続されている場合、実施例１を本発明者は『同期型ＥＶＥＮ回路』又は『同期型ＥＱＵＡＬ回路』」と呼ぶ。
この回路動作は上記『同期型ＮＥＶＥＮ回路』の否定動作だから、ただ出力端子Ｔ_ｏｕｔからの出力の仕方が正反対になるだけである。

【0057】

●なお、Ｄ型フリップ・フロップ２７の代わりに「エッジ・トリガーで導通・非導通する様に改良した２値３ステート・バッファー」と「その後段の２値メモリー手段」の組合せの１段あるいは「前段後段に接続された２段」（→→実質的には２値フリップ・フロップ手段である。）を用いても構わない。（派生実施例）
●また、２値同期型フリップ・フロップ手段や２値３ステート・バッファー手段等がその同期信号（あるいはクロック・パルス信号など）に基づいて動作するトリガー方式の種類には以下３つの方式が有るので、他のトリガー方式に変更することもできる。（派生実施例）
イ）レベル・トリガー方式
ロ）プラス、マイナスの各エッジ・トリガー方式
ハ）パルス・トリガー方式（＝マスター・スレーブ方式）
●さらに、トランジスタ３のドレインを電源線Ｖ_ｍから別の電源線Ｖ_０〜Ｖ_ｍ−１のいずれか１つへ接続し直すことによりその出力用特定整数をｍから０〜（ｍ−１）のいずれか１つへ変更することができる。
これらの事（上記組合せ、上記各トリガー方式、及び、上記・電源線の接続変更）は他の各実施例についても同様である。

【非特許文献1】『図解ディジタル回路入門』のｐ．７９〜ｐ．８８。（株）日本理工出版会が２００８年４月２５日に第４版発行。著者：中村次男。参考：各トリガー方式。

【実施例2】

【0058】

図２に示す実施例２は図１の実施例１又はその各派生実施例から派生する。前述（段落番号［００４９］の６〜１０行目。）の通り「その１つの入力整数Ｎ_ｉｎがその１つの入力用特定整数ｍと等しいかそうでないかを判別すること」は「その１つの入力整数Ｎ_ｉｎがその２つの入力用特定整数（ｍ−１）、（ｍ＋１）の間に有るかそうでないかを判別すること」ことと同じである。
そして、図１の実施例１はその入力用特定整数２つの間に有る整数の個数が１個の場合であるが、図２の実施例２はその個数が２個以上の場合である。このため、「その１つの入力整数Ｎ_ｉｎがその入力用特定整数２つの間に有る整数のいずれかであるか（＝いずれかと等しいか）、それとも、そのいずれでもないか（＝そのいずれとも等しくないか）を図２の実施例２は判別する」と言い換えることができる。
図２の実施例２は「図１の実施例１又はその各派生実施例において『トランジスタ１のソースとバックゲート及びトランジスタ１７のバックゲート』と電源線Ｖ_ｍ＋１の接続を一旦切り離し、そのソース等を『電源線Ｖ_ｍ＋２〜電源線Ｖ_ｎ−１のいずれか１つの電源線Ｖ_Ｈ』に接続し直したもの」である。つまり、ｍ＋２≦Ｈ≦ｎ−１である。
ただし、Ｄ端子の所に「電源線Ｖ_ｍ＋１にその一端を接続した内蔵クランプ・ダイオード」が有れば、トランジスタ１７のドレインと「抵抗２１とＤ端子の接続点」の間に電源短絡防止抵抗を挿入・接続する必要が有る。（一種のマッチング）
その結果、実施例２の入力用特定整数２つは、下記のＮＩＮ回路やＩＮ回路の場合、整数（ｍ−１）と「その接続し直した電源線の番号、すなわち『整数（ｍ＋２）〜（ｎ−１）』のうち、その電源線に対応する１つの整数Ｈ」になる。この詳細については後述（段落番号［００６２〜００６６］。）する。
なお、トランジスタ３のドレインを電源線Ｖ_ｍから別の電源線Ｖ_０〜Ｖ_ｍ−１のいずれか１つへ接続し直すことによりその出力用特定整数をｍから０〜（ｍ−１）のいずれか１つへ変更することができる。

【0059】

図２の実施例２においてトランジスタ４１のゲートがＤ型フリップ・フロップ２７のＱ端子に接続されている場合、実施例２を本発明者は『同期型（多値特定値）ＮＯＢＥＴＷＥＥＮ（＝ノー・ビトウィーン。ＢＥＴＷＥＥＮの否定。）回路』又は「ゴルフ用語で統一して『同期型（多値特定値）ＮＩＮ（＝ニン。ＩＮの否定。）回路』又は『同期型（多値特定値）ＯＵＴ（＝アウト）回路』」と呼ぶ。もちろん、これらの回路においてＤ型フリップ・フロップ２７等を取り外し、トランジスタ４１のゲートを直接ダイオード３５のアノードに接続すれば、これらの回路は非同期型になる。
ただし、この場合、ＩＮ回路やＮＩＮ回路の特定整数２つは（ｍ−１）とＨであるが、ＯＵＴ回路の特定整数２つはｍと（Ｈ−１）である。これらの事は後（段落番号［００６２〜００６６］。）で詳しく説明する。
その回路動作は以下の通りである。「同期信号発生手段６０、トランジスタ６１及び抵抗２６、２８が構成する同期信号供給手段」がＤ型フリップ・フロップ２７のＣＰ端子にその同期信号を供給するが、この同期信号に基づいてＤ型フリップ・フロップ２７がトランジスタ１７からその判別結果信号を取り入れる。
その取り入れた判別結果信号つまりＱ端子の正出力信号が「入力端子Ｔ_ｉｎの入力整数Ｎ_ｉｎが整数（ｍ−１）と整数Ｈの間に有る整数である」ことを示していれば、「トランジスタ４１、３７等が形成するオン・オフ駆動手段」がトランジスタ３、４をオフ駆動するので、出力端子Ｔ_ｏｕｔからの出力は開放される。
しかし、その正出力信号がそうでないことを示していれば、そのオン・オフ駆動手段がトランジスタ３、４をオン駆動するので、回路的には出力端子Ｔ_ｏｕｔから特定電源電位ｖ_ｍが出力され、論理数値的には出力用特定整数ｍが出力される。
その後、その同期信号に基づいてＤ型フリップ・フロップ２７がトランジスタ１７からその次の判別結果信号を取り入れるまで、その出力状態は続く。以後同様に、その次の判別結果信号の取入れが行われ、同じ様な事が繰り返される。

【0060】

一方、実施例２においてトランジスタ４１のゲートがＤ型フリップ・フロップ２７のＱバー端子に接続されている場合、実施例２を本発明者は『同期型（多値特定値）ＢＥＴＷＥＥＮ（＝ビトウィーン）回路』又は「ゴルフ用語で統一して『同期型（多値特定値）ＩＮ回路』又は『同期型（多値特定値）ＮＯＵＴ（＝ナウト。ＯＵＴの否定。）回路』」と呼ぶ。
この回路動作は上記『同期型ＮＩＮ回路』の否定動作だから、ただ出力端子Ｔ_ｏｕｔからの出力の仕方が正反対になるだけである。

【0061】

もちろん、これらの同期型「ＮＩＮ、ＯＵＴ」回路においてＤ型フリップ・フロップ２７等を取り外し、トランジスタ４１のゲートとダイオード３５のアノードの間に「両電源線Ｖ_ｍ＋１・Ｖ_ｍから電源を取った２値インバーター回路」を接続してトランジスタ１７のドレイン信号を反転させれば、これらの回路は非同期型「ＩＮ、ＮＯＵＴ」回路になる。
ただし、同期型ＯＵＴ回路と同期型ＮＯＵＴ回路の場合、その入力用特定整数２つは整数ｍと「『その接続し直した電源線の番号すなわち［整数（ｍ＋２）〜（ｎ−１）のうち、その電源線に対応する１つの整数Ｈ］』から１を引いた整数（Ｈ−１）」である。この事は非同期型でも当てはまる。この詳細については後述（段落番号［００６４〜００６５］。）する。

【0062】

ＩＮ論理とＮＩＮ論理に基づいてＩＮ回路とＮＩＮ回路と呼ぶ理由は「整数０〜（Ｎ−１）を順々に並べた整数列において特定の整数ａ、ｂ（ただし、Ｎ−１≧ｂ≧ａ＋２≧２）２つを指定すれば、その整数列を『その特定整数２つに挟まれた内側の［１つ又は複数個の整数］から成る内側整数部分』つまり『その２つの特定整数それぞれを塀に見立てれば、その特定整数２つの塀によって隔てられた３つのうち、その内側の［１つ又は複数個の整数］から成る内側整数部分』と『その内側整数部分に含まれない内側否定整数部分（整数ａ、ｂを含む。）』に分けることができる」からである。
そこで、本発明者は、前者の内側整数部分を数値判別基準に用いて「多値ＢＥＴＷＥＥＮ（ビトウィーン）論理、又は、多値ＩＮ（イン）論理」、略して「ＢＥＴＷＥＥＮ論理、又は、ＩＮ論理」と呼ぶ一方、後者の内側否定整数部分を数値判別基準に用いて「多値ＮＯＢＥＴＷＥＥＮ（ノー・ビトウィーン）論理、又は、多値ＮＩＮ（ニン）論理」、略して「ＮＯＢＥＴＷＥＥＮ論理、又は、ＮＩＮ論理」と呼ぶことにした。
なお、「ＩＮ」の方が文字数が少ない上に、母音で始まる為その否定はただＮをその前に付けて「ＮＩＮ」とすれば済むので都合が良い。しかも、本発明者はすでに多値特定値ＯＶＥＲ（オウバー）論理（略してＯＶＥＲ論理）、多値特定値ＵＮＤＥＲ（アンダー）論理（略してＵＮＤＥＲ論理）、多値特定値ＥＶＥＮ（イーブン）論理（略してＥＶＥＮ論理）という名前を用いているので、覚え易い様にゴルフ用語で統一する上でも都合が良い。

【0063】

ここで、ＩＮ論理とＮＩＮ論理の各・数値判別基準と各・論理出力との関係をまとめると、以下の通りになる。
●ＩＮ論理（別名、ＢＥＴＷＥＥＮ論理）：
その１つの入力整数Ｎ_ｉｎがその内側整数部分の１つであるかどうか判別する。つまり、その１つの入力整数Ｎ_ｉｎがその特定整数ａとｂ、２つの間の整数であるかどうか判別する。ただし、Ｎは多値数（Ｎ値のＮのこと。）で、Ｎ−１≧ｂ≧ａ＋２≧２である。
従って、
・ｂ＞Ｎ_ｉｎ＞ａなら、あらかじめ決められた出力用特定整数を出力し、
・Ｎ_ｉｎ≧ｂか、ａ≧Ｎ_ｉｎなら、その出力を開放する。
●ＮＩＮ論理（別名、ＮＯＢＥＴＷＥＥＮ論理）：
ＩＮ論理の否定だから、その１つの入力整数Ｎ_ｉｎがその内側否定整数部分の１つであるかどうか判別する。つまり、その出力の仕方がＩＮ論理と正反対になる。
従って、
・ｂ＞Ｎ_ｉｎ＞ａなら、その出力を開放し、
・Ｎ_ｉｎ≧ｂか、ａ≧Ｎ_ｉｎなら、あらかじめ決められた出力用特定整数を出力する。

【0064】

もう１つの呼び方、考え方も有る。整数０〜（Ｎ−１）を順々に並べた整数列において特定の整数ａ、ｂ（ただし、Ｎ−１＞ｂ≧ａ＋２＞２。 ）２つを指定すれば、その整数列を『その２つの特定整数それぞれを塀に見立てれば、その特定整数２つの塀によって隔てられた３部分のうち、その外側の複数個の整数から成る外側整数部分』と『その外側整数部分に含まれない外側否定整数部分（その特定整数２つを含む。）』に分けることもできる。
そこで、本発明者は、前者の外側整数部分を数値判別基準に用いて「多値ＯＵＴ（アウト）論理、略してＯＵＴ論理」と呼ぶ一方、後者の外側否定整数部分を数値判別基準に用いて「多値ＮＯＵＴ（ナウト）論理、略してＮＯＵＴ論理」と呼ぶことにした。
尚、ＯＵＴ論理とＮＩＮ論理の違いはその２つの特定整数をＯＵＴの方は含まず、ＮＩＮの方は含むことである。また、ＩＮ論理とＮＯＵＴ論理の違いはその２つの特定整数をＩＮの方は含まず、ＮＯＵＴの方は含むことである。つまり、前者の多値論理同士（ＯＵＴとＮＩＮ）で、そして、後者の多値論理同士（ＩＮとＮＯＵＴ）で、両特定整数の各値の決め方が下記の通り異なるのである。
例えば、ＯＵＴ（ａ、ｂ）＝ＮＩＮ（ａ−１、ｂ＋１）、ＩＮ（ａ、ｂ）＝ＮＯＵＴ（ａ＋１、ｂ−１）すなわちＮＯＵＴ（ａ、ｂ）＝ＩＮ（ａ−１、ｂ＋１）が成り立つ。ただし、各括弧（かっこ）内の整数値２つはそれぞれの入力用特定整数２つを表わす。当然、これらの事は非同期型・同士と同期型・同士どちらにおいても成り立つが、当然、同期型・同士ではその同期条件やそのラッチング条件は同じである。

【0065】

ここで、ＯＵＴ論理とＮＯＵＴ論理の各（数値）判別基準と各論理出力との関係をまとめると、以下の通りになる。
●ＯＵＴ論理：
その１つの入力整数Ｎ_ｉｎがその外側整数部分の１つであるかどうか判別する。ただし、Ｎは多値数（Ｎ値のＮのこと。）で、Ｎ−１＞ｂ≧ａ＋２＞２（★注：この不等式はＩＮ論理の場合と異なる。）である。
従って、
・Ｎ_ｉｎ＞ｂか、ａ＞Ｎ_ｉｎなら、あらかじめ決められた出力用特定整数を出力し、
・ｂ≧Ｎ_ｉｎ≧ａなら、その出力を開放する。
●ＮＯＵＴ論理：
ＯＵＴ論理の否定だから、その１つの入力整数がその外側否定整数部分の１つであるかどうか判別する。つまり、その出力の仕方がＯＵＴ論理と正反対になる。
従って、
・Ｎ_ｉｎ＞ｂか、ａ＞Ｎ_ｉｎなら、その出力を開放し、
・ｂ≧Ｎ_ｉｎ≧ａなら、あらかじめ決められた出力用特定整数を出力する。

【0066】

これまで述べて来た同期型・多値論理回路はもちろん第１発明の「同期ラッチング機能を持つ多値論理手段」に含まれる。これらを以下にまとめる。
☆同期型ＥＶＥＮ（イーブン）回路（別名、同期型ＥＱＵＡＬ回路）
☆同期型ＮＥＶＥＮ（ニーブン）回路（別名、同期型ＮＯＴ回路）
☆同期型ＩＮ（イン）回路（別名、同期型ＢＥＴＷＥＥＮ回路）
☆同期型ＮＩＮ（ニン）回路（別名、同期型ＮＯＢＥＴＷＥＥＮ回路）
☆同期型ＯＵＴ（アウト）回路
☆同期型ＮＯＵＴ（ナウト）回路

【実施例3】

【0067】

図３に示す実施例３も図１の実施例１又はその各派生実施例から派生する。前述（段落番号［００４９］の６〜１０行目。）の通り「その１つの入力整数Ｎ_ｉｎがその１つの入力用特定整数ｍと等しいかそうでないかを判別すること」は「その１つの入力整数Ｎ_ｉｎがその２つの入力用特定整数（ｍ−１）、（ｍ＋１）の間に有るかそうでないかを判別すること」ことと同じである。
そして、実施例１はその入力用特定整数２つの間に有る整数の個数が１個の場合であるが、実施例３はその個数が２個以上の場合である。このため、「その１つの入力整数Ｎ_ｉｎがその入力用特定整数２つの間に有る整数のいずれかであるか（＝いずれかと等しいか）、それとも、そのいずれでもないか（＝そのいずれとも等しくないか）を実施例３は判別する」と言い換えることができる。
図３の実施例３は「図１の実施例１又はその各派生実施例において『トランジスタ２のソースとバックゲート』と電源線Ｖ_ｍ−１の接続を一旦切り離し、そのソース等を『電源線Ｖ_０〜電源線Ｖ_ｍ−２のいずれか１つの電源線Ｖ_Ｇ』に接続し直したもの」である。つまり、０≦Ｇ≦ｍ−２である。

【0068】

実施例３においてトランジスタ４１のゲートがＤ型フリップ・フロップ２７のＱ端子に接続されている場合、実施例３を本発明者は『同期型ＮＩＮ回路』又は『同期型ＮＯＢＥＴＷＥＥＮ回路」又は『同期型ＯＵＴ回路』と呼ぶ。
その回路動作は以下の通りである。「同期信号発生手段６０、トランジスタ６１及び抵抗２６、２８が構成する同期信号供給手段」がＤ型フリップ・フロップ２７のＣＰ端子にその同期信号を供給するが、この同期信号に基づいてＤ型フリップ・フロップ２７がトランジスタ１７からその判別結果信号を取り入れる。
その取り入れた判別結果信号つまりＱ端子の正出力信号が「入力端子Ｔ_ｉｎの入力整数Ｎ_ｉｎが整数Ｇと整数（ｍ＋１）の間に有る整数である」ことを示していれば、「トランジスタ４１、３７等が形成するオン・オフ駆動手段」がトランジスタ３、４をオフ駆動するので、出力端子Ｔ_ｏｕｔからの出力は開放される。
しかし、その正出力信号がそうでないことを示していれば、そのオン・オフ駆動手段がトランジスタ３、４をオン駆動するので、回路的には出力端子Ｔ_ｏｕｔから特定電源電位ｖ_ｍが出力され、論理数値的には出力用特定整数ｍが出力される。
その後、その同期信号に基づいてＤ型フリップ・フロップ２７がトランジスタ１７からその次の判別結果信号を取り入れるまで、その出力状態は続く。以後同様に、その次の判別結果信号の取入れが行われ、同じ様な事が繰り返される。

【0069】

一方、図３の実施例３においてトランジスタ４１のゲートがＤ型フリップ・フロップ２７のＱバー端子に接続されている場合、実施例３を本発明者は『同期型ＢＥＴＷＥＥＮ回路』又は『同期型ＩＮ回路』又は『同期型ＮＯＵＴ回路』と呼ぶ。
この回路動作は上記『同期型ＮＩＮ回路』の否定動作だから、ただ出力端子Ｔ_ｏｕｔからの出力の仕方が正反対になるだけである。

【0070】

なお、ＩＮ回路やＮＩＮ回路の場合、その入力用特定整数２つは整数（ｍ＋１）と「その接続し直した電源線の番号、すなわち『整数０〜（ｍ−２）』のうち、その電源線に対応する１つの整数Ｇ」である。一方、ＯＵＴ回路とＮＯＵＴ回路の場合、その入力用特定整数２つは整数ｍと「『その接続し直した電源線の番号、すなわち［整数０〜（ｍ−２）のうち、その電源線に対応する１つの整数Ｇ］』に１を足した整数（Ｇ＋１）」である。
また、トランジスタ３のドレインを電源線Ｖ_ｍから別の電源線Ｖ_０〜Ｖ_ｍ−１のいずれか１つへ接続し直すことによりその出力用特定整数をｍから０〜（ｍ−１）のいずれか１つへ変更することができる。

【実施例4】

【0071】

図４に示す実施例４も図１の実施例１又はその各派生実施例から派生する。その説明の前に「その１つの入力整数Ｎ_ｉｎがその１つの入力用特定整数ｍと等しいかそうでないかを判別すること」は「『その１つの入力整数Ｎ_ｉｎがその第１の入力用特定整数（ｍ−１）より大きく、かつ、その第２の入力用特定整数（ｍ＋１）より小さい』かそうでないかを判別すること」ことと同じである。
そして、「その１つの入力整数Ｎ_ｉｎがその２つの入力用特定整数ａとｂ（≧ａ＋２）、２つの整数の間に有るかそうでないかを判別すること」は「『その１つの入力整数Ｎ_ｉｎがその第１の入力用特定整数ａより大きく、かつ、その第２の入力用特定整数ｂより小さい』かそうでないかを判別すること」ことと同じである。
このため、「図１の実施例１又はその各派生実施例」の判別機能の一部すなわち「その１つの入力整数Ｎ_ｉｎがその第１の入力用特定整数ａより大きいか大きくないか判別する機能」を無くした実施例４は、同期型ＵＮＤＥＲ（アンダー）回路、又は、同期型ＮＵＮＤＥＲ（ナンダー）回路（＝同期型ＵＮＤＥＲ回路の否定）になり得る。
そこで、図４の実施例４は「図１の実施例１又はその各派生実施例においてトランジスタ２、１７、ダイオード３５及び抵抗２０を取り外し、『抵抗２１とＤ型フリップ・フロップ２７のＤ端子の接続点』をトランジスタ１のドレインに接続し直したもの」である。

【0072】

図４の実施例４においてトランジスタ４１のゲートがＤ型フリップ・フロップ２７のＱ端子に接続されている場合、実施例４を本発明者は『同期型ＮＵＮＤＥＲ回路』あるいは『同期型ＯＶＥＲ（オウバー）回路』と呼ぶ。もちろん、両・入力用特定整数は異なる。
その回路動作は以下の通りである。「同期信号発生手段６０、トランジスタ６１及び抵抗２６、２８が構成する同期信号供給手段」がＤ型フリップ・フロップ２７のＣＰ端子にその同期信号を供給するが、この同期信号に基づいてＤ型フリップ・フロップ２７がトランジスタ１からその判別結果信号を取り入れる。
その取り入れた判別結果信号つまりＱ端子の正出力信号が「入力端子Ｔ_ｉｎの入力整数Ｎ_ｉｎが整数（ｍ＋１）より小さい整数である」ことを示していれば、トランジスタ４１、３７等が形成するオン・オフ駆動手段」がトランジスタ３、４をオフ駆動するので、出力端子Ｔ_ｏｕｔからの出力は開放される。
しかし、その正出力信号が「そうでないこと」すなわち「入力端子Ｔ_ｉｎの入力整数Ｎ_ｉｎが整数（ｍ＋１）より大きいか等しい整数である」を示していれば、そのオン・オフ駆動手段がトランジスタ３、４をオン駆動するので、回路的には出力端子Ｔ_ｏｕｔから特定電源電位ｖ_ｍが出力され、論理数値的には出力用特定整数ｍが出力される。
その後、その同期信号に基づいてＤ型フリップ・フロップ２７がトランジスタ１からその次の判別結果信号を取り入れるまで、その出力状態は続く。以後同様に、その次の判別結果信号の取入れが行われ、同じ様な事が繰り返される。

【0073】

一方、図４の実施例４においてトランジスタ４１のゲートがＤ型フリップ・フロップ２７のＱバー端子に接続されている場合、実施例４を本発明者は『同期型ＵＮＤＥＲ回路』あるいは『同期型ＮＯＶＥＲ（ノウバー）回路（＝同期型ＯＶＥＲ回路の否定）』と呼ぶ。もちろん、両・入力用特定整数は異なる。
この回路動作は上記『同期型ＮＵＮＤＥＲ回路』または『同期型ＯＶＥＲ回路』の否定動作だから、ただ出力端子Ｔ_ｏｕｔからの出力の仕方が正反対になるだけである。

【0074】

なお、ＵＮＤＥＲ論理とＮＯＶＥＲ論理の違いは「ＵＮＤＥＲの方は自分用の１つの特定整数を含まず、ＮＯＶＥＲの方は自分用の１つの特定整数を含むこと」である。そして、ＯＶＥＲ論理とＮＵＮＤＥＲ論理の違いは「ＯＶＥＲの方は自分用の１つの特定整数を含まず、ＮＵＮＤＥＲの方は自分用の１つの特定整数を含むこと」である。従って、ＵＮＤＥＲ（ｍ＋１）＝ＮＯＶＥＲ（ｍ）、ＮＵＮＤＥＲ（ｍ＋１）＝ＯＶＥＲ（ｍ）が成り立つ。ただし、各括弧（かっこ）内の整数値１つはそれぞれの入力用特定整数１つを表わす。
また、これらの事は非同期型・同士と同期型・同士どちらにおいても成り立つが、当然、同期型・同士ではその同期条件やそのラッチング条件は同一である。
さらに、「トランジスタ１のソースとバックゲート」を電源線Ｖ_ｍ＋１から別の電源線Ｖ_ｍ＋２〜Ｖ_ｎ−１のいずれか１つへ接続し直すことによりＵＮＤＥＲ回路やＮＵＮＤＥＲ回路の各・入力用特定整数を（ｍ＋１）から「（ｍ＋２）〜（ｎ−１）のいずれか１つ」へ変更することができる。ただし、Ｄ型フリップ・フロップ２７のＤ端子の所に「電源線Ｖ_ｍ＋１にその一端を接続した内蔵クランプ・ダイオード」が接続されている場合、電源短絡防止用抵抗をトランジスタ１のドレインと「そのＤ端子と抵抗２１の接続点」の間に接続する必要が有る。
それから、トランジスタ３のドレインを電源線Ｖ_ｍから別の電源線Ｖ_０〜Ｖ_ｍ−１のいずれか１つへ接続し直すことによりその出力用特定整数をｍから０〜（ｍ−１）のいずれか１つへ変更することができる。

【実施例5】

【0075】

図５に示す実施例５も図１の実施例１又はその各派生実施例から派生する。その説明の前に「その１つの入力整数Ｎ_ｉｎがその１つの入力用特定整数ｍと等しいかそうでないかを判別すること」は「『その１つの入力整数Ｎ_ｉｎがその第１の入力用特定整数（ｍ−１）より大きく、かつ、その第２の入力用特定整数（ｍ＋１）より小さい』かそうでないかを判別すること」ことと同じである。
そして、「その１つの入力整数Ｎ_ｉｎがその２つの入力用特定整数ａとｂ（≧ａ＋２）、２つの整数の間に有るかそうでないかを判別すること」は「『その１つの入力整数Ｎ_ｉｎがその第１の入力用特定整数ａより大きく、かつ、その第２の入力用特定整数ｂより小さい』かそうでないかを判別すること」ことと同じである。
このため、「図１の実施例１又はその各派生実施例」の判別機能の一部すなわち「その１つの入力整数がその第２の入力用特定整数ｂより小さいか小さくないか判別する機能」を無くした実施例５は、同期型ＯＶＥＲ回路、又は、同期型ＮＯＶＥＲ回路（＝同期型ＯＶＥＲ回路の否定）になり得る。
そこで、図５の実施例５は「図１の実施例１又はその各派生実施例においてトランジスタ１を取り外し、『トランジスタ１７のソースと抵抗２０の接続点』を電源線Ｖ_ｍ＋１に直結したもの」である。

【0076】

図５の実施例５においてトランジスタ４１のゲートがＤ型フリップ・フロップ２７のＱ端子に接続されている場合、実施例５を本発明者は『同期型ＮＯＶＥＲ回路（＝同期型ＯＶＥＲ回路の否定）』あるいは『同期型ＵＮＤＥＲ回路』と呼ぶ。もちろん、両・入力用特定整数は異なる。
その回路動作は以下の通りである。「同期信号発生手段６０、トランジスタ６１及び抵抗２６、２８が構成する同期信号供給手段」がＤ型フリップ・フロップ２７のＣＰ端子にその同期信号を供給するが、この同期信号に基づいてＤ型フリップ・フロップ２７がトランジスタ１７からその判別結果信号を取り入れる。
その取り入れた判別結果信号つまりＱ端子の正出力信号が「入力端子Ｔ_ｉｎの入力整数Ｎ_ｉｎが整数（ｍ−１）より大きい整数である」ことを示していれば、トランジスタ４１、３７等が形成するオン・オフ駆動手段」がトランジスタ３、４をオフ駆動するので、出力端子Ｔ_ｏｕｔからの出力は開放される。
しかし、その正出力信号が「そうでないこと」すなわち「入力端子Ｔ_ｉｎの入力整数Ｎ_ｉｎが整数（ｍ−１）より小さいか等しい整数である」を示していれば、そのオン・オフ駆動手段がトランジスタ３、４をオン駆動するので、回路的には出力端子Ｔ_ｏｕｔから特定電源電位ｖ_ｍが出力され、論理数値的には出力用特定整数ｍが出力される。
その後、その同期信号に基づいてＤ型フリップ・フロップ２７がトランジスタ１７からその次の判別結果信号を取り入れるまで、その出力状態は続く。以後同様に、その次の判別結果信号の取入れが行われ、同じ様な事が繰り返される。

【0077】

一方、図５の実施例５においてトランジスタ４１のゲートがＤ型フリップ・フロップ２７のＱバー端子に接続されている場合、実施例５を本発明者は『同期型ＯＶＥＲ回路』あるいは『同期型ＮＵＮＤＥＲ回路』と呼ぶ。もちろん、両・入力用特定整数は異なる。
この回路動作は上記『同期型ＮＯＶＥＲ回路』または『同期型ＵＮＤＥＲ回路』の否定動作だから、ただ出力端子Ｔ_ｏｕｔからの出力の仕方が正反対になるだけである。

【0078】

なお、ＵＮＤＥＲ論理とＮＯＶＥＲ論理の違いは「ＵＮＤＥＲの方は自分用の１つの特定整数を含まず、ＮＯＶＥＲの方は自分用の１つの特定整数を含むこと」である。そして、ＯＶＥＲ論理とＮＵＮＤＥＲ論理の違いは「ＯＶＥＲの方は自分用の１つの特定整数を含まず、ＮＵＮＤＥＲの方は自分用の１つの特定整数を含むこと」である。従って、ＯＶＥＲ（ｍ−１）＝ＮＵＮＤＥＲ（ｍ）、ＮＯＶＥＲ（ｍ−１）＝ＵＮＤＥＲ（ｍ）が成り立つ。ただし、各括弧（かっこ）内の整数値１つはそれぞれの入力用特定整数１つを表わす。
また、これらの事は非同期型・同士と同期型・同士どちらにおいても成り立つが、当然、同期型・同士ではその同期条件やそのラッチング条件は同一である。
さらに、トランジスタ２のソースを電源線Ｖ_ｍ−１から別の電源線Ｖ_０〜Ｖ_ｍ−２のいずれか１つへ接続し直すことによりＯＶＥＲ回路やＮＯＶＥＲ回路の各・入力用特定整数を（ｍ−１）から「０〜（ｍ−２）のいずれか１つ」へ変更することができる。
それから、トランジスタ３のドレインを電源線Ｖ_ｍから別の電源線Ｖ_０〜Ｖ_ｍ−１のいずれか１つへ接続し直すことによりその出力用特定整数をｍから０〜（ｍ−１）のいずれか１つへ変更することができる。

【0079】

これまで述べて来た同期型・多値論理回路はもちろん第１発明の「同期ラッチング機能を持つ多値論理回路」に含まれる。これらを以下にまとめる。
☆同期型ＯＶＥＲ（オウバー）回路
☆同期型ＥＶＥＮ（イーブン）回路＝同期型ＥＱＵＡＬ（イコール）回路
☆同期型ＵＮＤＥＲ（アンダー）回路
☆同期型ＮＯＶＥＲ（ノウバー）回路
☆同期型ＮＥＶＥＮ（ニーブン）回路＝同期型ＮＯＴ（ノット）回路
☆同期型ＮＵＮＤＥＲ（ナンダー）回路

【実施例6】

【0080】

図１の実施例１から図６の実施例６に派生することができる。図６の実施例６は図６中のダイオード１０が接続されていない場合と接続されている場合が有る。
「ダイオード１０が接続されていない場合の図６の実施例６」は「図１の実施例１においてトランジスタ３を取り外し、『トランジスタ４のソース、トランジスタ３７のドレイン及び抵抗１５の一端の接続点』を電源線Ｖ_ｍに直結して、前述（段落番号［００３０］中）したプル・スイッチング手段を双方向可制御プル・スイッチング手段から逆導通型プル・ダウン・スイッチング手段に変更した実施例」である。
（図１の実施例１の派生実施例）
「さらにトランジスタ４のドレインと出力端子Ｔ_ｏｕｔの間にダイオードを挿入・接続して、前述したプル・スイッチング手段を双方向可制御プル・スイッチング手段から逆阻止型プル・ダウン・スイッチング手段に変更した実施例」が「ダイオード１０が接続されている場合の図６の実施例６」である。 （図１の実施例１の派生実施例）
これらの回路構成変更の様に、「実施例２、３、４又は５、あるいは、後述する実施例８等、又は、これらの各派生実施例」からも同様な「逆導通型プル・ダウン・スイッチング手段、逆阻止型プル・ダウン・スイッチング手段どちらかを持つ」各派生実施例へ派生することができる。
そして、図６の実施例６の各実施例やその各派生実施例において、そのプル・スイッチング手段の接続を電源線Ｖ_ｍから「電源線Ｖ_０〜電源線Ｖ_ｍ−１のいずれか１つ」に接続し直して、入力用特定整数（値）と出力用特定整数（値）が互いに異なる様にした新・各派生実施例が可能である。 （新・派生実施例）

【非特許文献12】『電気学会 電気専門用語集 Ｎｏ．９ パワーエレクトロニクス』、著者：「電気学会 電気用語標準特別委員会」・「電気学会 半導体電力変換装置用語小委員会」、編者：（社）電気学会、（株）コロナ社が２０００年２月２８日改正版第１刷発行。「双方向性スイッチ、双方向可制御スイッチ、逆導通型スイッチ、逆阻止型スイッチ」。なお、「バルブ（弁）」はほぼ「スイッチ」と同じ意味である。

【実施例7】

【0081】

図１の実施例１から図７の実施例７に派生することができる。図７の実施例７は図７中のダイオード１２が接続されていない場合と接続されている場合が有る。
「ダイオード１２が接続されていない場合の図７の実施例７」は「図１の実施例１においてトランジスタ４を取り外し、『トランジスタ３のソース、トランジスタ３７のドレイン及び抵抗１５の一端の接続点』に出力端子Ｔ_ｏｕｔを接続して逆導通型プル・アップ・スイッチング手段を構成した実施例」である。 （図１の実施例１の派生実施例）
一方、「ダイオード１２が接続されている場合の図７の実施例７」は「図１の実施例１において、トランジスタ４の代わりにダイオード１２を接続し、このカソード端子を出力端子Ｔ_ｏｕｔとし、ダイオード１２とトランジスタ３の直列回路で逆阻止型プル・アップ・スイッチング手段を構成した実施例」である。 （図１の実施例１の派生実施例）
これらの回路構成変更の様に、「実施例２、３、４又は５、あるいは、後述する実施例８等、又は、これらの各派生実施例」からも同様な「逆導通型プル・アップ・スイッチング手段、逆阻止型プル・アップ・スイッチング手段どちらかを持つ」各派生実施例へ派生することができる。
そして、図７の実施例７の各実施例やその各派生実施例において、そのプル・スイッチング手段の接続を電源線Ｖ_ｍから「電源線Ｖ_０〜電源線Ｖ_ｍ−１のいずれか１つ」に接続し直して、入力用特定整数（値）と出力用特定整数（値）が互いに異なる様にした新・各派生実施例が可能である。 （新・派生実施例）

【実施例8】

【0082】

図８に示す実施例８は、図１の実施例１においてその数値判別手段を別タイプの数値判別手段に置き換えた「同期ラッチング機能を持つ多値論理回路」又は「多値ハザード除去回路」である。「トランジスタ３１〜３３、ダイオード３４及び抵抗２０〜２１、６２、６７の回路部分」がその置き換えた新・数値判別手段である。
但し、Ｓ＝１で、「ｎ−１＞Ｈ≧Ｇ≧ｍ＋１」及び「ｍ≧０（ゼロ）」の関係すなわち「ｎ−２＞Ｈ−１≧Ｇ−１≧ｍ≧０（ゼロ）」の関係に有る。

【0083】

●Ｈ＝Ｇの場合、図８の実施例８の判別内容は前記（段落番号００３０〜００３２中）の「等しいか等しくないか」になる。いま分かり易くする為に、その同期動作に伴う時間遅れを無視して、Ｄ型フリップ・フロップ２７のＤ入力信号とＱ出力信号が一致するとした論理動作は次の通りである。
その入力数値Ｎ_ｉｎがＨのときトランジスタ３１〜３３、３７がオフとなり、トランジスタ４１、３、４がオンとなるため、出力端子Ｔ_ｏｕｔは特定電源電位ｖ_ｍを出力する。一方、その入力数値Ｎ_ｉｎがＨ以外のときトランジスタ「『３１、３３』か３２」、３７がオンとなり、トランジスタ４１、３、４がオフとなる為、出力端子Ｔ_ｏｕｔからの出力は開放される。あとはＤ型フリップ・フロップ２７の正規動作が加味される。
この為、本発明者はこの「同期ラッチング機能を持つ多値論理回路」を「同期型ＥＱＵＡＬ（イコール）回路」あるいは「同期型ＥＶＥＮ（イーブン）回路」と呼ぶ。
しかし、トランジスタ４１のゲート端子をＱ端子からＱバー端子に接続し直すと、トランジスタ３、４の両オン・オフ動作が正反対になる為、出力端子Ｔ_ｏｕｔの「特定電位ｖ_ｍ出力と開放出力」も正反対になるので、本発明者はこの「同期ラッチング機能を持つ多値論理回路」を「同期型ＮＯＴ（ノット）回路」あるいは「同期型ＮＥＶＥＮ（ニーブン）回路」と呼ぶ。

【0084】

●「Ｈ≠ＧつまりＨ＞Ｇ」の場合、図８の実施例８の判別内容は前記（段落番号００３０〜００３２）の「２つの入力用特定整数（Ｈ＋１）、（Ｇ−１）の間に有るかそうでないか」になる。いま分かり易くする為、その同期動作に伴う時間遅れを無視して、Ｄ型フリップ・フロップ２７のＤ入力信号とＱ出力信号が一致するとした論理動作は次の通りである。
「Ｈ＋１＞（入力数値Ｎ_ｉｎ）＞Ｇ−１」のとき、すなわち、「Ｈ≧（入力数値Ｎ_ｉｎ）≧Ｇ」のとき出力端子Ｔ_ｏｕｔは特定電源電位ｖ_ｍを出力する一方、「（入力数値Ｎ_ｉｎ）≧Ｈ＋１、又は、Ｇ−１≧（入力数値Ｎ_ｉｎ）」のとき、すなわち、「（入力数値Ｎ_ｉｎ）＞Ｈ、又は、Ｇ＞（入力数値Ｎ_ｉｎ）」のとき出力端子Ｔ_ｏｕｔからの出力は開放される。あとはＤ型フリップ・フロップ２７の正規動作が加味される。
この為、本発明者はこの「同期ラッチング機能を持つ多値論理回路」を「２つの入力用特定整数が（Ｈ＋１）と（Ｇ−１）である同期型ＢＥＴＷＥＥＮ回路あるいは同期型ＩＮ回路」とか、「２つの入力用特定整数がＨとＧである同期型ＮＯＵＴ（ナウト）回路（＝同期型ＯＵＴ回路の否定）」と呼ぶ。
しかし、トランジスタ４１のゲート端子をＱ端子からＱバー端子に接続し直すと、トランジスタ３、４の両オン・オフ動作が正反対になる為、出力端子Ｔ_ｏｕｔの「特定電源電位ｖ_ｍ出力と開放出力」も正反対になる。このため、本発明者はこの「同期ラッチング機能を持つ多値論理回路」を「２つの入力用特定整数が（Ｈ＋１）と（Ｇ−１）である同期型ＮＯＢＥＴＷＥＥＮ回路あるいは同期型ＮＩＮ回路」とか、「２つの入力用特定整数がＨとＧである同期型ＯＵＴ回路」とも呼ぶ。

【0085】

ところで、図８の実施例８の入力用特定整数２つがＨとＧである「同期型ＩＮ回路と同期型ＮＯＵＴ回路」の違いは、その入力用特定整数２つを前者は含まず、後者は含むことである。従って、同期型ＩＮ回路がＨとＧを含む様にする為には、その入力用特定整数２つは（Ｈ＋１）と（Ｇ−１）になる。
同様に、その入力用特定整数２つが（Ｈ＋１）と（Ｇ−１）である同期型ＯＵＴ回路と同期型ＮＩＮ回路の違いは、その入力用特定整数２つを前者は含まず、後者は含むことである。従って、同期型ＯＵＴ回路が（Ｈ＋１）と（Ｇ−１）を含む様にする為には、その入力用特定整数２つはＨとＧになる。

【0086】

なお、図８の実施例８ではＨ＝Ｇの場合も「Ｈ≠ＧつまりＨ＞Ｇ」の場合も、あとの「プル・アップ抵抗２６又は『２６、２８』とＤ型フリップ・フロップ２７」の各動作は図１の実施例１の場合（段落番号［００５５〜００５６］。）と同様である。
また、段落番号［００５７、００７１〜００８１］に記載した事は実施例８についても同様に言える。これらの事は実施例８の数値判別手段を活用する他の各実施例についても同様である。
さらに、トランジスタ３のドレインを電源線Ｖ_ｍから別の電源線Ｖ_０〜Ｖ_ｍ−１のいずれか１つへ接続し直すことによりその出力用特定整数をｍから０〜（ｍ−１）のいずれか１つへ変更することができる。

【0087】

蛇足ながら、特開２００５−２３６９８５号の明細書・段落番号［００３３］には非同期型の『ＡＮＤ』、『ＮＡＮＤ』、『ＯＲ』、『ＮＯＲ』のグループと非同期型の『ＢＥＴＷＥＥＮ』、『ＮＯＢＥＴＷＥＥＮ』の組合せについて記載されている。
同様に、非同期型の『ＡＮＤ』、『ＮＡＮＤ』、『ＯＲ』、『ＮＯＲ』のグループと非同期型の『ＩＮ（イン）』、『ＮＩＮ（ニン）』、『ＯＵＴ（アウト）』、『ＮＯＵＴ（ナウト）』のグループの組合せが以下の通り考えられる。
ただし、基本的には、ＡＮＤは「その複数個の入力整数すべてが……」という意味であり、ＯＲは「その複数個の入力整数のうち、少なくとも１つが……」という意味である。
また、本発明者がこれらの分類・分類名を最初に提案する際に取り敢（あ）えず各機能に冗長（じょうちょう）性を持たせた為これらの多値論理機能の一部は重複するが、もし、フージ代数（Ｈｏｏｊｉ Ａｌｇｅｂｒａ）が広く利用されて行くなら、利用し易い様にこれらの回路名や機能は収斂（しゅうれん）されて行くであろう。

【0088】

■■ 各種ＩＮ回路と各種ＮＩＮ回路に関して ■■
●ＡＮＤ・ＩＮ回路（別名、ＡＮＤ・ＢＥＴＷＥＥＮ回路）
その複数個の入力整数すべてが「その両・入力用特定整数ａ、ｂの間に有る整数」であれば、その出力用特定整数を出力し、そうでなければ、その出力を開放する。つまり、その複数個の入力整数のうち、少なくとも１つの入力整数が「ａより小さいか等しい整数（≦ａ）、又は、ｂより大きいか等しい整数（≧ｂ）」であれば、その出力を開放する。
この場合、ｂ≧ａ＋２なので、当然の事ながら「≧ｂ」かつ「ａ≧」である整数は存在しない。

【0089】

☆☆☆☆☆☆☆
集合論では集合「Ａ又はＢである」は集合「Ａだけである」、集合「Ｂだけである」及び集合「Ａであり、かつ、Ｂである（共通部分）」の和集合になる。
このため、集合「Ａであり、かつ、Ｂである」が空っぽなら、集合「Ａ又はＢである」は集合「Ａだけである」と集合「Ｂだけである」の和集合になる。

【0090】

●ＮＡＮＤ・ＩＮ回路（別名、ＮＡＮＤ・ＢＥＴＷＥＥＮ回路）
この回路はＡＮＤ・ＩＮ回路の否定だから、その出力の仕方は正反対になる。従って、その複数個の入力整数すべてが「その両・入力用特定整数ａ、ｂの間に有る整数」であれば、その出力を開放し、そうでなければ、その出力用特定整数を出力する。つまり、その複数個の入力整数のうち、少なくとも１つの入力整数が「ａより小さいか等しい整数（≦ａ）、又は、ｂより大きいか等しい整数（≧ｂ）」であれば、その出力用特定整数を出力する。
●ＡＮＤ・ＮＩＮ回路（別名、ＡＮＤ・ＮＯＢＥＴＷＥＥＮ回路）
その複数個の入力整数すべてが「ａより小さいか等しい整数（≦ａ）、又は、ｂより大きいか等しい整数（≧ｂ）」であれば、その出力用特定整数を出力し、そうでなければ、その出力を開放する。つまり、その複数個の入力整数のうち、少なくとも１つの入力整数が「その両・入力用特定整数ａ、ｂの間に有る整数」であれば、その出力を開放する。
●ＮＡＮＤ・ＮＩＮ回路（別名、ＮＡＮＤ・ＮＯＢＥＴＷＥＥＮ回路）
この回路はＡＮＤ・ＮＩＮ回路の否定だから、その出力の仕方は正反対になる。従って、その複数個の入力整数すべてが「ａより小さいか等しい整数（≦ａ）、又は、ｂより大きいか等しい整数（≧ｂ）」であれば、その出力を開放し、そうでなければ、その出力用特定整数を出力する。つまり、その複数個の入力整数のうち、少なくとも１つの入力整数が「その両・入力用特定整数ａ、ｂの間に有る整数」であれば、その出力用特定整数を出力する。

【0091】

●ＯＲ・ＩＮ回路（別名、ＯＲ・ＢＥＴＷＥＥＮ回路）
その複数個の入力整数のうち、少なくとも１つが「その両・入力用特定整数ａ、ｂの間に有る整数」であれば、その出力用特定整数を出力し、そうでなければ、その出力を開放する。つまり、その複数個の入力整数すべてが「ａより小さいか等しい整数（≦ａ）、又は、ｂより大きいか等しい整数（≧ｂ）」であれば、その出力を開放する。
●ＮＯＲ・ＩＮ回路（別名、ＮＯＲ・ＢＥＴＷＥＥＮ回路）
この回路はＯＲ・ＩＮ回路の否定だから、その出力の仕方は正反対になる。従って、その複数個の入力整数のうち、少なくとも１つが「その両・入力用特定整数ａ、ｂの間に有る整数」であれば、その出力を開放し、そうでなければ、その出力用特定整数を出力する。つまり、その複数個の入力整数すべてが「ａより小さいか等しい整数（≦ａ）、又は、ｂより大きいか等しい整数（≧ｂ）」であれば、その出力用特定整数を出力する。
●ＯＲ・ＮＩＮ回路（別名、ＯＲ・ＮＯＢＥＴＷＥＥＮ回路）
その複数個の入力整数のうち、少なくとも１つが「ａより小さいか等しい整数（≦ａ）、又は、ｂより大きいか等しい整数（≧ｂ）」であれば、その出力用特定整数を出力し、そうでなければ、その出力を開放する。つまり、その複数個の入力整数すべてが「その両・入力用特定整数ａ、ｂの間に有る整数」であれば、その出力を開放する。
●ＮＯＲ・ＮＩＮ回路（別名、ＮＯＲ・ＮＯＢＥＴＷＥＥＮ回路）
この回路はＯＲ・ＮＩＮ回路の否定だから、その出力の仕方は正反対になる。従って、その複数個の入力整数のうち、少なくとも１つが「ａより小さいか等しい整数（≦ａ）、又は、ｂより大きいか等しい整数（≧ｂ）」であれば、その出力を開放し、そうでなければ、その出力用特定整数を出力する。つまり、その複数個の入力整数すべてが「その両・入力用特定整数ａ、ｂの間に有る整数」であれば、その出力用特定整数を出力する。

【0092】

■■ 各種ＯＵＴ回路と各種ＮＯＵＴ回路に関して ■■
その両・入力用特定整数がａとｂである場合、以下の通りである。
●ＡＮＤ・ＯＵＴ回路
その複数個の入力整数すべてが「ａより小さい整数（＜ａ）、又は、ｂより大きい整数（＞ｂ）」であれば、その出力用特定整数を出力し、そうでなければ、その出力を開放する。つまり、その複数個の入力整数のうち、少なくとも１つが「ａ又はｂと等しい整数、又は、ａとｂの間に有る整数」であれば、その出力を開放する。
●ＮＡＮＤ・ＯＵＴ回路
この回路はＡＮＤ・ＯＵＴ回路の否定だから、その出力の仕方は正反対になる。従って、その複数個の入力整数すべてが「ａより小さい整数（＜ａ）、又は、ｂより大きい整数（＞ｂ）」であれば、その出力を開放し、そうでなければ、その出力用特定整数を出力する。つまり、その複数個の入力整数のうち、少なくとも１つが「ａ又はｂと等しい整数、又は、ａとｂの間に有る整数」であれば、その出力用特定整数を出力する。
●ＡＮＤ・ＮＯＵＴ回路
その複数個の入力整数すべてが「ａ又はｂと等しい整数、又は、ａとｂの間に有る整数」であれば、その出力用特定整数を出力し、そうでなければ、その出力を開放する。つまり、その複数個の入力整数のうち、少なくとも１つが「ａより小さい整数（＜ａ）、又は、ｂより大きい整数（＞ｂ）」であれば、その出力を開放する。
●ＮＡＮＤ・ＮＯＵＴ回路
この回路はＡＮＤ・ＮＯＵＴ回路の否定だから、その出力の仕方は正反対になる。従って、その複数個の入力整数すべてが「ａ又はｂと等しい整数、又は、ａとｂの間に有る整数」あれば、その出力を開放し、そうでなければ、その出力用特定整数を出力する。つまり、その複数個の入力整数のうち、少なくとも１つが「ａより小さい整数（＜ａ）、又は、ｂより大きい整数（＞ｂ）」であれば、その出力用特定整数を出力する。

【0093】

●ＯＲ・ＯＵＴ回路
その複数個の入力整数のうち、少なくとも１つが「ａより小さい整数（＜ａ）、又は、ｂより大きい整数（＞ｂ）」であれば、その出力用特定整数を出力し、そうでなければ、その出力を開放する。つまり、その複数個の入力整数すべてが「ａ又はｂと等しい整数、又は、ａとｂの間に有る整数」であれば、その出力を開放する。
●ＮＯＲ・ＯＵＴ回路
この回路はＯＲ・ＯＵＴ回路の否定だから、その出力の仕方は正反対になる。従って、その複数個の入力整数のうち、少なくとも１つが「ａより小さい整数（＜ａ）、又は、ｂより大きい整数（＞ｂ）」であれば、その出力を開放し、そうでなければ、その出力用特定整数を出力する。つまり、その複数個の入力整数すべてが「ａ又はｂと等しい整数、又は、ａとｂの間に有る整数」であれば、その出力用特定整数を出力する。
●ＯＲ・ＮＯＵＴ回路
その複数個の入力整数のうち、少なくとも１つが「ａ又はｂと等しい整数、又は、ａとｂの間に有る整数」であれば、その出力用特定整数を出力し、そうでなければ、その出力を開放する。つまり、その複数個の入力整数すべてが「ａより小さい整数（＜ａ）、又は、ｂより大きい整数（＞ｂ）」であれば、その出力を開放する。
●ＮＯＲ・ＮＯＵＴ回路
この回路はＯＲ・ＮＯＵＴ回路の否定だから、その出力の仕方は正反対になる。従って、その複数個の入力整数のうち、少なくとも１つが「ａ又はｂと等しい整数、又は、ａとｂの間に有る整数」であれば、その出力を開放し、そうでなければ、その出力用特定整数を出力する。つまり、その複数個の入力整数すべてが「ａより小さい整数（＜ａ）、又は、ｂより大きい整数（＞ｂ）」であれば、その出力用特定整数を出力する。

【0094】

これらの多値論理回路に関して成り立つ恒等式をまとめると以下の通りである。当然の事ながら、各・両回路の「複数の論理変数のそれぞれ同士、２つの入力用特定整数のそれぞれ同士、出力用特定整数・同士」等は同じである。さらに各・両回路が同期型・同士なら、その同期周波数などの同期条件やそのラッチング条件も同じである。
ただし、各回路の元になる「ＩＮ回路、ＮＩＮ回路」と「ＯＵＴ回路、ＮＯＵＴ回路」では前述した通りこれらの入力用特定整数２つはどちらの整数も１つずつだけずれる。
★ａ）ＡＮＤ・ＩＮ回路＝ＮＯＲ・ＮＩＮ回路
★ｂ）ＮＡＮＤ・ＩＮ回路＝ＯＲ・ＮＩＮ回路
★ｃ）ＡＮＤ・ＮＩＮ回路＝ＮＯＲ・ＩＮ回路
★ｄ）ＮＡＮＤ・ＮＩＮ回路＝ＯＲ・ＩＮ回路
★ｅ）ＡＮＤ・ＯＵＴ回路＝ＮＯＲ・ＮＯＵＴ回路
★ｆ）ＮＡＮＤ・ＯＵＴ回路＝ＯＲ・ＮＯＵＴ回路
★ｇ）ＡＮＤ・ＮＯＵＴ回路＝ＮＯＲ・ＯＵＴ回路
★ｈ）ＮＡＮＤ・ＮＯＵＴ回路＝ＯＲ・ＯＵＴ回路

【0095】

これらの恒等式は「非同期型・同士にしろ同期型・同士にしろ、同一の多値論理回路を２つの名前でただ呼んでいるに過ぎないこと」をも☆意味するが、多値論理的には重要な意味が有る。
例えば、ＮＡＮＤ・ＩＮ論理はＡＮＤ・ＩＮ論理の否定だからＡＮＤ・ＩＮ論理とＮＡＮＤ・ＩＮ論理は互いに相補関係に有り、ＮＡＮＤ・ＩＮ論理とＯＲ・ＮＩＮ論理は同じだから、ＡＮＤ・ＩＮ論理とＯＲ・ＮＩＮ論理も互いに相補関係に有ることになる。同様に、ＮＡＮＤ・ＩＮ論理とＮＯＲ・ＮＩＮ論理も互いに相補関係に有ることになる。
この場合、その『相補関係』とは『所定の複数個の論理変数がその２つの論理に同時に与えられたとき、必ず、一方の論理がその出力用特定整数の値になり、他方の論理がその反対の出力すなわち開放出力となること』を意味する。
ついでながら、例えば上記★ａ）項からＡＮＤ・ＩＮ論理は「ＯＲ・ＮＩＮ論理とＮＯＴ論理を結合したもの」を意味するので、同期型ＡＮＤ・ＩＮ回路を「同期型ＯＲ・ＮＩＮ回路の後段に非同期型ＮＯＴ回路を接続し、両回路の間にマッチング（整合）用のプル・アップ抵抗またはプル・ダウン抵抗を接続したもの」又は「非同期型ＯＲ・ＮＩＮ回路の後段に同期型ＮＯＴ回路を接続し、両回路の間にマッチング（整合）用のプル・アップ抵抗またはプル・ダウン抵抗を接続したもの」で代替的に構成することはできるが、「時間遅れ、電力損失、及び、多値ハザードの面から不利となる。否（いや）、それを逆に活用して「時間調整、タイミング合わせ、または、論理信号２つのマッチング」に利用することも考えられる。この場合、両回路とも同期型にすることが考えられる。

【実施例9】

【0096】

図９に実施例９の「オン・オフ駆動手段」と「双方向性プル・スイッチング手段」等を示す。そのＤ型フリップ・フロップ２７を含む前段回路部として「図１〜５の各図に示す実施例１〜５の各実施例」又は「図８に示す実施例８」又は「後述する図１４に示す実施例１４」又は「後述する図１５に示す実施例１５」の中の前段回路部分が接続される。「トランジスタ４１、２２〜２５（、ダイオード３６）及び抵抗１５の回路部」がそのオン・オフ駆動手段であり、トランジスタ３、５の直列回路がその双方向性のプル・スイッチング手段である。
ただし、点線で示すダイオード３６は無い場合も有るが、無い場合、トランジスタ５のオフ駆動時に出力端子Ｔ_ｏｕｔの電位が電源電位ｖ_ｍ＋１より高い場合、トランジスタ５のゲート・ソース静電容量の充電電流が出力端子Ｔ_ｏｕｔからトランジスタ５内蔵ダイオードとトランジスタ２２を経て電源線Ｖ_ｍ＋１へ流れる。

【0097】

なお、トランジスタ２２〜２５、３、５と抵抗１５を取り外し、トランジスタ４１のドレイン端子を出力端子Ｔ_ｏｕｔとすることもできる。この場合、その内蔵ダイオードの形成によりトランジスタ４１を逆導通型プル・アップ・スイッチング手段として使う場合も有るし、逆阻止用ダイオードをトランジスタ４１に直列接続して逆阻止型プル・アップ・スイッチング手段として使う場合も有る。 （ 別の実施例 ）
又は、図６の実施例６の様に「トランジスタ５の代わりにダイオード１０を用いてトランジスタ３と共に逆阻止型プル・ダウン・スイッチング手段を構成する」か「トランジスタ５を取り外し、トランジスタ３のドレイン端子を出力端子Ｔ_ｏｕｔにして逆導通型プル・ダウン・スイッチング手段を構成する」こともできる。 （派生実施例）
又は、図７の実施例７の様に「トランジスタ３を取り外し、トランジスタ５のソースを電源線Ｖ_ｍに直結して逆導通型プル・アップ・スイッチング手段を構成する」か「トランジスタ３を取り外し、トランジスタ５のソースを電源線Ｖ_ｍに直結し、トランジスタ５のドレインと出力端子Ｔ_ｏｕｔの間にダイオードを挿入・接続して、このダイオードとトランジスタ５の直列回路で逆阻止型プル・アップ・スイッチング手段を構成する」こともできる。 （派生実施例）
これらの事は後述する「図１０に示す実施例１０」でも同様に当てはまる。

【0098】

さらに、Ｄ型フリップ・フロップ２７のマイナス電源端子が電源線Ｖ_ｍではなく電源線Ｖ_ｍ−１に接続されて、２値のＤ型フリップ・フロップ２７がその電源電圧２倍で動作する場合、トランジスタ４１と抵抗を取り外して、そのＱ端子またはそのＱバー端子をトランジスタ２２、２３の共通ゲート端子に接続しても構わない。
しかも、そのＱ端子、Ｑバー端子の各・出力電流容量が充分に大きければ、Ｄ型フリップ・フロップ２７が直接トランジスタ３、５をオン・オフ駆動しても構わない。すなわち、トランジスタ３、５のうち、一方のゲートがＱ端子に、他方のゲートがＱバー端子にそれぞれ接続される。この場合、Ｄ型フリップ・フロップ２７は前述（段落番号［００３０］。）したオン・オフ駆動手段を兼ねることになる。
→→ 後述（段落番号［０１１２］。）する図１７の実施例１７の派生実施例。
これらの事は後述する「図１０に示す実施例１０」でも「図１１に示す実施例１１」でも同様に当てはまる。

【実施例10】

【0099】

図１０に実施例１０の「オン・オフ駆動手段」と「双方向性プル・スイッチング手段」等を示す。Ｄ型フリップ・フロップ２７を含む前段回路部として「図１〜５の各図に示す実施例１〜５の各実施例」又は「図８に示す実施例８」又は「後述する図１４に示す実施例１４」又は「後述する図１５に示す実施例１５」の中の前段回路部分が接続される。
図９の実施例９との違いは「トランジスタ３、５の接続順序」、「トランジスタ３、５の各ゲートの接続の仕方」及び「トランジスタ３、５のオン・オフ動作が正反対になっていること、従って、その論理が実施例９の否定になっていること」である。
ただし、図９の実施例９でも図１０の実施例１０でもその出力端子Ｔ_ｏｕｔ側トランジスタのオフ駆動を先にして速める為、そのゲートは前段側の２値インバーター回路に接続されている。

【実施例11】

【0100】

図１１に実施例１１の「オン・オフ駆動手段」と「双方向性プル・スイッチング手段」を示す。Ｄ型フリップ・フロップ２７を含む前段回路部として「図１〜５の各図に示す実施例１〜５の各実施例」又は「図８に示す実施例８」又は「後述する図１４に示す実施例１４」又は「後述する図１５に示す実施例１５」の中の前段回路部分が接続される。
「トランジスタ３〜６とダイオード９〜１２が形成する双方向性プル・スイッチング手段」のオフ速度を速める為に各ゲートを逆バイアスできる様にした。
なお、トランジスタ３、６とダイオード９、１２を取り外せば、その双方向性スイッチング手段は逆阻止型プル・ダウン・スイッチング手段になる。一方、トランジスタ４、５とダイオード１０、１１を取り外せば、その双方向性スイッチング手段は逆阻止型プル・アップ・スイッチング手段になる。

【特許文献17】特許第３４２３７８０号（双方向性スイッチング手段と１方向性スイッチング手段）

【実施例12】

【0101】

図１２に実施例１２の「オン・オフ駆動手段」と「双方向性プル・スイッチング手段」を示す。Ｄ型フリップ・フロップ２７を含む前段回路部として「図１〜５の各図に示す実施例１〜５の各実施例」又は「図８に示す実施例８」又は「後述する図１４に示す実施例１４」又は「後述する図１５に示す実施例１５」の中の前段回路部分が接続される。但し、電源線Ｖ_ｍと電源線ＩＶ_ｍは同じ場合も有れば、全く違う場合も有る。
実施例１２では「完全絶縁型双方向性スイッチング手段」を「前述（段落番号［００３０］。）したプル・スイッチング手段」として用いている為「その片方のスイッチ端子が接続される電源線ＩＶ_ｍ」は電源線Ｖ_０〜電源線Ｖ_ｎ−１のいずれでも良い。要するに、電源線ＩＶ_ｍの電源電位ｉｖ_ｍを自由に設定できる。
その理由は次の通りである。トランジスタ４１、２３、２４、４７がオンのとき、トランジスタ２４、４７及びダイオード４９〜５０、６５〜６６が「その双方向性スイッチング手段を形成するトランジスタ３〜６」それぞれをゲート逆バイアスすると同時にゲート順バイアス用のコンデンサ４５を充電する。このとき、トランジスタ３〜６がオフな為、電源線ＩＶ_ｍ及び出力端子Ｔ_ｏｕｔはこれらのゲート・ソース間部と双方向に遮断（しゃだん）されるので、電源線Ｖ_ｍ＋１や電源線Ｖ_ｍ−１とも双方向に遮断される。
一方、トランジスタ４１、２３がオフで、トランジスタ２２がオンのとき「トランジスタ２４、４７及びダイオード４９〜５０、６５〜６６」は双方向にオフなため、トランジスタ３〜６のゲート・ソース間部は電源線Ｖ_ｍ＋１や電源線Ｖ_ｍ−１と双方向に遮断されるので、そのゲート・ソース間部が電源線ＩＶ_ｍ及び出力端子Ｔ_ｏｕｔと導通状態に有っても全く支障は無い。このとき、ゲート順バイアス用のコンデンサ４５が「その双方向性スイッチング手段を形成するトランジスタ３〜６」全部を同時にオン駆動する。

【特許文献17】特許第３４２３７８０号（完全絶縁型双方向性スイッチング手段）

【実施例13】

【0102】

図１３に示す実施例１３では「条件付き絶縁型双方向性スイッチング手段」を「双方向性プル・スイッチング手段」として用いている。電源線Ｖ_ｍの特定電源電位ｖ_ｍと「出力端子Ｔ_ｏｕｔに接続される後段回路入力部や負荷等」の電位は共に電源電位ｖ_０より高い必要が有る。特定電源電位ｖ_ｍがこの電位条件を満たす限り、特定電源電位ｖ_ｍの高さを自由に設定することができる。
従って、出力用特定整数ｍの値は入力用特定整数「ＨとＧ」の各値に全く拘束されず、ｎ−１≧ｍ≧１の間で出力用特定整数ｍを自由な値に設定することができる。
その理由は次の通りである。トランジスタ４７、４８がオンのときダイオード４９、５０と共に、「トランジスタ３、４が形成する双方向性プル・スイッチング手段」をゲート逆バイアスしてオフ駆動すると同時にゲート順バイアス用のコンデンサ４５を充電する。このとき特定電源電位ｖ_ｍと出力端子Ｔ_ｏｕｔの電位が電源電位ｖ_０より高い限り、トランジスタ３、４のゲート・ソース間部は電源線Ｖ_ｍ及び出力端子Ｔ_ｏｕｔと遮断される。
一方、トランジスタ４７、４８がオフのときコンデンサ４５がその双方向性プル・スイッチング手段つまりトランジスタ３、４をオン駆動してターン・オンさせる為、逆電圧が電源線Ｖ_ｍからトランジスタ３を経てダイオード４９、５０に印加され、両ダイオードはオフとなる。この為、そのゲート・ソース間部は両電源線Ｖ_０、Ｖ_−１と遮断されるので、そのゲート・ソース間部が電源線Ｖ_ｍと出力端子Ｔ_ｏｕｔと導通しても支障は無い。

【特許文献18】特許第３３２１２０３号（条件付き絶縁型スイッチング手段）

【実施例14】

【0103】

図１４に示す実施例１４は「図８に示す実施例８」を応用したもので、図示していないがＤ型フリップ・フロップ２７の後段には「図８に示す実施例８」中の「トランジスタ４１、３７、ダイオード３９及び抵抗１５が形成するオン・オフ駆動手段」と「トランジスタ３、４を直列接続した双方向性プル・スイッチング手段」が接続される。あるいは、Ｄ型フリップ・フロップ２７の後段には「図９に示す実施例９」〜「図１２に示す実施例１２」のいずれか１つに示された「オン・オフ駆動手段と双方向性プル・スイッチング手段」が接続される。
図１４の実施例１４に「図８に示す実施例８」又は「図９に示す実施例９」又は「図１１に示す実施例１１」の「オン・オフ駆動手段と双方向性プル・スイッチング手段」を接続したときに、以下４つの場合について考える。
◆◇◆１）Ｈ＝Ｇの場合：
いま分かり易くする為に、「その同期動作に伴う時間遅れを無視して、Ｄ型フリップ・フロップ２７のＤ入力信号とＱ出力信号が一致するとした論理動作」すなわち「元の非同期型・多値論理回路の非反転・論理動作」と、「その反転・論理動作」は次の通りである。
◆ａ）非反転・論理動作；
その１つの入力用特定整数がＨである為、入力端子Ｔ_ｉｎ１、Ｔ_ｉｎ２の入力整数Ｎ_ｉｎ１、Ｎ_ｉｎ２が共に整数Ｈなら出力端子Ｔ_ｏｕｔから出力用特定整数ｍが出力され、そうでないなら出力端子Ｔ_ｏｕｔからの出力は開放される。 （元の非同期型・多値論理回路の場合）
このため、本発明者は実施例１４の「同期ラッチング機能を持つ多値論理回路」をさらに同期型（多値）ＡＮＤ回路と呼ぶ。 （実施例１４の同期型・多値論理回路の場合）
◆ｂ）反転・論理動作；
入力整数Ｎ_ｉｎ１、Ｎ_ｉｎ２が共に整数Ｈなら出力端子Ｔ_ｏｕｔからの出力は開放され、そうでないなら出力端子Ｔ_ｏｕｔから出力用特定整数ｍが出力される。
（元の非同期型・多値論理回路の場合）
このため、実施例１４においてトランジスタ４１（図８中、図９中、図１１中）のゲート端子をＱ端子からＱバー端子に接続し直すと、実施例１４の「同期ラッチング機能を持つ多値論理回路」は「さらに本発明者が『入力用特定整数をＨとする同期型（多値）ＮＡＮＤ回路』と呼ぶ回路」になる。 （実施例１４の同期型・多値論理回路の場合）

【0104】

◆◇◆２）Ｈ＞Ｇの場合：
いま分かり易くする為に、「その同期動作に伴う時間遅れを無視して、Ｄ型フリップ・フロップ２７のＤ入力信号とＱ出力信号が一致するとした論理動作」すなわち「元の非同期型・多値論理回路の非反転・論理動作」と、「その反転・論理動作」は次の通りである。
◆ａ）非反転・論理動作；
入力端子Ｔ_ｉｎ１、Ｔ_ｉｎ２の入力整数Ｎ_ｉｎ１、Ｎ_ｉｎ２が共に「Ｈ≧Ｎ_ｉｎ１、Ｎ_ｉｎ２≧Ｇ」なら出力端子Ｔ_ｏｕｔから出力用特定整数ｍが出力され、そうでないなら出力端子Ｔ_ｏｕｔからの出力は開放される。 （元の非同期型・多値論理回路の場合）
このため、本発明者は図１４に示す実施例１４を「２つの入力用特定整数（値）をＨとＧとする同期型ＡＮＤ・ＮＯＵＴ回路（または同期型ＮＯＲ・ＯＵＴ回路）」と呼ぶ。
（実施例１４の同期型・多値論理回路の場合）
◆ｂ）反転・論理動作；
入力整数Ｎ_ｉｎ１、Ｎ_ｉｎ２が共に「Ｈ≧Ｎ_ｉｎ１、Ｎ_ｉｎ２≧Ｇ」なら出力端子Ｔ_ｏｕｔは開放され、そうでないなら出力端子Ｔ_ｏｕｔから出力用特定整数ｍが出力される。
（元の非同期型・多値論理回路の場合）
このため、実施例１４においてトランジスタ４１（図８中、図９中、図１１中）のゲート端子をＱ端子からＱバー端子に接続し直すと、実施例１４は「さらに本発明者が『２つの入力用特定整数（値）をＨとＧとする同期型（多値）ＮＡＮＤ・ＮＯＵＴ回路（又は同期型ＯＲ・ＯＵＴ回路）』と呼ぶ回路」になる。
（実施例１４の同期型・多値論理回路の場合）

【0105】

◆◇◆３）トランジスタ３２ａ、３２ｂ、ダイオード３４及び抵抗６７を取り外した場合：
いま分かり易くする為に、「その同期動作に伴う時間遅れを無視して、Ｄ型フリップ・フロップ２７のＤ入力信号とＱ出力信号が一致するとした論理動作」すなわち「元の非同期型・多値論理回路の非反転・論理動作」と、「その反転・論理動作」は次の通りである。
◆ａ）非反転・論理動作；
入力端子Ｔ_ｉｎ１、Ｔ_ｉｎ２の入力整数Ｎ_ｉｎ１、Ｎ_ｉｎ２が共に整数Ｈより小さいか等しいなら出力端子Ｔ_ｏｕｔから出力用特定整数ｍが出力され、そうでないなら出力端子Ｔ_ｏｕｔからの出力は開放される。 （元の非同期型・多値論理回路の場合）
このため、本発明者は図１４に示す実施例１４を「その１つの入力用特定整数をＨとする同期型ＡＮＤ・ＮＯＶＥＲ回路（又は同期型ＮＯＲ・ＯＶＥＲ回路）」と呼ぶ。
（実施例１４の同期型・多値論理回路の場合）
◆ｂ）反転・論理動作；
入力整数Ｎ_ｉｎ１、Ｎ_ｉｎ２のうち少なくとも一方が整数Ｈより大きいなら出力用特定整数ｍが出力され、そうでないなら、つまり、入力整数Ｎ_ｉｎ１、Ｎ_ｉｎ２が共に整数Ｈより小さいか等しいなら出力端子Ｔ_ｏｕｔからの出力は開放される。
（元の非同期型・多値論理回路の場合）
このため、実施例１４においてトランジスタ４１（図８中、図９中、図１１中）のゲート端子をＱ端子からＱバー端子に接続し直すと、実施例１４は「さらに本発明者が『その１つの入力用特定整数をＨとする同期型ＮＡＮＤ・ＮＯＶＥＲ回路（又は同期型ＯＲ・ＯＶＥＲ回路）』と呼ぶ回路になる。 （実施例１４の同期型・多値論理回路の場合）

【0106】

◆◇◆４）トランジスタ３１ａ、３１ｂ、３３ａ、３３ｂ、ダイオード３５ａ、３５ｂ及び抵抗２０ａ、２０ｂ、６２を取り外した場合：
いま分かり易くする為に、「その同期動作に伴う時間遅れを無視して、Ｄ型フリップ・フロップ２７のＤ入力信号とＱ出力信号が一致するとした論理動作」すなわち「元の非同期型・多値論理回路の非反転・論理動作」と、「その反転・論理動作」は次の通りである。
◆ａ）非反転・論理動作；
入力端子Ｔ_ｉｎ１、Ｔ_ｉｎ２の入力整数Ｎ_ｉｎ１、Ｎ_ｉｎ２が共に整数Ｇより大きいか等しいなら出力端子Ｔ_ｏｕｔから出力用特定整数ｍが出力され、そうでないなら出力端子Ｔ_ｏｕｔからの出力は開放される。 （元の非同期型・多値論理回路の場合）
このため、本発明者は図１４に示す実施例１４を「その１つの入力用特定整数をＧとする同期型ＡＮＤ・ＮＵＮＤＥＲ回路（又は同期型ＮＯＲ・ＵＮＤＥＲ回路）」と呼ぶ。
（実施例１４の同期型・多値論理回路の場合）
◆ｂ）反転・論理動作；
入力整数Ｎ_ｉｎ１、Ｎ_ｉｎ２のうち少なくとも一方が整数Ｇより小さいなら出力用特定整数ｍが出力され、そうでないなら、つまり、入力整数Ｎ_ｉｎ１、Ｎ_ｉｎ２が共に整数Ｇより大きいか等しいなら出力端子Ｔ_ｏｕｔからの出力は開放される。
（元の非同期型・多値論理回路の場合）
このため、実施例１４においてトランジスタ４１（図８中、図９中、図１１中）のゲート端子をＱ端子からＱバー端子に接続し直すと、実施例１４は「さらに本発明者が『その１つの入力用特定整数をＧとする同期型ＮＡＮＤ・ＮＵＮＤＥＲ回路（又は同期型ＯＲ・ＵＮＤＥＲ回路）』と呼ぶ回路」になる。
（実施例１４の同期型・多値論理回路の場合）

【0107】

これらの多値論理回路に関して成り立つ恒等式をまとめると以下の通りである。当然の事ながら、各・両回路の「複数の論理変数のそれぞれ同士、入力用特定整数・同士、出力用特定整数・同士」等は同じである。さらに各・両回路が同期型・同士なら、その同期周波数などの同期条件やそのラッチング条件も同じである。
ただし、各回路の元になる「ＯＶＥＲ回路、ＮＯＶＥＲ回路」と「ＵＮＤＥＲ回路、ＮＵＮＤＥＲ回路」では前述（段落番号［００７８］の前半。）した通りこれらの入力用特定整数は１だけずれる。
★ａ）ＡＮＤ・ＮＵＮＤＥＲ回路＝ＮＯＲ・ＵＮＤＥＲ回路
★ｂ）ＮＡＮＤ・ＮＵＮＤＥＲ回路＝ＯＲ・ＵＮＤＥＲ回路
★ｃ）ＯＲ・ＮＵＮＤＥＲ回路＝ＮＡＮＤ・ＵＮＤＥＲ回路
★ｄ）ＮＯＲ・ＮＵＮＤＥＲ回路＝ＡＮＤ・ＵＮＤＥＲ回路
★ｅ）ＡＮＤ・ＮＯＶＥＲ回路＝ＮＯＲ・ＯＶＥＲ回路
★ｆ）ＮＡＮＤ・ＮＯＶＥＲ回路＝ＯＲ・ＯＶＥＲ回路
★ｇ）ＯＲ・ＮＯＶＥＲ回路＝ＮＡＮＤ・ＯＶＥＲ回路
★ｈ）ＮＯＲ・ＮＯＶＥＲ回路＝ＡＮＤ・ＯＶＥＲ回路

【0108】

これらの恒等式は「非同期型・同士にしろ同期型・同士にしろ、同一の多値論理回路を２つの名前でただ呼んでいるに過ぎないこと」をも☆意味するが、多値論理的には重要な意味が有る。
例えば、ＮＡＮＤ・ＮＵＮＤＥＲ論理はＡＮＤ・ＮＵＮＤＥＲ論理の否定だからＡＮＤ・ＮＵＮＤＥＲ論理とＮＡＮＤ・ＮＵＮＤＥＲ論理は互いに相補関係に有り、ＮＡＮＤ・ＮＵＮＤＥＲ論理とＯＲ・ＵＮＤＥＲ論理は同じだから、ＡＮＤ・ＮＵＮＤＥＲ論理とＯＲ・ＵＮＤＥＲ論理も互いに相補関係に有ることになる。同様に、ＮＡＮＤ・ＮＵＮＤＥＲ論理とＮＯＲ・ＵＮＤＥＲ論理も互いに相補関係に有ることになる。
この場合、その『相補関係』とは『所定の複数個の論理変数がその２つの論理に同時に与えられたとき、必ず、一方の論理がその出力用特定整数の値になり、他方の論理がその正反対の出力、開放出力となること』を意味する。
ついでながら、例えば、上記★ｂ）項からＯＲ・ＵＮＤＥＲ論理は「ＡＮＤ・ＮＵＮＤＥＲ論理とＮＯＴ論理を結合したもの」を意味するので、同期型ＯＲ・ＵＮＤＥＲ回路を「同期型ＡＮＤ・ＮＵＮＤＥＲ回路の後段に非同期型ＮＯＴ回路を接続し、両回路の間にマッチング（整合）用のプル・アップ抵抗またはプル・ダウン抵抗を接続したもの」又は「非同期型ＡＮＤ・ＮＵＮＤＥＲ回路の後段に同期型ＮＯＴ回路を接続し、両回路の間にマッチング（整合）用のプル・アップ抵抗またはプル・ダウン抵抗を接続したもの」で代替的に構成することはできるが、「時間遅れ、電力損失、及び、多値ハザードの面から不利となる。否（いや）、それを逆に活用して「時間調整、タイミング合わせ、または、論理信号２つのマッチング」に利用することも考えられる。この場合、両回路とも同期型にすることが考えられる。
全く同様に、例えば、上記★ａ）項からＡＮＤ・ＮＵＮＤＥＲ論理は「ＯＲ・ＵＮＤＥＲ論理とＮＯＴ論理を結合したもの」を意味するので、同期型ＡＮＤ・ＮＵＮＤＥＲ回路を「同期型ＯＲ・ＵＮＤＥＲ回路の後段に非同期型ＮＯＴ回路を接続し、両回路の間にマッチング（整合）用のプル・アップ抵抗またはプル・ダウン抵抗を接続したもの」又は「非同期型ＯＲ・ＵＮＤＥＲ回路の後段に同期型ＮＯＴ回路を接続し、両回路の間にマッチング（整合）用のプル・アップ抵抗またはプル・ダウン抵抗を接続したもの」で代替的に構成することはできるが、時間遅れと電力損失と多値ハザードの面から不利となる。否（いや）、逆に活用して「時間調整、タイミング合わせ、又は、論理信号２つのマッチング」に利用することも考えられる。この場合、両回路とも同期型にすることが考えられる。

【0109】

それから、図１４の実施例１４においてＤ型フリップ・フロップ２７の後段として上記「図８に示す実施例８」等の「オン・オフ駆動手段と双方向性プル・スイッチング手段」ではなく「図１０に示す実施例１０」又は「図１２に示す実施例１２」の「オン・オフ駆動手段と双方向性プル・スイッチング手段」を接続したときは次の通りになる。
「上述（段落番号［０１０３〜０１０６］。）の◇◇◇１）〜◇◇◇４）においてトランジスタ４１のゲート端子をＱ端子に接続したときの内容（＝非反転論理）」が「こちらではそのゲート端子をＱバー端子に接続したときの内容（＝反転論理）」になり、「上述の◇◇◇１）〜◇◇◇４）においてトランジスタ４１のゲート端子をＱバー端子に接続したときの内容（＝反転論理）」が「こちらではそのゲート端子をＱ端子に接続したときの内容（＝非反転論理）」になるだけである。
そして、図８〜図１２に示す実施例８〜１２のそれぞれにおいて、その出力用特定整数を変更した各実施例について説明したが、図１４に示す実施例１４はそれらの実施例の「オン・オフ駆動手段と双方向性プル・スイッチング手段」を用いているので、当然、実施例１４においてもその出力用特定整数を変更することができる。

【実施例15】

【0110】

図１５に示す実施例１５は、図１４に示す実施例１４においてトランジスタ３３ａ、３３ｂ等を１つにまとめたものである。このため、その「オン・オフ駆動手段と双方向性プル・スイッチング手段」等については図１４の実施例１４の場合と全く同様である。

【実施例16】

【0111】

図１６に示す実施例１６では同期信号発生手段６０（＝同期信号供給手段）とＤ型フリップ・フロップ７０は同じ両電源線Ｖ_０、Ｖ_−１から電源供給を受ける。
また、そのオン・オフ駆動手段をトランジスタ７１、７２、ダイオード３９及び抵抗１５が構成し、その双方向性プル・スイッチング手段をトランジスタ７３、７４が構成する。
さらに、「トランジスタ１、２、１７及び抵抗２０、６２が構成する数値判別手段」の代わりに「図８中のトランジスタ３１〜３３、ダイオード３４及び抵抗２０、６２、６７が構成する数値判別手段」、「図１４中のトランジスタ３１ａ〜３３ａ、３１ｂ〜３３ｂ、ダイオード３４、３５ａ、３５ｂ及び抵抗２０ａ、２０ｂ、６２、６７が構成する数値判別手段」、「図１５中のトランジスタ３１ａ〜３２ａ、３１ｂ〜３２ｂ、３３、ダイオード３４、６８ａ、６８ｂ及び抵抗２０、６２、６７が構成する数値判別手段」を使う各実施例も可能である。
それから、「図１６中に示す電源線Ｖ_−１、Ｖ_０」それぞれの代わりに電源線Ｖ_０、Ｖ_１それぞれを使用し、つまりその各電源電位を１つずつ上げ、トランジスタ７２〜７４、ダイオード３９及び抵抗１５を取り外し、トランジスタ７１のドレイン端子を出力端子Ｔ_ｏｕｔとすることもできる。この場合、「その内蔵ダイオードの形成によりトランジスタ７１を逆導通型プル・ダウン・スイッチング手段として使う場合」も有るし、「逆阻止用ダイオードをトランジスタ７１に直列接続して、この直列回路を逆阻止型プル・ダウン・スイッチング手段として使う場合」も有る。 （ 別の実施例 ）
又は、Ｎチャネル型とＰチャネル型の違いは有るが、図７の実施例７と同様に「トランジスタ７４の代わりにダイオード１２を用いてトランジスタ７３と共に逆阻止型プル・ダウン・スイッチング手段を構成する」か「トランジスタ７４を取り外し、トランジスタ７３のソース端子などを出力端子Ｔ_ｏｕｔにして逆導通型プル・ダウン・スイッチング手段を構成する」こともできる。 （ 派生実施例 ）
又は、Ｎチャネル型とＰチャネル型の違いは有るが、図６の実施例６と同様に「トランジスタ７３を取り外し、トランジスタ７４のソース等を電源線Ｖ_ｍに直結して逆導通型プル・アップ・スイッチング手段を構成する」か「トランジスタ７３を取り外し、トランジスタ７４のソース等を電源線Ｖ_ｍに直結し、トランジスタ７４のドレインと出力端子Ｔ_ｏｕｔの間にダイオード１０を挿入・接続して、トランジスタ７４とダイオード１０で逆阻止型プル・アップ・スイッチング手段を構成する」こともできる。 （ 派生実施例 ）

【実施例17】

【0112】

図１７に示す実施例１７は「本発明者が同期型の多値ＥＶＥＮ回路または非反転バッファー回路と呼ぶ多値論理回路」であるが、トランジスタ２２、２３の両ゲートの接続をＱ端子からＱバー端子に変更すれば、図１７に示す実施例１７は「本発明者が同期型の多値ＮＯＴ回路または多値ＮＥＶＥＮ回路と呼ぶ多値論理回路」になる。
また、図１７に示す実施例１７ではＤ型フリップ・フロップ１２７はＤ型フリップ・フロップ２７（図９中）の電源電圧の２倍で動作する為、両電源線Ｖ_ｍ−１、Ｖ_ｍ＋１から電源供給を受ける。このため、Ｄ型フリップ・フロップ１２７が直接トランジスタ２２〜２５をオン・オフ駆動するので、図９中のトランジスタ４１と抵抗１５は必要無い。
さらに、Ｄ型フリップ・フロップ１２７の出力部（＝Ｑ端子とＱバー端子の回路部分）が「トランジスタ２２〜２５（及びダイオード３６）が構成するオン・オフ駆動手段」と構成が同様なら、Ｄ型フリップ・フロップ１２７が直接トランジスタ３、５をオン・オフ駆動することもできる。
→→ 前述（段落番号［００９８］。）した「図９の実施例９の派生実施例と図１０の実施例１０の派生実施例」。

【実施例18】

【0113】

別の実施例（図示せず。）について説明する。前述した「図１に示す実施例１」は「特開２００５−２３６９８５号（特許文献３）の図９の多値論理回路において、ダイオード２６及び抵抗２７が無い場合で、『ダイオード２５と抵抗２３の接続点』・『トランジスタ２４のゲート』間に図１の実施例１中のＤ型フリップ・フロップ２７を挿入・接続する等し、双方向性プル・スイッチング手段のターン・オフ速度を図１の実施例１中のトランジスタ３７等で速めたもの」である。
同様に、特開２００５−２３６９８５号の図１１、図１３、図１７、図２０、図２３（ｂ）、図２５（ｂ）の各・多値論理回路においても同様な事をした本発明の各実施例が可能である。
つまり、特開２００５−２３６９８５号の図１７、図２０の各多値論理回路では２つ有るＰＭＯＳのうち、前段のＰＭＯＳのドレインと後段のＰＭＯＳのゲートの間に同様に「両電源線Ｖ_ｍ＋１・Ｖ_ｍから電源供給されたＤ型フリップ・フロップ２７」を挿入・接続する等することになる。
また、特開２００５−２３６９８５号の図２３（ｂ）の多値論理回路では前段の「入力端子Ｉｎ４を持つＰＭＯＳ」のドレインと後段のＰＭＯＳのゲートの間に同様に「両電源線Ｖ_ｍ＋１・Ｖ_ｍから電源供給されたＤ型フリップ・フロップ２７」を挿入・接続する等することになる。
さらに、特開２００５−２３６９８５号の図２５（ｂ）の多値論理回路では前段のＰＭＯＳ４つのドレイン接続点と後段のＰＭＯＳのゲートの間に同様に「両電源線Ｖ_ｍ＋１・Ｖ_ｍから電源供給されたＤ型フリップ・フロップ２７」を挿入・接続する等することになる。
「図１に示す実施例１から図２〜７に示す実施例２〜７それぞれへ派生した」のと同様に、その入力用特定整数の数値と個数を変更したり、あるいは、そのプル・スイッチング手段を逆導通型または逆阻止型に変更したり、あるいは、そのプル・スイッチング手段の一方のスイッチ端子を接続する電源線を変更したりすることによって、「上述の特開２００５−２３６９８５号の各実施例から派生した本発明の各実施例」からさらに派生した各・派生実施例が可能である。そして、これら本発明の各実施例またはその各・派生実施例でも本発明・「図１に示す実施例１」の様にトランジスタ３７等でその双方向性スイッチング手段のターン・オフを速めた各・派生実施例も可能である。 （派生実施例）
つまり、トランジスタ３７等の有る場合と無い場合の各派生実施例が有るということである。

【0114】

＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊
◆◆◆＊＊＊＊＊＊＊＊＊ 最後に以下の事を補足する。 ＊＊＊＊＊＊＊＊＊◆◆◆
＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊＊
●１）説明の便宜上、入力端子、出力端子（請求項１記載中の入口手段、出口手段に相当。）と呼んだが、実際には端子として存在せず、単なる導線や電極などである場合が多い。これは例えばトランジスタのベース端子、ベース電極、ベース・リード線、あるいは、単にベースという呼び方がされるのと同様である。
●２）各実施例あるいはその各派生実施例において、「そのバックゲートとソースを接続した各ＮＭＯＳ」に関してそのバックゲートは「そのソース」ではなく「その回路の最低定電位供給手段｛例：電源線Ｖ_０又はＶ_−１｝」に接続しても良い。あるいは、そのソース電位より電位の低い他の定電位供給手段に接続しても良い。 （派生実施例）
また、各実施例またはその各派生実施例において、「そのバックゲートとソースを接続した各ＰＭＯＳ」に関してそのバックゲートは「そのソース」ではなく「その回路の最高定電位供給手段｛例：電源線Ｖ_ｎ−１又はＶ_ｎ｝」に接続しても良い。あるいは、そのソース電位より電位の高い他の定電位供給手段に接続しても良い。 （派生実施例）
●３）各実施例あるいはその各派生実施例において抵抗１５、２０、２１、２６、２８、６２〜６４、６７等の代わりに「そのゲート・ソース間を直結した接合型ＦＥＴまたはノーマリィ・オン型ＭＯＳ・ＦＥＴ」又は「そのドレイン・ゲート間を接続したノーマリィ・オフ型ＭＯＳ・ＦＥＴ」を抵抗手段として１つずつ使用できる。 （派生実施例）
さらに、その回路動作に支障が無ければ、各実施例あるいはその各派生実施例においてその各抵抗の代わりに定電流ダイオード、「定電流ダイオード２つを逆向きに直列接続したもの」、カレント・ミラー回路、又は、２端子の定電流手段を抵抗手段として１つずつ使用できる。ただし、定電流ダイオード、定電流手段などを使う場合は分圧比に注意する。
（派生実施例）
●４）各実施例あるいはその各派生実施例において、各ダイオードの代わりに「そのコレクタとベースを直結したバイポーラ・トランジスタ」、「そのドレインとソースを直結した接合型ＦＥＴ」、「そのドレインとゲートを直結したバイポーラ・モードのＳＩＴ又はＧＴＢＴ」、「そのゲート、バックゲート及びソースを接続したノーマリィ・オフ型ＭＯＳ・ＦＥＴ」又は「そのドレイン・バックゲート間、そのソース・バックゲート間それぞれが導通しない様にそのバックゲート電位を保ち、そのドレインとゲートを接続したノーマリィ・オフ型ＭＯＳ・ＦＥＴ」を１つずつ使用できる。 （派生実施例）
●５）各実施例あるいはその各派生実施例において各電源電位の高低を正反対にして、各可制御スイッチング手段を「それと相補関係に有る可制御スイッチング手段（例：Ｎチャネル型ＭＯＳ・ＦＥＴに対するＰチャネル型ＭＯＳ・ＦＥＴ）」で１つずつ置き換え、電圧方向または電圧極性の有る各構成要素（例：ダイオード）の向きを逆にした「元の実施例に対して電圧方向または電圧極性に関して対称的な関係に有る実施例」も当然可能である。この対称的な関係に有る各実施例は請求項１記載中の「第１定電位から第Ｎ定電位まで番号順にこれらの定電位が低くなって行く場合」に対応する。但し、その場合、それは正論理に対する負論理に対応するので、その多値論理機能が元の回路と同じ場合も有るし、違う場合も有る。

【0115】

●６）本発明の追加効果として、多値論理回路・単位で同期ラッチングできるので、その全体回路の組み方に柔軟性が有って、全体の回路構成の選択肢が増えて便利になる。
従来だと、必ず多値回路と多値回路の間に多値同期型ラッチング回路を設けなければならなかった。
●７）各実施例またはその各派生実施例において、電源線Ｖ_０か他の電源線が「その回路の本体ケース」又は「その回路装置の本体」又は「自動車、オートバイ、自転車などの車体」又は「船などの船体」又は「水陸両用のホーバー・クラフト等の本体」又は「飛行機、ヘリコプター等の飛行手段の本体」又は「宇宙船、宇宙ステーション等の宇宙航行手段・宇宙漂遊手段の本体」又は「地球、月、火星などの天体」等に接続されて、その本体・車体・船体・天体の電位がアース電位などの大本（おおもと）の基準電位となる場合が多くなる。ただし、「その電源電位の高さで隣り同士となる２つの電源線」それぞれの間に直流電圧供給用の直流電源が１つずつ接続されているが、図示されていない。
●８）蛇足ながら『Ｂｅｙｏｎｄ ｔｈｅ ＣＭＯＳ』ということで、量子素子など各種の新素子が提案されて来たが、☆☆☆ＣＭＯＳも進化する！！！ ☆☆☆ＣＭＯＳは３次元ＩＣ、多値、新概念コンピューター（→→後述する段落番号［０１２９、０１６５〜０１６７］。）に向かって進化する！！！
その１例が図９中の「トランジスタ３、５を組み合わせた双方向性スイッチ」又は「トランジスタ３、５、２２〜２５（とダイオード３６）を組み合わせた双方向性スイッチング手段」である。 →→ 下記・特許文献６（特開２００６−２５２７４２号）。
その別の１例が下記・特許文献８（特開２００７−０３５２３３号）の図１９の多値メモリーである。
しかも、たとえ、ある回路が完全なＣＭＯＳ構造でなくても、その回路全体で電力消費が根本的に少なければ、全く問題が無い。例えばプル・アップ抵抗やプル・ダウン抵抗を使う場合であっても、その回路中において「その動作中オン状態にあって、プル・アップ（又はプル・ダウン）抵抗をプルするＭＯＳ・ＦＥＴ等の総数が常に少なく」、「その動作中そのオン・オフが切り換わるＭＯＳ・ＦＥＴ等の総数も常に少ない」回路の場合である。後述する入出力パターン記憶型１０進法コンピューターではそうなると予測される。 →→ 段落番号［０１２９、０１６５〜０１６７］。
一方、現在のＣＰＵ等はＣＭＯＳ回路の塊（かたまり）であるにもかかわらず、「高いスイッチング周波数でオン・オフが切り換わるＭＯＳ・ＦＥＴ等」の総数が極めて多い為に、「その各貫通電流による電力損失を含む、その総スイッチング損失」と「その各ゲート・ソース間静電容量などの充放電に伴う総電力損失」などにより、そのＣＰＵ等はヒーターみたいになっているのが現状である。

【特許文献6】特開２００６−２５２７４２号（双方向性スイッチング手段、多値バッファー手段、多値記憶手段。）

【特許文献8】特開２００７−０３５２３３号（多値デコーディング手段、多値情報処理手段など。）

【0116】

●９）本発明で使うノーマリィー・オフ型ＭＯＳ・ＦＥＴに関して、そのドレイン・ソース間耐電圧とそのゲート・ソース間耐電圧をある程度の大きさに保つ（、できれば大きくする）一方、そのオフ時の漏れドレイン電流を小さく保ったまま、そのオン・オフしきい値電圧の大きさをどんどん小さくできれば、１００値コンピューター、さらに１０００値コンピューター（！？）も視野に入って来る。
●１０）本発明の１構成手段である２値同期型フリップ・フロップ手段のデータ入力部（例：Ｄ端子の入力部。）が「その入力整数がその１つの入力用特定整数より『大きいか大きくないか』又は『小さいか小さくないか』を判別する数値判別手段の要件を満たしていれば、その２値同期型フリップ・フロップ手段がその数値判別手段を兼ねてももちろん構わない。
●１１）図１２〜図１３に示す各多値論理回路は、その双方向性スイッチング手段の一端を電源線Ｖ_ｍ又はＩＶ_ｍから切り離せば、多値トランスファー・ゲート手段として利用することができる。
なお、これらの絶縁スイッチは「後述する特許文献３０〜３７の絶縁給電手段」と共に「直列接続した複数のバッテリーの各電圧を検出する電圧検出手段」に応用されている様である。

【特許文献19】特開平６−１９６９９１号（完全絶縁型スイッチング手段）

【特許文献17】特許第３，４２３，７８０号（完全絶縁型スイッチング手段）

【特許文献18】特許第３，３２１，２０３号（条件付き絶縁型スイッチング手段）

【特許文献20】特許第３，３２１，２１８号（条件付き絶縁型スイッチング手段）

【特許文献21】特許第３，３３３，６４３号（条件付き絶縁型スイッチング手段）

【特許文献22】特許第３，５５３，６６６号（条件付き絶縁型スイッチング手段）

【特許文献23】特開平９−２５２５８２号（条件付き絶縁型スイッチング手段）

【特許文献24】特開平１１−１６４５４６号（条件付き絶縁型スイッチング手段）

【0117】

◆◆◆＊＊＊＊＊＊＊＊＊＊＊ 電源の課題を解決 ＊＊＊＊＊＊＊＊＊＊＊◆◆◆
＊＊＊
●１２）電位モード（又は電圧モード）の多値論理回路では各・直流電圧供給が大きな課題（参照：非特許文献９）であるが、以下の通り、既にＤＣ−ＤＣコンバーター回路などに関する技術が有る。さらに精密な定電圧制御が必要ならば「定電圧制御されたＤＣ−ＤＣコンバーター回路」等の後段に３端子レギュレーター等のアナログ型定電圧手段を接続すれば良い。

【特許文献25】特許第２，７１７，９６３号☆ａ）シュミット・トリガー回路を使用した間欠発振制御による定電圧制御。☆ｂ）自己発振式ＤＣ−ＤＣコンバーター回路（非共振型）とシュミット・トリガー回路を組み合せる点が「この発明以前のヒステリシス制御（参照：後述する・非特許文献１７）」と全く違う点である。☆ｃ）シュミット・トリガー回路が引き起こす「異常発振、異常過熱および異常な電力損失の増大」を防ぐ工夫が為されている。☆ｄ）出願日：１９８７年５月１９日、優先日：１９８６年６月２５日、同年８月２５日。

【0118】

【特許文献26】特許第３，１８７，４７０号☆ａ）複合共振型ＤＣ−ＤＣコンバーター回路（完全・電流ゼロ・スイッチング、オン・オフ切換え時のスイッチング損失ゼロ）。この発明技術以前、スイッチング・ノイズ低減（電波ノイズ対策など。）やスイッチング損失低減（⇒電力変換効率の向上。）の為に完全な「電流ゼロ・スイッチング動作または電圧ゼロ・スイッチング動作」の実現・実用化が極めて大きな、解決すべき技術課題であった。 →→後述する非特許文献１３（日経産業新聞［東京版］のスイッチング電源広告特集）☆ｂ）普通、直列共振電流は電流ゼロを中心に減衰振動するので、その共振電流がその極小値または極大値でゼロになることは有り得ない。しかし、本発明者は「直列共振回路、並列共振回路および双方向性定電圧手段の組合せが持つ独特な作用効果」を実験しながら検討・考察して発見した。その独特な作用効果とはその共振電流がその極小値または極大値でゼロになる様に設定できることである。 （⇒これによって、その共振電流がゼロに留まっている時間が長くなる為、電流ゼロ・スイッチングし易くなる。） このとき、独特なフィルター・スイッチング作用（又はインピーダンス・スイッチング作用）の様なものが働き、それによる効果が現われている。

【0119】

☆ｃ）例えば、その双方向性定電圧手段として「２つのパワー・ダイオードを逆並列接続したもの」を使う場合、その双方向性定電圧手段とその並列共振回路は並列接続されている為、その各ダイオードの順方向電圧とその並列共振コンデンサ電圧は同じなるので、その各・順方向電圧−順方向電流特性に基づいてその並列共振コンデンサ電圧が直接その各・順方向電流を制御することになる。一方、その双方向性定電圧手段がその定電圧作用によりその並列共振コンデンサ電圧の振幅の大きさを抑制する、クランプする。そして、その直列共振周波数とその並列共振周波数が同じなら、その並列共振回路はその直列共振電圧に対してインピーダンス∞（理想的動作時）なので、単独なら普通その直列共振電流を全く通さない筈である。反対に、「２つのパワー・ダイオードを逆並列接続したもの」は単独なら普通その定電圧特性に基づいて双方向にいくらでも電流を通す筈である。
ところが、その並列共振コンデンサ電圧が各・順方向電流を制御する為に、「その並列共振回路とその双方向性定電圧手段の並列回路」のインピーダンスはその直列共振電圧に対して「その各・順方向電圧−順方向電流特性に基づいて決まる各電流値（＝１方向の電流値とその逆方向の電流値）」を境にして「ゼロから∞へ切り換わったり」、「∞からゼロへ切り換わったり」して、その『フィルター・スイッチング作用（又はインピーダンス・スイッチング作用）みたいなもの』がその直列共振電圧に対して働いていると考えられる。そのせいで『その直列共振電流が電流ゼロを中心にして減衰振動しない』のではないかと本発明者は考えている。その各電流値はその並列共振コンデンサ電圧と共に変化し、そのプラス、マイナスの両電流値の間ではその直列共振電流はその並列回路を通過することができる。それは『何か合金みたいな新作用・新効果』である。その直列共振電流に対して互いに正反対の性質を持つ回路構成手段２つを組み合わせて新しい性質の回路構成手段が作り出された様な感じである。

【0120】

☆ｄ）特許公報に記載の回路定数と使用部品などは「有り合わせの部品を用いたので、ベストな選択ではない」が、第三者はその回路動作を検証し易い。
☆ｅ）普通の共振型ＤＣ−ＤＣコンバーター回路の場合そのスイッチング周期は通常ほぼ１／２共振周期になるが、この発明技術の場合そのスイッチング周期はほぼ３／４共振周期になる為、その分そのスイッチング周波数が低くて済み、例えば「使用パワーＭＯＳ・ＦＥＴの『ドレイン、ソース、ゲート各間の静電容量』それぞれの充放電に伴うスイッチング損失」が少なくなるので、そのスイッチング損失低減の面からも有利である。
☆ｆ）ついでながら、一般的なダイオードのオン・オフ動作で考えると、上記・使用パワー・ダイオードのメーカー仕様書（後述する非特許文献１４）には『そのターン・オン遅れ』と『そのターン・オフ遅れ』について、その実測方法・実測条件とその実測値（順回復時間と逆回復時間）が記載されている。しかし、この複合共振型ＤＣ−ＤＣコンバーター回路の場合、その逆並列接続されたダイオード２つはアナログ的に動作するので、そのオン・オフ動作的な事はこの回路には当てはまらない。
もし仮に、この回路をオン・オフ動作的に考えても、その使用条件はかなり緩（ゆる）い。例えば１キロ・ヘルツの「Ｖ_ｍａｘ１ボルトの交流電圧とＶ_ｍａｘ１００ボルトの交流電圧」を比較すると、その各・瞬時値がゼロである時の電圧変化率（＝交流電圧波形の傾き）は前者の方がかなり小さい。しかも、その並列共振コンデンサ電圧に関してその各パワー・ダイオードの電圧クランプ作用によって「正弦波で言えばπ／２、３π／２各場合のプラスのピーク値付近とマイナスのピーク値付近ではその傾きはゼロかほぼゼロ」な為、つまり、その電圧変化が極めて小さい為、その電圧が変化するのに時間が掛かり、その各パワー・ダイオードがターン・オンしたり、ターン・オフしたりするのに充分な時間が与えられると考えられる。
☆ｇ）下記・非特許文献１５、１６もこの発明技術の確かさと有用性を裏付ける。
☆ｈ）出願日：１９９１年６月１日、優先日：１９９０年６月１日。

【0121】

【特許文献27】特許第３，１８７，４１１号（共振型ＤＣ−ＤＣコンバーター回路）［下記・特許文献２８技術を改良した自己発振式、駆動用変圧器と出力用変圧器の共通化による駆動電力の節約、部品点数の削減］

【特許文献28】特許第３，３３３，５０４号（同上）［自己発振式、双方向性定電圧手段（例：逆並列接続ダイオード。）と駆動用変圧器を用いた簡単な駆動手段、共振電圧の一定化など］

【特許文献29】特許第３，４７７，１３６号☆ａ）シュミット・トリガー回路を用いた間欠発振制御による定電圧制御。☆ｂ）共振型・自己発振式ＤＣ−ＤＣコンバーター回路とシュミット・トリガー回路を組み合わせる点が「この発明以前のヒステリシス制御（参照：下記・非特許文献１７）」と全く違う点である。☆ｃ）このため、その共振周期とその間欠周期は互いに独立しているので、そのスイッチング周波数はその共振動作によって一定のスイッチング周波数となる。☆ｄ）電流ゼロ・スイッチングがもたらす効用により上記・特許文献２５の発明技術において必要な工夫・構成手段を必要とせず、回路構成や入出力電圧関係の自由度が高い。☆ｅ）特許文献２６の原出願の分割出願。☆ｆ）この発明技術以前、共振型ＤＣ−ＤＣコンバーター回路の「定電圧制御と無負荷時の待機電力低減」が極めて大きな、解決すべき技術課題であったが、この発明技術によって両課題を同時に解決することができた。 →→後述する非特許文献１３（日経産業新聞［東京版］のスイッチング電源広告特集）

【0122】

【特許文献30】特許第３，４９４，３０３号（共振型ＤＣ−ＤＣコンバーター回路）［少ない巻線数］

【特許文献31】特許第３，５２１，０５５号（同上）［制御手段の削減］

【特許文献32】特許第３，６４５，２７４号（同上）［特許文献２７技術の共振型ＤＣ−ＤＣコンバーター回路において発振起動のアシスト］

【特許文献33】特許第３，７３０，３５４号（非可制御スイッチング手段＝トランジスタ式ダイオード手段）［順電圧の大きさを低減、電力損失の低減］

【特許文献34】特開平９−５１６７７号（共振型ＤＣ−ＤＣコンバーター回路）［少ない巻線数］｛最優先日：１９９４年１０月１７日、見なし取下｝［多くの実施例を開示］。この主回路は特許文献２６技術の主回路を簡単化したものだが、この主回路の１例と下記・非特許文献１５技術の主回路は同一である。

【特許文献35】特許第４，４５０，２９５号（共振型ＡＣ−ＤＣコンバーター装置、励磁型）。完璧（かんぺき）な力率改善にはさらにプラス・アルファーの技術が必要である。

【特許文献36】特許第４，６９４，６９０号（共振型ＡＣ−ＤＣコンバーター装置、ダイオード・クランプ型）。完璧（かんぺき）な力率改善にはさらにプラス・アルファーの技術が必要である。

【0123】

【非特許文献13】１９９０年（平成２年）１月１２日付けの日経産業新聞（東京版）中の「スイッチング電源広告特集」、『スイッチング電源 通信機器や人工衛星にも採用 スイッチングレギュレーター』、執筆：甲木（かつき）明彦（九州大学工学部）

【非特許文献14】電力用半導体マニュアル、『ＴＯＳＨＩＢＡ 整流素子・サイリスタ 中小型編１９８９』の「順回復時間（Ｆｏｒｗａｒｄ Ｒｅｃｏｖｅｒｙ Ｔｉｍｅ）と逆回復時間（Ｒｅｖｅｒｓｅ Ｒｅｃｏｖｅｒｙ Ｔｉｍｅ）」の説明（ｐ．５６〜ｐ．５７）、パワー・ダイオードの各回復特性の具体例（ｐ．３８３〜ｐ．３８４）。

【非特許文献15】Ｊ．Ｇ．Ｈａｙｅｓ，ｅｔ ａｌ．：“Ｆｕｌｌ−Ｂｒｉｄｇｅ，Ｓｅｒｉｅｓ−Ｒｅｓｏｎａｎｔ Ｃｏｎｖｅｒｔｅｒ Ｓｕｐｐｌｙｉｎｇ ｔｈｅ ＳＡＥ Ｊ−１７７３ Ｅｌｅｃｔｒｉｃ Ｖｅｈｉｃｌｅ Ｉｎｄｕｃｔｉｖｅ Ｃｈａｒｇｉｎｇ Ｉｎｔｅｒｆａｃｅ”，ＰＥＳＣ’９６ Ｒｅｃｏｒｄ，１９１３（１９９６）。 ［上記・特許文献２６の複合共振型ＤＣ−ＤＣコンバーター回路の技術などを応用したと考えられる電気自動車用蓄電池の急速充電器］。

【非特許文献16】『電気学会技術報告 第６８７号 電力変換器の高性能スイッチング技術』、ｐ．４６の図４．１４の［電流複共振を使用したＤＣ−ＤＣコンバータ］。著者：電力変換器の高性能スイッチング技術調査専門委員会、（社）電気学会が１９９８年８月２５日に発行。 ［上記・非特許文献１５の回路技術の紹介］。

【非特許文献17】『日経エレクトロニクス６月１５日号（２００９年）、第１００６号』、ｐ．７８〜ｐ．８６の『アナログ強化塾 第６回 高速が特徴のヒステリシス制御 電源制御方式の主役に躍り出る』、執筆：山下勝己、日経ＢＰ社が２００９年６月１５日発行。

【0124】

また、各・直流電圧供給にチャージ・ポンプ回路などを使うことも考えられる。

【特許文献37】特許第３，６５７，６２３号（チャージ・ポンプ回路）

【特許文献38】特開平６−２２５５１８号（コンデンサを用いた絶縁給電手段とコイルを用いた絶縁給電手段）｛見なし取下｝

【特許文献39】特開平８−２３６７１号（直列共振回路を用いた絶縁給電手段）｛見なし取下｝

【特許文献40】特開平９−９８５６７号（直列共振回路を用いた絶縁給電手段）｛自発取下｝

【特許文献41】特開平９−１８２４１４号（コンデンサを用いた降圧回路）｛見なし取下｝

【特許文献42】特開平１０−１６４８２６号（コンデンサを用いた降圧回路）｛見なし取下｝

【特許文献43】特開平１１−１６４５４６号（コンデンサを用いた降圧回路）｛見なし取下｝

【特許文献44】特開２０００−６０１１２号（コンデンサを用いた降圧回路）｛見なし取下｝

【0125】

◆◆◆＊＊＊＊ 新・多値論理『フージ（Ｈｏｏｊｉ）代数』の説明 ＊＊＊＊◆◆◆
＊＊＊
●１３）本発明の基になった電位モード（又は電圧モード）多値論理回路は『２００２年当時、本発明者が独自に考え出した全く新しい世界初の新・多値論理』を具体化・実現化したものである。しかし、その新・多値論理に名前が無いと何かと不便なので、『フージ代数（Ｈｏｏｊｉ Ａｌｇｅｂｒａ）』と名付けることにした。
そう名付けた理由は「本発明者は日本人なので、日本の象徴である富士山に因（ちな）んでいること」、「ブール代数（Ｂｏｏｌｅａｎ Ａｌｇｅｂｒａ）の『ブール』に少し語路（ごろ）合わせしていること」及び「その曖昧（あいまい）表現能力を含む能力、可能性、実用性、展開拡張性、将来性など、いずれを取っても、ｈｕｇｅ｛＝度外（どはず）れて大きい、途方も無く大きい、巨大な。｝であると本発明者は強く判断しているので、英語のｈｕｇｅ（ヒュージ）に語路合わせしていること」である。
＊＊＊

【特許文献1】特開２００４−０３２７０２号（『フージ代数』に基づく多値論理回路。）［出願日：２００３年３月１０日、優先日：２００２年３月１１日、同じく５月７日］、（見なし取下）。

【特許文献2】特開２００５−１９８２２６号（特許文献１特許の拡大再出願。特許登録。）

【特許文献3】特開２００５−２３６９８５号（特許文献２特許の改良。特許登録。）

【0126】

その様に判断した理由は、以下の通り新・多値論理『フージ代数』に基づいた多値論理回路には「『◎多値数Ｎがいくつであっても』、従来の多値論理回路には無い有利な独特の効果（⇒２００２年当時、世界初。）」がいくつも有る、からである。ただし、２００２年当時その存在に気が付かなかった効果も有る。
◆ａ）その前段に２値回路を接続するとき、その接続性が極めて良く、その間に特別なインターフェイスが必要無いこと。［段落番号０１５５］
◆ｂ）その後段に２値回路を接続するときも、その接続性が極めて良く、その間に特別なインターフェイスが必要無いこと。［段落番号０１５６］
◆ｃ）本発明で述べた通り多値論理回路内の信号伝達途中においても２値回路との接続性が極めて良く、その間に特別なインターフェイスが必要無いこと。［段落番号００３９〜００４０］
◆ｄ）このため、従来の多値回路と違ってわさわざ２値に変換しなくても多値ハザードを本発明の様に除去できること。
◆ｅ）２値・ブール代数の（非反転論理、）ＡＮＤ論理、ＯＲ論理、ＮＯＴ論理、ＮＡＮＤ論理、ＮＯＲ論理の各・基本論理回路を包含し、互換性が有ること。［段落番号０１３５〜０１３６］
◆ｆ）多値数Ｎに応じて複数個の「互いに特定整数が異なる同種の基本・多値論理回路」を使用する場合も有るが、その複数の同種の基本・多値論理回路・同士は「接続する電源線」が互いにただ違うだけで、それらの基本構成は全く同じで、互換性が有ること。［段落番号０１３３〜０１３４］
◆ｇ）このため、多値数Ｎの小さい合成・多値論理回路をそのまま土台にして多値数Ｎの大きい合成・多値論理回路を組むことができること。［段落番号０１３７］
◆ｈ）その多値数Ｎの変更が極めて容易なこと。［段落番号０１３７］
◆ｉ）『双対（そうつい）が成り立つ』という双対性が有ること。［段落番号０１３０〜０１３２］
◆ｊ）その多値数Ｎに関係無く、全ての多値論理関数を１種類の多値論理回路（完全系）で表現できること。 ⇒⇒ 完全性、それも『完全』。［段落番号０１３８〜０１４８］
◆ｋ）その基本または合成・多値論理回路の「ユニット化またはモジュール化」がとても容易なこと。［段落番号０１３３〜０１３４、０１３７］
◆ｌ）複数の論理変数「…、ｘ、ｙ、ｚ、…」とその論理関数ｆ（…、ｘ、ｙ、ｚ、…）の各多値数Ｎ（≧２）が互いに全く異なっていても、全く問題無く柔軟に対応できる対応柔軟性が有ること。［段落番号０１５４］
◆ｍ）２値ワイヤードＯＲ回路と同様に多値ワイヤードＯＲ回路が成り立つ為、その全体回路構成の簡単化とその総部品点数の削減に際して非常に有利なこと。［段落番号０１４９〜０１５１］
◆ｎ）『完全』回路の（３次元の）プログラマブル・ロジック・アレイ化、セミ・オーダー（３次元）ＩＣ・ＬＳＩ化などが可能なこと。［段落番号０１５１〜０１５２］
◆ｏ）本発明者がさらに創り出した８個の新・多値論理、「ＯＶＥＲ論理、ＮＯＶＥＲ（ノウバー）論理、ＵＮＤＥＲ論理、ＮＵＮＤＥＲ（ナンダー）論理、ＩＮ論理、ＮＩＮ（ニン）論理、ＯＵＴ論理、ＮＯＵＴ（ナウト）論理」等の各・多値論理回路を使うことによって「曖昧（あいまい）さ」を自由・柔軟に簡単に定義・表現することができること。［段落番号０１５７〜０１５８］

【0127】

これらの際（きわ）立った有利な独特な効果・特徴は『フージ代数』の出現以前のどの多値論理体系・回路にも無かった。
そんな訳で、「新・多値論理『フージ代数』は『ブール代数をこれまでで一番忠実に・正統的に多値へ展開・拡張したもの』であり」、「その曖昧表現能力を含む能力、可能性、実用性、展開拡張性、将来性など、いずれを取ってもｈｕｇｅである」と本発明者は考えている。

【0128】

これまで多値コンピューターが２値コンピューターの様に広く深く実用化されず、発展しなかった先ず第１の大きな理由は「２値の場合、２値回路をしっかりと支える土台となり、かつ、実用化に耐え得る２値論理体系、『ブール代数』が有ったのに対して、多値の場合、多値回路をしっかりと支える土台となり、かつ、実用化に耐え得る多値論理体系が無かった」からだと本発明者は考えている。そのほかにも、３次元（化）ＩＣ技術や「低電圧駆動（＝オン・オフしきい値電圧の絶対値が小さい。）と高耐電圧の両立技術」が特に重要で、省エネルギーや冷却技術なども重要である。
その様に多値コンピューターの土台となる為には「２値論理、『ブール代数』と互換性が有って、それを完全に包含し」、しかも「互いに多値数Ｎの異なる同種の基本・多値論理回路・同士でも互換性が有り、その多値数Ｎの大きい方が小さい方を完全に包含し」、さらに「２値、多値に関係無く、『その論理関数および［その１つ又は複数の論理変数］』の各多値数Ｎ（≧２）がいくつであっても全く影響されず、自由・柔軟に、その各機能を発揮できる」ことが必要である、と本発明者は考えている。

【0129】

ところで、多値数Ｎが大きければ大きい程、「表現することができる多値論理関数の種類数」つまり「表現することができる情報処理の種類数」が下記の通り超・爆発的に増え、さらにその各桁数も活用すると超・……超・爆発的に増え、「プログラム記憶型（＝内蔵型）コンピューター方式の、プログラミングによる情報処理の種類数」を軽く越えることができる（！！！）為、例えば１０値・１０進法コンピューターでプログラムを使わない新概念のコンピューター方式が可能になる。
◇◇１０値論理関数などの種類数の例◇◇
ただし、各（多値）論理変数の個数は２個ずつである。
＊２値１桁２論理変数 →→ ２の４乗・種類＝１６種類。
＊３値１桁２論理変数 →→ ３の９乗・種類＝１９，６８３種類。
＊４値１桁２論理変数 →→ ４の１６乗・種類≒４，２９４，９６８，０００種類。
＊５値１桁２論理変数 →→ ５の２５乗・種類。
＊６値１桁２論理変数 →→ ６の３６乗・種類。
＊７値１桁２論理変数 →→ ７の４９乗・種類。
＊８値１桁２論理変数 →→ ８の６４乗・種類。
＊９値１桁２論理変数 →→ ９の８１乗・種類。
＊１０値１桁２論理変数 →→ １０の１００乗・種類。
＊１０値２桁２論理変数 →→ １０の１万乗・種類。
＊１０値３桁２論理変数 →→ １０の１００万乗・種類。
＊１０値４桁２論理変数 →→ １０の１億乗・種類。
＊１０値５桁２論理変数 →→ １０の１００億乗・種類。
＊１０値６桁２論理変数 →→ １０の１兆乗・種類。
＊１０値７桁２論理変数 →→ １０の１００兆乗・種類。
＊１０値８桁２論理変数 →→ １０の１京（＝１万兆）乗・種類。
→→ 参考：下記・特許文献８。
正しく言えば、上記の「軽く越えることができる（！！！）」と言うよりは正反対に、その多値数Ｎ（≧２）がいくつであっても、「プログラミングによる情報処理の種類数」は絶対に「その桁数も活用して表現することができる論理関数の種類数」を超えることはできない。
その理由は次の通りである。「プログラムによる情報処理」においても、その情報処理の過程に関係無く、その「データ又は情報」の出入りだけからその情報処理手段としての機能内容を判別することができる。しかも、その「個々の各入力『データ又は情報』」も「これに対する個々の情報処理結果」も必ずすべて数字の組合せ、そう！つまり真理値表で表現することができるので、その情報処理内容は絶対に「その真理値表で表現することができる論理関数の種類数」を超えることはできない。
しかも、「プログラミングによって編み出され、人の役に立ち、実際に使用する情報処理」の種類数は、いくらなんでも、１０の１００乗・種類も有るとは思えない。

【特許文献8】特開２００７−０３５２３３号の段落番号［００２９〜００３３］

【0130】

◆◆◆＊＊＊＊＊＊ 『フージ（Ｈｏｏｊｉ）代数』の双対性 ＊＊＊＊＊＊◆◆◆
＊＊＊
●１４）新・多値論理『フージ代数』の『多値数Ｎに関係無く双対（そうつい）が成り立つ』という双対性などについて以下説明する。
『フージ代数』は「２値ブール代数を☆本発明者・流に忠実に多値へ展開・拡張させたもの」なので、当然、その多値（特定値）ＮＯＴ論理、多値（特定値）ＡＮＤ論理および多値（特定値）ＯＲ論理に関して『双対』が成り立つ。
『ブール代数における双対性』とは「ＮＯＴ論理、ＡＮＤ論理あるいはＯＲ論理で構成された任意の論理関数の恒等式において、その両辺の『１』と『０』を入れ換え、同時にＡＮＤ論理とＯＲ論理を入れ換えても、その恒等式が成り立つこと」である。
図１８は『フージ代数』においても「ブール代数における２重否定の定理、ド・モルガンの定理、双対定理それぞれと同様に対応する各定理」が成り立つことを示している。
＊＊＊

【非特許文献5】『トランジスタ回路入門講座５ ディジタル回路の考え方』、ｐ．２７〜ｐ．３１の『３・３ ブール代数 〔１〕公理 〔２〕定理 〔３〕双対性』、監修：雨宮好文・小柴典居（つねおり）、著者：清水賢資（けんすけ）・曽和将容（まさひろ）、（株）オーム社が昭和５６年５月２０日発行。

【0131】

先ず先に、ブール代数において既に公知なＯＲ回路、ＡＮＤ回路それぞれの等価回路について説明する。
★★ＯＲ回路の等価回路：
＊２重否定の定理より
「ＡとＢのＯＲ論理」＝Ａ＋Ｂ
＝「（Ａ＋Ｂ）の２重否定」
＊ド・モルガン定理のより
「（Ａ＋Ｂ）の２重否定」＝「（Ａの否定）・（Ｂの否定）の否定」
＝「（Ａの否定）と（Ｂの否定）のＡＮＤ論理の否定」
＊従って、
「ＡとＢのＯＲ論理」＝「（Ａの否定）と（Ｂの否定）のＡＮＤ論理の否定」 ……
… … … … … … … … … … … … … … … … … 式（１）
★★ＡＮＤ回路の等価回路：
＊２重否定の定理より
「ＡとＢのＡＮＤ論理」＝Ａ・Ｂ
＝「Ａ・Ｂの２重否定」
＊ド・モルガン定理のより
「Ａ・Ｂの２重否定」＝「｛（Ａの否定）＋（Ｂの否定）｝の否定」
＝「（Ａの否定）と（Ｂの否定）のＯＲ論理の否定」
＊従って、
「ＡとＢのＡＮＤ論理」＝「（Ａの否定）と（Ｂの否定）のＯＲ論理の否定」 ……
… … … … … … … … … … … … … … … … … 式（２）
★◆★ブール代数における双対性；
式（１）と式（２）は自分の両辺の「１」と「０」を入れ換え、同時にＡＮＤ論理とＯＲ論理を入れ換えると、互いに相手の恒等式に成り、双対が成り立つ。

【0132】

★◆★新・多値論理［フージ（Ｈｏｏｊｉ）代数における双対性：
次に、図１８の多値論理回路に基づいて『新・多値論理［フージ（Ｈｏｏｊｉ）代数］において多値数Ｎに関係無く、双対（そうつい）性が成り立つこと』等について説明する。
ただし、ｍ＝入力用特定整数＝出力用特定整数、ｖ_ｍは「特定整数ｍに対応する電位」、ｖ_Ｃｍ（≠ｖ_ｍ）は「特定整数ｍ以外の整数に対応する電位」又は「どの整数とも対応しない、独立した追加電位」、すなわち、「多値のＡＮＤ、ＯＲ、ＮＯＴの各回路がその入力数値が特定整数ｍであると判別することが無い電位なら何でも良い電位」である。なお、電源電位ｖ_ｍの電源線をＶ_ｍで表わし、電源電位ｖ_Ｃｍの電源線をＶ_Ｃｍで表わしている。
また、「ＮＯＴ（ｍ）＝ｍ」は略して入力用特定整数＝出力用特定整数＝ｍの多値ＮＯＴ回路を、「ＡＮＤ（ｍ）＝ｍ」は略して入力用特定整数＝出力用特定整数＝ｍの多値ＡＮＤ回路を、「ＯＲ（ｍ）＝ｍ」は略して入力用特定整数＝出力用特定整数＝ｍの多値ＯＲ回路を、それぞれ意味する。
念の為述べておくと、多値｛特定値（＝特定整数）｝ＮＯＴ論理、多値（特定値）ＡＮＤ論理、多値（特定値）ＯＲ論理の各定義は以下の通りである。
◆多値ＮＯＴ論理；その入力数値が特定整数ｍと等しいとき「その出力を開放し」、そうでなければ特定整数ｍを出力する。
◆多値ＡＮＤ論理；そのすべての入力数値が特定整数ｍと等しいとき特定整数ｍを出力し、そうでなければ「その出力を開放する」。
◆多値ＯＲ論理；その少なくとも１つの入力数値が特定整数ｍと等しいとき特定整数ｍを出力し、そうでなければ「その出力を開放する」。
図１８（ａ）の多値ＯＲ（ｍ）回路の等価回路では「入力論理変数ｘ、ｙの少なくとも１つが整数ｍのとき論理関数ｆ（ｘ、ｙ）は特定整数ｍを出力する一方、そうでなければその出力を開放する」ことが分かる。しかも、ｍの値はマイナス整数からプラス整数までの自由な値である。
一方、図１８（ｂ）の多値ＡＮＤ（ｍ）回路の等価回路では「入力論理変数ｘ、ｙのすべてが整数ｍのとき論理関数ｆ（ｘ、ｙ）は特定整数ｍを出力する一方、そうでなければその出力を開放する」ことが分かる。こちらもｍの値はマイナス整数からプラス整数までの自由な値である。
しかも、後述（段落番号０１３７）する（１７）項の通り多値数Ｎの変更が極めて容易なので、『新・多値論理［フージ代数］では多値数Ｎに関係無く、少なくとも２重否定の定理、ド・モルガン定理、双対定理が成り立つ』ことが分かる。

【0133】

◆◆◆＊＊＊＊＊ 多値数Ｎに影響されない、特定整数の変更容易性 ＊＊＊＊＊◆◆◆
＊＊＊
●１５）『フージ代数』に基づいた多値論理回路が持つ、多値数Ｎに全く影響されない『［特定整数値ｍの変更容易性］と［極めて容易な回路のユニット化またはモジュール化（独特な効果）］』という２つの特徴について以下説明する。
◆下記・特許文献１、２、３の各特許公報に開示されたＥＱＵＡＬ（または判定）回路、ＡＮＤ回路、ＯＲ回路、ＮＯＴ回路、ＮＡＮＤ回路、ＮＯＲ回路の各実施例とその派生実施例などの場合、その出力スイッチ部が双方向性のとき特定整数ｍは（ｎ−２）≧ｍ≧１になっているが、別に「ｍ＝ｎ−１」又は「ｍ＝０」であっても回路動作的にも論理動作的にも全く問題は無く、特定整数ｍの値を（ｎ−１）≧ｍ≧０の範囲で自由に設定できる。ただ、接続する電位供給手段（例：電源線など）を変更するだけである。
ただし、ｍ＝ｎ−１の場合、電位ｖ_ｎ−１の上に電位ｖ_ｎを供給する電源線Ｖ_ｎ等が必要になったり、あるいは、「プラス側のしきい値電位に基づいて判別する」という余分な機能や構成部分が有ったり、等するだけである。
そして、ｍ＝０の場合、電位ｖ_０の下に電位ｖ_−１を供給する電源線Ｖ_−１が必要になったり、あるいは、「マイナス側のしきい値電位に基づいて判別する」という余分な機能や構成部分が有ったり、等するだけである。
しかも、特定整数ｍはマイナス整数からプラス整数まで（例：符号対称表現の場合。）自由な値を取っても構わない。いずれにしても、「接続する電位供給手段（例：電源線など）」を変更するだけで特定整数ｍの値を自由に変更できる。
このため、同じ多値論理・同士なら特定整数ｍの違いを考慮する必要が無く、同じ回路構成のままで良いので、多値論理の種類ごとに回路の「ユニット化またはモジュール化」が可能になる。 （ 独特な効果 ）
☆☆回路の具体例：図２４の多値ＡＮＤ回路と図２５、図２６の各・多値ＮＯＴ｛又はＮＥＶＥＮ（ニーブン又はネーブン）｝回路。

【特許文献1】特開２００４−０３２７０２号（新・多値論理『フージ代数』に基づく多値論理回路）

【特許文献2】特開２００５−１９８２２６号（同上）

【特許文献3】特開２００５−２３６９８５号（同上）

【0134】

◆また、同じく「ＯＶＥＲ回路、ＵＮＤＥＲ回路、ＮＯＶＥＲ（ノウバー）回路、ＮＵＮＤＥＲ（ナンダー）回路」、前述（段落番号００６２〜００６６）の「ＩＮ回路、ＯＵＴ回路、ＮＩＮ（ニン）回路、ＮＯＵＴ（ナウト）回路」の場合でも、その限定された「１つ又は２つの入力用特定整数」の設定範囲内でその整数を自由に設定できる。ただ、接続する電位供給手段（例：電源線など）を同様に変更するだけである。
こちらでも、同じ多値論理・同士なら各特定整数ｍの違いを考慮する必要が無く、同じ回路構成のままで良いので、多値論理の種類ごとに回路の「ユニット化またはモジュール化」が可能になる。 （ 独特な効果 ）
◆しかも、いずれの場合も後述（段落番号０１３７）する通り『多値数Ｎの変更が極めて容易である』という特徴が有るので、『特定整数の変更容易性』も『極めて容易な回路の［ユニット化またはモジュール化］』もその多値数Ｎに全く影響されない。

【0135】

◆◆◆＊＊＊＊＊＊＊＊ ブール代数を包含する『フージ代数』 ＊＊＊＊＊＊＊◆◆◆
＊＊＊
●１６）新・多値論理『フージ（Ｈｏｏｊｉ）代数』が２値論理のブール代数を包含し、互換性が有ることについて以下説明する。
新・多値論理『フージ代数』は本発明者のやり方で２値論理のブール代数を忠実に多値へ展開・拡張したもので、ブール代数を完全に包含し、ブール代数と互換性が有る。
例えば、特定整数値が１である多値特定値ＥＱＵＡＬ｛又はＥＶＥＮ（イーブン）又は非反転｝回路、ＡＮＤ回路、ＯＲ回路、ＮＯＴ｛又はＮＥＶＥＮ（ニーブン）｝回路、ＮＡＮＤ回路、ＮＯＲ回路の各出力端子を抵抗で電源線Ｖ_０の電位ｖ_０にプル・ダウンして、各入力数値を「１」と「０」に限定すれば、これら多値論理回路は２値・正論理のバッファー（又は非反転）回路、ＡＮＤ回路、ＯＲ回路、ＮＯＴ回路、ＮＡＮＤ回路、ＮＯＲ回路と全く同じ論理動作をし、互換性が有る。
そして、特定整数値が０である多値特定値ＥＱＵＡＬ｛又はＥＶＥＮ（イーブン）又は非反転｝回路、ＡＮＤ回路、ＯＲ回路、ＮＯＴ｛又はＮＥＶＥＮ（ニーブン）｝回路、ＮＡＮＤ回路、ＮＯＲ回路の各出力端子を抵抗で電源線Ｖ_１の電位ｖ_１にプル・アップして、各入力数値を「１」と「０」に限定すれば、これらの多値論理回路は２値・負論理のバッファー（又は非反転）回路、ＡＮＤ回路、ＯＲ回路、ＮＯＴ回路、ＮＡＮＤ回路、ＮＯＲ回路と全く同じ論理動作をし、互換性が有る。
一方、「ＡＮＤ回路（＝Ｍｉｎ回路）、ＯＲ回路（＝Ｍａｘ回路）、反転（ｃｏｍｐｌｅｍｅｎｔ）回路、リテラル（ｌｉｔｅｒａｌ）回路およびサイクリング（ｃｙｃｌｉｎｇ）回路」で構成される、ブール代数を多値へ展開・拡張した筈の従来の多値論理回路（ウカシェヴィッチ型）の場合、２値ＮＯＴ回路を多値へ展開・拡張した「反転回路、リテラル回路およびサイクリング回路」に関して、どの多値回路もブール代数の２値ＮＯＴ回路を包含せず、全く互換性が無い。
従って、その従来の多値ＮＡＮＤ回路、多値ＮＯＲ回路についても、当然の事ながら、同様にブール代数の２値ＮＡＮＤ回路、２値ＮＯＲ回路を包含せず、全く互換性が無い。
★参 考：非特許文献３のｐ．１８〜ｐ．２０。

【非特許文献3】『多値情報処理 ―ポストバイナリエレクトロニクス―』、著者：樋口龍雄・亀山充隆（みちたか）、昭晃堂（しょうこうどう）が１９８９年６月に発行。

【0136】

しかも、例えば『フージ代数』に基づく１０値論理回路において「電源電位ｖ_８と対応する特定整数値８のＡＮＤ回路」は「電源線Ｖ_０の電位ｖ_０が整数０と対応する等と定義されるから」その特定整数値は８になるが、「もし、電源線Ｖ_７の電位ｖ_７が整数０と対応する等と定義し直されれば」、その特定整数値は１になる。この場合、電源線Ｖ_７・Ｖ_８間に「ブール代数に基づく２値ＡＮＤ互換回路」が形成されることになり、『フージ代数』に基づくＡＮＤ回路は「ブール代数に基づく２値ＡＮＤ回路（特にオープン・ドレイン型やオープン・コレクタ型）」と完全に互換性が有る。
同じ様に、電源線Ｖ_６から電源線Ｖ_１まで順々にその電源電位が整数０と対応する等と定義し直されれば、電源線Ｖ_８の電位ｖ_８に対応する整数値は以下の様になる。
・電源線Ｖ_６の電位ｖ_６ →→ 整数値２
・電源線Ｖ_５の電位ｖ_５ →→ 整数値３
・電源線Ｖ_４の電位ｖ_４ →→ 整数値４
・電源線Ｖ_３の電位ｖ_３ →→ 整数値５
・電源線Ｖ_２の電位ｖ_２ →→ 整数値６
・電源線Ｖ_１の電位ｖ_１ →→ 整数値７
これらの定義し直しの間、電子回路的にはその回路構成は全く変化・変更しておらず、完全に同一である。
この様になるのは、『フージ代数』に基づく各種・多値論理回路の場合、前述（段落番号０１３３〜０１３４）の通り特定整数ｍの変更が「その多値論理回路に接続する１つ又は複数の電源線をただ変更する」だけで良い為である。

【0137】

◆◆◆＊＊＊＊＊＊＊＊＊＊＊ 多値数Ｎの変更容易性 ＊＊＊＊＊＊＊＊＊＊＊◆◆◆
＊＊＊
●１７）新・多値論理『フージ（Ｈｏｏｊｉ）代数』の『多値数Ｎの変更が極めて容易である』という独特な効果・特徴について：
前述（段落番号０１３３〜０１３４、０１３６）の通り特定整数ｍの変更が極めて容易な為、多値数Ｎの変更も極めて容易である。
例えば、そのＡＮＤ回路、ＯＲ回路、ＮＯＴ回路などの各基本・多値論理回路において互いに多値数Ｎの異なる同種の基本・多値論理回路群・同士でも互換性が有り、多値数Ｎの大きい方が小さい方を包含している。なぜなら、「互いに特定整数が違っても（＝接続する電源線が互いに違うだけで）基本構成が全く同じ基本・多値論理回路」を必要に応じてただ付け足す等することによってその多値数Ｎを容易に変更することができる、からである。
さらに例えば、ＡＮＤ回路、ＯＲ回路、ＮＯＴ回路などの基本・多値論理回路を使って４値で合成・多値論理回路を組んでいた時に５値に変更したければ、電位供給手段（例：電源と電源線。）を１つ追加し、「その入力用特定整数あるいは出力用特定整数を『５』等に設定した（つまり、接続する電源線などを決めた）、必要な各種の『基本・多値論理回路または多値論理回路ユニットまたは多値論理回路モジュール』を追加し、必要な結線をする」だけで、その多値数Ｎを極めて容易に変更することができる。
つまり、「多値数Ｎの小さい合成・多値論理回路」をそのまま土台にして「多値数Ｎの大きい合成・多値論理回路」を構成することができる。
＊＊＊
一方、従来技術として「ブール代数を多値へ展開・拡張した筈のウカシェヴィッチ等の多値論理」に基づく多値論理回路の場合、前述（２つ前の段落。）の通り２値ＮＯＴ回路を多値へ展開・拡張した「反転回路、リテラル回路およびサイクリング回路」に関して、どの多値論理回路も２値ＮＯＴ回路を包含せず、全く互換性が無いだけでなく、その多値数Ｎの異なる同種の基本・多値論理回路・同士でも包含が成り立たず、全く互換性が無い。
例えば、「３値の反転回路と４値の反転回路」、「３値のリテラル回路と４値のリテラル回路」、「３値のサイクリング回路と４値のサイクリング回路」。他の多値数同士でも同様。
この為、これらの基本・多値論理回路に関して「多値数の小さい基本・多値論理回路」をそのまま土台にして「多値数の大きい基本・多値論理回路」を構成することができないし、当然、これらの基本・多値論理回路を応用した多値ＮＡＮＤ回路、多値ＮＯＲ回路についても同じ様な事が言える。
その結果、「これらの基本・多値論理回路を１つでも用いた合成・多値論理回路」をそのまま土台にして「これより多値数の大きい合成・多値論理回路」を構成することができないので、多値数Ｎの変更が極めて難しい。１から組み直す必要が有る。

【0138】

◆◆◆＊＊＊＊＊＊＊＊ 『フージ代数』の完全性それも完全 ＊＊＊＊＊＊＊＊◆◆◆
＊＊＊
●１８）新・多値論理『フージ（Ｈｏｏｊｉ）代数』における『多値数Ｎに全く影響されない、１種類の多値論理回路による完全性、それも［完全］』という独特な効果・特徴について以下説明する。
前述（段落番号［０１３０〜０１３２］。）した『多値数Ｎに関係無く双対（そうつい）が成り立つという双対性』等により『多値ＮＡＮＤ論理か多値ＮＯＲ論理どちらか１種類の多値論理を［単独で］又は［複数個組み合わせることにより］その多値数Ｎに関係無くすべての多値論理関数を実現することができる完全性、それも［完全］』という効果・特徴が『フージ代数』に有る。

【非特許文献4】『よくわかるディジタル電子回路』、ｐ．９の１４行目〜ｐ．１０の１行目の『完全系』。著者：関根慶太郎、（株）オーム社が平成９年７月２５日発行。

【非特許文献2】『論理回路入門』、ｐ．３１の『（８）完全系』。著者：浜辺隆二、森北出版（株）が２００１年９月２８日発行。

【非特許文献3】『多値情報処理 ―ポストバイナリエレクトロニクス―』、ｐ．１６〜ｐ．１７の『完全性、完全系、完全』に関する記載内容。著者：樋口龍雄・亀山充隆（みちたか）、昭晃堂（しょうこうどう）が１９８９年６月に発行。

【0139】

図１９の合成・多値論理回路に基づいて「電子回路工学的に分かり易く」、その『完全（性）』について以下説明する。
◆ただし、多値数Ｎ＝１０（１０進法）で、各・特定整数ｍ（＝入力用特定整数＝出力用特定整数）と各・電源線電位（例：ｖ_０〜ｖ_９、ｖ_Ｃ０〜ｖ_Ｃ９、ｖ_Ｃ０≠ｖ_０、………、ｖ_Ｃ９≠ｖ_９）に関しては具体的に始めから各整数ｍ（＝０、１、２、……、８、９）を書き込んでいるが、各基本・多値論理回路の定義は前述（段落番号０１３２前半）の通りである。なお、電源電位ｖ_０〜ｖ_９の各電源線をＶ_０〜Ｖ_９で表わし、電源電位ｖ_Ｃ０〜ｖ_Ｃ９の各電源線をＶ_Ｃ０〜Ｖ_Ｃ９で表わしている。
◆また、２値論理回路の場合と同様に「多値ＮＡＮＤ回路の全・入力端子を接続して１つの入力端子にまとめたり」あるいは「多値ＮＡＮＤ回路の１つの入力端子を残して他の入力端子すべてをそのＮＡＮＤ回路の入力用特定電位ｖ_ｍ（＝その入力用特定整数ｍに対応する電源電位）の電源線等に接続したり」すれば、その多値ＮＡＮＤ回路は「多値ＮＯＴ回路」になる。
★参考：特開２００５−２３６９８５号・図１１の多値（特定値）ＮＡＮＤ回路（３入力）。
◆さらに、多値ＮＡＮＤ回路の出力端子をそのＮＡＮＤ回路の入力用特定電位（＝出力用特定電位）ｖ_ｍ以外の電源電位ｖ_Ｃｍ（≠ｖ_ｍ）に抵抗等でプル・アップ又はプル・ダウンし、その出力端子の後段に上記「多値ＮＯＴ回路」を接続すれば、その多値ＮＡＮＤ回路は多値ＡＮＤ回路になる。
◆あるいは、２値論理回路の場合と同様に、「多値ＮＯＲ回路の全・入力端子を接続して１つの入力端子にまとめたり」あるいは「多値ＮＯＲ回路の１つの入力端子を残して他の入力端子すべてをそのＮＯＲ回路の入力用特定電位ｖ_ｍ以外の電源電位ｖ_Ｃｍ（≠ｖ_ｍ）の電源線などに接続したり」すれば、その多値ＮＯＲ回路は「多値ＮＯＴ回路」になる。
★参考：特開２００５−２３６９８５号・図１３の多値（特定値）ＮＯＲ回路。
◆それから、多値ＮＯＲ回路の出力端子をそのＮＯＲ回路の入力用特定電位（＝出力用特定電位）ｖ_ｍ以外の電源電位ｖ_Ｃｍ（≠ｖ_ｍ）に抵抗でプル・アップ又はプル・ダウンし、その出力端子の後段に上記「多値ＮＯＴ回路」を接続すれば、その多値ＮＯＲ回路は多値ＯＲ回路になる。
◆しかも、前述（図１８と段落番号［０１３０〜０１３２］。）の通り「新・多値論理『フージ代数』の双対性」という特徴により多値ＯＲ回路から多値ＡＮＤ回路などを構成したり、又は、逆に多値ＡＮＤ回路から多値ＯＲ回路などを構成したり、することができる。
このため、多値ＮＯＲ回路１種類から多値ＯＲ回路、多値ＡＮＤ回路、多値ＮＯＴ回路、多値ＮＡＮＤ回路を構成したり、多値ＮＡＮＤ回路１種類から多値ＯＲ回路、多値ＡＮＤ回路、多値ＮＯＴ回路、多値ＮＯＲ回路を構成したり、することができる。
その結果、前述（段落番号［０１３３〜０１３４］。）の「多値数Ｎに全く影響されない、特定整数ｍの変更の容易性」という特徴も有って、新・多値論理『フージ代数』に基づく「多値ＮＡＮＤ回路か多値ＮＯＲ回路」のどちらか１種類の基本・多値論理回路だけで図１９の合成・多値論理回路を構成できることが分かる。

【0140】

そして、図１９の合成・多値論理回路は「図２０に示す多値論理関数ｆ（ｘ、ｙ）の真理値表で表現されるすべての多値論理関数」を実現・具体化できる回路である。ただし、図２０は分かり易く説明する為にかなり省略・簡略化されている。
図２０に示すｆ（ｘ、ｙ）の真理値表はその数値パターンの書換えによって、つまり、各・升（ます）目の数値を書き換えることによって、１０進法・２（多値）論理変数ｘ、ｙの全・多値論理関数（全部で１０の１００乗・種類有る。）を表現することができる。
なぜなら、１つの升（ます）目が取り得る数値は整数「０〜９」の１０通りで、しかも、升目の総数は全部で１００個有るので、升目１００個が取り得る数値パターンは全部で、（１０通り）×（１０通り）×………… ≪≪１００個の（１０通り）同士の積≫≫ …………×（１０通り）×（１０通り）＝１０の１００乗・種類になる、からである。
そのうえ、図２０に示すｆ（ｘ、ｙ）の真理値表において、その「多値数Ｎ」と「論理変数ｘ、ｙの各・論理変数範囲」の変更によってＮ進法・２論理変数の全・多値論理関数を表現できる。例えばＮ＝７の７進法で、６≧ｘ≧０、６≧ｙ≧０。この場合、図２０中のｘ横方向の升目は全部で７つ、ｙ縦方向の升目も全部で７つ、従って、升目の総数は４９個になり、その数値パターンは全部で７の４９乗・種類になる。

【特許文献8】特開２００７−０３５２３３号の段落番号［００３０〜００３１］に多値論理関数の種類数に関する説明。

【0141】

ところで、後述｛段落番号［０１４６］中の◆ニ）項。｝する通り「入力論理変数ｘ、ｙの各値の組合せは２入力の多値ＡＮＤ回路などで表現することができる」し、「入力論理変数ｘ、ｙ、ｚの各値の組合せは３入力の多値ＡＮＤ回路などで表現することができる」し、「入力論理変数ｗ、ｘ、ｙ、ｚの各値の組合せは４入力の多値ＡＮＤ回路などで表現することができる」し、「入力論理変数ｕ、ｗ、ｘ、ｙ、ｚの各値の組合せは５入力の多値ＡＮＤ回路などで表現することができる」という具合に、その入力論理変数の個数に応じてその多値ＡＮＤ回路の入力数を増減させることによってその個数の増減に対応することができる。
ただし、その入力論理変数の個数の増減に応じて（その真理値表の書き方が変わり、）「これらに対応する真理値表の升目の総数」も増減するが、それは「多値数Ｎの増減に応じてその真理値表の升目の総数・増減に対応する」のと全く同じ様な対応の仕方で良い。
例えば、１０値１桁の入力論理変数ｕ、ｗ、ｘ、ｙ、ｚ、ａの６入力の場合は、図２０の真理値表においてｘの所をｕｗｘと置き換え、ｙの所をｙｚａと置き換える。このため、ｕｗｘ横方向は「数値０００〜９９９」の１，０００個の升目になり、ｙｚａ縦方向も「数値０００〜９９９」の１，０００個の升目になるので、その升目の総数は１００万個になり、その数値パターンは全部で１０の１００万乗・種類になる。もちろん、このとき入力論理変数ｕ、ｗ、ｘ、ｙ、ｚ、ａそれぞれが１０値１桁の整数それぞれを表現することになるが、この様に表現することによってその入力論理変数の個数が６個である場合を真理値表で、（その升目の総数からすると相当大変であるが）、たて・よこ・単純な仕組みで表現することができる。
ここで、さらに、そのｕｗｘをｘ_２ｘ_１ｘ_０で置き換え、このｘ_２ｘ_１ｘ_０でｘの３桁を表現することもできる。このとき、入力論理変数ｘが１０値３桁で表現されていると解釈することもできるし、１０００値１桁で表現されていると解釈することもできる。
なお、「１０００値１桁で表現」と言うと奇妙に聞こえるかもしれないが、我々は既に１６値を「０、１、２、……、８、９、Ａ、Ｂ、Ｃ、Ｄ、Ｅ、Ｆ」の１６文字１桁で表現している。「数値１０がＡに、数値１１がＢに、……、数値１４がＥに、数値１５がＦに」それぞれ該当する。同じ様に、１０〜９９９の各数値を１文字ずつで置き換えれば、１０００値１桁で表現することができる。一方、１０値３桁・表現の場合、ｘ_２ｘ_１ｘ_０の３文字は互いに独立した数値を表現しているから、ｘ_２ｘ_１ｘ_０を１つの文字で表現したら、１０値３桁・表現という意味が失われてしまう。また、１０００値で必要な電源電位は少なくとも１０００個であるが、１０値なら少なくとも１０個である。
さて、その残りのｙｚａ側も、そのｙｚａをｙ_２ｙ_１ｙ_０で置き換え、このｙ_２ｙ_１ｙ_０でｙの３桁を表現することもできる。このとき、同様に入力論理変数ｙが１０値３桁で表現されていると解釈することもできるし、１０００値１桁で表現されていると解釈することもできる。
そんな訳で、もし図１９の合成・多値論理回路が「図２０に示す論理関数ｆ（ｘ、ｙ）の真理値表が表現する、Ｎ進法・２論理変数ｘ、ｙの全・多値論理関数」を実現化・具体化できることを証明できれば、その論理変数の個数や桁数に関係無く、多値論理『フージ代数（Ｈｏｏｊｉ Ａｌｇｅｂｒａ）』の『完全性』、それも『完全』が証明されることになる。

【0142】

図１９の合成・多値論理回路は「すべての、２論理変数の多値論理関数を実現できる回路」の１構成例で、その大部分の構成手段は点線で示されていて、具体的に図示されていないが下記の様に有る。
但し、「ＮＯＴ（ｍ）＝ｍ」は入力用特定整数＝出力用特定整数＝ｍの多値ＮＯＴ回路を、「ＡＮＤ（ｍ）＝ｍ」は入力用特定整数＝出力用特定整数＝ｍの多値ＡＮＤ回路を、「ＯＲ（ｍ）＝ｍ」は入力用特定整数＝出力用特定整数＝ｍの多値ＯＲ回路を、それぞれ意味し、図１９中では各特定整数ｍに具体的な数値ｍ（＝０、１、２、……、８、９）を書き込んでいる。
図１９中、多値「ＯＲ（０）＝０」回路と多値「ＯＲ（９）＝９」回路の間にはふつう多値「ＯＲ（１）＝１」回路〜多値「ＯＲ（８）＝８」回路の８回路が有り、多値「ＡＮＤ（０）＝０」回路グループ（＝「ＡＮＤ（０）＝０」で表わされる回路・全部。）と多値「ＡＮＤ（９）＝９」回路グループ（＝「ＡＮＤ（９）＝９」で表わされる回路・全部。）の間にはふつう多値「ＡＮＤ（１）＝１」回路グループ〜多値「ＡＮＤ（８）＝８」回路グループの８回路グループが有る。各多値「ＡＮＤ（…）＝…」回路グループには、そのグループに対応する多値「ＮＯＴ（…）＝…」回路が必要な数だけ接続されている。
また、再度確認しておくと、多値「ＯＲ（ｍ）＝ｍ」回路、多値「ＡＮＤ（ｍ）＝ｍ」回路および多値「ＮＯＴ（ｍ）＝ｍ」回路の各動作は次の通りである。
◆多値「ＯＲ（ｍ）＝ｍ」回路：複数個の入力数値のうち少なくとも１つが特定整数ｍのとき特定整数ｍを出力する一方、そうでないときその出力を開放する。
◆多値「ＡＮＤ（ｍ）＝ｍ」回路：複数個の入力数値すべてが特定整数ｍのとき特定整数ｍを出力する一方、そうでないときその出力を開放する。
◆多値「ＮＯＴ（ｍ）＝ｍ」回路：１つの入力数値が特定整数ｍのときその出力を開放する一方、そうでないとき特定整数ｍを出力する。

【0143】

■■ 回路と機能の大まかな説明 ■■
図１９中では各特定整数ｍに具体的な整数値ｍ（＝０、１、２、……、８、９）を書き込んでいるが、各回路の機能は以下の通りである。
◆多値「ＯＲ（ｍ）＝ｍ」回路グループ（図面・縦方向に広がるグループ。全部で１０回路。）は図２０に示すｆ（ｘ、ｙ）の真理値表に記載された各整数ｍ＝０、１、……、８、９を出力する。
従って、多値「ＯＲ（ｍ）＝ｍ」回路の個数と「図２０に示すｆ（ｘ、ｙ）の真理値表に記載されている整数の種類数」は同じである。このため、もし、９種類の整数しか記載されていなければ、その記載されていない整数を除く、残り９個の整数に対応する９回路しかない。８種類なら８回路しかない。以下同様であるが、分かり易くするの為に一応ｍ＝０〜９として説明して行く。
◆同じ多値ＯＲ−ＡＮＤ−ＮＯＴ回路グループ（図面・横方向に広がるグループ。全部で１０グループ。）に属する多値「ＯＲ（ｍ）＝ｍ」回路と多値「ＡＮＤ（ｍ）＝ｍ」回路の両ｍの各値（＝０〜９）は同一である。当然、このグループ数と多値「ＯＲ（ｍ）＝ｍ」回路の総数は同じである。
◆各・多値「ＡＮＤ（ｍ）＝ｍ」回路グループ（図面・縦方向に広がるグループ。ｍ＝０〜９。）は「図２０・真理値表が示す各関係の通りに」ｆ（ｘ、ｙ）の各値とｘ、ｙの各値を結び付ける。
このため、その論理変数の個数と各多値「ＡＮＤ（ｍ）＝ｍ」回路の入力端子の数は同じである。
また、各・多値ＯＲ−ＡＮＤ−ＮＯＴ回路グループに属する「ＡＮＤ（ｍ）＝ｍ」回路の個数は、図２０に示すｆ（ｘ、ｙ）の真理値表において「その回路グループ固有の整数の値ｍ」を書き込んだ升目の総数と同じである。
◆各・多値「ＮＯＴ（ｍ）＝ｍ」回路グループ（図面・縦方向に広がるグループ。ｍ＝０〜９。）はｘ、ｙの各値を判別する。
この様にした理由は、各・多値「ＡＮＤ（ｍ）＝ｍ」回路のｍ値と「判別する際に本来比較すべき特定整数値ｍ」が異なっている場合が有る、からである。このため、各ＡＮＤ回路のｍ値と「それに接続されるＮＯＴ回路」のｍ値は必ず異なる。
両ｍ値が一致する場合は、多値「ＮＯＴ（ｍ）＝ｍ」回路は不必要で、多値「ＡＮＤ（ｍ）＝ｍ」回路が直接ｘの値またはｙの値を判別するので、入力端子Ｔｘまたは入力端子Ｔｙは多値「ＡＮＤ（ｍ）＝ｍ」回路の入力部と直接接続される。
つまり、ｆ（ｘ、ｙ）の値とｘの値が同じｍ値の場合、多値「ＡＮＤ（ｍ）＝ｍ」回路が直接そのｘの値を判別し、ｆ（ｘ、ｙ）の値とｙの値が同じｍ値の場合、多値「ＡＮＤ（ｍ）＝ｍ」回路が直接そのｙの値を判別する。
◆各・多値「ＡＮＤ（ｍ）＝ｍ」回路と各・多値「ＯＲ（ｍ）＝ｍ」回路の各間に１つずつ接続されたプル・アップ抵抗またはプル・ダウン抵抗が前者の各出力信号を後者の各入力信号とする為に両信号をマッチング（整合）させる。なお、各電源電位に関してｖ_Ｃ０≠ｖ_０、ｖ_Ｃ１≠ｖ_１、ｖ_Ｃ２≠ｖ_２、……、ｖ_Ｃ９≠ｖ_９の各関係に有るが、電源電位ｖ_０〜ｖ_９の各電源線をＶ_０〜Ｖ_９で表わし、電源電位ｖ_Ｃ０〜ｖ_Ｃ９の各電源線をＶ_Ｃ０〜Ｖ_Ｃ９で表わしている。
◆各・多値「ＮＯＴ（ｍ）＝ｍ」回路と各・多値「ＡＮＤ（ｍ）＝ｍ」回路の各間に１つずつ接続されたプル・アップ抵抗またはプル・ダウン抵抗も前者の各出力信号を後者の各入力信号とする為に両信号をマッチング（整合）させる。

【0144】

■■ 細部の各機能は次の通りである。 ■■
◆１）多値ＯＲ回路の特定整数ｍ＝０に設定した多値ＯＲ−ＡＮＤ−ＮＯＴ回路グループでは、多値「ＯＲ（０）＝０」回路の入力部は図２０に示すｆ（ｘ、ｙ）の真理値表においてｆ（ｘ、ｙ）＝０を満足する場合すべてを網羅（もうら）する。このため、「ｍ＝０が書き込まれた升目の総数」＝多値「ＯＲ（０）＝０」回路の入力端子の総数（＝多値「ＡＮＤ（０）＝０」回路の総数）となる。
なお、同じ多値ＯＲ−ＡＮＤ−ＮＯＴ回路グループに属する「ＯＲ（ｍ）＝ｍ」と「ＡＮＤ（ｍ）＝ｍ」の両ｍ値は同一であるが、そのグループ内の各「ＮＯＴ（ｍ）＝ｍ」のｍ値とは必ず異なる。
また、もし、その真理値表に「ｍ＝０が書き込まれた升目」が全部で２個しか無ければ、多値「ＯＲ（０）＝０」回路の入力端子数も２個である。もし、その「ｍ＝０が書き込まれた升目」が全部で７０個有れば、その入力端子数も７０個である。
◆２）特定整数ｍ＝０に設定した各・多値「ＡＮＤ（０）＝０」回路は「ｆ（ｘ、ｙ）＝０を満足する論理変数ｘ、ｙの値の各・組合せ」を網羅（もうら）する。すなわち、各・多値「ＡＮＤ（０）＝０」回路は「ｍ＝０が書き込まれた升目のｘ値とｙ値の各組合せ」と１対１ずつ対応する。
図２０の真理値表では（５，０）と（８，３）の各組合せが図示されており、ｆ（５，０）＝０とｆ（８，３）＝０である。
この様に、各・多値「ＡＮＤ（ｍ）＝ｍ」回路は「ｆ（ｘ、ｙ）＝ｍを満足する論理変数ｘ、ｙの値の各・組合せ」を網羅（もうら）する。
◆３）入力端子Ｔｘに接続された各「ＮＯＴ（ｍ）＝ｍ」回路は論理変数ｘ＝ｍ（＝０、１、２、……、８、９）を判別し、入力端子Ｔｙに接続された各「ＮＯＴ（ｍ）＝ｍ」回路は論理変数ｙ＝ｍ（＝０、１、２、……、８、９）を判別する。
ただし、判別すべき論理変数ｘの値が多値「ＡＮＤ（ｍ）＝ｍ」回路のｍ値と同じ場合、「ＮＯＴ（ｍ）＝ｍ」回路を使わずに多値「ＡＮＤ（ｍ）＝ｍ」回路が論理変数ｘ＝ｍであるかどうか直接判別する。
例えば、ｆ（ｘ、ｙ）＝０を満足する論理変数ｘの値が０なら（つまりｆ値＝ｘ値のとき）、「ＮＯＴ（０）＝０」回路は必要無いので、入力端子Ｔｘの電位信号はそのまま多値「ＡＮＤ（０）＝０」回路に入力される。
そして、ｆ（ｘ、ｙ）＝０を満足する論理変数ｙの値が０なら（つまりｆ値＝ｙ値のとき）、「ＮＯＴ（０）＝０」回路は必要無いので、入力端子Ｔｙの電位信号はそのまま多値「ＡＮＤ（０）＝０」回路に入力される為、両者は図１９中の様に導線で直結される。
→→ ｆ（５，０）＝０のとき入力端子Ｔｙは一番下の多値「ＡＮＤ（０）＝０」回路の第２入力端子に直結される。
→→ 同様にｆ（７，９）＝９のとき入力端子Ｔｙは一番下の多値「ＡＮＤ（９）＝９」回路の第２入力端子に直結される。
◆４）特定整数ｍ＝０に設定した多値「ＯＲ（０）＝０」回路と各・多値「ＡＮＤ（０）＝０」回路の間に１つずつ接続されたプル・「アップ又はダウン」抵抗は入出力信号のマッチング（整合）を行う。その為に、電位ｖ_Ｃ０≠ｖ_０である。
◆５）「同じ回路グループ内の多値『ＮＯＴ（…）＝…』回路とプル・『アップ又はダウン』抵抗」の各組合せは入力端子Ｔｘ、Ｔｙの各電位信号と各・多値「ＡＮＤ（０）＝０」回路の入力部をマッチング（整合）させる。
◆６）以下同様に、「特定整数ｍ＝１〜９」それぞれに設定した各・多値回路グループ（＝多値ＯＲ、ＡＮＤおよびＮＯＴの各回路グループ）においても、それぞれが全く同様な機能を果たす。

【0145】

以上は１０進法の場合であるが、Ｎ進法の場合なら、升目の値＝０に関しては既に説明した通りで、ただ上述の「以下同様に『特定整数ｍ＝１〜９』それぞれ」が「以下同様に『特定整数ｍ＝１〜（Ｎ−１）』それぞれ」（通常の多値数値表現の場合）又は「以下同様に『特定値ｍ＝−（Ｎ−１）〜−１、１〜（Ｎ−１）』それぞれ」（符号対称表現の場合）等に変わるだけである。
＊＊＊
以上の通り、図１９の合成・多値論理回路は「図２０に示すｆ（ｘ、ｙ）の真理値表が表現する、すべての多値論理関数」を実現化・具体化できるので、新・多値論理『フージ代数』の『完全性』が証明される。しかも、『論理定数入力回路』を使わず、前述（段落番号０１３９）の通り１種類の基本・多値論理回路だけでそのすべての多値論理関数を実現化・具体化できるので、新・多値論理『フージ代数』の『完全』が証明される。
★★ 基本・多値論理回路１種類だけによる『フージ代数』の『完全』 ★★

【非特許文献3】『多値情報処理 ―ポストバイナリエレクトロニクス―』、ｐ．１６〜ｐ．１７の『完全性、完全系、完全』に関する記載内容。著者：樋口龍雄・亀山充隆（みちたか）、昭晃堂（しょうこうどう）が１９８９年６月に発行。

【0146】

■■ 図１９に示す合成・多値論理回路の構成・個々の説明 ■■
念の為ここから、図１９に示す合成・多値論理回路の構成・個々について図２０に示す「簡略したｆ（ｘ、ｙ）の真理値表」を用いて具体的に説明する。ただし、最大ファン・イン、最大ファン・アウト、電流容量、多値ハザードの問題は無視している。
◆イ）図２０に示すｆ（ｘ、ｙ）の真理値表の各升（ます）目にはふつう「ｆ（ｘ、ｙ）＝０〜９という各・具体的な整数値」が記載されるが、その記載される各・具体的な整数値を特定整数ｍとする各多値「ＯＲ（ｍ）＝ｍ」回路を用意する。
もし、そこに記載されていない具体的な整数が有れば、その記載されていない具体的な整数の多値「ＯＲ（ｍ）＝ｍ」回路、各多値「ＡＮＤ（ｍ）＝ｍ」回路および「この各多値「ＡＮＤ（ｍ）＝ｍ」回路の前段に接続される各多値「ＮＯＴ（…）＝…」回路は不要なので省略できる。
◆ロ）図２０に示すｆ（ｘ、ｙ）の真理値表において、ある１つの升目の整数値、例えば整数ｍ＝０に設定したｆ（ｘ、ｙ）＝０の升目を観ると全部で２つ有る（図示を簡略している為、実際にはもっと多い場合が有る。）ので、多値「ＯＲ（ｍ）＝ｍ」回路において特定整数ｍ＝０に設定した多値「ＯＲ（０）＝０」回路の入力端子数を同数の２個に設定する。
◆ハ）特定整数ｍ＝０に設定した多値「ＯＲ（０）＝０」回路の入力端子数と同じ数だけ、多値「ＡＮＤ（ｍ）＝ｍ」回路において特定整数ｍ＝０に設定した多値「ＡＮＤ（０）＝０」回路を用意する。そして、その多値「ＯＲ（０）＝０」回路の前段にその多値「ＡＮＤ（０）＝０」回路を１つずつ接続する。
◆ニ）このとき、各多値「ＡＮＤ（ｍ）＝ｍ」回路の入力端子数は論理変数ｘ、ｙの個数２と同じ２であるが、論理変数がｘ、ｙ、ｚの３個有ればその入力端子数は３になり、論理変数がｗ、ｘ、ｙ、ｚの４個有ればその入力端子数は４になり、論理変数がｕ、ｗ、ｘ、ｙ、ｚの５個有ればその入力端子数は５になる。あとは各入力端子に多値「ＮＯＴ（ｍ）＝ｍ」回路を１つずつ接続する等するだけである。
上記ニ）項の通り各多値「ＡＮＤ（ｍ）＝ｍ」回路の入力端子数は２個である。
◆ホ）特定整数ｍ＝０に設定した各多値「ＡＮＤ（０）＝０」回路の出力端子を電位ｖ_０（このときｍ＝０だからｖ_ｍ＝ｖ_０。）以外の電位ｖ_Ｃ０（このときｍ＝０だからｖ_Ｃｍ＝ｖ_Ｃ０。）にプル・アップ又はプル・ダウンする。ｖ_Ｃ０≠ｖ_０（ｖ_Ｃｍ≠ｖ_ｍ）。
なお、電位ｖ_Ｃｍは「その特定整数ｍ以外の整数に対応する電位」又は「いずれの整数にも対応しない独立した追加電位で、多値『ＯＲ（ｍ）＝ｍ』回路が特定整数ｍと判別することが無い電位なら何でも良い電位」である。
◆ヘ）図２０において整数ｍ＝０に設定したｆ（ｘ、ｙ）＝０を満足する論理変数ｘ、ｙの値の各組合せ（５、０）、（８、３）を確認する。
一般的には、ｆ（ｘ、ｙ）＝ｍを満足する論理変数ｘ、ｙの値の各組合せを確認する。

【0147】

◆ト）第１組（５、０）に対しては、入力端子Ｔｘと第１の多値「ＡＮＤ（０）＝０」回路（ＡＮＤの特定整数ｍ＝０）の第１入力端子の間に特定整数ｍ＝５（＝論理変数ｘの値ｍ_ｘ）とする多値「ＮＯＴ（５）＝５」回路を接続し、その多値「ＮＯＴ（５）＝５」回路の出力端子を電位ｖ０（ＡＮＤの特定整数ｍ＝０だからｖ_ｍ＝ｖ_０）にプル・「アップ又はダウン」する。
一方、入力端子Ｔｙと第１の多値「ＡＮＤ（０）＝０」回路（このときｍ＝０）の第２入力端子の間の場合、論理変数ｙの値ｍ_ｙ＝０で、そのＡＮＤ回路の特定値ｍ＝０と同じ値０なので、入力端子Ｔｙをそのまま第１の多値「ＡＮＤ（０）＝０」回路の第２入力端子に直結する。
もちろん、論理変数ｙの値ｍ_ｙ≠０なら、入力端子Ｔｘの場合と同様に入力端子Ｔｙ・その第２入力端子・間に、その０と違う整数「…」を特定整数とする多値「ＮＯＴ（…）＝…」回路を接続する等する。
また、論理変数ｘの値ｍ_ｘ＝０の場合が有るなら、上記の論理変数ｙの値ｍ_ｙ＝０の場合と同様に入力端子Ｔｘはそのまま第１の多値「ＡＮＤ（０）＝０」回路の第１入力端子に直結する。
◆チ）第２組（８、３）に対しては、入力端子Ｔｘと第２の多値「ＡＮＤ（０）＝０」回路（このときｍ＝０）の第１入力端子の間に特定整数ｍ＝８（＝論理変数ｘの値ｍ_ｘ）とする多値「ＮＯＴ（８）＝８」回路を接続し、その多値「ＮＯＴ（８）＝８」回路の出力端子を電位ｖ_０（このときｍ＝０だからｖ_ｍ＝ｖ_０。）にプル・「アップ又はダウン」する。
一方、入力端子Ｔｙと第２の多値「ＡＮＤ（０）＝０」回路（このときｍ＝０）の第２入力端子の間に特定整数ｍ＝３（＝論理変数ｙの値ｍ_ｙ）とする多値「ＮＯＴ（３）＝３」回路を接続し、その多値「ＮＯＴ（３）＝３」回路の出力端子を電位ｖ_０（このときｍ＝０だからｖ_ｍ＝ｖ_０。）にプル・「アップ又はダウン」する。
もちろん、論理変数ｘの値ｍ_ｘ＝０又は論理変数ｙの値ｍ_ｙ＝０の場合が有るなら、上記◆ト）項内の結線作業と同様に直結の結線作業をする。
◆リ）もし、図２０に示すｆ（ｘ、ｙ）の真理値表においてｆ（ｘ、ｙ）＝０を満足する論理変数ｘとｙの値ｍ_ｘ、ｍ_ｙの組合せが他にも有れば、その組合せの数だけ上記◆ト）項または上記◆チ）項の結線作業を繰り返す。
◆ヌ）同様に、図２０に示すｆ（ｘ、ｙ）の真理値表・中の★「ｆ（ｘ、ｙ）＝１〜９」の整数についても、その整数値ごとにその整数値をｍ＝０の代わりに特定整数ｍ＝１〜９それぞれに設定して「上記◆ロ）〜上記◆リ）項」の結線作業を繰り返す。
◆ル）以上は１０進法の場合であるが、Ｎ進法の場合なら、ただ上記★「ｆ（ｘ、ｙ）＝１〜９」が「ｆ（ｘ、ｙ）＝１〜（Ｎ−１）」（普通のＮ値表現型）又は「ｆ（ｘ、ｙ）＝−（Ｎ−１）〜−１、１〜（Ｎ−１）」（符号対称表現型）等に変わるだけである。
以上で結線作業・完了。

【0148】

それから、図１９の合成・多値論理回路において、各・多値「ＯＲ（ｍ）＝ｍ」回路と各・多値「ＡＮＤ（ｍ）＝ｍ」回路を同時に多値「ＮＡＮＤ（ｍ）＝ｍ」回路で１つずつ置き換えた多値等価回路が可能である。もちろん、ｍの各整数値は図１９中に示された各整数値に設定し、各・入力端子数も図１９中に示された各・入力端子数に設定する。
その等価回路になる理由は、図１９中の各・多値「ＯＲ（ｍ）＝ｍ」回路を図１８（ａ）の多値「ＯＲ（ｍ）＝ｍ」回路の等価回路で１つずつ置き換え、その置換え後の「多値『ＡＮＤ（ｍ）＝ｍ』回路とその後段に接続される多値『ＮＯＴ（ｍ）＝ｍ』回路」の各・直列回路を多値「ＮＡＮＤ（ｍ）＝ｍ」回路で１つずつ置き換えると、上記の多値等価回路になる、からである。
さらに、前述（段落番号［０１３９］）の通り、図１９中の各・多値「ＮＯＴ（ｍ）＝ｍ」回路を「その全・入力端子を接続して入力端子１つにまとめた多値『ＮＡＮＤ（ｍ）＝ｍ』回路」等で１つずつ置き換えれば、上記の多値等価回路すなわち図１９の合成・多値論理回路は多値「ＮＡＮＤ（ｍ）＝ｍ」回路だけで構成できることが分かる。
しかも、前述（段落番号［０１４０］中）の通り論理変数ｘ、ｙの各・論理変数範囲の変更によってＮ進法・２論理変数の全・多値論理関数を表現できるし、前述｛段落番号［０１４１］や［０１４６］の◆ニ項）｝の通り論理変数の個数を変更することができるし、あるいは、各論理変数ｘ、ｙの各桁数を３桁などに変更することができる。
そういう訳で、新・多値論理『フージ（Ｈｏｏｊｉ）代数』には『多値数Ｎに全く影響されない、１種類の多値論理による完全性、それも［完全］』という独特な効果・特徴が有る。
◆↑ 多値数Ｎに全く影響されない、基本・多値論理回路１種類だけ ↑◆
◆↑ による新・多値論理『フージ（Ｈｏｏｊｉ）代数』の『完全』 ↑◆

【0149】

◆◆◆＊＊＊＊＊ 『フージ代数』における多値ワイヤードＯＲ回路 ＊＊＊＊＊◆◆◆
＊＊＊
●１９）新・多値論理『フージ（Ｈｏｏｊｉ）代数』に基づく多値論理回路において多値ワイヤードＯＲ回路が成り立つことについて述べる。
最初に、図１９の合成・多値論理回路（＝完全回路）に多値ワイヤードＯＲ回路を導入した合成・多値論理回路（＝完全回路）を図２１に示す。当然ながら、前者の回路構成に比べて後者の回路構成はかなり単純になり、その部品点数も相応に少なくなっている。
なお、図２１の合成・多値論理回路において出力端子Ｔｆにプル・アップ抵抗もプル・ダウン抵抗も接続されていないのは、常にいずれかのＡＮＤ回路の出力スイッチ部がオンとなって、出力端子Ｔｆの電位をプル・アップまたはプル・ダウンするので、そのプル・アップ抵抗もそのプル・ダウン抵抗も省略することができる、からである。
→→ 各プル抵抗が消費する電力の節約。
もし、図２０の真理値表において数値が記入されていない升目が１つでも有れば、その升目のｘ値、ｙ値の時に出力端子Ｔｆは開放になるので、プル・アップ抵抗またはプル・ダウン抵抗の一端を出力端子Ｔｆに接続し、他端を所定の電源線Ｖ_Ｃｍに接続する必要が有る。
図２１の合成・多値論理回路が図１９の合成・多値論理回路と同様に図２０の真理値表を満足していることは、具体的にそのｘ値、ｙ値、ｆ（ｘ、ｙ）値の各・整数値を図２１の合成・多値論理回路に当てはめれば直ぐ判明することである。でも、単純に考えれば、「図１９の合成・多値論理回路の各ＡＮＤ回路が各ＯＲ回路を介して出力端子Ｔｆにその出力数値を出力する」のに対して、「図２１の合成・多値論理回路の各ＡＮＤ回路は直接出力端子Ｔｆにその出力数値を出力する」だけの違いである。

【0150】

それから、その回路構成や部品点数の課題に加えて図１９の合成・多値論理回路には『非常に不便で、実用的でない』という「解決すべき課題」が有るが、「多値ワイヤードＯＲ回路を用いている図２１の合成・多値論理回路」はその課題を解決することができる。
◆例１：図２０の真理値表においてその整数値が例えば６である升目が全部で８０個有り、６以外の整数値０〜５、７〜９それぞれの升目が２、３個ずつ有る場合、多値「ＯＲ（６）＝６」回路の総・入力端子数だけ８０個必要になる。他のそれは２、３個ずつである。
◆例２：図２０の真理値表においてｍ＝０〜９の各整数値である升目の数が均一的にほぼ１０個ずつの場合、各・多値「ＯＲ（ｍ）＝ｍ」回路の総・入力端子数も均一的にほぼ１０個ずつである。
＊＊＊
要するに、図２０の真理値表の数値パターンによって、すなわち、同一整数値の升目がいくつずつ有るかによって、各・多値「ＯＲ（ｍ）＝ｍ」回路の総・入力端子数が変動してしまい、しかも、その書き込まれる整数値ｍが片寄ると、特定の多値「ＯＲ（ｍ）＝ｍ」回路の総・入力端子数だけ特に多くなってしまう。
その結果、図２０の真理値表で示される多値論理関数を合成・多値論理回路として具体化、実現化する際に非常に不便で、実用的ではない。
一方、図２１の合成・多値論理回路では多値ワイヤードＯＲ回路を用いている為、「図２０の真理値表の数値パターンによってその入力端子数が変動する各・多値『ＯＲ（ｍ）＝ｍ』回路そのもの」が無いので、図２１の合成・多値論理回路は上述した「解決すべき課題」を解決することができる。加えて前述の通り図２１の合成・多値論理回路は図１９の合成・多値論理回路に比較してその回路構成が簡単になり、その部品点数が少なくなるので、極めて実用的で、とても便利である。
これらの事は、後述する「図２２の合成・多値論理回路（多値数Ｎ＝３）と図２３の真理値表」の関係、及び、その発展・派生回路（多値数Ｎ＝４、５、６……１０。）の関係でも同様である。

【0151】

◆◆◆＊＊＊＊＊ 『完全』回路の（３次元の）ＩＣ・ＬＳＩ化など ＊＊＊＊＊◆◆◆
＊＊＊
●２０）『完全』回路の（３次元の）プログラマブル・ロジック・アレイ化、セミ・オーダー（３次元）ＩＣ・ＬＳＩ化などが可能なことについて説明する。
図２２の合成・多値論理回路は「図１９の合成・多値論理回路において、両論理変数ｘ、ｙの多値数を１０から３に変更し、３個の多値「ＯＲ（ｍ）＝ｍ」回路（ｍ＝０、１、２）の代わりに多値ワイヤードＯＲ回路を用いて回路構成を簡単化し、標準化したもの」である。
なお、複数のＡＮＤ回路のうち、必ずどれか１つがオンなので、プル・アップ抵抗またはプル・ダウン抵抗などの接続は省略することができる。つまり、それを接続する必要は無くなる。 →→ 消費電力の節約。
これにより、（３次元の）プログラマブル・ロジック・アレイ化、セミ・オーダー（３次元）ＩＣ・ＬＳＩ化などが実現し易くなり、便利である。
◆◆ 多値ワイヤードＯＲ回路が成り立つ効用 ◆◆
そして、図２３は、図２２中の関数ｆ（ｘ、ｙ）＝ｍ_ｚの真理値表・図で、書き直すと以下の通りである。
◆ｘ＝０、１、２
◆ｙ＝０、１、２
◆ｆ（ｘ、ｙ）＝ｍ_ｚ、（ｍ_ｚ＝ｍ０、ｍ１、……、ｍ７、ｍ８）
ｆ（０、０）＝ｍ０、 ｆ（０、１）＝ｍ１、 ｆ（０、２）＝ｍ２
ｆ（１、０）＝ｍ３、 ｆ（１、１）＝ｍ４、 ｆ（１、２）＝ｍ５
ｆ（２、０）＝ｍ６、 ｆ（２、１）＝ｍ７、 ｆ（２、２）＝ｍ８
ただし、２≧ｍ０、ｍ１、ｍ２、ｍ３、ｍ４、ｍ５、ｍ６、ｍ７、ｍ８≧０
＊＊＊
ｍ０〜ｍ８の各整数値は０、１、２のいずれか１つである為、ｍ０の値は３通り、ｍ１の値は３通り、……、ｍ８の値は３通り有るので、結局、「これら全部で表現できる多値論理関数ｆ（ｘ、ｙ）の種類」＝（３通り）×（３通り）×（３通り）×（３通り）×（３通り）×（３通り）×（３通り）×（３通り）×（３通り）＝３の９乗・種類＝１９，６８３種類有る。
それから、図２２では各・多値「ＮＯＴ（ｍ）＝ｍ」回路の横に「単なる導線」が１つずつ画かれ、入力端子Ｔｘ、Ｔｙそれぞれと各・多値「ＡＮＤ（ｍ_ｚ）＝ｍ_ｚ」回路・入力部の間が各・多値「ＮＯＴ（ｍ）＝ｍ」回路を介して接続される場合と、直結される場合が有ることが「各接続端子と各点線」で示されている。
図２３において論理変数ｘの値ｍ_ｘ（０、１、２のうち、いずれか１つ）と多値論理関数ｆ（ｘ、ｙ）の値ｍ_ｚが同じ（ｍ_ｘ＝ｍ_ｚ）とき、入力端子Ｔｘは「そのｍ_ｚを特定整数とする多値『ＡＮＤ（ｍ_ｚ）＝ｍ_ｚ』回路の第１入力端子」に直結される。
一方、論理変数ｘの値ｍ_ｘと多値論理関数ｆ（ｘ、ｙ）の値ｍ_ｚが異なる（ｍ_ｘ≠ｍ_ｚ）とき、入力端子Ｔｘは図２２の様に多値「ＮＯＴ（ｍ_ｘ）＝ｍ_ｘ」回路を介して「そのｍ_ｚを特定整数とする多値『ＡＮＤ（ｍ_ｚ）＝ｍ_ｚ』回路の第１入力端子」に接続される。
同様に、入力端子Ｔｙと各・多値「ＡＮＤ（ｍ_ｚ）＝ｍ_ｚ」回路の第２入力端子の接続についても、多値「ＮＯＴ（ｍ_ｙ）＝ｍ_ｙ」回路を介して接続したり、あるいは、直結したりする。ただし、ｍ_ｙは論理変数ｙの値で、０、１、２のうち、いずれか１つである。

【0152】

なお、ｍ０〜ｍ８の各整数値を順々に０〜８の各整数に設定すると、図２２の合成・多値論理回路は３値・９値コード変換回路になる。もちろん、ｙがその３値表現の１桁目で、ｘがその３値表現の２桁目である。この場合、「ＡＮＤ（０）＝０」回路の特定電位供給手段は例えば電源線Ｖ_０になり、「ＡＮＤ（１）＝１」回路の特定電位供給手段は例えば電源線Ｖ_１になり、……「ＡＮＤ（９）＝９」回路の特定電位供給手段は例えば電源線Ｖ_９になる。
また、論理変数ｘ、ｙ及び多値論理関数ｆ（ｘ、ｙ）３つそれぞれの多値数を自由に設定することができる。全・多値数を同一に設定しても良いし、各・多値数を互いに違う値に設定しても良い。
さらに、それら３つの多値数Ｎが同一で４のとき、「表現できる多値論理関数ｆ（ｘ、ｙ）の種類」は４の１６乗・種類≒４，２９４，９６８，０００種類も有る。しかも、そのぼう大な種類の多値論理関数は「図２２の合成・多値論理回路において『多値［ＡＮＤ（…）＝…］回路、２つの多値［ＮＯＴ（…）＝…］回路および２つの導線』の組合せを９組から１６組に増やし、多値数の１増加に伴う電源と電源線を１つずつ増やす」だけで実現することができる。
同様に、その同一多値数が５のとき「表現できる多値論理関数ｆ（ｘ、ｙ）の種類」は５の２５乗・種類≒２．９８０２３３×（１０の１７乗）種類で、図２２の合成・多値論理回路において上記・組合せをさらに１６組から２５組に増やす等するだけで良い。
同じく、その同一多値数が１０のとき「表現できる多値論理関数ｆ（ｘ、ｙ）の種類」は１０の１００乗・種類で、図２２の合成・多値論理回路において上記・組合せをさらに２５組から１００組に増やす等するだけで良い。
そんな訳で、少ない部品点数の割には「表現できる多値論理関数ｆ（ｘ、ｙ）の種類」はその同一多値数Ｎの増加と共に超・爆発的に増えて行くことになる。
★参 考：特開２００７−０３５２３３号の段落番号［００３１〜００３３］。
しかも、後述（段落番号０１５４）する通り論理変数ｘ、論理変数ｙ及び多値論理関数ｆ（ｘ、ｙ）の各・多値数が違っても構わない。同一である必要は無い。→対応柔軟性。
この様な超・爆発的な増加とその対応柔軟性は、図２１、図２２の各合成・多値論理回路などをプログラマブル・３次元化ロジック・アレイ、セミ・オーダー・３次元化ＩＣ・ＬＳＩなどで実用化する際に、極めて強力な武器・効能になる。

【0153】

具体的な各多値回路として、例えば以下２例が有る。
◆例１：図２４に非同期型・多値「ＡＮＤ（ｍ）＝ｍ」回路の１例を示し、図２５、図２６に非同期型・多値「ＮＯＴ（ｍ）＝ｍ」回路の２例を示す。
図２５の非同期型・多値ＮＯＴ回路においてダイオード１２５は「トランジスタ１０１がオフで、トランジスタ１０２、１２８がオンのとき電源線Ｖ_ｍから抵抗１２３、トランジスタ１２８、抵抗１２０及びトランジスタ１０２を経て電源線Ｖ_ｍ−１へ電流が流れるのを阻止する為のもの」である。ダイオード１２５の順電圧の為にトランジスタ１０１、１２８がトランジスタ１２４をオフ駆動できないときはダイオード１２６と抵抗１２７が必要である。しかし、トランジスタ１０１がオフで、トランジスタ１０２がオンのときトランジスタ１２８がオフになるなら、ダイオード１２５、１２６を挿入接続する必要は無いし、抵抗１２７も不要である。
★参 照：特許文献３（特開２００５−２３６９８５号）の図１０と図９の各回路。
図２６の非同期型・多値ＮＯＴ回路は、図１７の実施例１７（＝同期型・多値ＮＯＴ回路）においてＤ型フリップ・フロップ１２７などを取り外す等して非同期型・多値ＮＯＴ回路に変更したものである。
◆例２：９個の「本発明・図１４に示す実施例１４中の同期型ＡＮＤ回路」と１８個の「本発明・図１に示す実施例１の同期型ＮＯＴ回路」又は「本発明・図１７に示す実施例１７の同期型ＮＯＴ回路」で図２１、図２２の各合成・多値論理回路を同期型に変更し、その全・同期型ＮＯＴ回路とその全・同期型ＡＮＤ回路の両ラッチングのタイミングをずらした同期型合成・多値論理回路が可能である。
当然の事ながら、この同期型合成・多値論理回路は多値ハザードを除去することができる。しかも、本発明・図１に示す実施例１においてトランジスタ４１のゲート端子をＱ端子からＱバー端子に接続変更すれば、実施例１は同期型ＮＯＴ回路から同期型ＥＶＥＮ回路（＝同期型ＥＱＵＡＬ回路）に変わるので、図２１、図２２の各図中において各ＮＯＴ回路の隣りに示された各導線は必要無くなる。
この場合も、「全多値数Ｎの増加」や「互いに異なる各多値数Ｎへの変更」を前述（段落番号［０１５２］。）と同様に行うことができる。

【0154】

◆◆◆＊＊＊＊ 互いに多値数が異なる論理変数等に対する対応柔軟性 ＊＊＊＊◆◆◆
＊＊＊
●２１）新・多値論理『フージ（Ｈｏｏｊｉ）代数』の『複数の論理変数およびそれらの論理関数それぞれの多値数Ｎ（≧２）が互いに異なっていても対応できる柔軟な対応性』という特徴について以下説明する。
★参 照：多値数Ｎ＝２の場合については → 段落番号［０１３５〜０１３６］。
多値論理回路システムによっては、多値数Ｎ（≧２）が互いに異なる複数の情報が入（い）り交（ま）じった複合情報を取り扱う場合が有る。例えば、光の３原色（青赤緑）の多値数「３」、陽画と陰画の多値数「２」、他にも「明るさの多段階」という多値数、「青赤緑の配合割合」という多値数などである。
この様な場合、互いに多値数Ｎ（≧２）の異なる多値論理回路を混在して組むことになるが、「その多値数の大きい方の多値論理」は「その多値数の小さい方の多値論理」を完全に包含し、前者が後者に対して互換性が有った方が良い。
新・多値論理『フージ（Ｈｏｏｊｉ）代数』の場合、前述（段落番号［０１３７］。）の通り前者は後者（多値数Ｎ≧２）を土台にして組み上げられているので、当然の事ながら前者は後者を包含し、後者に対して互換性が有る。
また、前述した図１９の合成・多値論理回路では多値ＡＮＤ回路と多値ＯＲ回路の多値数Ｎ１（≧２）に対して、論理変数ｘの多値数Ｎ２（≧２）は常に同じである必要は無いし、論理変数ｙの多値数Ｎ３（≧２）も常に同じである必要は無い。Ｎ１≠Ｎ２又はＮ１≠Ｎ３の場合が有っても構わない。さらに、Ｎ２とＮ３も常に同じである必要は無い。Ｎ１≠Ｎ２又はＮ１≠Ｎ３又はＮ２≠Ｎ３の場合が有っても構わない。
◆例１：段落番号［０１５２］中の３値・９値コード変換回路。
◆例２：図２０の真理値表において論理変数ｘだけその変数範囲を例えば０〜７にする場合は、図１９中で入力端子Ｔｘに接続された多値「ＮＯＴ（ｍ）＝ｍ」回路のうち、ｍ＝８、９となる多値「ＮＯＴ（８）＝８」回路と多値「ＮＯＴ（９）＝９」回路を取り外し、その取外しによって入力端子数が１つになった多値「ＡＮＤ（ｍ）＝ｍ」回路も取り外せば、その多値数の変更に対応できる。
この場合、各多値「ＡＮＤ（８）＝８」回路と各多値「ＡＮＤ（９）＝９」回路のうち、その入力が直接入力端子Ｔｘに接続された多値ＡＮＤ回路が有れば、その多値ＡＮＤ回路も「それに接続された多値ＮＯＴ回路」も不要なので、取り外すことができる。
この例２のことは、当然のことながら、論理変数ｙについても同様に当てはまる。
その結果、『［複数の論理変数およびそれらの関数］それぞれの多値数Ｎ（≧２）が互いに異なっていても対応できる柔軟な対応性』が新・多値論理『フージ（Ｈｏｏｊｉ）代数』に有る。
一方、前述（段落番号［０１３５］後半と段落番号［０１３７］後半。）した従来の「ＡＮＤ回路、ＯＲ回路、反転回路、リテラル回路およびサイクリング回路」で構成される多値論理回路の場合、互いに多値数の異なる「反転回路同士、リテラル回路同士およびサイクリング回路同士」では包含が成り立たず、互換性が全く無いので、新・多値論理『フージ代数』の様な柔軟な対応性が無い。
★参 考：非特許文献３のｐ．１９〜ｐ．２０。

【非特許文献3】『多値情報処理 ―ポストバイナリエレクトロニクス―』、著者：樋口龍雄・亀山充隆（みちたか）、昭晃堂（しょうこうどう）が１９８９年６月に発行。

【0155】

◆◆◆＊＊＊＊＊＊＊＊＊ 前段２値回路との良好な接続性 ＊＊＊＊＊＊＊＊＊◆◆◆
＊＊＊
●２２）新・多値論理『フージ（Ｈｏｏｊｉ）代数』の『前段に２値回路を接続するとき、その接続性が極めて良く、その間に特別なインターフェイスが必要無い』という独特な効果・特徴について以下説明する。
新・多値論理『フージ代数』に基づく各・多値論理回路の場合、その判別手段が根本的に判別することは結局「各・判別内容に対して肯定か否定かを示す信号、肯定・否定信号（二者択一信号）」つまり「各・判別内容に対してＹｅｓかＮｏかを示す信号、Ｙｅｓ・Ｎｏ信号（二者択一信号）、２値信号みたいなもの」なので、基本的にその前段２値回路の出力信号との相性（あいしょう）がとても良い。
従って、あとは以下の通りその前段２値回路の出力部とそれら多値論理回路の入力部をマッチング（整合）させるだけである。
◆ａ）その前段２値回路がＨレベルとLレベルの２つを出力する場合：
その多値論理回路が「肯定」と判別する入力判別範囲内にその２値回路のＨレベル、Lレベルのうち一方の出力レベル範囲がすっぽり入（はい）り、その多値論理回路が「否定」と判別する入力判別範囲内にその他方の出力レベル範囲がすっぽり入る様にマッチング（整合）させれば良い。
◆ｂ）その前段２値回路の出力部がオープン・コレクタ又はオープン・ドレイン等の場合：
図１８、図１９、図２１、図２２の各回路中の各・多値「ＮＯＴ（…）＝…」回路の様にそれら多値論理回路の出力端子にプル・アップ抵抗手段またはプル・ダウン抵抗手段を接続し、その２値回路が出力するＨレベル、Lレベルの各・出力レベル範囲内について上記◆ａ）項と同様にマッチング（整合）させれば良い。
なお、◆ａ）項、◆ｂ）項どちらの場合も、Ｈ、Ｌ両レベルが対応する両・電源電位は「多値回路の最低電位〜最高電位のうち、いずれか２つの電源電位」なら何でも良い。例えば１０進法なら、その両・電源電位は「ｖ_０とｖ_１」、「ｖ_４とｖ_５」、「ｖ_８とｖ_９」、「ｖ_５とｖ_７」、「ｖ_３とｖ_８」、「ｖ_０とｖ_９」、「ｖ_０未満とｖ_９を超えた電位（どちらの電位も数値と対応しない電位。）」など。
そういう訳で、『前段に２値回路を接続するとき、その接続性が極めて良く、その間に特別なインターフェイスが必要無い』という独特な効果・特徴が新・多値論理『フージ代数』に有ることが分かる。

【0156】

◆◆◆＊＊＊＊＊＊＊＊＊ 後段２値回路との良好な接続性 ＊＊＊＊＊＊＊＊＊◆◆◆
＊＊＊
●２３）新・多値論理『フージ（Ｈｏｏｊｉ）代数』の『後段に２値回路を接続するとき、その接続性が極めて良く、その間に特別なインターフェイスが必要無い』という独特な効果・特徴について以下説明する。
実際の２具体例として以下のものが有る。
◆例１：特開２００６−１９０２３９号・図５の回路中の「各ＡＮＤ多値回路」と「その後段の各２値回路。
◆例２：特開２００７−０３５２３３号・図１１〜１２両図に示す回路中の「図１１に示す各多値ＮＯＴ回路」とその後段の「図１２に示す各２値ＮＯＲ回路」。
＊＊＊
一方、多値論理分野ではよく知られた従来のウカシェヴィッチ型多値論理回路の場合、前段でも後段でも２値回路との接続性が悪く、その間に特別なインターフェイス（２値・多値コード変換手段と多値・２値コード変換手段）が必要である。
★参 考：非特許文献３のｐ．１３の図１．２。

【非特許文献3】『多値情報処理 ―ポストバイナリエレクトロニクス―』、著者：樋口龍雄・亀山充隆（みちたか）、昭晃堂（しょうこうどう）が１９８９年６月に発行。

【0157】

◆◆◆＊＊＊＊＊ 「あいまいさ」を表現できる各種の新・多値論理 ＊＊＊＊＊◆◆◆
＊＊＊
●２４）本発明者が創（つく）り出した８個の新・多値論理、「多値ＯＶＥＲ論理、多値ＮＯＶＥＲ（ノウバー）論理、多値ＵＮＤＥＲ論理、多値ＮＵＮＤＥＲ（ナンダー）論理、多値ＩＮ論理、多値ＮＩＮ（ニン）論理、多値ＯＵＴ論理、多値ＮＯＵＴ（ナウト）論理」の各・多値論理回路を使うことによって「曖昧（あいまい）さ」を自由・柔軟に簡単に定義・表現することができる。
これらの各・多値論理回路を使って例えば下記の様に「曖昧さ」を自由・柔軟に簡単に定義したり、表現したりすることができる。
◆例１：論理数値的に「大体この辺の数値」と表現する場合。０〜９の中で「３〜５」とか「４〜６」とか「≦２」とか「７≦」。
◆例２：Ｙｅｓ（→数値９）、Ｎｏ（→数値０）どちらとも言えない、どっち付かずの場合を数値「４、５」で表現。
◆例３：「どちらかと言えばＹｅｓ寄り」と表現する場合。「数値９がＹｅｓ」、「数値０がＮｏ」を意味すると定義したときに「６〜７」。
◆例４：「どちらかと言えばＮｏ寄り」と表現する場合。「数値９がＹｅｓ」、「数値０がＮｏ」を意味すると定義したときに「２〜３」。
◆例５：「疑わしきは被告人の利益に」ということで「限りなく有罪（→数値０）に近い灰色無罪（→数値１）」を表現する場合。つまり、数値０が「完全な有罪（真っ黒）」を意味し、数値９が「完全な無罪（真っ白）」を意味すると定義したときに数値１で「限りなく有罪に近い灰色無罪」を表現する場合。
＊＊＊
あとは「この各種の新・多値論理を利用する人」が自由に、好きな様に、どうにでも、各数値の意味を定義・表現することができる。

【0158】

なお、「多値ＯＶＥＲ論理、多値ＵＮＤＥＲ論理、多値ＩＮ論理、多値ＯＵＴ論理」の各多値論理回路においてその該当する入力整数の個数を、例えば「その入力用特定整数値が４と８である多値ＩＮ論理において該当する整数５、６、７の３個を複数個から徐々に１つに絞り込む」様に、絞り込むと、その各多値論理は必ず多値ＥＶＥＮ論理になる。
→→ 前述した段落番号［００５８］
つまり、その絞り込みはちょうど「写真のピントの『ぼやけ』から『合致』へのピント合わせ」の様に「曖昧さ」から「明確さ」への焦点合わせを意味する為、「ＯＶＥＲ論理、ＮＯＶＥＲ（ノウバー）論理、ＵＮＤＥＲ論理、ＮＵＮＤＥＲ（ナンダー）論理、ＩＮ論理、ＮＩＮ（ニン）論理、ＯＵＴ論理、ＮＯＵＴ（ナウト）論理」及び「これらの各多値論理と多値ＡＮＤ論理または多値ＯＲ論理の組合せ論理」によって「曖昧さ」を表現することは的（まと）外（はず）れ、ピント外れではなく、理（り）に適（かな）っていると本発明者は考える。
そんな訳で、これらの多値論理および「これらの多値論理と多値ＡＮＤ論理や多値ＯＲ論理の組合せ」を使って、従来のファジー制御技術と異なる、新しい『あいまい制御技術（ＩＭｙ［ａｉ−ｍａｉ］−Ｃｏｎｔｒｏｌ−Ｔｅｃｈｎｏｌｏｇｙ）』を切り開くことができるのではないかと本発明者は考えている。なぜなら、従来のファジー制御理論では「明確にＹＥＳとＮＯをはっきり表現する数値０、１」の中に「あいまいさ」を表現する為にブール代数に「確率と統計の数学理論」を導入したが、一般的にはかなり複雑で、分かり難い、からである。
尚、その発音から直ぐ分かる通り、その英語名、ＩＭｙ［ａｉ−ｍａｉ］はその日本語名の「あいまい」の語路（ごろ）合わせから本発明者がその様に名付けた。

【0159】

◆◆◆＊＊ 図１９、図２１、図２２の各回路で１方向スイッチの使用可能性 ＊◆◆◆
＊＊＊
●２５）結論から言えば、１方向性出力スイッチの使用は可能である。前述（段落番号［０１３８〜０１５３］。）した図１９、図２１、図２２の各合成・多値論理回路では、主に「その出力スイッチ部に双方向性スイッチング手段を使う各種の基本・多値論理回路」を使用して、すべての多値論理関数を実現することができる『完全回路』について説明した。
しかし、図１９、図２１、図２２の各合成・多値論理回路において「その出力部にプル・アップ抵抗あるいはプル・ダウン抵抗が接続された基本・多値論理回路」それぞれに関しては、その出力スイッチ部は何も双方向性スイッチング手段である必要は無い。「その出力部にプル・アップ抵抗が接続された基本・多値論理回路」それぞれは「その出力スイッチ部が逆阻止型または『逆阻止能力の無いタイプ（例：逆導通型、逆導電型等。）』のプル・ダウン・スイッチング手段である基本・多値論理回路」でも別に構わない。なお、その逆導通型には例えば内蔵ダイオードを持つＭＯＳ・ＦＥＴ等が有り、その逆導電型には例えばバイポーラ・トランジスタ等が有る。
一方、「その出力部にプル・ダウン抵抗が接続された基本・多値論理回路」それぞれは「その出力スイッチ部が逆阻止型あるいは『逆阻止能力の無いタイプ』のプル・アップ・スイッチング手段である基本・多値論理回路」でも別に構わない。もちろん、「その出力部にプル・アップ抵抗、プル・ダウン抵抗どちらを接続しても構わない基本・多値論理回路」それぞれはその抵抗のプル方向に応じて「その出力スイッチ部が『逆阻止型あるいは逆阻止能力の無いタイプ』の『プル・アップ・スイッチング手段かプル・ダウン・スイッチング手段』である基本・多値論理回路」を使うことになる。
これらの場合、図１９の合成・多値論理回路では「１方向プル出力スイッチを用いた『多値ＮＯＴ回路と多値ＡＮＤ回路』」及び「双方向性出力スイッチを用いた多値ＯＲ回路」の少なくとも３回路が完全系を成し、図２１、図２２の各合成・多値論理回路では「１方向プル出力スイッチを用いた多値ＮＯＴ回路」、「双方向性出力スイッチを用いた多値ＡＮＤ回路」及び多値ワイヤードＯＲ回路の少なくとも３回路が完全系を成す。

【0160】

さらに、図１９の合成・多値論理回路中の各・多値ＯＲ回路と図２１の合成・多値論理回路中の各・多値ＡＮＤ回路に関しても、各回路の出力端子Ｔｆのプル出力が双方向性である必要が無く、そのプル出力がプル・アップかプル・ダウンどちらかで良いのであれば、そのすべての基本・多値論理回路は「その出力スイッチ部が逆阻止型の『プル・アップ・スイッチング手段かプル・ダウン・スイッチング手段』である基本・多値論理回路」でも別に構わない。この場合、図１９の合成・多値論理回路において、その全・多値ＯＲ回路がその出力スイッチ部に逆阻止型プル・アップ・スイッチング手段を使うのであれば、その出力端子Ｔｆは例えば図１９の合成・多値論理回路の電源電位ｖ_０より低い電源電位｛例：電源電位ｖ_０より電位１つ低い電源電位ｖ_−１。｝を基準にした出力信号を出力することになる。一方、その全・多値ＯＲ回路がその出力スイッチ部に逆阻止型プル・ダウン・スイッチング手段を使うのであれば、その出力端子Ｔｆは例えば図１９の合成・多値論理回路の電源電位ｖ_９より高い電源電位｛例：電源電位ｖ_９より電位１つ高い電源電位ｖ_１０。｝を基準にした出力信号を出力することになる。この事は図２１、図２２の各合成・多値論理回路中の各・多値ＡＮＤ回路に関しても同様である。
これらの場合、図１９の合成・多値論理回路では「１方向プル出力スイッチを用いた『多値ＮＯＴ回路、多値ＡＮＤ回路および多値ＯＲ回路』」の少なくとも３回路が完全系を成し、図２１、図２２の各合成・多値論理回路では「１方向プル出力スイッチを用いた『多値ＮＯＴ回路と多値ＡＮＤ回路』」及び多値ワイヤードＯＲ回路の少なくとも３回路が完全系を成す。

【0161】

それから、その出力スイッチ部に「逆阻止能力の無いタイプ（例：逆導通型、逆導電型等。）」の「プル・アップ・スイッチング手段かプル・ダウン・スイッチング手段」を使った各基本・多値論理回路に関しても、ひと工夫すれば図２１の回路の最終段に使用することができる。例えば、図２１の回路において、「その出力用特定整数が同じ値の多値ＡＮＤ回路」毎（ごと）に一旦その出力端子・全部を接続し、その接続・共通端子・毎（ごと）にその共通端子と出力端子Ｔｆの間にダイオードを接続すれば良い。この様にすれば、多値ＡＮＤ回路・同士の電源短絡を防止することができる。
この場合も、全・多値ＡＮＤ回路の出力スイッチ部はオン駆動時プル・アップかプル・ダウンのどちらかを行い、プル・アップ動作とプル・ダウン動作の混在は無く、その出力端子Ｔｆから出力される出力信号は図２１の回路の「電源電位ｖ_９より高い電源電位｛例：電源電位ｖ_９より電位１つ高い電源電位ｖ_１０。｝」か「電源電位ｖ_０より低い電源電位｛例：電源電位ｖ_０より電位１つ低い電源電位ｖ_−１。｝」どちらかを基準にすることになる。
このため、その出力用特定整数値が０（その基準電源電位がｖ_１０の時）か９（その基準電源電位がｖ_−１の時）どちらかである多値ＡＮＤ回路群にはダイオードの接続は必要無いから、必要とする出力ダイオードの数は全部で９個で済む。
この場合、図２１の合成・多値論理回路では「１方向プル出力スイッチを用いた『多値ＮＯＴ回路と多値ＡＮＤ回路』」及び多値ワイヤードＯＲ回路の少なくとも３回路に加えて、その出力ダイオード９個が完全系を成す。
一見、その部品点数が多くなった様に思えるが、前述（１つ前の段落。）した逆阻止型プル・スイッチング手段を使う図２１の合成・多値論理回路の場合、普通なら必要とする逆阻止用・出力ダイオードの数は全部で１００個で、出力ダイオードが９１個余計に必要である。

【0162】

あるいは、図１９の合成・多値論理回路において、例えば、その電源電位がｖ_０〜ｖ_４、ｖＢ、ｖ_５〜ｖ_９の順に電位が高くなって行き、電源電位ｖＢが余分に有る場合、次の様にすることもできる。
図１９の合成・多値論理回路中の各多値ＯＲ回路は電源電位ｖＢを基準にした出力信号を出力する。その為に、「その出力用特定整数値が０〜４のいずれかである多値ＯＲ回路」それぞれに関して、その出力スイッチ部は逆阻止型プル・ダウン・スイッチング手段である。一方、「その出力用特定整数値が５〜９のいずれかである多値ＯＲ回路」それぞれに関して、その出力スイッチ部は逆阻止型プル・アップ・スイッチング手段である。
なお、その出力信号の基準電位となる電源電位ｖＢは、必ずしも両電源電位ｖ４・ｖ５間に有る必要は無く、電源電位ｖ_０〜ｖ_９のうち、隣り合う２つの電源電位のいずれか２つの間に有っても構わない。もちろん、この場合、電源電位ｖＢより高くプル・アップするか、電源電位ｖＢより低くプル・ダウンすることになる。
これらの様にする事は、図２１の合成・多値論理回路に対しても同様で、その各多値ＡＮＤ回路は電源電位ｖＢを基準にした出力信号を出力する。前述した事が図１９の合成・多値論理回路ではその各多値ＯＲ回路に対してだったのを図２１の合成・多値論理回路ではその各多値ＡＮＤ回路に対して当てはめる。
これらの場合、そのプル方向が２つ有る場合も有るので、図１９の合成・多値論理回路では「１方向プル出力スイッチを用いた『多値ＮＯＴ回路、多値ＡＮＤ回路および多値ＯＲ回路』」の少なくとも４回路が完全系を成し、図２１の合成・多値論理回路では「１方向プル出力スイッチを用いた『多値ＮＯＴ回路と多値ＡＮＤ回路』」及び多値ワイヤードＯＲ回路の少なくとも４回路が完全系を成す。

【0163】

あるいは、前述（１つ前の段落内容。）の様に図２１の合成・多値論理回路中の各多値ＡＮＤ回路が電源電位ｖＢを基準にした出力信号を出力するのであるが、その各出力スイッチ部に逆導通型または逆導電型などのプル・スイッチング手段を使う場合である。
「その出力用特定整数値が０〜４のいずれかである多値ＡＮＤ回路」それぞれに関して、その出力スイッチ部は逆導通型または逆導電型などのプル・ダウン・スイッチング手段であるが、前述（段落番号［０１６１］。）と同様ひと工夫する。「その出力用特定整数が同じ値の多値ＡＮＤ回路」毎（ごと）に一旦その出力端子・全部を接続し、その接続・共通端子・毎（ごと）にその共通端子と出力端子Ｔｆの間にダイオードをプル・ダウン方向にして接続する。
一方、「その出力用特定整数値が５〜９のいずれかである多値ＡＮＤ回路」それぞれに関して、その出力スイッチ部は逆導通型または逆導電型などのプル・アップ・スイッチング手段であるが、前述（段落番号［０１６１］。）と同様ひと工夫する。「その出力用特定整数が同じ値のＡＮＤ回路」毎（ごと）に一旦その出力端子・全部を接続し、その接続・共通端子・毎（ごと）にその共通端子と出力端子Ｔｆの間にダイオードをプル・アップ方向にして接続する。
この場合、そのプル方向が２つ有る場合も有るので、図２１の合成・多値論理回路では「１方向プル出力スイッチを用いた『多値ＮＯＴ回路と多値ＡＮＤ回路』」及び多値ワイヤードＯＲ回路の少なくとも４回路に加えて、その出力ダイオード９個が完全系を成す。

【産業上の利用可能性】

【0164】

本発明者が創（つく）り出した新・多値論理（２００２年当時）は『曖昧（あいまい）さ』を表現するのに最適である。
◆◆◆＊＊＊＊＊ 「あいまいさ」を表現できる各種の新・多値論理 ＊＊＊＊＊◆◆◆
＊＊＊
■■ａ）前述（段落番号［０１５７〜０１５８］。）の通り本発明者が創（つく）り出した８個の新・多値論理、「ＯＶＥＲ論理、ＮＯＶＥＲ（ノウバー）論理、ＵＮＤＥＲ論理、ＮＵＮＤＥＲ（ナンダー）論理に加えて、ＩＮ論理、ＮＩＮ（ニン）論理、ＯＵＴ論理、ＮＯＵＴ（ナウト）論理」などの各・多値論理回路を使うことによって「曖昧（あいまい）さ」を自由・柔軟に簡単に定義・表現することができる。これら８論理から派生する他の各種・論理については前述した段落番号［００８８〜００９５、０１０４〜０１０８］に記載。
これらの多値論理回路を使って、従来のファジー制御技術と異なる、新しい『あいまい制御技術（ＩＭｙ［ａｉ−ｍａｉ］−Ｃｏｎｔｒｏｌ−Ｔｅｃｈｎｏｌｏｇｙ）』を切り開くことができるのではないかと本発明者は考えているが、これらの各・多値論理回路に本発明技術を利用することができる。

【0165】

◆◆◆＊＊＊＊＊＊ プログラム等を使わない新概念コンピューター ＊＊＊＊＊◆◆◆
＊＊＊
■■ｂ）本発明者は「プログラム・ソフトウエアやＣＰＵ等を使わない新概念コンピューター」として自分の先願発明［特開２００７−０３５２３３号］において「（前）処理結果記憶型（別名：入出力パターン記憶型、または、関数記憶型）」１０進法コンピューター（＝Ｄｅｃｉｍａｌ Ｃｏｍｐｕｔｅｒｓ）などを開示しているが、これに本発明技術を利用することができる。
→→（Ｄｅｃｉｍａｌ）Ｃｏｍｐｕｔｅｒｓ ｏｆ Ｐｒｅ−ｐｒｏｃｅｓｓｉｎｇ−Ｒｅｓｕｌｔ−Ｍｅｍｏｒｉｚｉｎｇ−Ｔｙｐｅ ｅｔｃ．
なお、その前処理には前もって情報を収集する前（まえ）収集も含まれるので、当然、その前（まえ）処理結果には前（まえ）情報処理結果のほかに前（まえ）情報収集結果も含まれる。その前情報処理結果にしろ、その前情報収集結果にしろ、その入出力パターンにしろ、その関数にしろ、いずれも「１つまたは複数の『入力データ又は入力情報』」と「１つまたは複数の『出力データ又は出力情報』」の関係、相関関係を表わす新しいソフトウエアになるから、最近よく耳にする『ビッグ・データ』はそのままその新しいソフトウエアになり得る。そう、つまり、その新概念コンピューターとその『ビッグ・データ』との相性は抜群に良い。
‘Ｔｈｅ Ｐｒｅ−ｐｒｏｃｅｓｓｉｎｇ’ ｍｅａｎｓ ‘ｐｒｅｐｒｏｃｅｓｓｉｎｇ ｄａｔａ ｏｒ ｉｎｆｏｒｍａｔｉｏｎ’ ｏｒ ‘ｐｒｅｃｏｌｌｅｃｔｉｎｇ ｄａｔａ ｏｒ ｉｎｆｏｒｍａｔｉｏｎ’．
Ｉｎ ｏｔｈｅｒ ｗｏｒｄｓ，‘Ｍｅａｎｉｎｇｓ ０ｆ Ｔｈｅ Ｐｒｅ−ｐｒｏｃｅｓｓｉｎｇ’ ｉｎｃｌｕｄｅ ‘ｐｒｅｐｒｏｃｅｓｓｉｎｇ ｄａｔａ ｏｒ ｉｎｆｏｒｍａｔｉｏｎ’ ａｎｄ ‘ｐｒｅｃｏｌｌｅｃｔｉｎｇ ｄａｔａ ｏｒ ｉｎｆｏｒｍａｔｉｏｎ’．
Ｔｈｉｓ ｐａｔｅｎｔ’ｓ ｉｎｖｅｎｔｏｒ ｔｈｉｎｋｓ ｔｈａｔ ‘Ｂｉｇ Ｄａｔａ ｔｏ ｏｆｔｅｎ ｂｅｃｏｍｅ ａ ｔｏｐｉｃ ｏｆ ｃｏｎｖｅｒｓａｔｉｏｎ ｒｅｃｅｎｔｌｙ’ ｃａｎ ｄｉｒｅｃｔｌｙ ｂｅｃｏｍｅ ‘Ｐｒｅｓｕｌｔ Ｓｏｆｔｗａｒｅ’ ｗｒｉｔｔｅｎ ｂｅｌｏｗ．
Ｔｈｉｓ ｉｎｖｅｎｔｏｒ ｃａｌｌｓ ‘Ｔｈｅ Ｐｒｅ−ｐｒｏｃｅｓｓｉｎｇ Ｒｅｓｕｌｔ Ｓｏｆｔｗａｒｅ’ ‘Ｔｈｅ Ｐｒｅｓｕｌｔ Ｓｏｆｔｗａｒｅ’ ｆｏｒ ｓｈｏｒｔ．
その新概念コンピューターでは『プレプロセッシング・リザルト・ソフトウエア｛略してプレザルト（又はプリザルト）・ソフトウエア（Ｐｒｅｓｕｌｔ Ｓｏｆｔｗａｒｅ）と呼ぶことにする。｝』（別名：入出力パターン・ソフトウエア、又は、ファンクション・ソフトウエア）と多値論理回路などを使う。
→→ ★Ｐｒｅｓｕｌｔ−Ｍｅｍｏｒｉｚｉｎｇ−Ｔｙｐｅ Ｃｏｍｐｕｔｅｒｓ
また、プログラミングに相当するのが「プレザルティング（またはプリザルティング）＝Ｐｒｅｓｕｌｔｉｎｇ」（別名：パターニング又はファンクショニング）であり、プログラマーに相当するのが「プレザルター（又はプリザルター）＝Ｐｒｅｓｕｌｔｅｒ」（別名：パターナー又はファンクショナー）である。
‘Ｔｈｅ Ｐｒｅｓｕｌｔｉｎｇ’ ｍｅａｎｓ ‘ｐｒｏｄｕｃｉｎｇ ｔｈｅ Ｐｒｅｓｕｌｔ Ｓｏｆｔｗａｒｅ’， ａｎｄ ‘Ｔｈｅ Ｐｒｅｓｕｌｔｅｒｓ’ ｍｅａｎ ‘ｐｅｏｐｌｅ ｐｒｏｄｕｃｉｎｇ ｔｈｅ Ｐｒｅｓｕｌｔ Ｓｏｆｔｗａｒｅ’．

【0166】

従来のコンピューターの場合、「その情報処理すべき内容」が与えられてから情報処理を開始して結果を出すので、長い情報処理時間が必要である。一方、この新概念コンピューターの場合、「その全ての情報処理すべき内容」があらかじめ分かっているか、完全に推測・把握されていて、「その全ての情報処理すべき内容」に対して「前もって（Ｐｒｅ）情報処理（ｐｒｏｃｅｓｓｉｎｇ）した結果（Ｒｅｓｕｌｔ）」すなわち『プレザルト（＝Ｐｒｅｓｕｌｔ。又はプリザルト。）』が既にそのメモリー領域に記憶されている為、後は「その全ての情報処理すべき内容のうち、入力される内容部分」毎（ごと）に「それに対応するプレザルト」をただ読み出すだけである。この為、至極（しごく）当然であるが、そのコンピューターの外側から見れば、その情報処理速度は圧倒的に速い。外見上であろうがなかろうが、その情報処理速度は実質的に実際に圧倒的に速いのだからリアル・タイム処理で極めて有利となる。
将来「この新概念のプレザルト（Ｐｒｅｓｕｌｔ）記憶型コンピューター」と「従来のプログラム記憶型（又は内蔵型）コンピューター」は、（前者の方が超・……超・圧倒的に高性能になる可能性が有ると本発明者は考えているが）、「許容される、又は、必要とされる記憶容量の大小」、「情報処理速度の優先度の高さ」、「多値論理使用の必要性」、「ＩＣ、ＬＳＩの３次元技術の改良・進歩具合」、「ＭＯＳ・ＦＥＴ等の各性能の改良・進歩具合」、「電力節約の面から」、「冷却の必要度あるいは発熱の抑制要求」、「ソフトウエアの作成容易性」、「バグの発生具合」又は「不正侵入操作に対する耐性」等によって、『両者の利用分野がすみ分けられる』と本発明者は確信している。
そして、『将来、必ず両方式の良い所取りで、両方式を有機的に組み合わせて使うことが有る』と本発明者は確信している。

【0167】

なお、従来のプログラム記憶型コンピューターの場合、毎回々々、「その入力内容に対する情報処理」の為にかなり多数の命令（インストラクション）をチャカチャカとこなすことになるので、相当大きな電力を消費し、現在そのＣＰＵはヒーター状態である。一方、プレザルト（Ｐｒｅｓｕｌｔ）記憶型コンピューターの場合、毎回々々「その入力内容に対する情報処理」はたった１回のメモリー・アクセスで済むので、圧倒的にその消費電力は少なくて済む。そういう訳で、世界中のプログラム記憶型コンピューターをプレザルト（Ｐｒｅｓｕｌｔ）記憶型コンピューターで置き換えたら、極めて莫大（ばくだい）な電力を節約することができる。その節約電力は原子力発電所・何基分になるであろうか！？
また、不正侵入操作に対する耐性に関して、従来のプログラム記憶型コンピューターの場合、不正侵入者は「その侵入先のコンピューターが持つ各コマンドや各アプリケーション・ソフトウエア等」を悪用することになるであろうから、無防備なら「そのシステムの全プログラム量に比べて比較的小さな不正プログラム」でそのコンピューターを完全に支配することができる。一方、プレザルト記憶型コンピューターの場合、そのコンピューターを完全に不正支配しようとするならば、今の所考えられる事は、そのプレザルト・ソフトウエア（＝Ｐｒｅｓｕｌｔ Ｓｏｆｔｗａｒｅ）全部を書き換える必要が有るので、このコンピューターを完全に不正支配することはほとんど不可能である。
それから、プログラム記憶型コンピューターの記憶容量に関して、例えば自動車分野ではそのプログラムが何千万行に達して、必要とする記憶容量が膨大（ぼうだい）になって来ているが、それなら、プレザルト（Ｐｒｅｓｕｌｔ）記憶型コンピューターを使用した方が圧倒的に有利になって来るので、その完全使用が次第に視野に入って来る。
そして、プレザルト記憶型コンピューターとクラウド・コンピューターの相性（あいしょう）は良いと考えられる。その必要とするメモリー容量のぼう大さをクラウド・コンピューター側が吸収・負担する。
それから、ファジー制御で使ういろいろな関数や特性曲線や演算など全部を真理値表で表現することができるので、当然の事ながら、この新概念コンピューターを用いてファジー制御することができる。

【0168】

◆◆◆＊＊＊＊ 不正プログラムを無害なガラクタにする情報処理手段 ＊＊＊＊◆◆◆
＊＊＊
■■ｃ）本発明者は自分の先願発明「特開２００６−１９０２３９（自発取下）」において「不正侵入操作阻止機能を持つ情報処理手段」を開示しているが、これにも本発明技術を活用することができる。
この先願技術は、割り切って『不正侵入されても不正操作されなければ、それで良し』という考え方に基づいている。
例えば、この情報処理手段では２値表現と明確に区別できる３値表現（例：その機械語の少なくとも１つの桁が数値２であること。）で表現された「命令（インストラクション）、プログラム又はコマンド」等を使用し、「完全に信頼できない、２値表現で表現された『外部データ又は外部情報』」を取り入れるとき「２値表現で表現されたものしか通過させないフィルター手段（例：クランプ・ダイオード等のハードウエア手段。）」を介してそれを取り入れる。
つまり、この情報処理手段ではその３値表現された「命令（インストラクション）、プログラム又はコマンド」等だけがその実行の対象であり、２値表現された内部・外部の「データ又は情報」がその情報処理の対象であり、その２値表現された「外部データ又は外部情報」はその入力の対象に含まれる。そして、２値表現と明確に区別できる３値表現で表現された、外部の信頼できる「『命令（インストラクション）、プログラム又はコマンド』等、あるいは、データ又は情報」が「隔離された専用の別の入出力ポート」から入出力される。
その結果、この情報処理手段に不正侵入できたとしても、その不正侵入した「不正プログラム、不正コマンド」等は、その実行対象ではない為全く実行されないので、その情報処理手段が不正操作されることは完全に無い。
その不正プログラム・不正コマンド等はその情報処理手段にとってただの無害、無価値なガラクタ「データ又は情報」になるだけである。
そんな訳で、最近の「不正侵入操作に対する対策の手こずり」、「その不正操作とその対策のいたちごっこを終わりにする究極的な対策・手段への強い要望」からすれば、今直ぐにでもこの先願技術が利用されてもおかしくないと本発明者は考える。他にも特開２０１１−１０３１２４（自発取下）の「不正侵入操作阻止機能を持つ情報処理手段」が有る。
なお、この不正侵入操作阻止技術とクラウド・コンピューターとの相性（あいしょう）は抜群に良い。なぜなら、そのクライアントの要求内容もその処理結果内容も２値で表現できる、からである。
また、数値１、０の違いを周波数の違いで表現する場合その通信回線自体を周波数フィルターとして活用することができる、からである。と言うか、数値２に対応する周波数を最初から定義・用意しなければ良い、からである。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】